JPH1166883A - メモリインタフェース回路 - Google Patents
メモリインタフェース回路Info
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- JPH1166883A JPH1166883A JP9222874A JP22287497A JPH1166883A JP H1166883 A JPH1166883 A JP H1166883A JP 9222874 A JP9222874 A JP 9222874A JP 22287497 A JP22287497 A JP 22287497A JP H1166883 A JPH1166883 A JP H1166883A
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- memory
- cell
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Abstract
(57)【要約】
【課題】 メモリセルの置き換え機構を有しないメモリ
を使用した場合でもメモリセルの良・不良を判定するこ
とができ、かつ不良セルが混入した場合でもメモリチッ
プ自体が不良と判定されるのを回避する機能を備えたメ
モリインタフェース回路の提供。 【解決手段】 メモリインタフェース回路１を、メモリ
セルの良・不良を判定する判定回路１１と、不良セルの
アドレスを保持する保持回路１２と、保持回路１２に保
持された不良セルのアドレスとＣＰＵからのアクセスア
ドレスＡとを比較する比較回路１５と、比較結果が一致
の場合にアクセスアドレスＡに１を加算してアドレスＡ
´を出力する加算器１６とにより構成した。
を使用した場合でもメモリセルの良・不良を判定するこ
とができ、かつ不良セルが混入した場合でもメモリチッ
プ自体が不良と判定されるのを回避する機能を備えたメ
モリインタフェース回路の提供。 【解決手段】 メモリインタフェース回路１を、メモリ
セルの良・不良を判定する判定回路１１と、不良セルの
アドレスを保持する保持回路１２と、保持回路１２に保
持された不良セルのアドレスとＣＰＵからのアクセスア
ドレスＡとを比較する比較回路１５と、比較結果が一致
の場合にアクセスアドレスＡに１を加算してアドレスＡ
´を出力する加算器１６とにより構成した。
Description
【０００１】
【発明の属する技術分野】本発明は中央処理装置とメモ
リ間に接続されるメモリインタフェース回路に関する。
リ間に接続されるメモリインタフェース回路に関する。
【０００２】
【従来の技術】書込み及び読出し可能な半導体メモリ
は、１チップ当たりの記憶容量が増大したことに伴い、
不良セル混入率が高まっている。このため、不良セルが
混入した場合でもチップ自体を不良としない対策とし
て、予めチップ内に本来のメモリセルの他に、予備とし
ての冗長セルを設け、本来のメモリセルに不良が発見さ
れた時には冗長セルに置換えるという手段が考えられて
いる。
は、１チップ当たりの記憶容量が増大したことに伴い、
不良セル混入率が高まっている。このため、不良セルが
混入した場合でもチップ自体を不良としない対策とし
て、予めチップ内に本来のメモリセルの他に、予備とし
ての冗長セルを設け、本来のメモリセルに不良が発見さ
れた時には冗長セルに置換えるという手段が考えられて
いる。
【０００３】この種の技術の一例が特開平６−１３２４
９２号公報に記載されている。図４はこの特開平６−１
３２４９２号公報記載の半導体記憶装置の構成図、図５
は同半導体記憶装置のメモリセル置換回路の回路図であ
る。
９２号公報に記載されている。図４はこの特開平６−１
３２４９２号公報記載の半導体記憶装置の構成図、図５
は同半導体記憶装置のメモリセル置換回路の回路図であ
る。
【０００４】図４において、自己診断回路３３は電源及
びクロック等を入力することにより所定の診断パターン
を発生する。そしてこのパターンをメモリの各セル３１
に入力して書込み、その後これを読出して入力したパタ
ーンと比較して不良が発生したセルを検出する。
びクロック等を入力することにより所定の診断パターン
を発生する。そしてこのパターンをメモリの各セル３１
に入力して書込み、その後これを読出して入力したパタ
ーンと比較して不良が発生したセルを検出する。
【０００５】自己診断回路３３によりいずれかのメモリ
セルに不良が検出されると、自己診断回路３３はそのセ
ルのアドレスを記憶し、同時にこのセルを切り離す。そ
してメモリセル置換え回路３４がこのセルの代わりに予
備のメモリセル３２に置換える動作を行う。
セルに不良が検出されると、自己診断回路３３はそのセ
ルのアドレスを記憶し、同時にこのセルを切り離す。そ
してメモリセル置換え回路３４がこのセルの代わりに予
備のメモリセル３２に置換える動作を行う。
【０００６】このメモリ置換動作は図５に示すメモリセ
ル置換回路によって行われる。このメモリセル置換回路
は、ＭＯＳトランジスタ４１と書込み回路４２とにより
構成され、書込み回路４２よりＭＯＳトランジスタ４１
のゲートへ印加される電気的な信号の有無によりドレイ
ンとソースとを接続し又は遮断する。そして、このドレ
インとソースとを接続し又は遮断することによりメモリ
セルの置き換えを行う。
ル置換回路によって行われる。このメモリセル置換回路
は、ＭＯＳトランジスタ４１と書込み回路４２とにより
構成され、書込み回路４２よりＭＯＳトランジスタ４１
のゲートへ印加される電気的な信号の有無によりドレイ
ンとソースとを接続し又は遮断する。そして、このドレ
インとソースとを接続し又は遮断することによりメモリ
セルの置き換えを行う。
【０００７】メモリセルの置き換えが行われると、メモ
リセル置き換え回路３４の中のデコーダが自己診断回路
３３に記憶された不良セルのアドレスに基づいて予備の
メモリセルにアドレスの割り付けを行う。これにより、
使用する際には、予備のメモリセルに対しても置き換え
前のアドレスをそのまま使用することができる。
リセル置き換え回路３４の中のデコーダが自己診断回路
３３に記憶された不良セルのアドレスに基づいて予備の
メモリセルにアドレスの割り付けを行う。これにより、
使用する際には、予備のメモリセルに対しても置き換え
前のアドレスをそのまま使用することができる。
【０００８】自己診断回路３３は電源を入れる度に毎回
不良セルの検出を行い、メモリセルに不良が発生した場
合にはメモリセル置き換え回路３４がそのセルを予備の
メモリセル３２へ置換える。従って、製造後においてメ
モリの内部が経時的に劣化して不良が発生した場合でも
その置き換えが行なわれる。
不良セルの検出を行い、メモリセルに不良が発生した場
合にはメモリセル置き換え回路３４がそのセルを予備の
メモリセル３２へ置換える。従って、製造後においてメ
モリの内部が経時的に劣化して不良が発生した場合でも
その置き換えが行なわれる。
【０００９】
【発明が解決しようとする課題】しかし、セットとして
の低価格化を目指したとき、あるいはセット構成上の制
約によって、必ずしもこのようなメモリセルの置き換え
機構を有するメモリを使用するとは限らない。
の低価格化を目指したとき、あるいはセット構成上の制
約によって、必ずしもこのようなメモリセルの置き換え
機構を有するメモリを使用するとは限らない。
【００１０】又、半導体装置内部にメモリを有する場合
に関して、使用するメモリはマクロとして供給されてい
るものを使用する場合があり、そのようなメモリにはメ
モリセルの置き換え機構は設けられていない。
に関して、使用するメモリはマクロとして供給されてい
るものを使用する場合があり、そのようなメモリにはメ
モリセルの置き換え機構は設けられていない。
【００１１】従って、このようなメモリに不良セルが混
入した場合、メモリチップ自体を不良と判定しまうおそ
れがある。
入した場合、メモリチップ自体を不良と判定しまうおそ
れがある。
【００１２】そこで本発明の目的は、メモリセルの置き
換え機構を有しないメモリを使用した場合でもメモリセ
ルの良・不良を判定することができ、かつ不良セルが混
入した場合でもメモリチップ自体が不良と判定されるの
を回避する機能を備えたメモリインタフェース回路を提
供することにある。
換え機構を有しないメモリを使用した場合でもメモリセ
ルの良・不良を判定することができ、かつ不良セルが混
入した場合でもメモリチップ自体が不良と判定されるの
を回避する機能を備えたメモリインタフェース回路を提
供することにある。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に本発明は、中央処理装置とメモリ間に接続されるメモ
リインタフェース回路であって、前記メモリ内のセルの
良・不良を判定する判定手段と、この判定手段により不
良と判定されたセルのアドレスを保持するアドレス保持
手段と、前記中央処理装置よりアクセスされた書込み及
び読出しアドレスと前記保持手段に保持されたアドレス
とを用いて前記不良とされたセルのアドレスを回避した
アドレスを生成するアドレス生成手段とを含むことを特
徴とする。
に本発明は、中央処理装置とメモリ間に接続されるメモ
リインタフェース回路であって、前記メモリ内のセルの
良・不良を判定する判定手段と、この判定手段により不
良と判定されたセルのアドレスを保持するアドレス保持
手段と、前記中央処理装置よりアクセスされた書込み及
び読出しアドレスと前記保持手段に保持されたアドレス
とを用いて前記不良とされたセルのアドレスを回避した
アドレスを生成するアドレス生成手段とを含むことを特
徴とする。
【００１４】本発明によれば、メモリアドレスの置換手
段をメモリインタフェース回路に設けたため、メモリセ
ルの置き換え機構を有しないメモリを使用した場合でも
メモリセルの良・不良を判定することができ、かつ不良
セルが混入した場合でもメモリチップ自体が不良と判定
されるのを回避することができる。
段をメモリインタフェース回路に設けたため、メモリセ
ルの置き換え機構を有しないメモリを使用した場合でも
メモリセルの良・不良を判定することができ、かつ不良
セルが混入した場合でもメモリチップ自体が不良と判定
されるのを回避することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。まず、本発明に係
るメモリインタフェース回路を含むメモリアクセス機構
の全体構成について説明する。図３はメモリアクセス機
構の全体構成図である。
て添付図面を参照しながら説明する。まず、本発明に係
るメモリインタフェース回路を含むメモリアクセス機構
の全体構成について説明する。図３はメモリアクセス機
構の全体構成図である。
【００１６】メモリアクセス機構は中央処理装置（ＣＰ
Ｕ）５１と、メモリ５２と、中央処理装置（ＣＰＵ）５
１とメモリ５２間に接続されるメモリインタフェース回
路１，２とにより構成される。
Ｕ）５１と、メモリ５２と、中央処理装置（ＣＰＵ）５
１とメモリ５２間に接続されるメモリインタフェース回
路１，２とにより構成される。
【００１７】中央処理装置（ＣＰＵ）５１はメモリイン
タフェース回路１，２を介してメモリ５２よりデータを
読み書きする。
タフェース回路１，２を介してメモリ５２よりデータを
読み書きする。
【００１８】なお、メモリ５２は外部メモリとして単独
に設けられる場合の他、半導体装置内部に設けられる場
合とがあり、本発明ではこの両者を含む。
に設けられる場合の他、半導体装置内部に設けられる場
合とがあり、本発明ではこの両者を含む。
【００１９】又、メモリ５２は通常の読み書きを行うセ
ルの他に予備のセル（余剰セル）を有している。
ルの他に予備のセル（余剰セル）を有している。
【００２０】メモリインタフェース回路１，２は以下に
示す回路構成及び機能を有する。図１は本発明に係るメ
モリインタフェース回路の第１の実施の形態の構成図で
ある。
示す回路構成及び機能を有する。図１は本発明に係るメ
モリインタフェース回路の第１の実施の形態の構成図で
ある。
【００２１】メモリインタフェース回路１は、メモリセ
ルの良，不良を判定する判定回路１１と、メモリセル中
に不良セルが検出された時にその不良セルのアドレスを
保持する保持回路１２と、保持回路１２により保持され
た不良セルのアドレスを使用してそのアドレスを回避し
たアドレスを生成するアドレス生成回路１３と、判定回
路１１により不良と判定されたセルの数をカウントする
カウンタ１４とで構成されている。
ルの良，不良を判定する判定回路１１と、メモリセル中
に不良セルが検出された時にその不良セルのアドレスを
保持する保持回路１２と、保持回路１２により保持され
た不良セルのアドレスを使用してそのアドレスを回避し
たアドレスを生成するアドレス生成回路１３と、判定回
路１１により不良と判定されたセルの数をカウントする
カウンタ１４とで構成されている。
【００２２】また、アドレス生成回路１３は、元のメモ
リ５２のアドレスと保持回路１２により保持された不良
セルのアドレスとの大小を比較する比較回路１５と、比
較回路１５により比較された結果を示すフラグと元のメ
モリ５２のアドレスとを加算する加算器１６により構成
されている。
リ５２のアドレスと保持回路１２により保持された不良
セルのアドレスとの大小を比較する比較回路１５と、比
較回路１５により比較された結果を示すフラグと元のメ
モリ５２のアドレスとを加算する加算器１６により構成
されている。
【００２３】外部より、このメモリチェック動作を許可
するイネーブル信号が入力されると、メモリインタフェ
ース回路１は、メモリ５２へのアドレスを順次変えなが
ら、特定のチェックパターンをメモリ５２の全アドレス
に対し書込む。
するイネーブル信号が入力されると、メモリインタフェ
ース回路１は、メモリ５２へのアドレスを順次変えなが
ら、特定のチェックパターンをメモリ５２の全アドレス
に対し書込む。
【００２４】その後、同様の方法によって読出しを行
い、判定回路１１によって、読出したメモリ５２のデー
タと書込み時のチェックパターンとの比較をし、メモリ
セルの良，不良の判定を行う。
い、判定回路１１によって、読出したメモリ５２のデー
タと書込み時のチェックパターンとの比較をし、メモリ
セルの良，不良の判定を行う。
【００２５】このとき判定回路１１で不良セルが検出さ
れると、保持回路１２に対しトリガ信号が出力され、保
持回路１２はそのトリガ信号によって、検出時のメモリ
５２のアドレスを保持する。と同時に、カウンタ１４は
インクリメントされる。
れると、保持回路１２に対しトリガ信号が出力され、保
持回路１２はそのトリガ信号によって、検出時のメモリ
５２のアドレスを保持する。と同時に、カウンタ１４は
インクリメントされる。
【００２６】次に不良セルが検出され、そのアドレスが
保持回路１２によって保持された場合の動作について説
明する。通常のメモリ５２とのアクセスに関し、書込み
及び読出しを行うアドレスＡが、保持回路１２によって
保持されたアドレスＢよりも小だったとき、比較回路１
５によって比較された結果出力されるフラグは立たな
い。よって、メモリへ伝達されるアドレスＡ´は、アド
レスＡと同値である。
保持回路１２によって保持された場合の動作について説
明する。通常のメモリ５２とのアクセスに関し、書込み
及び読出しを行うアドレスＡが、保持回路１２によって
保持されたアドレスＢよりも小だったとき、比較回路１
５によって比較された結果出力されるフラグは立たな
い。よって、メモリへ伝達されるアドレスＡ´は、アド
レスＡと同値である。
【００２７】一方、アドレスＡがアドレスＢと等しい、
すなわち不良セルのアドレスを指した場合、比較回路１
５から出力されるフラグが立ち、加算器１６によって加
算される。従って、メモリに伝達されるアドレスＡ´は
元のアドレスＡに＋１された値となる。
すなわち不良セルのアドレスを指した場合、比較回路１
５から出力されるフラグが立ち、加算器１６によって加
算される。従って、メモリに伝達されるアドレスＡ´は
元のアドレスＡに＋１された値となる。
【００２８】又、アドレスＡがアドレスＢよりも大であ
った場合は、アドレスＡがアドレスＢよりも小であった
場合と同様の動作が行われる。
った場合は、アドレスＡがアドレスＢよりも小であった
場合と同様の動作が行われる。
【００２９】以上のような動作により、メモリに不良セ
ルが存在した場合でもメモリチップ自体が不良と判定さ
れるのを回避することができる。
ルが存在した場合でもメモリチップ自体が不良と判定さ
れるのを回避することができる。
【００３０】また、メモリインタフェース回路１内に設
けたカウンタ１４の値を読取ることで、不良セル数の把
握ができ、良，不良判定が容易にできる。
けたカウンタ１４の値を読取ることで、不良セル数の把
握ができ、良，不良判定が容易にできる。
【００３１】メモリの判定及び不良セルの回避動作の制
限となるメモリの余剰アドレス及び保持する保持回路１
２の数を増やすことによって、その数までのメモリセル
の不良が存在してもセットあるいは半導体装置自体を不
良とすることを防ぐことができ、使用毎に毎回メモリセ
ルの良，不良の判定を行うようにすることで、劣化によ
るメモリセルの不良発生にも対応できるので、セットあ
るいは半導体装置自体の寿命延長につながる。
限となるメモリの余剰アドレス及び保持する保持回路１
２の数を増やすことによって、その数までのメモリセル
の不良が存在してもセットあるいは半導体装置自体を不
良とすることを防ぐことができ、使用毎に毎回メモリセ
ルの良，不良の判定を行うようにすることで、劣化によ
るメモリセルの不良発生にも対応できるので、セットあ
るいは半導体装置自体の寿命延長につながる。
【００３２】次に、本発明の第２の実施の形態について
説明する。図２は本発明に係るメモリインタフェース回
路の第２の実施の形態の構成図である。なお、第１の実
施の形態（図１）と同様の構成部分には同一番号を付
し、その説明を省略する。
説明する。図２は本発明に係るメモリインタフェース回
路の第２の実施の形態の構成図である。なお、第１の実
施の形態（図１）と同様の構成部分には同一番号を付
し、その説明を省略する。
【００３３】第２の実施の形態が第１の実施の形態と異
なる点は、アドレス生成回路２３が比較回路１５と組み
合わせ回路２６とで構成される点のみである。
なる点は、アドレス生成回路２３が比較回路１５と組み
合わせ回路２６とで構成される点のみである。
【００３４】図２において、第１の実施の形態と同様
に、不良セルの回避を目的としたアドレス生成回路２３
は、元のメモリ５２のアドレスと保持回路１２により保
持された不良セルのアドレスとの等号比較を行う比較回
路１５と、比較回路１５により比較された結果を示すフ
ラグにより不良セルを回避したアドレスを生成する組合
わせ回路２６とで構成される。
に、不良セルの回避を目的としたアドレス生成回路２３
は、元のメモリ５２のアドレスと保持回路１２により保
持された不良セルのアドレスとの等号比較を行う比較回
路１５と、比較回路１５により比較された結果を示すフ
ラグにより不良セルを回避したアドレスを生成する組合
わせ回路２６とで構成される。
【００３５】書込み及び読出しを行おうとするアドレス
Ａが保持回路１２によって保持されたアドレスＢと等し
い、すなわち、不良セルのアドレスを指した場合、比較
回路１５により出力されるフラグが立ち、組合わせ回路
２６はこのフラグを入力することにより、余剰分のうち
の特定のアドレスを生成するような回路に構成され、そ
の生成されたアドレスがメモリ５２に伝達される。よっ
て、不良セルが存在した場合にその回避が可能となる。
Ａが保持回路１２によって保持されたアドレスＢと等し
い、すなわち、不良セルのアドレスを指した場合、比較
回路１５により出力されるフラグが立ち、組合わせ回路
２６はこのフラグを入力することにより、余剰分のうち
の特定のアドレスを生成するような回路に構成され、そ
の生成されたアドレスがメモリ５２に伝達される。よっ
て、不良セルが存在した場合にその回避が可能となる。
【００３６】第１の実施例同様、メモリの余剰アドレス
及び保有する保持回路１２の数、または組合わせ回路２
６の規模の制約を緩和することによって、その分の不良
セルによるセットあるいは半導体装置自体の不良を防ぐ
ことができる。
及び保有する保持回路１２の数、または組合わせ回路２
６の規模の制約を緩和することによって、その分の不良
セルによるセットあるいは半導体装置自体の不良を防ぐ
ことができる。
【００３７】また、組合わせ回路２６により生成される
アドレスは、余剰アドレスのうちから設計時に決定され
るので、選択するアドレス値によっては組合わせ回路２
６の規模を抑えることが可能である。
アドレスは、余剰アドレスのうちから設計時に決定され
るので、選択するアドレス値によっては組合わせ回路２
６の規模を抑えることが可能である。
【００３８】
【発明の効果】本発明によれば、中央処理装置とメモリ
間に接続されるメモリインタフェース回路であって、そ
のメモリインタフェース回路を、前記メモリ内のセルの
良・不良を判定する判定手段と、この判定手段により不
良と判定されたセルのアドレスを保持するアドレス保持
手段と、前記中央処理装置よりアクセスされた書込み及
び読出しアドレスと前記保持手段に保持されたアドレス
とを用いて前記不良とされたセルのアドレスを回避した
アドレスを生成するアドレス生成手段とを含み構成した
ため、メモリセルの置き換え機構を有しないメモリを使
用した場合でもメモリセルの良・不良を判定することが
でき、かつ不良セルが混入した場合でもメモリチップ自
体が不良と判定されるのを回避することができる。
間に接続されるメモリインタフェース回路であって、そ
のメモリインタフェース回路を、前記メモリ内のセルの
良・不良を判定する判定手段と、この判定手段により不
良と判定されたセルのアドレスを保持するアドレス保持
手段と、前記中央処理装置よりアクセスされた書込み及
び読出しアドレスと前記保持手段に保持されたアドレス
とを用いて前記不良とされたセルのアドレスを回避した
アドレスを生成するアドレス生成手段とを含み構成した
ため、メモリセルの置き換え機構を有しないメモリを使
用した場合でもメモリセルの良・不良を判定することが
でき、かつ不良セルが混入した場合でもメモリチップ自
体が不良と判定されるのを回避することができる。
【００３９】これにより、セットあるいは半導体装置内
にて使用するメモリの制約範囲を限定することなく、セ
ットあるいは半導体装置自体の信頼性を高めることがで
き、同時にその寿命を延ばすことができる。
にて使用するメモリの制約範囲を限定することなく、セ
ットあるいは半導体装置自体の信頼性を高めることがで
き、同時にその寿命を延ばすことができる。
【図１】本発明に係る本発明に係るメモリインタフェー
ス回路の第１の実施の形態の構成図である。
ス回路の第１の実施の形態の構成図である。
【図２】同メモリインタフェース回路の第２の実施の形
態の構成図である。
態の構成図である。
【図３】メモリアクセス機構の全体構成図である。
【図４】特開平６−１３２４９２号公報記載の半導体記
憶装置の構成図である。
憶装置の構成図である。
【図５】同半導体記憶装置のメモリセル置換回路の回路
図である。
図である。
１，２ メモリインタフェース回路 １１ 判定回路 １２ 保持回路 １３，２３ アドレス生成回路 １５ 比較回路 １６ 加算器 ２６ 組み合わせ回路
Claims (4)
- 【請求項１】 中央処理装置とメモリ間に接続されるメ
モリインタフェース回路であって、 前記メモリ内のセルの良・不良を判定する判定手段と、
この判定手段により不良と判定されたセルのアドレスを
保持するアドレス保持手段と、前記中央処理装置よりア
クセスされた書込み及び読出しアドレスと前記保持手段
に保持されたアドレスとを用いて前記不良とされたセル
のアドレスを回避したアドレスを生成するアドレス生成
手段とを含むことを特徴とするメモリインタフェース回
路。 - 【請求項２】 前記アドレス生成手段は前記中央処理装
置よりアクセスされた書込み及び読出しアドレスと前記
保持手段に保持されたアドレスとを比較する比較手段
と、この比較手段での比較結果に基づき前記中央処理装
置よりアクセスされた書込み及び読出しアドレスに所定
値を加算する加算手段とを含むことを特徴とする請求項
１記載のメモリインタフェース回路。 - 【請求項３】 前記加算手段は、前記比較手段での比較
結果が一致の場合、前記中央処理装置よりアクセスされ
た書込み及び読出しアドレスに１を加算し、不一致の場
合、前記中央処理装置よりアクセスされた書込み及び読
出しアドレスに０を加算することを特徴とする請求項２
記載のメモリインタフェース回路。 - 【請求項４】 前記メモリは予備のセルを有し、前記ア
ドレス生成手段は前記比較手段での比較結果が一致の場
合、前記中央処理装置よりアクセスされた書込み及び読
出しアドレスを前記予備のセルのアドレスに置換するこ
とを特徴とする請求項１記載のメモリインタフェース回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9222874A JPH1166883A (ja) | 1997-08-20 | 1997-08-20 | メモリインタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9222874A JPH1166883A (ja) | 1997-08-20 | 1997-08-20 | メモリインタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166883A true JPH1166883A (ja) | 1999-03-09 |
Family
ID=16789251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9222874A Pending JPH1166883A (ja) | 1997-08-20 | 1997-08-20 | メモリインタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1166883A (ja) |
-
1997
- 1997-08-20 JP JP9222874A patent/JPH1166883A/ja active Pending
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