JPH1164464A - Semiconductor device and test method therefor - Google Patents

Semiconductor device and test method therefor

Info

Publication number
JPH1164464A
JPH1164464A JP23137797A JP23137797A JPH1164464A JP H1164464 A JPH1164464 A JP H1164464A JP 23137797 A JP23137797 A JP 23137797A JP 23137797 A JP23137797 A JP 23137797A JP H1164464 A JPH1164464 A JP H1164464A
Authority
JP
Japan
Prior art keywords
signal
digital
semiconductor
test
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP23137797A
Other languages
Japanese (ja)
Other versions
JP3628492B2 (en
Inventor
Hiroshi Noda
寛 野田
Original Assignee
Mitsubishi Electric Corp
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp, 三菱電機株式会社 filed Critical Mitsubishi Electric Corp
Priority to JP23137797A priority Critical patent/JP3628492B2/en
Publication of JPH1164464A publication Critical patent/JPH1164464A/en
Application granted granted Critical
Publication of JP3628492B2 publication Critical patent/JP3628492B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To obtain a method for testing even a hybrid analog/digital semiconductor device at low cost and a semiconductor device. SOLUTION: The semiconductor device 1 comprises a comparator 5 for comparing the output voltage from a digital/analog converter(DAC) 4 with a reference voltage to produce a digital signal, and a switch 6 for switching between normal operation and test. When tested, a tester T2 is connected with the semiconductor device 1 and a given signal is inputted thereto. Subsequently, the tester T2 makes a decision whether the semiconductor device 1 is acceptable or not by comparing a digital signal outputted from the comparator 5 with a preset expected value.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【発明の属する技術分野】この発明は、ディジタル・ア
ナログ変換器(以下、DACという)を有するアナログ
・ディジタル混在の半導体装置において、テストを行う
ための回路を備えた半導体装置およびそのテスト方法に
関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog / digital mixed semiconductor device having a digital / analog converter (hereinafter referred to as a DAC) and a semiconductor device having a circuit for performing a test and a test method therefor. It is.
【0002】[0002]
【従来の技術】図6は従来の半導体装置を示す図であ
り、図において、1は例えば、NビットのDACを内蔵
するアナログ・ディジタル混在LSI等の半導体装置、
2はロジック回路やRAM回路等のディジタル回路、3
は半導体装置1の内部クロックを発生するためのクロッ
ク/タイミング発生器、4はNビットのDACである。
この半導体装置1は多数のディジタル入出力端子と少数
のアナログ出力端子を有している。
2. Description of the Related Art FIG. 6 is a view showing a conventional semiconductor device. In the figure, reference numeral 1 denotes a semiconductor device such as an analog / digital mixed LSI incorporating an N-bit DAC;
2 is a digital circuit such as a logic circuit or a RAM circuit, 3
Is a clock / timing generator for generating an internal clock of the semiconductor device 1, and 4 is an N-bit DAC.
This semiconductor device 1 has a large number of digital input / output terminals and a small number of analog output terminals.
【0003】次に動作について説明する。まず、テスト
装置T1を被測定デバイスである半導体装置1に接続
し、所定のテストパターンまたは信号を作成してこの半
導体装置1に入力し、例えば、半導体装置1からの出力
値を期待値と比較して半導体装置1の機能の良否の判定
を行う。ここで、テスト装置T1は半導体装置1のディ
ジタル回路2から出力されるディジタル信号とともにD
AC4から出力されるアナログ信号を取り込んでテスト
を行う。
Next, the operation will be described. First, the test apparatus T1 is connected to the semiconductor device 1, which is a device under test, and a predetermined test pattern or signal is created and input to the semiconductor device 1. For example, an output value from the semiconductor device 1 is compared with an expected value. Then, the quality of the function of the semiconductor device 1 is determined. Here, the test apparatus T1 outputs a digital signal together with the digital signal output from the digital circuit 2 of the semiconductor device 1.
A test is performed by taking in an analog signal output from AC4.
【0004】[0004]
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、この半導体装置のテス
トの際に高価な多ピンのアナログ・ディジタル混在半導
体装置用のテスト装置を使用する必要があり、テストに
要する費用が高額となるなどの課題があった。
Since the conventional semiconductor device is constructed as described above, an expensive multi-pin analog / digital mixed semiconductor device test device is used for testing this semiconductor device. There was a problem that the cost required for the test was high.
【0005】この発明は上記のような課題を解決するた
めになされたもので、アナログ・ディジタル混在の半導
体装置であっても安価にテストを行うことができる半導
体装置およびそのテスト方法を得ることを目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to provide a semiconductor device and a test method thereof capable of performing a test at a low cost even for a semiconductor device of a mixed analog / digital type. Aim.
【0006】[0006]
【課題を解決するための手段】この発明に係る半導体装
置は、多数のディジタル信号用入出力端子と、前記ディ
ジタル信号用入出力端子を介してディジタル信号の入出
力が行われるディジタル回路と、前記ディジタル回路か
ら出力された所定のディジタル信号をアナログ信号に変
換するディジタル・アナログ変換器と、前記ディジタル
・アナログ変換器の出力端子と、クロックを前記ディジ
タル回路及び前記ディジタル・アナログ変換器へ供給す
るクロック発生手段とを備えた半導体装置において、前
記ディジタル・アナログ変換器から出力されるアナログ
信号とテスト用基準信号とを比較して、その比較結果を
テスト装置へ出力する比較手段を備えたものである。
According to the present invention, there is provided a semiconductor device comprising: a plurality of digital signal input / output terminals; a digital circuit for inputting / outputting digital signals via the digital signal input / output terminals; A digital / analog converter for converting a predetermined digital signal output from a digital circuit into an analog signal, an output terminal of the digital / analog converter, and a clock for supplying a clock to the digital circuit and the digital / analog converter A semiconductor device including a generating unit, wherein the comparing unit compares an analog signal output from the digital-to-analog converter with a test reference signal and outputs a result of the comparison to a test device. .
【0007】この発明に係る半導体装置は、請求項1記
載の半導体装置であって、通常動作時にはディジタル・
アナログ変換器側と出力端子側とを接続し、テスト時に
は比較手段の出力端子側と前記出力端子側とを接続する
モード切替手段が付加されてなるものである。
[0007] A semiconductor device according to the present invention is the semiconductor device according to claim 1, wherein the digital device is operated during normal operation.
A mode switching means for connecting the analog converter side to the output terminal side and connecting the output terminal side of the comparison means and the output terminal side at the time of a test is added.
【0008】この発明に係る半導体装置は、請求項1記
載または請求項2記載の半導体装置であって、テスト用
基準信号を作成する基準信号作成手段を備えたものであ
る。
[0008] A semiconductor device according to the present invention is the semiconductor device according to claim 1 or 2, further comprising a reference signal generating means for generating a test reference signal.
【0009】この発明に係る半導体装置は、請求項1か
ら請求項3のうちのいずれか1項記載の半導体装置であ
って、基準信号作成手段は、電源に接続され、複数の抵
抗が組み合わされてなる抵抗回路と、前記基準信号作成
手段の出力端子側及び前記抵抗回路の所定の節点の間の
接続または切離しを行う複数のスイッチと、前記各スイ
ッチを所定のタイミングで切り替えるための切替制御信
号を出力するシフトレジスタとを有するものである。
A semiconductor device according to the present invention is the semiconductor device according to any one of claims 1 to 3, wherein the reference signal generating means is connected to a power supply and a plurality of resistors are combined. And a plurality of switches for connecting or disconnecting between an output terminal side of the reference signal generating means and a predetermined node of the resistance circuit, and a switching control signal for switching each of the switches at a predetermined timing. And a shift register that outputs the same.
【0010】この発明に係る半導体装置のテスト方法
は、ディジタル信号用入出力端子から所定のディジタル
信号をディジタル回路に入力し、前記ディジタル回路か
ら出力されたディジタル信号をディジタル・アナログ変
換器によってアナログ信号に変換し、前記アナログ信号
とテスト用基準信号とを比較して、その比較結果を前記
テスト装置へ出力し、前記テスト装置で、取り込まれた
前記比較結果に基づいて前記半導体装置の良否を判定す
るものである。
According to a method of testing a semiconductor device according to the present invention, a predetermined digital signal is input to a digital circuit from a digital signal input / output terminal, and the digital signal output from the digital circuit is converted into an analog signal by a digital / analog converter. And compares the analog signal with a test reference signal, outputs the comparison result to the test device, and determines whether the semiconductor device is acceptable based on the comparison result captured by the test device. Is what you do.
【0011】[0011]
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態1.図1はこの発明の実施の形態1による半
導体装置の構成を示すブロック図であり、図において、
1は半導体装置、2はロジック回路やRAM回路等のデ
ィジタル回路、3は半導体装置1の内部クロックを発生
するためのクロック/タイミング発生器(クロック発生
手段)、4はNビットのDAC(ディジタル・アナログ
変換器)、5はNビットのDAC4の出力電圧VO と基
準電圧(テスト用基準信号)Vref とを比較するコンパ
レータ(比較手段)、6は通常動作時にはDAC4と半
導体装置1の出力端子1bとを接続し、テスト時にはコ
ンパレータ5と出力端子1bとを接続するスイッチ(モ
ード切替手段)、1a,1a,…はディジタル信号用入
出力端子、1bはDAC4の出力端子、1cは基準電圧
端子、1dはスイッチ6をコントロールするためのスイ
ッチコントロール端子、11はN本の入力データ信号
線、12はディジタル回路2へのクロック信号線、13
はNビットのDAC4のサンプリングクロック信号線で
ある。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below. Embodiment 1 FIG. FIG. 1 is a block diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention.
1 is a semiconductor device, 2 is a digital circuit such as a logic circuit or a RAM circuit, 3 is a clock / timing generator (clock generating means) for generating an internal clock of the semiconductor device 1, and 4 is an N-bit DAC (digital An analog converter), 5 is a comparator (comparing means) for comparing the output voltage V O of the N-bit DAC 4 with a reference voltage (test reference signal) Vref, and 6 is a DAC 4 and an output terminal of the semiconductor device 1 during normal operation. 1b, a switch (mode switching means) for connecting the comparator 5 and the output terminal 1b at the time of testing, 1a, 1a,... Are digital signal input / output terminals, 1b is an output terminal of the DAC 4, and 1c is a reference voltage terminal. Reference numeral 1d denotes a switch control terminal for controlling the switch 6, 11 denotes N input data signal lines, and 12 denotes a digital signal. The clock signal line to the road 2, 13
Denotes a sampling clock signal line of the N-bit DAC 4.
【0012】半導体装置1をテストする際は、ロジック
テスタ等のテスト装置T2を半導体装置1に接続する。
そして、ディジタル信号用入出力端子1a,1a,…を
介して所定のディジタル信号が、例えば、テスト装置T
2からディジタル回路2へ入力され、出力端子1bから
は、通常動作時にはDAC4からのアナログ出力信号が
出力され、テスト時にはコンパレータ5のディジタル出
力信号がテスト装置T2に取り込まれる。また、基準電
圧端子1cからはテスト装置T2で作成された基準電圧
ref がコンパレータ5へ入力される。また、スイッチ
コントロール端子1dを介して、スイッチ6を切り替え
るための制御信号がスイッチ6へ入力される。スイッチ
6は、DAC4側端子6aとコンパレータ5側端子6b
とを有し、通常動作時には、「H」レベルの制御信号を
受け取って、DAC側端子6aと出力端子1bとを接続
する一方、テスト時には、「L」レベルの制御信号を受
け取って、コンパレータ側端子6bと出力端子1bとを
接続する。
When testing the semiconductor device 1, a test device T2 such as a logic tester is connected to the semiconductor device 1.
A predetermined digital signal is transmitted through the digital signal input / output terminals 1a, 1a,.
2 to the digital circuit 2, an analog output signal from the DAC 4 is output from the output terminal 1b during normal operation, and a digital output signal of the comparator 5 is taken into the test apparatus T2 during a test. Further, the reference voltage Vref created by the test device T2 is input to the comparator 5 from the reference voltage terminal 1c. In addition, a control signal for switching the switch 6 is input to the switch 6 via the switch control terminal 1d. The switch 6 has a terminal 4a on the DAC 4 side and a terminal 6b on the comparator 5 side.
During a normal operation, a control signal of an "H" level is received to connect the DAC side terminal 6a to the output terminal 1b. The terminal 6b is connected to the output terminal 1b.
【0013】次に動作について説明する。まず、テスト
装置T2を各端子1a,1b,…で半導体装置1に接続
し、テストを開始する。スイッチコントロール端子1d
からは「L」レベルの制御信号が入力され、スイッチ6
の端子6bと出力端子1bとが接続される。また、所定
のディジタル信号用入出力端子1a,1a,…からは、
所定のディジタル信号が入力される。コンパレータ5
は、DAC4から出力されたアナログ出力電圧VO とテ
スト装置T2において作成された基準電圧Vref とを比
較し、比較結果に応じたディジタル信号を出力端子1b
へ伝達する。このディジタル信号は、テスト装置T2に
入力されて、期待値と比較され良品/不良品が判定され
る。
Next, the operation will be described. First, the test apparatus T2 is connected to the semiconductor device 1 via the terminals 1a, 1b,... And the test is started. Switch control terminal 1d
, An “L” level control signal is input from the switch 6
Is connected to the output terminal 1b. Also, predetermined digital signal input / output terminals 1a, 1a,.
A predetermined digital signal is input. Comparator 5
Compares the analog output voltage V O output from the DAC 4 with the reference voltage V ref created in the test apparatus T2, and outputs a digital signal corresponding to the comparison result to the output terminal 1b.
Communicate to This digital signal is input to the test apparatus T2, and is compared with an expected value to determine a non-defective / defective product.
【0014】ここで、DAC4からの出力電圧VO
0.5LSB(Least Significant Bit )の精度でテス
トする場合には、テスト装置T2の電圧源に必要な精度
は、DAC4のフルスケール電圧をVfsとするときVfs
/((2N −1)/0.5)となる。また、通常動作時
は、スイッチコントロール端子1dを介して「H」レベ
ルの制御信号が入力され、スイッチ6の端子6aと出力
端子1bとが接続される。このときDAC4からのアナ
ログ出力が直接出力端子1bへ伝達される。
Here, when testing the output voltage V O from the DAC 4 with an accuracy of 0.5 LSB (Least Significant Bit), the accuracy required for the voltage source of the test apparatus T2 is that the full-scale voltage of the DAC 4 is V V fs when the fs
/ ((2 N -1) /0.5). During normal operation, an "H" level control signal is input via the switch control terminal 1d, and the terminal 6a of the switch 6 is connected to the output terminal 1b. At this time, the analog output from the DAC 4 is directly transmitted to the output terminal 1b.
【0015】以上のように、この実施の形態1によれ
ば、半導体装置内部にDAC4の出力電圧VO と基準電
圧Vref とを比較してディジタル信号を出力するコンパ
レータ5と、通常動作時とテスト時とを切り替えるスイ
ッチ6とが内蔵されていることで、高価な多ピンのアナ
ログ・ディジタル混在半導体装置用のテスト装置が不要
になり、安価なロジックテスタ等のテスト装置のみで半
導体装置のテストが可能になるので、テストコストが削
減できる効果が得られる。
[0015] As described above, according to the first embodiment, the comparator 5 outputs a digital signal by comparing the output voltage V O and the reference voltage V ref of DAC4 in the semiconductor device, the normal operation The built-in switch 6 for switching between a test mode and a test mode eliminates the need for expensive test equipment for multi-pin mixed analog / digital semiconductor devices, and allows testing of semiconductor devices using only inexpensive test equipment such as a logic tester. This makes it possible to reduce the test cost.
【0016】なお、上記実施の形態1において、スイッ
チコントロール端子1dを介して「H」レベルの制御信
号が入力されるときに通常動作が行われるように構成し
たが、例えば、高インピーダンス状態とされたときに通
常動作が行われるように構成しても良い。
In the first embodiment, the normal operation is performed when the "H" level control signal is input via the switch control terminal 1d. For example, the high impedance state is set. In such a case, a normal operation may be performed when the operation is performed.
【0017】実施の形態2.上記実施の形態1では、基
準電圧Vref を外部のテスト装置T2において作成して
いたのに対して、この実施の形態2では、半導体装置1
内において作成する。図2は、この発明の実施の形態2
による半導体装置の構成を示すブロック図であり、図に
おいて、7は基準電圧Vref を作成する基準電圧発生器
(基準信号作成手段)、14は直列データ入力信号線、
15はシフトクロック信号線である。また、7aは基準
電圧発生器7のデータ入力端子、7bはクロック入力端
子、7cは基準電圧出力端子である。なお、図1と同一
または相当部分については同一符号を付してその説明を
省略する。
Embodiment 2 FIG. In the first embodiment, the reference voltage Vref is created in the external test device T2, whereas in the second embodiment, the semiconductor device 1
Create within. FIG. 2 shows Embodiment 2 of the present invention.
1 is a block diagram showing a configuration of a semiconductor device according to the present invention. In the figure, reference numeral 7 denotes a reference voltage generator (reference signal generating means) for generating a reference voltage Vref , 14 denotes a serial data input signal line,
Reference numeral 15 denotes a shift clock signal line. 7a is a data input terminal of the reference voltage generator 7, 7b is a clock input terminal, and 7c is a reference voltage output terminal. The same or corresponding parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
【0018】図3は、この発明の実施の形態2による半
導体装置の基準電圧発生器の構成を示すブロック図であ
り、図において、71は複数の抵抗が組み合わされてな
り、一端が電源Vddに接続され、別の一端が接地に接続
されるラダー抵抗回路(抵抗回路)、72はラダー抵抗
回路71の所定の節点及び基準電圧発生器7の基準電圧
出力端子7c間に設けられた複数のスイッチ72a〜7
2eからなり、切替制御信号に応じて上記各節点及び基
準電圧出力端子7c間の接続/切離しを行うスイッチ
群、73はシフトクロック信号CLK及びデータ入力信
号Dinに基づいて、スイッチ群72の各スイッチを切り
替えるための切替制御信号を出力するシフトレジスタ、
7aはデータ入力信号Dinが入力されるデータ入力端
子、7bはシフトクロック信号CLKが入力されるクロ
ック入力端子、7cはスイッチ群72の各スイッチの入
切状態に対応した基準電圧Vref が出力される基準電圧
出力端子である。
FIG. 3 is a block diagram showing a configuration of a reference voltage generator of a semiconductor device according to a second embodiment of the present invention. In FIG. 3, reference numeral 71 denotes a combination of a plurality of resistors, and one end has a power supply V dd. A ladder resistor circuit (resistor circuit) having another end connected to the ground, a plurality of reference numerals 72 provided between a predetermined node of the ladder resistor circuit 71 and a reference voltage output terminal 7 c of the reference voltage generator 7. Switches 72a-7
Consists 2e, switches for connecting / disconnecting between each node and the reference voltage output terminal 7c in accordance with the switching control signal, 73 based on the shift clock signal CLK and the data input signal D in, the switch groups 72 A shift register that outputs a switching control signal for switching a switch,
7a is a data input terminal to which the data input signal D in is input, 7b clock input terminal of the shift clock signal CLK is input, 7c is the reference voltage V ref is output corresponding to the on-off states of the switches of the switch group 72 Reference voltage output terminal.
【0019】ラダー抵抗回路71は、抵抗R1 ,R2
3 ,R4 ,R5 が直列に接続され、かつ、一端(トッ
プ電圧端)側で電源に、他端(ボトム電圧端子)側で接
地に接続される。また、各抵抗間の節点V1 ,V2 ,V
3 ,V4 ,V5 にはそれぞれ、スイッチ72a,72
b,72c,72d,72eの一端側が繋がれている。
さらに、各スイッチ72a〜72eの他端側は基準電圧
出力端子7cに接続されている。図4は、この発明の実
施の形態2による基準電圧発生器のシフトレジスタの構
成を示す回路図である。図において、731,731,
…はJKフリップフロップ,732はインバータ、73
a〜73eはスイッチコントロール端子である。シフト
レジスタ73は、図4に示すように、JKフリップフロ
ップ731,731,…が5段に接続され,シフトクロ
ック信号CLK及びデータ入力信号Dinに基づいて、各
スイッチコントロール端子73a〜73eから切替制御
信号A1 〜A5 が出力される。なお、ここでは、説明の
便宜のため5個のラダー抵抗と5段のシフトレジスタを
示したが、実際はNビットのDAC4の出力電圧VO
0.5LSBの精度でテストする場合は、(2N −1)
/0.5個のラダー抵抗と(2N −1)/0.5段のシ
フトレジスタが必要になる。シフトレジスタの段数等
は、必要とされる精度に応じて任意に設定することがで
きる。
The ladder resistor circuit 71 includes resistors R 1 , R 2 ,
R 3 , R 4 , and R 5 are connected in series, and are connected to the power supply at one end (top voltage terminal) and to the ground at the other end (bottom voltage terminal). Nodes V 1 , V 2 , V between the resistors
3 , V 4 , and V 5 are provided with switches 72a, 72, respectively.
One ends of b, 72c, 72d, and 72e are connected.
Further, the other ends of the switches 72a to 72e are connected to a reference voltage output terminal 7c. FIG. 4 is a circuit diagram showing a configuration of a shift register of a reference voltage generator according to Embodiment 2 of the present invention. In the figure, 731, 731,
... are JK flip-flops, 732 is an inverter, 73
a to 73e are switch control terminals. Shift register 73, as shown in FIG. 4, JK flip-flop 731,731, ... are connected to the five stages, based on the shift clock signal CLK and the data input signal D in, switch from the switch control terminal 73a~73e control signal A 1 to A 5 is output. Although five ladder resistors and five stages of shift registers are shown here for the sake of convenience of explanation, actually, when testing the output voltage V O of the N-bit DAC 4 with an accuracy of 0.5 LSB, (2 N -1)
/0.5 ladder resistors and (2 N -1) /0.5-stage shift registers are required. The number of stages of the shift register and the like can be arbitrarily set according to required accuracy.
【0020】次に動作について説明する。図5は、この
発明の実施の形態2によるシフトレジスタの動作を説明
するためのタイミングチャートである。テスト時の動作
について説明する。DAC4へは、DAC4がランプ波
形を出力させるようにデータを入力する。図4におい
て、まず、スイッチコントロール端子1dより「H」レ
ベルがテスト装置T3より入力された時は、シフトレジ
スタ73のスイッチコントロール端子73a〜73eか
ら出力される切替信号A1〜A5 はすべて「L」レベル
にリセットされる。次にディジタル回路2から出力され
た直列データ「LHLLLLL…」がシフトレジスタ7
3に入力され、同時にスイッチコントロール端子1dよ
り「L」レベルがテスト装置T3より印加されると、図
5に示すように、シフトレジスタ73のスイッチコント
ロール端子73a〜73eからの切替信号A1 〜A5
は、シフトクロックCLKによって順次「H」レベルが
シフトされたものとなる。
Next, the operation will be described. FIG. 5 is a timing chart for explaining the operation of the shift register according to the second embodiment of the present invention. The operation during the test will be described. Data is input to the DAC 4 so that the DAC 4 outputs a ramp waveform. 4, first, when the "H" level is input from the test device T3 from the switch control terminal 1d, the switching signal A 1 to A 5 output from the switch control terminal 73a~73e of the shift register 73 are all " Reset to the "L" level. Next, the serial data “LHLLLLL...” Output from the digital circuit 2 is
Is inputted to the 3, at the same time the "L" level from the switching control terminal 1d is applied from test equipment T3, as shown in FIG. 5, the switching signal A 1 to A from the switch control terminal 73a~73e shift register 73 Five
Are sequentially shifted to the “H” level by the shift clock CLK.
【0021】そして、図3に示すように、シフトレジス
タ73のスイッチコントロール端子73a〜73eから
出力された切替信号A1 〜A5 はスイッチ群72をコン
トロールし、順にオン/オフが移動する。これによって
ラダー抵抗回路71からの電圧が基準電圧端子7cに順
々に伝達される。この基準電圧Vref は階段状に変化す
る波形が周期的に繰り返されたものとなる。次に、DA
C4からのランプ波形のアナログ出力VO と上記基準電
圧Vref とをコンパレータ5で比較し、出力端子1bへ
伝達されたディジタル信号をテスト装置T3において期
待値と比較し良品/不良品を判定する。ここでは、アナ
ログ出力VO と基準電圧Vref とを比較することによっ
て、例えば、DAC4のリニアリティが測定される。ま
た、このテスト装置T3においては、所定のディジタル
信号用入出力端子1a,1a,…から出力されたディジ
タル信号に基づいて、ディジタル回路2についても調べ
られる。なお、通常動作時の動作は、実施の形態1の場
合と同様であるので、説明を省略する。
As shown in FIG. 3, the switching signals A 1 to A 5 output from the switch control terminals 73a to 73e of the shift register 73 control the switch group 72, and turn on / off in order. Thereby, the voltage from the ladder resistance circuit 71 is sequentially transmitted to the reference voltage terminal 7c. The reference voltage Vref is a waveform in which a stepwise changing waveform is periodically repeated. Next, DA
The comparator 5 compares the analog output V O of the ramp waveform from C4 with the reference voltage Vref , and compares the digital signal transmitted to the output terminal 1b with an expected value in the test apparatus T3 to determine a non-defective / defective product. . Here, for example, the linearity of the DAC 4 is measured by comparing the analog output V O with the reference voltage V ref . In the test apparatus T3, the digital circuit 2 is also checked based on digital signals output from predetermined digital signal input / output terminals 1a, 1a,. The operation during the normal operation is the same as that in the first embodiment, and thus the description is omitted.
【0022】以上のように、この実施の形態2によれ
ば、実施の形態1で述べた効果に加えて、基準電圧発生
器を半導体装置内部に設けたので、テスト装置に高精度
の基準信号源が不要になるという効果が得られる。ま
た、例えば、ラダー抵抗回路の抵抗の数やシフトレジス
タの段数等を変えることによって、自在に所望の精度を
設定し、かつ、所定の基準電圧波形を作成して半導体装
置のテストを行うことができるという効果が得られる。
また、基準電圧端子1cを外部ピンとして持つ必要がな
くなるという効果が得られる。
As described above, according to the second embodiment, in addition to the effects described in the first embodiment, the reference voltage generator is provided inside the semiconductor device. This has the effect of eliminating the need for a source. Further, for example, by changing the number of resistors of the ladder resistance circuit, the number of stages of the shift register, and the like, it is possible to freely set a desired accuracy and create a predetermined reference voltage waveform to test the semiconductor device. The effect that it can be obtained is obtained.
Further, there is an effect that it is not necessary to have the reference voltage terminal 1c as an external pin.
【0023】なお、上記実施の形態2においては、コン
パレータ5からランプ波形を出力し、DACのリニアリ
ティをテストする場合について述べたが、コンパレータ
5から出力される信号はランプ波形に限らず、例えば、
正弦波形であっても良いし、また、実施できるDACの
テスト項目はリニアリティに限らない。
In the second embodiment, the case where the ramp waveform is output from the comparator 5 to test the linearity of the DAC has been described. However, the signal output from the comparator 5 is not limited to the ramp waveform.
A sine waveform may be used, and DAC test items that can be executed are not limited to linearity.
【0024】[0024]
【発明の効果】以上のように、この発明によれば、高価
な多ピンのアナログ・ディジタル混在半導体装置用のテ
スト装置が不要になり、安価なテスト装置のみで半導体
装置のテストが可能になるので、テストコストが削減で
きる効果がある。
As described above, according to the present invention, an expensive test device for a multi-pin analog / digital mixed semiconductor device is not required, and a semiconductor device can be tested only with an inexpensive test device. Therefore, there is an effect that the test cost can be reduced.
【0025】この発明によれば、基準信号作成手段を半
導体装置内部に設けることによって、テスト装置に高精
度の基準信号源が不要となるという効果がある。
According to the present invention, by providing the reference signal generating means inside the semiconductor device, there is an effect that a highly accurate reference signal source is not required in the test apparatus.
【0026】この発明によれば、例えば、抵抗回路の抵
抗の数やシフトレジスタの段数等を変えることによっ
て、自在に所望の精度を設定し、かつ、所定の基準信号
波形を作成して半導体装置のテストを行うことができる
という効果がある。
According to the present invention, for example, by changing the number of resistors in the resistor circuit, the number of stages of the shift register, and the like, it is possible to freely set a desired accuracy and create a predetermined reference signal waveform to produce a semiconductor device. There is an effect that the test can be performed.
【図面の簡単な説明】[Brief description of the drawings]
【図1】 この発明の実施の形態1による半導体装置の
構成を示すブロック図である。
FIG. 1 is a block diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention.
【図2】 この発明の実施の形態2による半導体装置の
構成を示すブロック図である。
FIG. 2 is a block diagram showing a configuration of a semiconductor device according to a second embodiment of the present invention;
【図3】 この発明の実施の形態2による基準電圧発生
器の構成を示す回路図である。
FIG. 3 is a circuit diagram showing a configuration of a reference voltage generator according to a second embodiment of the present invention.
【図4】 この発明の実施の形態2による基準電圧発生
器のシフトレジスタの構成を示す回路図である。
FIG. 4 is a circuit diagram showing a configuration of a shift register of a reference voltage generator according to Embodiment 2 of the present invention.
【図5】 この発明の実施の形態2によるシフトレジス
タの動作を説明するためのタイミングチャートである。
FIG. 5 is a timing chart for explaining an operation of the shift register according to the second embodiment of the present invention;
【図6】 従来の半導体装置の構成を示すブロック図で
ある。
FIG. 6 is a block diagram illustrating a configuration of a conventional semiconductor device.
【符号の説明】[Explanation of symbols]
1 半導体装置、1a,1a,… ディジタル信号用入
出力端子、1b 出力端子、2 ディジタル回路、3
クロック/タイミング発生器(クロック発生手段)、4
DAC(ディジタル・アナログ変換器)、5 コンパ
レータ(比較手段)、6 スイッチ(モード切替手
段)、7 基準電圧発生器(基準信号作成手段)、71
ラダー抵抗回路(抵抗回路)、72a〜72e スイ
ッチ、73シフトレジスタ、7c 基準電圧出力端子
(基準信号作成手段の出力端子)、R1 〜R5 抵抗、
1 〜V5 節点、T2,T3 テスト装置。
DESCRIPTION OF SYMBOLS 1 Semiconductor device, 1a, 1a, ... Digital signal input / output terminal, 1b output terminal, 2 digital circuit, 3
Clock / timing generator (clock generation means), 4
DAC (digital / analog converter), 5 comparator (comparing means), 6 switch (mode switching means), 7 reference voltage generator (reference signal creating means), 71
Ladder resistance circuit (resistance circuit), 72a to 72e switch, 73 shift register, 7c reference voltage output terminal (output terminal of reference signal generation means), R 1 to R 5 resistors,
V 1 ~V 5 node, T2, T3 test equipment.

Claims (5)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 多数のディジタル信号用入出力端子と、
    前記ディジタル信号用入出力端子を介してディジタル信
    号の入出力が行われるディジタル回路と、前記ディジタ
    ル回路から出力された所定のディジタル信号をアナログ
    信号に変換するディジタル・アナログ変換器と、前記デ
    ィジタル・アナログ変換器の出力端子と、クロックを前
    記ディジタル回路及び前記ディジタル・アナログ変換器
    へ供給するクロック発生手段とを備えた半導体装置にお
    いて、 前記ディジタル・アナログ変換器から出力されるアナロ
    グ信号とテスト用基準信号とを比較して、その比較結果
    をテスト装置へ出力する比較手段を備えたことを特徴と
    する半導体装置。
    A plurality of digital signal input / output terminals;
    A digital circuit for inputting / outputting a digital signal through the digital signal input / output terminal; a digital / analog converter for converting a predetermined digital signal output from the digital circuit into an analog signal; A semiconductor device comprising: an output terminal of a converter; and clock generating means for supplying a clock to the digital circuit and the digital-to-analog converter. An analog signal output from the digital-to-analog converter and a test reference signal. And a comparison means for comparing the result with the comparison result and outputting the comparison result to a test apparatus.
  2. 【請求項2】 通常動作時にはディジタル・アナログ変
    換器側と出力端子側とを接続し、テスト時には比較手段
    の出力端子側と前記出力端子側とを接続するモード切替
    手段が付加されてなることを特徴とする請求項1記載の
    半導体装置。
    2. A mode switching means for connecting the digital / analog converter side and the output terminal side during normal operation and connecting the output terminal side of the comparison means and the output terminal side during a test. The semiconductor device according to claim 1, wherein:
  3. 【請求項3】 テスト用基準信号を作成する基準信号作
    成手段を備えたことを特徴とする請求項1または請求項
    2記載の半導体装置。
    3. The semiconductor device according to claim 1, further comprising reference signal generating means for generating a test reference signal.
  4. 【請求項4】 基準信号作成手段は、電源に接続され、
    複数の抵抗が組み合わされてなる抵抗回路と、前記基準
    信号作成手段の出力端子側及び前記抵抗回路の所定の節
    点の間の接続または切離しを行う複数のスイッチと、前
    記各スイッチを所定のタイミングで切り替えるための切
    替制御信号を出力するシフトレジスタとを有することを
    特徴とする請求項1から請求項3のうちのいずれか1項
    記載の半導体装置。
    4. The reference signal generating means is connected to a power supply,
    A resistor circuit in which a plurality of resistors are combined; a plurality of switches for connecting or disconnecting between an output terminal side of the reference signal generating means and a predetermined node of the resistor circuit; 4. The semiconductor device according to claim 1, further comprising: a shift register that outputs a switching control signal for switching.
  5. 【請求項5】 ディジタル信号用入出力端子から所定の
    ディジタル信号をディジタル回路に入力し、前記ディジ
    タル回路から出力されたディジタル信号をディジタル・
    アナログ変換器によってアナログ信号に変換し、前記ア
    ナログ信号とテスト用基準信号とを比較して、その比較
    結果を前記テスト装置へ出力し、前記テスト装置で、取
    り込まれた前記比較結果に基づいて前記半導体装置の良
    否を判定することを特徴とする半導体装置のテスト方
    法。
    5. A predetermined digital signal is input to a digital circuit from a digital signal input / output terminal, and a digital signal output from the digital circuit is converted to a digital signal.
    The analog signal is converted to an analog signal by an analog converter, the analog signal is compared with a test reference signal, and the comparison result is output to the test device.The test device uses the comparison result based on the captured comparison result. A method for testing a semiconductor device, comprising: determining a quality of the semiconductor device.
JP23137797A 1997-08-27 1997-08-27 Semiconductor device and test method thereof Expired - Fee Related JP3628492B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23137797A JP3628492B2 (en) 1997-08-27 1997-08-27 Semiconductor device and test method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23137797A JP3628492B2 (en) 1997-08-27 1997-08-27 Semiconductor device and test method thereof

Publications (2)

Publication Number Publication Date
JPH1164464A true JPH1164464A (en) 1999-03-05
JP3628492B2 JP3628492B2 (en) 2005-03-09

Family

ID=16922674

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23137797A Expired - Fee Related JP3628492B2 (en) 1997-08-27 1997-08-27 Semiconductor device and test method thereof

Country Status (1)

Country Link
JP (1) JP3628492B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011102798A (en) * 2009-11-11 2011-05-26 Advantest Corp Testing device and electronic device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011102798A (en) * 2009-11-11 2011-05-26 Advantest Corp Testing device and electronic device

Also Published As

Publication number Publication date
JP3628492B2 (en) 2005-03-09

Similar Documents

Publication Publication Date Title
Arabi et al. Oscillation built-in self test (OBIST) scheme for functional and structural testing of analog and mixed-signal integrated circuits
JP3130528B2 (en) Digital to analog converter
JP2008538863A (en) Supply voltage monitoring
US6456102B1 (en) External test ancillary device to be used for testing semiconductor device, and method of testing semiconductor device using the device
US6714888B2 (en) Apparatus for testing semiconductor integrated circuit
KR930004772Y1 (en) Apparatus for testing analog to digital
KR100339835B1 (en) Voltage applied type current mesuring circuit in an ic testing apparatus
US6566857B1 (en) Testing of digital-to-analog converters
US6404371B2 (en) Waveform generator and testing device
KR0181997B1 (en) A/d converter using resistor loadder network and method of testing the same
JP3628492B2 (en) Semiconductor device and test method thereof
US6011500A (en) Integrated circuit with a built-in D/A converter
JP2005303602A (en) Ad converter measuring circuit
JPH0645935A (en) Integrated circuit mixed integration of analog and digital circuits
JP3806333B2 (en) Semiconductor integrated circuit, semiconductor integrated circuit test apparatus, and semiconductor integrated circuit test method
KR20000007224A (en) Digital/analog converter test device
KR100340057B1 (en) Testing method of analog to digital conveter
JPH06258402A (en) Integrated circuit incorporated with test circuit
JPH0746128A (en) D/a converter incorporating test circuit
JP2000162281A (en) Semiconductor integrated circuit device
JP3568938B2 (en) Digital-to-analog conversion circuit
JP3374087B2 (en) Test method for semiconductor integrated circuit
JP2002231888A (en) Semiconductor integrated circuit device and method for testing the same
JPH11326465A (en) Semiconductor integrated circuit with built-in ad-da converter and its test method
JPH11202032A (en) Method and apparatus for inspecting board

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040518

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040716

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041208

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 3

Free format text: PAYMENT UNTIL: 20071217

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081217

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081217

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 5

Free format text: PAYMENT UNTIL: 20091217

LAPS Cancellation because of no payment of annual fees