JPH1154714A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1154714A JPH1154714A JP9202791A JP20279197A JPH1154714A JP H1154714 A JPH1154714 A JP H1154714A JP 9202791 A JP9202791 A JP 9202791A JP 20279197 A JP20279197 A JP 20279197A JP H1154714 A JPH1154714 A JP H1154714A
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Abstract
(57)【要約】
【課題】 層間絶縁膜や保護膜の形成過程で発生する水
素は、容易に上部電極中に拡散し、上部電極と高誘電体
薄膜や強誘電体薄膜との界面に到達し、高誘電体薄膜や
強誘電体薄膜の表面に還元反応を及ぼし、酸素を奪って
金属元素を還元することによって結晶構造を破壊して特
性を劣化させると同時に、反応・離脱した水、酸素等に
よって上部電極の剥離を引き起こすという問題を有して
いた。 【解決手段】 シリコン基板１上に強誘電体薄膜１０を
キャパシタ絶縁膜として用いた半導体素子が形成され、
アルミニウムプレート１２が形成された後、第２層間絶
縁膜にポリ・テトラフルオロ・パラ・キシリレンを用い
る。
素は、容易に上部電極中に拡散し、上部電極と高誘電体
薄膜や強誘電体薄膜との界面に到達し、高誘電体薄膜や
強誘電体薄膜の表面に還元反応を及ぼし、酸素を奪って
金属元素を還元することによって結晶構造を破壊して特
性を劣化させると同時に、反応・離脱した水、酸素等に
よって上部電極の剥離を引き起こすという問題を有して
いた。 【解決手段】 シリコン基板１上に強誘電体薄膜１０を
キャパシタ絶縁膜として用いた半導体素子が形成され、
アルミニウムプレート１２が形成された後、第２層間絶
縁膜にポリ・テトラフルオロ・パラ・キシリレンを用い
る。
Description
【０００１】
【発明の属する技術分野】本発明は、基板上に高誘電体
膜又は強誘電体膜をゲート絶縁膜又はキャパシタ絶縁膜
として用いる半導体素子が形成された半導体装置に関す
るものである。
膜又は強誘電体膜をゲート絶縁膜又はキャパシタ絶縁膜
として用いる半導体素子が形成された半導体装置に関す
るものである。
【０００２】
【従来の技術】従来より、強誘電体薄膜は、自発分極、
高誘電率、電気光学効果、圧電効果及び焦電効果等の多
くの機能を持つことから、広範囲なデバイス開発に応用
されている。例えば、その焦電性を利用して赤外線リニ
アアレイセンサに、また、その圧電性を利用して超音波
センサに、その電気光学効果を利用して導波路型光変調
器に、その高誘電性を利用してＤＲＡＭやＭＭＩＣ用キ
ャパシタにと、様々な方面で用いられている。
高誘電率、電気光学効果、圧電効果及び焦電効果等の多
くの機能を持つことから、広範囲なデバイス開発に応用
されている。例えば、その焦電性を利用して赤外線リニ
アアレイセンサに、また、その圧電性を利用して超音波
センサに、その電気光学効果を利用して導波路型光変調
器に、その高誘電性を利用してＤＲＡＭやＭＭＩＣ用キ
ャパシタにと、様々な方面で用いられている。
【０００３】中でも、近年の薄膜形成技術の進展に伴っ
て、半導体メモリ技術を組み合わせた高密度でかつ高速
に動作する強誘電体不揮発性メモリ（ＦＲＡＭ）の開発
が盛んである。強誘電体薄膜を用いた不揮発性メモリ
は、その高速書き込み／読み出し、低電圧動作、及び書
き込み／読み出し耐性の特性から、従来の不揮発性メモ
リの置き換えだけでなく、ＳＲＡＭ、ＤＲＡＭ分野の置
き換えも可能なメモリとして、実用化に向けて、研究開
発が盛んに行われている。
て、半導体メモリ技術を組み合わせた高密度でかつ高速
に動作する強誘電体不揮発性メモリ（ＦＲＡＭ）の開発
が盛んである。強誘電体薄膜を用いた不揮発性メモリ
は、その高速書き込み／読み出し、低電圧動作、及び書
き込み／読み出し耐性の特性から、従来の不揮発性メモ
リの置き換えだけでなく、ＳＲＡＭ、ＤＲＡＭ分野の置
き換えも可能なメモリとして、実用化に向けて、研究開
発が盛んに行われている。
【０００４】このようなデバイス開発には残留分極（Ｐ
ｒ）が大きくかつ抗電場（Ｅｃ）が小さく、低リーク電
流で、分極反転の繰り返し耐性の大きな材料が必要であ
る。さらには、動作電圧の低減と半導体微細加工プロセ
スに適合するために膜厚２００ｎｍ以下の薄膜で上記特
性を実現することが望ましい。
ｒ）が大きくかつ抗電場（Ｅｃ）が小さく、低リーク電
流で、分極反転の繰り返し耐性の大きな材料が必要であ
る。さらには、動作電圧の低減と半導体微細加工プロセ
スに適合するために膜厚２００ｎｍ以下の薄膜で上記特
性を実現することが望ましい。
【０００５】そして、これらの用途に用いられる強誘電
体材料としては、ＰＺＴ（チタン酸ジルコン酸鉛、Ｐｂ
（Ｔｉ，Ｚｒ）Ｏ3）に代表されるペロブスカイト構造
の酸化物材料が主流であった。ところが、ＰＺＴのよう
に鉛をその構成元素として含む材料は、鉛やその酸化物
の蒸気圧が高いため、成膜時に鉛が蒸発してしまい、膜
中に欠陥を発生させたり、ひどい場合にはピンホールを
形成する。
体材料としては、ＰＺＴ（チタン酸ジルコン酸鉛、Ｐｂ
（Ｔｉ，Ｚｒ）Ｏ3）に代表されるペロブスカイト構造
の酸化物材料が主流であった。ところが、ＰＺＴのよう
に鉛をその構成元素として含む材料は、鉛やその酸化物
の蒸気圧が高いため、成膜時に鉛が蒸発してしまい、膜
中に欠陥を発生させたり、ひどい場合にはピンホールを
形成する。
【０００６】その結果、リーク電流が増大したり、分極
反転を繰り返すと自発分極の大きさが減少する疲労現象
が起こるなどの欠点があった。特に、強誘電体不揮発性
メモリによるＦＲＡＭ分野での使用となると、疲労現象
に関しては、１０15回の分極反転後も特性の変化の無い
ことを保証しなければならないため、疲労の無い強誘電
体薄膜の開発が望まれていた。
反転を繰り返すと自発分極の大きさが減少する疲労現象
が起こるなどの欠点があった。特に、強誘電体不揮発性
メモリによるＦＲＡＭ分野での使用となると、疲労現象
に関しては、１０15回の分極反転後も特性の変化の無い
ことを保証しなければならないため、疲労の無い強誘電
体薄膜の開発が望まれていた。
【０００７】これに対して、近年、ビスマス層状構造化
合物材料の研究開発が行われており、最近、このビスマ
ス層状構造化合物薄膜が強誘電体及び高誘電体集積回路
の応用に適していることを発見し、特に１０12回以上の
分極反転後も特性に変化が見られないという優れた疲労
特性が報告されている。
合物材料の研究開発が行われており、最近、このビスマ
ス層状構造化合物薄膜が強誘電体及び高誘電体集積回路
の応用に適していることを発見し、特に１０12回以上の
分極反転後も特性に変化が見られないという優れた疲労
特性が報告されている。
【０００８】一方、ＤＲＡＭの高集積化に対応して、キ
ャパシタ容量を増大させるために、従来用いられてき
た、シリコン酸化膜よりも誘電率の高い材料であるタン
タル酸化膜（Ｔａ2Ｏ5）やＳＴＯ（チタン酸ストロンチ
ウム、ＳｒＴｉＯ3）、ＢＳＴ（チタン酸バリウム・ス
トロンチウム、（Ｂａ，Ｓｒ）ＴｉＯ3）などの高誘電
体材料が将来の２５６メガビット〜ギガビット以上の高
集積ＤＲＡＭに適用されようとしており、盛んに研究開
発が行われている。
ャパシタ容量を増大させるために、従来用いられてき
た、シリコン酸化膜よりも誘電率の高い材料であるタン
タル酸化膜（Ｔａ2Ｏ5）やＳＴＯ（チタン酸ストロンチ
ウム、ＳｒＴｉＯ3）、ＢＳＴ（チタン酸バリウム・ス
トロンチウム、（Ｂａ，Ｓｒ）ＴｉＯ3）などの高誘電
体材料が将来の２５６メガビット〜ギガビット以上の高
集積ＤＲＡＭに適用されようとしており、盛んに研究開
発が行われている。
【０００９】このような高誘電体メモリ素子や強誘電体
メモリ素子を形成するためには、キャパシタ形成後にシ
リコン酸化膜やシリコン窒化膜などの層間絶縁膜を形成
し、アルミニウムなどの金属多層配線を用いて素子間を
接続する必要がある。
メモリ素子を形成するためには、キャパシタ形成後にシ
リコン酸化膜やシリコン窒化膜などの層間絶縁膜を形成
し、アルミニウムなどの金属多層配線を用いて素子間を
接続する必要がある。
【００１０】上記、アルミニウムなどの金属多層配線間
に用いる層間絶縁膜、あるいは配線完了後に配線上に形
成する表面保護膜は、従来シランやＴＥＯＳを原料とし
て、低温で形成可能なＣＶＤ法、特にプラズマＣＶＤ法
を用いて形成されるが、アルミニウム配線とシリコン基
板との反応、及びアルミニウム配線の信頼性を考慮し
て、形成時の基板温度を４００℃前後にする必要があ
る。
に用いる層間絶縁膜、あるいは配線完了後に配線上に形
成する表面保護膜は、従来シランやＴＥＯＳを原料とし
て、低温で形成可能なＣＶＤ法、特にプラズマＣＶＤ法
を用いて形成されるが、アルミニウム配線とシリコン基
板との反応、及びアルミニウム配線の信頼性を考慮し
て、形成時の基板温度を４００℃前後にする必要があ
る。
【００１１】また、特開平８−２６４５２２号公報、特
開平６−１２０４８９号公報に記載の有機樹脂膜を層間
絶縁膜又は保護膜として用いる技術について説明する。
開平６−１２０４８９号公報に記載の有機樹脂膜を層間
絶縁膜又は保護膜として用いる技術について説明する。
【００１２】まず、シリコン基板上に、ＭＯＳ−ＦＥＴ
が形成され、白金電極及びＰｂＺｒＴｉＯ3強誘電体薄
膜からなるキャパシタが形成される。次に、ポリイミド
保護膜を形成する。ポリイミド保護膜は、スピンコート
によって塗布されることが可能であり、回転するプレー
トに基板を固定したうえで回転し、樹脂溶剤を表面に滴
下することによって、膜を塗布することができる。ま
た、樹脂成分を霧状に基板に吹き付けて塗布することも
でき、ノズルから樹脂成分を基板表面に吹き付けながら
乾燥させていくことができる。この場合、ごく表面部分
だけを乾燥させることによって、乾燥時の樹脂の収縮に
よる応力の蓄積を最小限に止めることができる。上記公
報の技術では、保護膜形成時に水素が発生することが少
ないため、強誘電体の劣化が少ないという効果を有す
る。
が形成され、白金電極及びＰｂＺｒＴｉＯ3強誘電体薄
膜からなるキャパシタが形成される。次に、ポリイミド
保護膜を形成する。ポリイミド保護膜は、スピンコート
によって塗布されることが可能であり、回転するプレー
トに基板を固定したうえで回転し、樹脂溶剤を表面に滴
下することによって、膜を塗布することができる。ま
た、樹脂成分を霧状に基板に吹き付けて塗布することも
でき、ノズルから樹脂成分を基板表面に吹き付けながら
乾燥させていくことができる。この場合、ごく表面部分
だけを乾燥させることによって、乾燥時の樹脂の収縮に
よる応力の蓄積を最小限に止めることができる。上記公
報の技術では、保護膜形成時に水素が発生することが少
ないため、強誘電体の劣化が少ないという効果を有す
る。
【００１３】
【発明が解決しようとする課題】しかしながら、上述の
ＣＶＤ法による層間絶縁膜や保護膜の形成過程におい
て、反応副生成物として反応機構上必然的に発生する水
素の影響が問題として挙げられる。上記高誘電体や強誘
電体のような酸化物薄膜を適用した半導体メモリ素子で
は、キャパシタ電極材料として、酸化や反応の起こりに
くい白金が一般的に用いられる。層間絶縁膜や保護膜の
形成過程で発生する水素は、容易に上部電極中に拡散
し、上部電極と高誘電体薄膜や強誘電体薄膜との界面に
到達し、高誘電体薄膜や強誘電体薄膜の表面に還元反応
を及ぼし、酸素を奪って金属元素を還元することによっ
て結晶構造を破壊して特性を劣化させると同時に、反応
・離脱した水、酸素等によって上部電極の剥離を引き起
こすという問題を有していた。
ＣＶＤ法による層間絶縁膜や保護膜の形成過程におい
て、反応副生成物として反応機構上必然的に発生する水
素の影響が問題として挙げられる。上記高誘電体や強誘
電体のような酸化物薄膜を適用した半導体メモリ素子で
は、キャパシタ電極材料として、酸化や反応の起こりに
くい白金が一般的に用いられる。層間絶縁膜や保護膜の
形成過程で発生する水素は、容易に上部電極中に拡散
し、上部電極と高誘電体薄膜や強誘電体薄膜との界面に
到達し、高誘電体薄膜や強誘電体薄膜の表面に還元反応
を及ぼし、酸素を奪って金属元素を還元することによっ
て結晶構造を破壊して特性を劣化させると同時に、反応
・離脱した水、酸素等によって上部電極の剥離を引き起
こすという問題を有していた。
【００１４】また、そのような層間絶縁膜や保護膜中に
は大量の残留水素が含まれており、この水素は、その後
の４００℃前後の熱処理中に素子内部に拡散し、上部電
極と高誘電体薄膜や強誘電体薄膜との界面に到達して上
述と同様の問題を引き起こしていた。
は大量の残留水素が含まれており、この水素は、その後
の４００℃前後の熱処理中に素子内部に拡散し、上部電
極と高誘電体薄膜や強誘電体薄膜との界面に到達して上
述と同様の問題を引き起こしていた。
【００１５】更に、上記公報の技術においては、ポリイ
ミド保護膜上に金属配線等を形成して、強誘電体メモリ
セルを形成するが、セル形成の最終工程の熱処理が、ア
ルミニウムをなまして、コンタクトを安定させるために
４００℃前後で行われており、そのため、該ポリイミド
保護膜が上部電極間等で剥離したり、該ポリイミド保護
膜そのものが分解してリークが生じる原因となる可能性
を有する。
ミド保護膜上に金属配線等を形成して、強誘電体メモリ
セルを形成するが、セル形成の最終工程の熱処理が、ア
ルミニウムをなまして、コンタクトを安定させるために
４００℃前後で行われており、そのため、該ポリイミド
保護膜が上部電極間等で剥離したり、該ポリイミド保護
膜そのものが分解してリークが生じる原因となる可能性
を有する。
【００１６】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置は、基板上に高誘電体膜又は強誘電体膜をゲ
ート絶縁膜又はキャパシタ絶縁膜として用いた半導体素
子が形成され、多層配線の配線間の層間絶縁膜又は／及
び表面保護膜を有する半導体装置であって、ポリ・テト
ラフルオロ・パラ・キシリレンを上記層間絶縁膜又は／
及び表面保護膜として用いることを特徴とするものであ
る。
半導体装置は、基板上に高誘電体膜又は強誘電体膜をゲ
ート絶縁膜又はキャパシタ絶縁膜として用いた半導体素
子が形成され、多層配線の配線間の層間絶縁膜又は／及
び表面保護膜を有する半導体装置であって、ポリ・テト
ラフルオロ・パラ・キシリレンを上記層間絶縁膜又は／
及び表面保護膜として用いることを特徴とするものであ
る。
【００１７】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１８】図１は本発明の半導体装置の断面図であ
り、図２は本発明の半導体装置の製造工程図である。図
１及び図２において、１は第１導電型シリコン基板、２
は素子分離酸化膜、３はゲート酸化膜、４は第２導電型
不純物拡散領域、５はポリシリコンワード線、６は第１
層間絶縁膜、７はメモリ部コンタクトプラグ、８はＴｉ
Ｎバリアメタル層、９はＰｔ下部電極、１０は強誘電体
薄膜、１１はＰｔ上部電極、１２はＡｌプレート、１３
はＴａ2Ｏ5バリア絶縁膜、１４は第２層間絶縁膜、１５
は第３層間絶縁膜、１６はＡｌビット線を示す。
り、図２は本発明の半導体装置の製造工程図である。図
１及び図２において、１は第１導電型シリコン基板、２
は素子分離酸化膜、３はゲート酸化膜、４は第２導電型
不純物拡散領域、５はポリシリコンワード線、６は第１
層間絶縁膜、７はメモリ部コンタクトプラグ、８はＴｉ
Ｎバリアメタル層、９はＰｔ下部電極、１０は強誘電体
薄膜、１１はＰｔ上部電極、１２はＡｌプレート、１３
はＴａ2Ｏ5バリア絶縁膜、１４は第２層間絶縁膜、１５
は第３層間絶縁膜、１６はＡｌビット線を示す。
【００１９】図１及び図２を用いて、本発明の実施の形
態の半導体装置の製造工程を説明する。
態の半導体装置の製造工程を説明する。
【００２０】まず、図２（ａ）に示すように、スイッチ
用トランジスタを公知のＭＯＳＦＥＴ形成工程により形
成し、公知のＢＰＳＧからなる第１層間絶縁膜６で覆っ
た後、ビット線がシリコン基板１の第２導電型不純物拡
散領域４と接触する部分のみ公知のフォトリソグラフィ
法とドライエッチング法を用いてコンタクトホールを形
成し、不純物を拡散したポリシリコンをコンタクトホー
ルに埋め込んだ後、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によ
り、第１層間絶縁膜６とポリシリコンからなるメモリ部
コンタクトプラグ７の表面を平坦化した。
用トランジスタを公知のＭＯＳＦＥＴ形成工程により形
成し、公知のＢＰＳＧからなる第１層間絶縁膜６で覆っ
た後、ビット線がシリコン基板１の第２導電型不純物拡
散領域４と接触する部分のみ公知のフォトリソグラフィ
法とドライエッチング法を用いてコンタクトホールを形
成し、不純物を拡散したポリシリコンをコンタクトホー
ルに埋め込んだ後、公知のＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によ
り、第１層間絶縁膜６とポリシリコンからなるメモリ部
コンタクトプラグ７の表面を平坦化した。
【００２１】次に、図２（ｂ）に示すように、ＴｉＮバ
リアメタル層８を公知のスパッタ法により、２０００Å
程度堆積させた後、Ｐｔ薄膜を公知のスパッタ法によ
り、１０００Å程度堆積させ、Ｐｔ下部電極９とした。
この下部電極９上に強誘電体薄膜として、ＳｒＢｉ2Ｔ
ａ2Ｏ9薄膜からなる強誘電体薄膜１０（以下、「ＳＢＴ
薄膜」と称する。）を形成するのであるが、ＳＢＴ薄膜
の形成方法に関しては、以下に詳しく述べる。
リアメタル層８を公知のスパッタ法により、２０００Å
程度堆積させた後、Ｐｔ薄膜を公知のスパッタ法によ
り、１０００Å程度堆積させ、Ｐｔ下部電極９とした。
この下部電極９上に強誘電体薄膜として、ＳｒＢｉ2Ｔ
ａ2Ｏ9薄膜からなる強誘電体薄膜１０（以下、「ＳＢＴ
薄膜」と称する。）を形成するのであるが、ＳＢＴ薄膜
の形成方法に関しては、以下に詳しく述べる。
【００２２】溶液合成の出発原料としてタンタルエトキ
シド（Ｔａ（ＯＣ2Ｈ5）5）、ビスマス２エチルヘキサ
ネート（Ｂｉ（Ｃ7Ｈ15ＣＯＯ）2）、及びストロンチウ
ム２エチルヘキサネート（Ｓｒ（Ｃ7Ｈ15ＣＯＯ）2）を
使用した。タンタルエトキシドを秤量し、２−エチルヘ
キサネート中に溶解させ、反応を促進させるため、１０
０℃から最高温度１２０℃まで加熱しながら撹拌し、３
０分間反応させた。その後、１２０℃で反応によって生
成したエタノールと水分を除去した。この溶液に２０〜
３０ｍｌのキシレンに溶解させたストロンチウム２−エ
チルヘキサネートをＳｒ／Ｔａ＝１／２になるように適
量加え、１２５℃から最高温度１４０℃で３０分間加熱
撹拌した。その後、この溶液に１０ｍｌのキシレンに溶
解させたビスマス２−エチルヘキサネートをＳｒ／Ｂｉ
／Ｔａ＝１／２．４／２になるように適量加え、１３０
℃から最高温度１５０℃で１０時間加熱撹拌した。
シド（Ｔａ（ＯＣ2Ｈ5）5）、ビスマス２エチルヘキサ
ネート（Ｂｉ（Ｃ7Ｈ15ＣＯＯ）2）、及びストロンチウ
ム２エチルヘキサネート（Ｓｒ（Ｃ7Ｈ15ＣＯＯ）2）を
使用した。タンタルエトキシドを秤量し、２−エチルヘ
キサネート中に溶解させ、反応を促進させるため、１０
０℃から最高温度１２０℃まで加熱しながら撹拌し、３
０分間反応させた。その後、１２０℃で反応によって生
成したエタノールと水分を除去した。この溶液に２０〜
３０ｍｌのキシレンに溶解させたストロンチウム２−エ
チルヘキサネートをＳｒ／Ｔａ＝１／２になるように適
量加え、１２５℃から最高温度１４０℃で３０分間加熱
撹拌した。その後、この溶液に１０ｍｌのキシレンに溶
解させたビスマス２−エチルヘキサネートをＳｒ／Ｂｉ
／Ｔａ＝１／２．４／２になるように適量加え、１３０
℃から最高温度１５０℃で１０時間加熱撹拌した。
【００２３】次に、この溶液から低分子量のアルコール
と水とを溶媒として使用したキシレンを除去するために
１３０〜１５０℃の温度で５時間蒸留した。この溶液か
らダストを除去するために０．４５μｍ径のフィルタで
濾過した。その後、溶液のＳｒＢｉ2Ｔａ2Ｏ9の濃度が
０．１ｍｏｌ／ｌになるように調整し、これを前駆体溶
液とした。なお、これらの原料は上記のものに限定され
るのではないし、溶媒についても上記出発原料が十分に
溶解するものであればよい。
と水とを溶媒として使用したキシレンを除去するために
１３０〜１５０℃の温度で５時間蒸留した。この溶液か
らダストを除去するために０．４５μｍ径のフィルタで
濾過した。その後、溶液のＳｒＢｉ2Ｔａ2Ｏ9の濃度が
０．１ｍｏｌ／ｌになるように調整し、これを前駆体溶
液とした。なお、これらの原料は上記のものに限定され
るのではないし、溶媒についても上記出発原料が十分に
溶解するものであればよい。
【００２４】次に、この前駆体溶液を使用し、以下の工
程で強誘電薄膜１０を形成した。
程で強誘電薄膜１０を形成した。
【００２５】まず、回転させたシリコン基板１上に、上
述の前駆体溶液を滴下し、スピン塗布した。塗布条件は
３００ｒｐｍで２０秒間であった。その後、完全に溶媒
を揮発させるため、シリコン基板１を２５０℃に加熱し
たホットプレート上に乗せ、５分間大気中で乾燥し、次
いで、ＲＴＡ法により、第１焼成として、大気圧酸素雰
囲気中で６００℃で３０分間の熱処理を行った。この成
膜工程を３回繰り返し、膜厚２０００Åの強誘電体薄膜
１０であるＳＢＴ薄膜を成膜した。このようにして形成
したＳＢＴ薄膜は、表面が平滑で膜中の構造も粒径が１
００Å以下で非常に緻密であった。
述の前駆体溶液を滴下し、スピン塗布した。塗布条件は
３００ｒｐｍで２０秒間であった。その後、完全に溶媒
を揮発させるため、シリコン基板１を２５０℃に加熱し
たホットプレート上に乗せ、５分間大気中で乾燥し、次
いで、ＲＴＡ法により、第１焼成として、大気圧酸素雰
囲気中で６００℃で３０分間の熱処理を行った。この成
膜工程を３回繰り返し、膜厚２０００Åの強誘電体薄膜
１０であるＳＢＴ薄膜を成膜した。このようにして形成
したＳＢＴ薄膜は、表面が平滑で膜中の構造も粒径が１
００Å以下で非常に緻密であった。
【００２６】次に、膜厚が１０００ÅのＰｔ上部電極１
１を形成した後、公知のフォトリソグラフィ法とドライ
エッチング法を用いて、１．７μｍ角の大きさに加工し
た。その後、第２焼成として、５Ｔｏｒｒの酸素雰囲気
中で、６００℃で３０分間の熱処理を行い、ＳＢＴ薄膜
を結晶化させた。結晶化させた後のＳＢＴ薄膜の断面は
やはり非常に平滑で、緻密であり、強誘電体キャパシタ
の形状を損ねることはなかった。
１を形成した後、公知のフォトリソグラフィ法とドライ
エッチング法を用いて、１．７μｍ角の大きさに加工し
た。その後、第２焼成として、５Ｔｏｒｒの酸素雰囲気
中で、６００℃で３０分間の熱処理を行い、ＳＢＴ薄膜
を結晶化させた。結晶化させた後のＳＢＴ薄膜の断面は
やはり非常に平滑で、緻密であり、強誘電体キャパシタ
の形状を損ねることはなかった。
【００２７】次に、ＳＢＴ薄膜とＰｔ下部電極９とＴｉ
Ｎバリアメタル層８を公知のフォトリソグラフィ法とド
ライエッチング法を用いて、２．０μｍ角の大きさに加
工して、図２（ｂ）に示すような形状とした。ドライエ
ッチングにはＥＣＲエッチャーを用い、使用したガス種
は、ＳＢＴ薄膜がＡｒとＣｌ2とＣＦ4の混合ガス、Ｐｔ
下部電極９がＣ2Ｆ6とＣＨＦ3とＣｌ2の混合ガス、Ｔｉ
Ｎバリアメタル層８がＣｌ2ガスであった。このとき、
ＳＢＴ薄膜及びＰｔ下部電極９は非常に緻密で平滑であ
るので、精密な微細加工が可能であり、ＣＤロスは０．
１μｍ以下に抑えることができる。
Ｎバリアメタル層８を公知のフォトリソグラフィ法とド
ライエッチング法を用いて、２．０μｍ角の大きさに加
工して、図２（ｂ）に示すような形状とした。ドライエ
ッチングにはＥＣＲエッチャーを用い、使用したガス種
は、ＳＢＴ薄膜がＡｒとＣｌ2とＣＦ4の混合ガス、Ｐｔ
下部電極９がＣ2Ｆ6とＣＨＦ3とＣｌ2の混合ガス、Ｔｉ
Ｎバリアメタル層８がＣｌ2ガスであった。このとき、
ＳＢＴ薄膜及びＰｔ下部電極９は非常に緻密で平滑であ
るので、精密な微細加工が可能であり、ＣＤロスは０．
１μｍ以下に抑えることができる。
【００２８】次に、図２（ｃ）に示すように、膜厚３０
０ÅのＴａ2Ｏ5バリア絶縁膜１３を公知のスパッタ法を
用いて堆積し、続いて、第２層間絶縁膜１４として、膜
厚２０００Åのパリレン−ｆ（ポリ・テトラフルオロ・
パラ・キシリレン、（ＣＦ2−Ｃ6Ｈ4−ＣＦ2）n）膜を
形成した。ここでは、パリレン−ｆ膜は真空蒸着法を用
いて成膜した。原料として、テトラフルオロ・パラ・キ
シリレン（ＣＦ2−Ｃ6Ｈ4−ＣＦ2）の二量体を用い、こ
れを加熱して蒸発させた後、１０-8Ｔｏｒｒ台の高真空
に保ったチャンバー内に導入し、−２０℃〜−３０℃の
温度に保持したシリコン基板上で重反応を起こさせて、
パリレン−ｆ膜からなる第２層間絶縁膜１４を形成す
る。このパラレン−ｆ（ポリ・テトラフルオロ・パラ・
キシリレン）は耐熱性に優れており、４００〜５００℃
での熱処理でも保護膜と上部電極間の剥離が生じない。
また、ポリ・テトラフルオロ・パラ・キシリレンの誘電
率は２．４であり、ポリイミド（誘電率は３．２〜３．
６）に比べて低く、より寄生容量が低減できる。さら
に、遊離水素含有量が少ない。
０ÅのＴａ2Ｏ5バリア絶縁膜１３を公知のスパッタ法を
用いて堆積し、続いて、第２層間絶縁膜１４として、膜
厚２０００Åのパリレン−ｆ（ポリ・テトラフルオロ・
パラ・キシリレン、（ＣＦ2−Ｃ6Ｈ4−ＣＦ2）n）膜を
形成した。ここでは、パリレン−ｆ膜は真空蒸着法を用
いて成膜した。原料として、テトラフルオロ・パラ・キ
シリレン（ＣＦ2−Ｃ6Ｈ4−ＣＦ2）の二量体を用い、こ
れを加熱して蒸発させた後、１０-8Ｔｏｒｒ台の高真空
に保ったチャンバー内に導入し、−２０℃〜−３０℃の
温度に保持したシリコン基板上で重反応を起こさせて、
パリレン−ｆ膜からなる第２層間絶縁膜１４を形成す
る。このパラレン−ｆ（ポリ・テトラフルオロ・パラ・
キシリレン）は耐熱性に優れており、４００〜５００℃
での熱処理でも保護膜と上部電極間の剥離が生じない。
また、ポリ・テトラフルオロ・パラ・キシリレンの誘電
率は２．４であり、ポリイミド（誘電率は３．２〜３．
６）に比べて低く、より寄生容量が低減できる。さら
に、遊離水素含有量が少ない。
【００２９】その後、パリレン−ｆ膜のＳＢＴ薄膜上部
に公知のフォトリソグラフィ法とドライエッチング法を
用いて、１．２μｍ角のコンタクトホールを形成した。
に公知のフォトリソグラフィ法とドライエッチング法を
用いて、１．２μｍ角のコンタクトホールを形成した。
【００３０】次に、図２（ｄ）に示すように、膜厚が４
０００ÅのＡｌ電極１２を形成し、公知のフォトリソグ
ラフィ法とドライエッチング法を用いて、加工してＡｌ
プレート配線とした後、常圧窒素雰囲気中で、４００℃
で３０分間の熱処理を行い、電極界面を安定化させた。
０００ÅのＡｌ電極１２を形成し、公知のフォトリソグ
ラフィ法とドライエッチング法を用いて、加工してＡｌ
プレート配線とした後、常圧窒素雰囲気中で、４００℃
で３０分間の熱処理を行い、電極界面を安定化させた。
【００３１】その後、第３層間絶縁膜１５を第２層間絶
縁膜１４と同様の方法を用いて堆積し、公知のフォトリ
ソグラフィ法とドライエッチング法を用いて、スイッチ
用トランジスタのもう一方の不純物拡散領域４へのコン
タクトホールを形成し、公知のＡｌ配線技術を用いて、
Ａｌビット線１６を形成し、図１に示すような強誘電体
メモリセルを有する半導体装置を完成した。
縁膜１４と同様の方法を用いて堆積し、公知のフォトリ
ソグラフィ法とドライエッチング法を用いて、スイッチ
用トランジスタのもう一方の不純物拡散領域４へのコン
タクトホールを形成し、公知のＡｌ配線技術を用いて、
Ａｌビット線１６を形成し、図１に示すような強誘電体
メモリセルを有する半導体装置を完成した。
【００３２】このようにして作成された強誘電体メモリ
セルの強誘電特性を公知のソーヤタワー回路を用いて測
定した。図３は印加電圧３Ｖのときのヒステリシスルー
プの形状を示している。
セルの強誘電特性を公知のソーヤタワー回路を用いて測
定した。図３は印加電圧３Ｖのときのヒステリシスルー
プの形状を示している。
【００３３】印加電圧３Ｖで分極Ｐｒ＝８．５μＣ／ｃ
ｍ2、外部電場Ｅｃ＝４０ｋＶ／ｃｍという値が得られ
ており、強誘電体キャパシタとして、十分な動作が確認
された。
ｍ2、外部電場Ｅｃ＝４０ｋＶ／ｃｍという値が得られ
ており、強誘電体キャパシタとして、十分な動作が確認
された。
【００３４】次に、強誘電体メモリセルのリーク電流密
度を公知の電流−電圧測定法を用いて測定した。印加電
圧３Ｖでのリーク電流密度は、５×１０-8Ａ／ｃｍ2で
あり、また、印加電圧１０Ｖでも絶縁破壊が起こってい
ないことから、強誘電体キャパシタとしての十分な特性
が確認された。
度を公知の電流−電圧測定法を用いて測定した。印加電
圧３Ｖでのリーク電流密度は、５×１０-8Ａ／ｃｍ2で
あり、また、印加電圧１０Ｖでも絶縁破壊が起こってい
ないことから、強誘電体キャパシタとしての十分な特性
が確認された。
【００３５】尚、本実施の形態においては、強誘電体薄
膜の材料として、ＳＢＴ薄膜を用いたが、本発明はこれ
に限定されるものではなく、ＰＺＴ、ＳｒＢｉ2Ｎｂ2Ｏ
9、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｓ
ｒＢｉ4Ｔｉ4Ｏ15、ＳｒＢｉ4（Ｔｉ，Ｚｒ）4Ｏ15、Ｃ
ａＢｉ2Ｔａ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、ＢａＢｉ2Ｎｂ2
Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9などの材料であれば、本発明は
適用可能である。
膜の材料として、ＳＢＴ薄膜を用いたが、本発明はこれ
に限定されるものではなく、ＰＺＴ、ＳｒＢｉ2Ｎｂ2Ｏ
9、ＳｒＢｉ2（Ｔａ，Ｎｂ）2Ｏ9、Ｂｉ4Ｔｉ3Ｏ12、Ｓ
ｒＢｉ4Ｔｉ4Ｏ15、ＳｒＢｉ4（Ｔｉ，Ｚｒ）4Ｏ15、Ｃ
ａＢｉ2Ｔａ2Ｏ9、ＢａＢｉ2Ｔａ2Ｏ9、ＢａＢｉ2Ｎｂ2
Ｏ9、ＰｂＢｉ2Ｔａ2Ｏ9などの材料であれば、本発明は
適用可能である。
【００３６】また、パリレン−ｆの代わりにポリキシリ
レン、ポリウレタン、エポキシ、フェノキシ、フロオロ
カーボン、ポリエステル、ポリビニル、ポリスチレン、
アクリル、ジアリルフタレート、フェノリクス、ポリサ
ルファイド等を用いても良い。また、本実施の形態にお
いては、配線材料にアルミニウムを用いているが、Ｃｕ
等の他の材料を用いてもよい。
レン、ポリウレタン、エポキシ、フェノキシ、フロオロ
カーボン、ポリエステル、ポリビニル、ポリスチレン、
アクリル、ジアリルフタレート、フェノリクス、ポリサ
ルファイド等を用いても良い。また、本実施の形態にお
いては、配線材料にアルミニウムを用いているが、Ｃｕ
等の他の材料を用いてもよい。
【００３７】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、層間絶縁膜や保護膜の形成過程で水
素が発生することがなく、また、形成された層間絶縁膜
や保護膜中に含有されている水素の量が極めて少ないの
で、素子形成プロセス後の高誘電体薄膜や強誘電体薄膜
の誘電率、残留分極値、リーク電流密度、絶縁耐圧など
の特性劣化が極めて少なく、従来よりも安定性の高い高
誘電体メモリ素子や強誘電体メモリ素子を備えた半導体
装置を得ることができる。
用いることにより、層間絶縁膜や保護膜の形成過程で水
素が発生することがなく、また、形成された層間絶縁膜
や保護膜中に含有されている水素の量が極めて少ないの
で、素子形成プロセス後の高誘電体薄膜や強誘電体薄膜
の誘電率、残留分極値、リーク電流密度、絶縁耐圧など
の特性劣化が極めて少なく、従来よりも安定性の高い高
誘電体メモリ素子や強誘電体メモリ素子を備えた半導体
装置を得ることができる。
【図１】本発明の一の実施の形態の半導体装置の断面を
示す図である。
示す図である。
【図２】本発明の一の実施の形態の半導体装置の製造工
程を示す図である。
程を示す図である。
【図３】本実施の形態で作成された強誘電体キャパシタ
に電圧を印加して得られたヒステリシスループを示す図
である。
に電圧を印加して得られたヒステリシスループを示す図
である。
１ 第１導電型シリコン基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ 第２導電型不純物拡散領域 ５ ポリシリコンワード線 ６ 第１層間絶縁膜 ７ メモリ部コンタクトプラグ ８ ＴｉＮバリアメタル層 ９ Ｐｔ下部電極 １０ 強誘電体薄膜 １１ Ｐｔ上部電極 １２ Ａｌプレート １３ Ｔａ2Ｏ5バリア絶縁層 １４ 第２層間絶縁膜 １５ 第３層間絶縁膜 １６ Ａｌビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792
Claims (1)
- 【請求項１】 基板上に高誘電体膜又は強誘電体膜をゲ
ート絶縁膜又はキャパシタ絶縁膜として用いた半導体素
子が形成され、多層配線の配線間の層間絶縁膜又は／及
び表面保護膜を有する半導体装置であって、ポリ・テト
ラフルオロ・パラ・キシリレンを上記層間絶縁膜又は／
及び表面保護膜として用いることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9202791A JPH1154714A (ja) | 1997-07-29 | 1997-07-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9202791A JPH1154714A (ja) | 1997-07-29 | 1997-07-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1154714A true JPH1154714A (ja) | 1999-02-26 |
Family
ID=16463262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9202791A Pending JPH1154714A (ja) | 1997-07-29 | 1997-07-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1154714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100840821B1 (ko) * | 2001-05-11 | 2008-06-23 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치 및 그 제조방법 |
-
1997
- 1997-07-29 JP JP9202791A patent/JPH1154714A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100840821B1 (ko) * | 2001-05-11 | 2008-06-23 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치 및 그 제조방법 |
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