JPH1154692A - 半導体素子および製造方法 - Google Patents
半導体素子および製造方法Info
- Publication number
- JPH1154692A JPH1154692A JP10202726A JP20272698A JPH1154692A JP H1154692 A JPH1154692 A JP H1154692A JP 10202726 A JP10202726 A JP 10202726A JP 20272698 A JP20272698 A JP 20272698A JP H1154692 A JPH1154692 A JP H1154692A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- component
- lead
- package material
- cavity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P1/00—Details of instruments
- G01P1/02—Housings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Abstract
ンポーネントを提供する。 【解決手段】 半導体コンポーネントは、リードフレー
ム(10),リードフレーム(10)上に実装された電
子コンポーネント(21),電子コンポーネント(2
1)およびリードフレーム(10)周囲にあり、空洞
(24)を有するパッケージ材(23),空洞(24)
内にある別の電子コンポーネント(30),ならびに空
洞(24)およびこの別の電子コンポーネント(30)
上にあるキャップ(32)を含む。別の電子コンポーネ
ント(30)は、リードフレーム(10)の内部リード
(13),(14)を介して電子コンポーネント(2
1)に電気的に結合されている。リードフレーム(1
0)からダム・バー(15)を除去した後、外部リード
(12)およびフラグ(11)を含むリードフレーム
(10)の残りの部分から、内部リード(13)を物理
的および電気的に分離する。
Description
コンポーネントに関し、更に特定すれば、複数の電子チ
ップを有する半導体コンポーネントに関するものであ
る。
増々高まる市場の要求、およびセンサ市場の成長に伴
い、精度および機能性を向上させたパッケージ化センサ
・チップに対する要望がある。これに応じて、単一のチ
ップ上に集積回路およびセンサをに組み合わせたものが
ある。
途では、機能性,信頼性,安全性,または生産性の観点
から、検出用チップを集積回路チップとは別個に有する
ことが望ましい場合もある。したがって、センサの機能
性および精度を高めた、マルチ・チップ半導体コンポー
ネントが必要とされている。
性および精度を高める半導体コンポーネントを提供す
る。この半導体コンポーネントは、リードフレームと、
リードフレーム上に実装された電子コンポーネントと、
電子コンポーネントおよびリードフレーム周囲にあり、
空洞を有するパッケージ材と、空洞内にある別の電子コ
ンポーネントと、空洞およびこの別の電子コンポーネン
ト上にあるキャップとを含む。別の電子コンポーネント
は、リードフレームの内部リードを介して電子コンポー
ネントに電気的に結合されている。リードフレームから
ダム・バーを除去した後、外部リードおよびフラグを含
むリードフレームの残りの部分から、内部リードを物理
的および電気的に分離する。
10の等幅図を示す。リードフレーム10は、例えば、
半導体デバイス等のような複数の電子チップを支持する
ために用いられる、いずれかの基板とすることができ
る。リードフレーム10は、好ましくは、銅合金から成
るが、代わりに、銅トレーシング(copper tracing)等を
有するセラミック基板から成るものとすることも可能で
ある。好適実施例では、リードフレーム10は、電子チ
ップを支持するための実装部分即ちフラグ11を有す
る。図示しない代替実施例では、リードフレーム10
は、フラグ11を有さないフラグ・レス・リードフレー
ムの場合もある。
リード12、および内側部分,タブ,ポスト,または内
部リード13,14も有する。リード13,14および
フラグ11は全て、ダム・バー15に取り付けられる。
ダム・バー15は、電気的検査に先立って切除される。
ダム・バー15をリードフレーム10から除去する場
合、内部リード13は、互いに、ならびに外部リード1
2およびフラグ11を含むリードフレーム10の他の部
分から、物理的かつ電気的に分離される。しかしなが
ら、ダム・バー15の除去後でも、内部リード14は、
外部リード12の1つになおも電気的に結合されてい
る。
コンポーネント20の切断等幅図を示す。図面では、同
一のエレメントを示す際に、同一の参照番号を用いる。
コンポーネント20は、リードフレーム10および電子
デバイス即ちコンポーネント21を含む。コンポーネン
ト21は、フラグ11の表面上に配置されるか、隣接し
て配置されるか、その上に実装されるか、または整合さ
れる。コンポーネント21はセンサ等とすることができ
る。しかしながら、好適実施例では、コンポーネント2
1は、半導体チップ上の集積回路である。
0の外部リード12および内部リード13,14に電気
的に結合されている。好適実施例では、複数のワイヤ・
ボンド22が、電気的結合を与える。しかしながら、テ
ープ自動化ボンディング(TAB:tape-automated-bon
ding)またはフリップ・チップ・ボンディング技法を用
いて、電気的結合を与えることも可能である。フリップ
・チップ・ボンディングを用いる場合、リードフレーム
10上にコンポーネント21を実装する工程は、本来的
に電気的結合工程を含む。
ジ材23を、コンポーネント21,ワイヤ・ボンド2
2,およびリードフレーム10上またはその周囲に配す
る。外部リード12は、パッケージ材23の外周の外側
に、即ち、外周を越えて突出する。パッケージ材23
は、コンポーネント21およびワイヤ・ボンド22を、
水分,腐食,汚染,物理的衝撃等から保護するために用
いられる。パッケージ材23は、特にリードフレーム1
0がセラミック基板から成る場合は、プラスチックまた
は金属製の蓋またはカバーとすることができるが、パッ
ケージ材23は、高圧射出成形された封止材等が好まし
い。パッケージ材23は空洞24を有するように形成さ
れ、内部リード13,14の一部分が空洞24内に露出
される。リード13,14は、パッケージ材23の内側
部分から突出即ち延出する。例えば、ばり(flash) のよ
うな製造上の異物(anomolies) や裕度の問題のために、
リード13,14が多少パッケージ材23の周囲を越え
て延出する場合もある。しかしながら、リード13,1
4は、パッケージ材23の周囲を越えて延出しない方が
好ましい。
コンポーネント20の切断等幅図を示す。電子デバイス
即ちコンポーネント30が、空洞24内に配置、整合、
あるいは実装される。コンポーネント30,21は、リ
ードフレーム10の同じ表面上に配置される。コンポー
ネント30はコンポーネント21と同様とすることは可
能であるが、コンポーネント30は、化学センサ,圧力
センサ,温度センサ,または加速度計を含むが、これら
には限定されないセンサであることが好ましい。あるい
は、コンポーネント30は、表面弾性波(SAW:surf
ace acoustic wave )デバイスとすることも可能であ
る。パッケージ材23を供給する工程の後で、コンポー
ネント30をコンポーネント20に追加するので、コン
ポーネント30にはパッケージ材23による封止を行わ
ない。図3に示す好適実施例では、パッケージ材23は
コンポーネント30を支持し、これと接触する。しかし
ながら、図示しない代替実施例では、コンポーネント3
0は、空洞24内に露出されたリードフレーム10のフ
ラグ部分に、直接実装することができる。
ーム10の外部リード12および内部リード13,14
に電気的に結合する。内部リード13,14を介して、
コンポーネント30をコンポーネント21に電気的に結
合する。好適実施例では、複数のワイヤ・ボンド31が
電気的結合を与える。しかしながら、TABまたはフリ
ップ・チップ・ボンディング技法を用いて、この電気的
結合を与えることも可能である。フリップ・チップ・ボ
ンディングを用いる場合、コンポーネント30をリード
フレーム10上に実装する工程は、本来的に電気結合工
程を含む。
それぞれセンサおよび集積回路である場合、コンポーネ
ント21を信号処理および信号調整のために用い、セン
サの機能性向上およびコンポーネント20の精度向上を
図ることができる。コンポーネント20は、2つの別個
のパッケージされたコンポーネントを用いる必要性をな
くし、センサの機能性および精度向上を達成する。コン
ポーネント21がコントローラ・チップであり、コンポ
ーネント30が高温で動作する化学的センサである場
合、コンポーネント20は従来技術に対して信頼性,精
度,および機能性の向上をもたらす。何故なら、コンポ
ーネント21はコンポーネント30からは物理的に分離
されており、コンポーネント30の高動作温度による悪
影響を受けないからである。
32を被せ、少なくともコンポーネント30に対する保
護を与える。一例として、キャップ32は、空洞24お
よびコンポーネント30を覆う金属製またはプラスチッ
ク製の蓋で構成することができる。キャップ32は、必
要であれば、密封することができる。コンポーネント3
0が化学センサである場合、キャップ32はフィルタを
有することができ、またコンポーネント30が圧力セン
サである場合、キャップ32はポートを有することがで
きる。また、キャップ32はゲル状材料および蓋で構成
することも可能であり、この場合、ゲル状材料は空洞2
4およびコンポーネント30周囲に充填され、蓋は空洞
24の上に位置し、ポートを有する場合または有さない
場合がある。あるいは、コンポーネント30がキャップ
を有する加速度計である場合、キャップ32は、ゲルま
たはグロッブ・トップ(glob-top)材料のみで構成するこ
とも可能である。また、コンポーネント30がSAWデ
バイスまたはその他のいずれかのセンサ・デバイスであ
る場合、キャップ32は中実の保護用蓋で構成すること
も可能である。
めに、キャップ32はコンポーネント21を被覆しな
い、即ち、上に位置しない方が好ましい。コンポーネン
ト21は、パッケージ材23によって十分保護されてい
るからである。あるいは、キャップ32は、コンポーネ
ント21,30双方を覆うことも可能であり、更に、キ
ャップ32は、場合によっては、パッケージ材23の代
用となることも可能である。しかしながら、コンポーネ
ント30が化学センサまたは圧力センサであり、キャッ
プ32がポートを含む場合、図3に示すようにパッケー
ジ材23を用い続けることが好ましい。何故なら、電子
コンポーネント21,30双方を単一のキャップのみで
覆う場合よりも、コンポーネント21に対する一層強力
な保護を与えるからである。
およびコンポーネント20から、ダム・バー15を切断
即ち除去し、外部リード12を折り曲げる。あるいは、
封止プロセスの後で、コンポーネント30の実装の前
に、ダム・バー15の除去およびリード12の折り曲げ
を行ってもよい。
等幅上面図であり、これは図2および図3における半導
体コンポーネント20の代替実施例である。図5は、半
導体コンポーネント40の切断等幅底面図である。
1,電子コンポーネント45(図4),51(図5),
およびパッケージ材47を含む。リードフレーム41
は、図1のリードフレーム10と同様とすることがで
き、外部リード42,内部リード43,および一部分即
ちフラグ44を含む。内部リード43は、図1の内部リ
ード13,14と同様とすることができる。フラグ44
は、上面49(図4)および底面50(図5)を有す
る。コンポーネント45,51は、それぞれ、図3のコ
ンポーネント30,21と同様である。コンポーネント
51を、フラグ44の表面50上に配置、整合、または
実装した後、ワイヤ・ボンド52を用いて、コンポーネ
ント51を外部リード42および内部リード43に電気
的に結合する。次に、コンポーネント51およびリード
フレーム41周囲に、パッケージ材47を成形すること
ができる。パッケージ材47は図2および図3のパッケ
ージ材23と同様である。パッケージ材47は、空洞4
8を含み、これがフラグ44の表面49および内部リー
ド43を露出させることができる。空洞48内に電子コ
ンポーネント45を配置、整合、または実装し、更にコ
ンポーネント51の上に位置するようにフラグ44の表
面49上に実装する。代替実施例では、コンポーネント
51の上に位置する代わりに、コンポーネント45をコ
ンポーネント51からずらすことも可能である。
5を外部リード42および内部リード43に電気的に結
合する。ワイヤ・ボンド46,52を、リード42,4
3の対向面に取り付ける。先に示唆したように、ワイヤ
・ボンド46,52の代わりに、TABまたはフリップ
・チップ方式を用いることも可能である。図4には示さ
ないが、図3のキャップ32と同様のキャップを用い
て、空洞48を覆う。続いて、リードフレーム41のダ
ム・バー(図示せず)を切除し、外部リード42を折り
曲げる。
ント51は、コンポーネント45を制御し、センサの機
能性および精度の向上をもたらす、集積回路を含む。ワ
イヤ・ボンド46,52およびリード42,43を用い
て、コンポーネント45,51を互いに電気的に結合す
ることができる。
等幅図であり、図2および図3における半導体コンポー
ネント20の別の代替実施例である。コンポーネント6
0はリードフレーム61を含み、これは図1のリードフ
レーム10と同様である。リードフレーム61は、外部
リード62および内部リード63を含む。リード63
は、図1のリード13,14と同様である。図2のコン
ポーネント21と同様の電子コンポーネント64を、リ
ードフレーム61の中央部分上に、配置、整合、または
実装する。ワイヤ・ボンド65が、コンポーネント64
をリードフレーム61のリード62,63に電気的に結
合する。図2のパッケージ材23と同様のパッケージ材
71を、コンポーネント64およびリードフレーム61
周囲に成形する。パッケージ材71は空洞を含み、その
中にコンポーネント66,67を配置、整合、または実
装する。電子コンポーネント66,67は、図3のコン
ポーネント30と同様である。ワイヤ・ボンド68が、
コンポーネント66,67をリードフレーム61のリー
ド62,63に電気的に結合する。次に、図3のキャッ
プ32と同様のキャップ69,70を、それぞれ、コン
ポーネント66,67上に配置する。製造を容易にする
ためには、キャップ69,70がコンポーネント64の
上に位置しない方が好ましく、コンポーネント64は、
キャップ69,70の下に入れない方が好ましい。
ント64は集積回路を含み、これを用いてコンポーネン
ト66,67双方を制御し、センサの機能性および精度
向上を図る。ワイヤ・ボンド65,68およびリード6
2,63を用いて、コンポーネント64をコンポーネン
ト66,67に電気的に結合することができる。一例と
して、コンポーネント60は、差圧センサ,二次元加速
度計,異なる2種類の化学物質を同時に検出可能な化学
センサ等とすることができる。
ンポーネントも含むことができ、コンポーネント64,
66,67を支持するリードフレーム61の面と対向す
る面に実装可能であることを当業者は理解しよう。加え
て、図2および図3のコンポーネントも同様に修正可能
であることも、当業者は理解しよう。更に、図4および
図5のコンポーネント40はリードフレーム41の各側
の上に、1つ以上のコンポーネントを実装可能であるこ
とも、当業者理解しよう。
改良された半導体コンポーネントが提供されたことは明
白である。この半導体コンポーネントは、センサの機能
性,信頼性,生産性,および安全性の向上をもたらすも
のである。
等幅図。
コンポーネントの一実施例を示す切断等幅図。
体コンポーネントの一実施例を示す切断等幅図。
例を示す切断等幅上面図。
例を示す切断等幅底面図。
実施例を示す切断等幅図。
Claims (5)
- 【請求項1】半導体素子の製造方法であって:第1電子
素子(21,51,64)を用意する段階;前記第1電
子素子周囲にパッケージ材(23,47,71)を配す
る段階であって、前記パッケージ材が空洞を有する段
階;および前記空洞内に第2の電子素子(30,45,
66)を配置する段階;から成ることを特徴とする方
法。 - 【請求項2】半導体素子の製造方法であって:リードフ
レーム(10,41,61)を用意する段階;半導体チ
ップ(21,51,64)を前記リードフレーム上に実
装する段階;前記半導体チップを前記リードフレームに
ワイヤ・ボンディングによって接合する段階;前記半導
体チップをワイヤ・ボンディングによって接合した後
に、前記半導体チップ周囲に封止材(23,47,7
1)を配する段階であって、前記封止材が空洞を有する
段階;前記空洞内に電子チップ(30,45,66)を
実装する段階;および前記封止材を配した後に、前記電
子チップを前記リードフレームにワイヤ・ボンディング
によって接合する段階;から成ることを特徴とする方
法。 - 【請求項3】半導体素子の製造方法であって:内側部分
を有するリードフレーム(10,41,61)を用意す
る段階;前記リードフレーム上に第1電子デバイス(2
1,51,61)を配置する段階;および前記第1電子
デバイスおよび前記リードフレーム周囲にパッケージ材
を配し、前記リードフレームの前記内側部分を露出した
まま残す段階;から成ることを特徴とする方法。 - 【請求項4】電子素子の製造方法であって:内部リー
ド,外部リード,ならびに該内部および外部リードを電
気的に結合するダム・バーを有するリードフレーム(1
0,41,61)を用意する段階;前記リードフレーム
上に第1電子素子(23,47,71)を配置し、前記
第1電子素子を前記内部リードに電気的に結合する段
階;および前記リードフレームから前記ダム・バーを除
去することにより、前記内部リードを前記外部リードか
ら電気的に分離させる段階;から成ることを特徴とする
方法。 - 【請求項5】半導体素子であって:内側部分を有するリ
ードフレーム(10,41,61);前記リードフレー
ム上の第1電子デバイス(21,51,64);および
前記電子デバイスおよび前記リードフレーム周囲のパッ
ケージ材(23,47,71);から成り、前記リード
フレームの前記内側部分が前記パッケージ材から延出す
ることを特徴とする半導体素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US899672 | 1997-07-24 | ||
US08/899,672 US5918112A (en) | 1997-07-24 | 1997-07-24 | Semiconductor component and method of fabrication |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1154692A true JPH1154692A (ja) | 1999-02-26 |
Family
ID=25411375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10202726A Pending JPH1154692A (ja) | 1997-07-24 | 1998-07-02 | 半導体素子および製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5918112A (ja) |
JP (1) | JPH1154692A (ja) |
KR (1) | KR100559062B1 (ja) |
DE (1) | DE19830475A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7807502B2 (en) | 2007-05-17 | 2010-10-05 | Micron Technology, Inc. | Method for fabricating semiconductor packages with discrete components |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6777785B1 (en) * | 1999-08-25 | 2004-08-17 | Winbond Electronics Corp. | Lead frame containing a master and a slave IC chips and a testing circuit embedded within the master IC chip |
DE10010461A1 (de) * | 2000-03-03 | 2001-09-13 | Infineon Technologies Ag | Vorrichtung zum Verpacken elektronischer Bauteile mittels Spritzgußtechnik |
AT410727B (de) * | 2000-03-14 | 2003-07-25 | Austria Mikrosysteme Int | Verfahren zum unterbringen von sensoren in einem gehäuse |
DE10012883A1 (de) * | 2000-03-16 | 2001-09-27 | Infineon Technologies Ag | Verfahren zum Herstellen eines Packages mit mindestens zwei Speicherchips |
JP4614586B2 (ja) * | 2001-06-28 | 2011-01-19 | 三洋電機株式会社 | 混成集積回路装置の製造方法 |
US7176506B2 (en) * | 2001-08-28 | 2007-02-13 | Tessera, Inc. | High frequency chip packages with connecting elements |
US6856007B2 (en) * | 2001-08-28 | 2005-02-15 | Tessera, Inc. | High-frequency chip packages |
JP3744828B2 (ja) * | 2001-09-14 | 2006-02-15 | ユーディナデバイス株式会社 | 半導体装置 |
US7754537B2 (en) * | 2003-02-25 | 2010-07-13 | Tessera, Inc. | Manufacture of mountable capped chips |
US6683370B1 (en) | 2003-04-15 | 2004-01-27 | Motorola, Inc. | Semiconductor component and method of manufacturing same |
US8143095B2 (en) | 2005-03-22 | 2012-03-27 | Tessera, Inc. | Sequential fabrication of vertical conductive interconnects in capped chips |
US20070096269A1 (en) | 2005-10-31 | 2007-05-03 | Mediatek Inc. | Leadframe for semiconductor packages |
US7622684B2 (en) * | 2005-11-02 | 2009-11-24 | Panasonic Corporation | Electronic component package |
US7936062B2 (en) | 2006-01-23 | 2011-05-03 | Tessera Technologies Ireland Limited | Wafer level chip packaging |
US20080067641A1 (en) * | 2006-09-15 | 2008-03-20 | En-Min Jow | Package semiconductor and fabrication method thereof |
US8604605B2 (en) | 2007-01-05 | 2013-12-10 | Invensas Corp. | Microelectronic assembly with multi-layer support structure |
US8395247B1 (en) * | 2009-06-29 | 2013-03-12 | Integrated Device Technology, Inc. | Method and apparatus for placing quartz SAW devices together with clock/oscillator |
US8359927B2 (en) * | 2009-08-12 | 2013-01-29 | Freescale Semiconductor, Inc. | Molded differential PRT pressure sensor |
JP5796956B2 (ja) * | 2010-12-24 | 2015-10-21 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 回路装置およびその製造方法 |
US9236331B2 (en) | 2014-02-25 | 2016-01-12 | Freescale Semiconductor, Inc. | Multiple die lead frame |
DE102014016565B3 (de) | 2014-11-11 | 2015-11-12 | Micronas Gmbh | Schaltkreisgehäuse |
US11088055B2 (en) * | 2018-12-14 | 2021-08-10 | Texas Instruments Incorporated | Package with dies mounted on opposing surfaces of a leadframe |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2582013B2 (ja) * | 1991-02-08 | 1997-02-19 | 株式会社東芝 | 樹脂封止型半導体装置及びその製造方法 |
US5096852A (en) * | 1988-06-02 | 1992-03-17 | Burr-Brown Corporation | Method of making plastic encapsulated multichip hybrid integrated circuits |
EP0408779B1 (en) * | 1989-07-18 | 1993-03-17 | International Business Machines Corporation | High density semiconductor memory module |
JPH05206365A (ja) * | 1992-01-30 | 1993-08-13 | Fuji Electric Co Ltd | 半導体装置およびその組立用リードフレーム |
JP2843464B2 (ja) * | 1992-09-01 | 1999-01-06 | シャープ株式会社 | 固体撮像装置 |
JPH06244231A (ja) * | 1993-02-01 | 1994-09-02 | Motorola Inc | 気密半導体デバイスおよびその製造方法 |
US5796164A (en) * | 1993-05-11 | 1998-08-18 | Micromodule Systems, Inc. | Packaging and interconnect system for integrated circuits |
US5661336A (en) * | 1994-05-03 | 1997-08-26 | Phelps, Jr.; Douglas Wallace | Tape application platform and processes therefor |
JPH0846098A (ja) * | 1994-07-22 | 1996-02-16 | Internatl Business Mach Corp <Ibm> | 直接的熱伝導路を形成する装置および方法 |
US5504370A (en) * | 1994-09-15 | 1996-04-02 | National Semiconductor Corporation | Electronic system circuit package directly supporting components on isolated subsegments |
US5523617A (en) * | 1994-12-27 | 1996-06-04 | National Semiconductor Corporation | Fuse frames, programmable fuse frames, and methods for programming by fusing |
US5608261A (en) * | 1994-12-28 | 1997-03-04 | Intel Corporation | High performance and high capacitance package with improved thermal dissipation |
US5796165A (en) * | 1996-03-19 | 1998-08-18 | Matsushita Electronics Corporation | High-frequency integrated circuit device having a multilayer structure |
-
1997
- 1997-07-24 US US08/899,672 patent/US5918112A/en not_active Expired - Lifetime
-
1998
- 1998-05-29 KR KR1019980019618A patent/KR100559062B1/ko not_active IP Right Cessation
- 1998-07-02 JP JP10202726A patent/JPH1154692A/ja active Pending
- 1998-07-08 DE DE19830475A patent/DE19830475A1/de not_active Ceased
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7807502B2 (en) | 2007-05-17 | 2010-10-05 | Micron Technology, Inc. | Method for fabricating semiconductor packages with discrete components |
US7964946B2 (en) | 2007-05-17 | 2011-06-21 | Micron Technology, Inc. | Semiconductor package having discrete components and system containing the package |
US8174105B2 (en) | 2007-05-17 | 2012-05-08 | Micron Technology, Inc. | Stacked semiconductor package having discrete components |
Also Published As
Publication number | Publication date |
---|---|
DE19830475A1 (de) | 1999-01-28 |
KR19990013381A (ko) | 1999-02-25 |
US5918112A (en) | 1999-06-29 |
KR100559062B1 (ko) | 2006-06-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH1154692A (ja) | 半導体素子および製造方法 | |
US8035204B2 (en) | Large die package structures and fabrication method therefor | |
US7405100B1 (en) | Packaging of a semiconductor device with a non-opaque cover | |
US6376277B2 (en) | Semiconductor package | |
TWI398934B (zh) | 晶圓級csp感測器 | |
US20070164402A1 (en) | Semiconductor package and process for making the same | |
US10211184B2 (en) | Apparatus and methods for multi-die packaging | |
KR20050066999A (ko) | 반도체장치 및 그 제조방법 | |
US20150160087A1 (en) | Stacked die sensor package | |
US20050046003A1 (en) | Stacked-chip semiconductor package and fabrication method thereof | |
US5963782A (en) | Semiconductor component and method of manufacture | |
US20030193018A1 (en) | Optical integrated circuit element package and method for making the same | |
US6683370B1 (en) | Semiconductor component and method of manufacturing same | |
US7327044B2 (en) | Integrated circuit package encapsulating a hermetically sealed device | |
TW200847378A (en) | Packaged IC device comprising an embedded flex circuit, and methods of making same | |
US20220270960A1 (en) | Open-Cavity Package for Chip Sensor | |
KR940010298A (ko) | 반도체 패키지 및 그의 제조방법 | |
JP2002203945A (ja) | 半導体装置及びその製造方法 | |
KR200155169Y1 (ko) | 반도체 패키지 디바이스 | |
US20040217449A1 (en) | Electronic component packaging | |
US20030037947A1 (en) | Chip scale package with a small surface mounting area | |
KR20080101208A (ko) | 반도체 패키지 및 이의 제조 방법 | |
JPH01187959A (ja) | 樹脂封止型半導体装置 | |
JPH0547835A (ja) | 半導体装置の実装構造 | |
KR19980058302A (ko) | 멀티칩 패키지 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050628 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050628 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050628 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080624 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081118 |