JPH1152925A - マトリクス表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＲＴなど他の表示装置とのインターフェイ
ス信号のタイミングの互換性を保ちつつ、大容量の表示
データの効率的、かつ高速なデータ転送を可能とし、大
容量のマトリクス表示装置を提供する。 【解決手段】 マトリクス型表示素子と、選択された走
査線２２上の画素の表示状態に応じて、信号線２１に信
号線駆動波形を送る信号線駆動回路２３と、走査する走
査線順に前記マトリクス型表示素子の表示状態に応じた
データとタイミングをとるためのクロック信号とを送出
する信号出力回路２５と、前記信号出力回路と前記信号
線駆動回路との間にあって、前記信号出力回路からのデ
ータとクロック信号とを入力として、この入力されるク
ロック信号よりもクロック信号の速度を遅くしたうえ
で、データとクロック信号とを信号線駆動回路２３へ出
力する速度変換手段を備えたデータ制御回路２６と、を
有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示装置などの
マトリクス表示装置に関するものである。

【０００２】

【従来の技術】以下、従来の技術について図６および図
７を用いて説明する。図６は従来のマトリクス表示装置
の構成を示し、図７は図６の従来のマトリクス表示装置
におけるインターフェイス信号のタイミングを示すもの
である。

【０００３】図６に示すマトリクス表示装置はマトリク
ス表示素子にて構成され、このマトリクス表示素子おい
ては、信号線２１と走査線２２とはマトリクス状に配列
され、信号線２１と走査線２２の交点を画素としてい
る。

【０００４】マトリクス表示素子の信号線２１には信号
線駆動回路２３を接続し、走査線２２には走査線駆動回
路２４を接続する。信号線駆動回路２３は、一般にシリ
アルに送られてくる表示画像データを取り込み、一走査
期間にわたって各信号線の表示画像を保持し、そのデー
タに応じて信号線２１を駆動するような構成となってい
る。

【０００５】一方、走査線駆動回路２４は、走査線２２
を順次走査するためにシフトレジスタと駆動回路とを有
した構成であり、信号線駆動回路２３と走査線駆動回路
２４とは、それぞれ、複数に分割されて、半導体集積回
路を用いて構成されるのが一般的である。

【０００６】２５は信号出力回路であり、表示状態に応
じたデータと、このデータとタイミングをとるためのク
ロック信号などの必要な同期信号、制御信号とを、信号
線駆動回路２３と走査線駆動回路２４とに与える構成と
なっている。

【０００７】信号線出力回路２５より出力される上画面
ブロックのデータ信号２８は、上画面ブロックの信号線
駆動回路２３に接続される。一方、信号線出力回路２５
より出力される下画面ブロックのデータ信号２９は、下
画面ブロックの信号線駆動回路２３に接続される。ま
た、信号出力回路２５より出力されるクロック信号２７
は、上画面、下画面の信号線駆動回路２３に共通に接続
される。

【０００８】図７において、（ａ）はフレーム信号ＶＳ
ＹＮＣで、フレームの開始位置を示す。あるフレーム信
号から次のフレーム信号までの期間をフレーム期間３１
といい、このフレーム期間３１で一画面の描画を終え
る。（ｂ）は水平信号ＨＳＹＮＣで、フレーム期間３１
を走査線数またはそれ以上の数で分割した制御信号であ
る。この水平信号ＨＳＹＮＣにおいて、あるパルスから
次のパルスまでの期間は、一走査線あたりの走査期間３
２を示している。

【０００９】走査電極駆動回路２５は、水平信号ＨＳＹ
ＮＣによってフレーム信号ＶＳＹＮＣをとりこみ、これ
を順次シフトすることによって、走査線を一本ずつ順に
走査する。このために、走査信号パルスを順に各走査線
に与えている。

【００１０】（ｃ）はクロック信号ＤＣＫを示し、
（ｄ）は上画面のデータＵＤおよび下画面のデータＬＤ
を示す。この上画面のデータＵＤおよび下画面のデータ
ＬＤは、クロック信号ＤＣＫごとに表示列ごとのデータ
を順に出力し、水平信号ＨＳＹＮＣごとに表示行ごとの
データを出力して、フレーム信号ＶＳＹＮＣで１画面分
のデータをすべて転送する。

【００１１】ここで走査期間３２は、水平信号ＨＳＹＮ
Ｃが入力されてからデータ転送が始まるまでの、クロッ
ク信号とデータとが休止した第１の期間３３と、クロッ
ク信号によりデータを転送している期間３４と、１行分
のデータ転送が完了してから次の水平信号ＨＳＹＮＣが
入力されるまでの、クロック信号とデータとが休止した
第２の期間３５とからなる。

【００１２】

【発明が解決しようとする課題】一般的にこうしたマト
リクス表示装置のインターフェイスタイミングはＣＲＴ
のものを用いる場合が多く、また、信号出力回路２５の
インターフェイスタイミングはＣＲＴと共用してる場合
が多い。ＣＲＴのインターフェイスタイミングにおいて
は、ＣＲＴの電子ビームの復帰する時間として、水平信
号ＨＳＹＮＣが入力されてからデータ転送が始まるまで
の、クロック信号とデータとが休止した第１の期間３３
と、１行分のデータ転送が完了してから次の水平信号Ｈ
ＳＹＮＣが入力されるまでの、クロック信号とデータと
が休止した第２の期間３５とを十分に確保する必要があ
る。このため、走査期間３２の２〜４割程度をこの休止
期間にあてる必要がある。また、他の表示装置や従来の
表示装置においてもこのインターフェイスタイミングを
用いて設計されている場合が多く、これを変更すること
はきわめて困難である。

【００１３】従来のマトリクス表示装置においては、イ
ンターフェイスタイミングとの共用という制約の中で、
休止期間を確保して表示の高精細化を実現するために
は、表示データを転送するクロック信号を高速化する必
要がある。しかし、信号線駆動回路２３の入力容量やプ
リント配線板の容量などが数百ｐＦにもなり、負荷が大
きく、数十ｍＡ程度の一般的なＣ−ＭＯＳ駆動回路を用
いて信号出力回路２５のクロック信号やデータ信号の駆
動回路を構成する場合においては、駆動能力が不足し
て、十分な高速化を達成することができない。

【００１４】また、データ線の負荷は、上画面用の信号
線駆動回路の入力用容量および上画面のデータ配線容量
と、下画面用の信号線駆動回路の入力容量および下画面
のデータ配線容量とに、上画面、下画面に負荷が分担さ
れている。しかし、これに比べてクロック信号２７は、
上画面用の信号線駆動回路の入力容量と下画面用の信号
線駆動回路の入力容量とでクロック配線容量を共通にし
て駆動しているため、負荷が重く、データ線の場合に比
べて遅延時間が大きく、データ線との遅延時間差を発生
し、高速化のさまたげとなっている。

【００１５】本発明は、上記の課題を解決するのもの
で、ＣＲＴなどの他の表示装置また従来のインターフェ
イスタイミングとの互換性を確保して、高速なデータ転
送を可能にし、より高精細なマトリクス表示装置を実現
することを目的とするものである。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
めに本発明は、信号出力回路と信号線駆動回路との間に
あって、前記信号出力回路からのデータとクロック信号
とを入力として、この入力されるクロック信号よりもク
ロック信号の速度を遅くしたうえで、データとクロック
信号とを信号線駆動回路へ出力する速度変換手段を備え
たデータ制御回路を有する構成としたものである。

【００１７】これにより、上述の休止期間を利用して、
信号線駆動回路へあたえるクロック信号の速度を遅くす
ることで、従来と互換性のあるより高速なデータ転送を
可能にしたマトリクス表示装置を提供可能となる。

【００１８】また本発明は、信号出力回路と信号線駆動
回路との間にあって、前記信号出力回路から入力される
データとクロック信号とに対してその負荷を軽減する処
理を施すとともに、各信号線駆動回路へ出力するデータ
とクロック信号との負荷を同じとする処理を施すデータ
制御回路を有する構成としたものである。

【００１９】これにより、信号出力回路のデータ線とク
ロック信号の負荷を軽減し、かつ、各信号線駆動回路へ
出力するデータとクロック信号との負荷を同じとするこ
とで遅延時間差をなくして、より高速なデータ転送を可
能にしたマトリクス表示装置を提供できることになる。

【００２０】

【発明の実施の形態】請求項１に記載の発明は、複数の
信号線と走査線とをマトリクス状に交差させた交点を画
素とするマトリクス型表示素子と、前記走査線を順次選
択し、前記走査線に走査信号波形を送る走査線駆動回路
と、選択された走査線上の画素の表示状態に応じて、前
記信号線に信号線駆動波形を送る信号線駆動回路と、走
査する走査線順に前記マトリクス型表示素子の表示状態
に応じたデータとタイミングをとるためのクロック信号
とを送出する信号出力回路と、前記信号出力回路と前記
信号線駆動回路との間にあって、前記信号出力回路から
のデータとクロック信号とを入力として、この入力され
るクロック信号よりもクロック信号の速度を遅くしたう
えで、データとクロック信号とを信号線駆動回路へ出力
する速度変換手段を備えたデータ制御回路と、を有する
ようにしたものである。

【００２１】これによれば、信号出力回路からのデータ
とクロック信号とにおける休止期間を利用して、信号線
駆動回路へあたえるクロック信号の速度を、入力される
クロック信号の速度よりも遅くすることで、クロック信
号の速度の律束をなくし、より高速な入力クロック速度
においても動作させることができるという作用を有す
る。

【００２２】請求項２に記載の発明は、速度変換手段
が、データを保持するための記憶素子を有するようにし
たものである。これによれば、記憶素子を用いてクロッ
ク信号とデータとの速度の変換をおこなうことができる
という作用を有する。

【００２３】請求項３に記載の発明は、複数の信号線と
走査線とをマトリクス状に交差させた交点を画素とする
マトリクス型表示素子と、前記走査線を順次選択し、前
記走査線に走査信号波形を送る走査線駆動回路と、選択
された走査線上の画素の表示状態に応じて、前記信号線
に信号線駆動波形を送る信号線駆動回路と、走査する走
査線順に前記マトリクス型表示素子の表示状態に応じた
データとタイミングをとるためのクロック信号とを送出
する信号出力回路と、前記信号出力回路と前記信号線駆
動回路との間にあって、前記信号出力回路から入力され
るデータとクロック信号とに対してその負荷を軽減する
処理を施すとともに、各信号線駆動回路へ出力するデー
タとクロック信号との負荷を同じとする処理を施すデー
タ制御回路と、を備えたものである。

【００２４】これによれば、信号出力回路から出力され
るデータ線とクロック信号とをいったんデータ制御回路
に入力し、所定の処理を施したうえで、データ制御回路
から信号線駆動回路へデータとクロック信号とを出力す
ることによって、信号出力回路のデータ線とクロック信
号との負荷を軽減し、かつ、負荷を同じとすることで遅
延時間差をなくして、より高速なデータ転送を可能にす
るという作用を有する。

【００２５】請求項４に記載の発明は、データ制御回路
をＣ−ＭＯＳの半導体素子で構成し、かつ信号出力回路
から出力されるデータ線とクロック信号とを、同じ入力
容量の入力回路を経てデータ制御回路へ入力するように
構成したものである。

【００２６】これによれば、信号出力回路のデータ線と
クロック信号の負荷を軽減し、かつ、負荷を同じくする
ことで遅延時間差をなくして、より高速なデータ転送を
可能にするという作用を有する。

【００２７】請求項５に記載の発明は、信号線駆動回路
へ出力されるデータ線とクロック信号とを同じ駆動能力
の出力回路を用いて構成し、データ線とクロック信号と
を１つのグループとして１つ以上のグループを備えたデ
ータ制御回路を有するようにしたものである。

【００２８】これによれば、グループごとにデータ線と
クロック信号との負荷を同じにし、遅延時間差をなくし
て、より高速なデータ転送を可能にするという作用を有
する。

【００２９】請求項６に記載の発明は、１つ以上のグル
ープにおいて、データ制御回路と信号線駆動回路との間
のデータとクロック信号との配線パターンの長さを同じ
にしたものである。

【００３０】これによれば、データ線とクロック信号と
のプリント基板の負荷容量を同じにし、遅延時間差をな
くして、より高速なデータ転送を可能にするという作用
を有する。

【００３１】以下、本発明の実施の形態について、図１
〜図５を用いて説明する。 （実施の形態１）以下、本発明の実施の形態１につい
て、図１、図２、図３を用いて説明する。図１は本発明
の実施の形態のマトリクス表示装置の構成を示し、図２
は図１におけるデータ制御回路２６の構成図を示すもの
である。図３は、図１のマトリクス表示装置におけるイ
ンターフェイス信号のタイミングを示すものである。

【００３２】なお、図６および図７に示した従来例の構
成と同じものについては同一の番号を付与し、その詳細
な説明は省略する。図１において、信号出力回路２５
は、表示状態に応じたデータと、このデータとタイミン
グをとるためのクロック信号などの必要な同期信号、制
御信号とを、データ制御回路２６に与える構成となって
いる。信号出力回路２５より出力される上画面ブロック
のデータ信号２８と下画面ブロックのデータ信号２９と
クロック信号２７とは、それぞれ、データ制御回路２６
に入力される。

【００３３】データ制御回路２６より出力される上画面
ブロックのデータ信号１６は、上画面ブロックの信号線
駆動回路２３に入力される。一方、データ制御回路２６
より出力される下画面ブロックのデータ信号１７は、下
画面ブロックの信号線駆動回路２３に接続される。ま
た、データ制御回路２６より出力される上画面用のクロ
ック信号１５と下画面用のクロック信号１８とは、それ
ぞれ別々に上画面、下画面の信号線駆動回路２３に入力
される。

【００３４】図１におけるデータ制御回路２６は、Ｃ−
ＭＯＳの半導体集積回路からなり、おおむね図２に示す
ような構成となっている。信号出力回路２５から出力さ
れたデータＵＤ、ＬＤや、クロック信号ＤＣＫは、デー
タ制御回路２６の入力回路４４を介して回路内部へ入力
される。入力されたデータＵＤ、ＬＤは、クロック信号
ＤＣＫによって、第１のラインメモリ４１または第２の
ラインメモリ４２のいずれか一方へ、走査ラインごとに
書き込まれる。

【００３５】データ制御回路２６から信号線駆動回路２
３へ出力されるデータＲＵＤ、ＲＬＤと、クロック信号
ＵＣＫ、ＬＣＫとは、データ制御回路２６の出力回路４
５を介して回路外部へ出力される。出力されるデータＲ
ＵＤ、ＲＬＤは、入力クロック信号ＤＣＫとは独立した
クロック信号φによって、第１のラインメモリ４１また
は第２のラインメモリ４２のいずれか一方から読み出さ
れる。

【００３６】クロック信号φは、分岐されて、各々独立
に出力回路４５を用いて回路外部へ出力され、上画面用
の信号線駆動回路２３に接続されるクロック信号ＵＣＫ
および下画面用の信号線駆動回路２３に接続されるクロ
ック信号ＬＣＫとなる。

【００３７】制御回路４３は、水平信号ＨＳＹＮＣを用
いて、第１のラインメモリ４１と第２のラインメモリ４
２とを交互に切り替える信号を発生する。これにより、
第１のラインメモリ４１にクロック信号ＤＣＫによって
入力データＵＤ、ＬＤを書き込んでいる間は、第２のラ
インメモリ４２によりクロック信号φにもとづき出力デ
ータＲＵＤ、ＲＬＤを読み出すように制御する。一方、
第２のラインメモリ４２にクロック信号ＤＣＫによって
入力データＵＤ、ＬＤを書き込んでいる間は、第１のラ
インメモリ４１によりクロック信号φにもとづき出力デ
ータＲＵＤ、ＲＬＤを読み出すように制御する。

【００３８】以上の動作説明から明らかなように、デー
タ制御回路２６によって、入力されるクロック信号ＤＣ
Ｋと入力データＵＤ、ＬＤとのインターフェイスタイミ
ングを同じとして、入力されるクロックＤＣＫの速度と
異なるクロックに速度変換されたクロック信号ＵＣＫ、
ＬＣＫとデータＲＵＤ、ＲＬＤとを得ることができる。

【００３９】ここでクロックφの速度を入力されるクロ
ックＤＣＫの速度より遅くすることで、入力クロック信
号ＤＣＫの速度よりも、出力されるクロック信号ＵＣ
Ｋ、ＬＣＫとデータＲＵＤ、ＲＬＤとの速度を遅くする
ことができる。

【００４０】このことを図３にもとづき説明する。図３
において、（ｃ）に示すクロック信号ＤＣＫは、データ
制御回路２６に入力される。（ｅ）はクロック信号ＵＣ
Ｋ、ＬＣＫを示し、これらのクロック信号ＵＣＫ、ＬＣ
Ｋは、上述のように入力クロック信号ＤＣＫよりも遅い
ものとされて、データ制御回路２６から信号線駆動回路
２３へ出力される。（ｆ）はデータ信号ＲＵＤ、ＲＬＤ
を示し、このデータ信号ＲＵＤ、ＲＬＤも、同様に入力
クロック信号ＤＣＫよりも遅いものとされて、データ制
御回路２６から信号線駆動回路２３へ出力される。

【００４１】信号線駆動回路２３に入力される（ｅ）の
クロック信号ＵＣＫ、ＬＣＫと（ｆ）のデータ信号ＲＵ
Ｄ、ＲＬＤとは、データ制御回路２６の出力における第
１の出力クロック休止期間５１と第２の出力クロック休
止期間５３とを数１００ｎｓ程度に小さく設定し、かつ
所定の走査期間３２内におさまるように出力クロック転
送期間５２のクロック速度を遅く設定したタイミングに
よって与えられる。

【００４２】以上述べたように本発明の実施の形態１で
は、クロック速度変換手段を有するデータ制御回路２６
を用いて、入力クロック速度よりも遅いクロック速度で
クロック信号ＵＣＫ、ＬＣＫ（ｅ）とデータ信号ＲＵ
Ｄ、ＲＬＤ（ｆ）とを信号線駆動回路２３に与えること
によって、従来と同じ入力インターフェイスタイミング
にて、見かけ上、より高速な入力クロック速度に対応す
ることが可能となる。

【００４３】（実施の形態２）本発明の実施の形態２に
おけるマトリクス表示装置について、図１、図２、図
４、図５を用いて説明する。なお、前述の従来例や実施
の形態１と同じものについては同一の番号を付与する。

【００４４】図４はデータ制御回路２６の入力等価回路
を示し、図５はデータ制御回路２６の出力等価回路を示
すものである。この実施の形態２におけるデータ制御回
路２６はＣ−ＭＯＳの半導体集積回路からなり、その構
成はおおむね図２に示す通りとなっている。信号出力回
路２５から出力されたデータＵＤ、ＬＤ、およびクロッ
ク信号ＤＣＫは、データ制御回路２６の入力回路４４を
介して回路内部へ入力され、所定の処理を施される。こ
のデータ制御回路２６からのデータＲＵＤ、ＲＬＤ、お
よびクロック信号ＵＣＫ、ＬＣＫは、出力回路４５を介
して回路外部へ出力され、信号線駆動回路２３へ接続さ
れる。

【００４５】この実施の形態２においては、信号出力回
路２５と信号線駆動回路２３との間に設けられたデータ
制御回路２６の入力回路４４に、信号出力回路２５から
出力されるデータとクロック信号とをいったん入力し、
データ制御回路２６で所定の処理を施した後に、信号線
駆動回路２３へ処理後のデータとクロック信号を出力す
る。

【００４６】この構成とすることにより、信号出力回路
２５が直接に複数の信号線駆動回路２３を駆動すること
をやめて、この信号出力回路２５からデータ制御回路２
６のみに入力することで、ファンアウトを小さくし、信
号出力回路２５のデータ線とクロック信号の負荷を軽減
し、かつ、負荷を同じとすることで遅延時間差をなくし
て、より高速なデータ転送を可能にすることができる。

【００４７】次に、図４のデータ制御回路２６の入力等
価回路を用いて説明する。信号出力回路２５より出力さ
れるデータとクロック信号は、Ｃ−ＭＯＳ回路からなる
出力回路６１を用いて駆動されている。データ制御回路
２６におけるデータおよびクロック信号入力は、Ｃ−Ｍ
ＯＳ回路からなる入力回路６２を用いて回路内部へ入力
される。このとき、データ、クロック信号の速度の律束
は、出力回路６１の駆動能力と、入力回路６２の入力容
量と、これらを結ぶ配線の容量６３とによって決定さ
れ、駆動能力が高く、負荷容量が小さいほど、より高速
な転送が可能となる。

【００４８】データとクロック信号をデータ制御回路２
６の入力回路６２にいったん入力することで、信号出力
回路２５のデータ線とクロック信号の負荷を軽減し、か
つ、同じ入力容量の入力回路６２を用いることで、信号
出力回路２５から出力されるデータ線とクロック信号の
遅延時間差をなくして、より高速なデータ転送を可能に
することができる。

【００４９】この実施の形態２におけるデータ制御回路
２６の出力回路は、信号線駆動回路２３へ出力されるデ
ータ線とクロック信号を、同じ駆動能力の出力回路を用
いて構成する。また、クロック信号を分岐して、上画面
用のクロック信号と下画面用のクロック信号を用意し、
上画面用のデータとクロック信号、および下画面用のデ
ータとクロック信号にグループに分けして、データ線と
クロック信号の負荷を同じにし、遅延時間差をなくし
て、より高速なデータ転送を可能にする。

【００５０】図５は、この実施の形態２におけるデータ
制御回路２６の出力等価回路を示す図である。データ制
御回路２６より出力されるデータ、クロック信号は、Ｃ
−ＭＯＳ回路からなる出力回路７１を用いて駆動され
る。信号線駆動回路２３へのデータ、クロック信号は、
Ｃ−ＭＯＳ回路からなる入力回路７２を用いて回路内部
へ入力される。このとき、データ、クロック信号の速度
の律束は、出力回路７１の駆動能力と、複数個分の信号
線駆動回路２３の入力回路７２の入力容量と、これらを
結ぶ配線の容量７３とによって決定され、駆動能力が高
く、負荷容量が小さいほど、より高速な転送が可能とな
る。

【００５１】以上のようにデータ制御回路２６の出力回
路についても、上画面用のデータとクロック信号、およ
び下画面用のデータとクロック信号にグループに分けし
て、データ線とクロック信号の負荷を同じにし、遅延時
間差をなくして、より高速なデータ転送を可能にするこ
とができる。

【００５２】また、上画面用、下画面用のそれぞれのグ
ループにおいて、データ制御回路２６と信号線駆動回路
２３との間のデータとクロック信号の配線パターンの長
さを同じにするとともに、グループ間においても配線パ
ターンの長さを同じにすることによって、データ線とク
ロック信号についてのプリント基板の負荷容量を同じに
することができ、このためデータとクロック信号との
間、あるいは上画面と下画面のグループ間の遅延時間差
をなくして、より高速なデータ転送を可能にすることが
できる。

【００５３】以上述べたように、この実施の形態２によ
って、より高速なデータ転送を可能にすることができ
る。

【００５４】

【発明の効果】以上説明したように、本発明のマトリク
ス表示装置によれば、ＣＲＴなど他の表示装置とのイン
ターフェイス信号のタイミングの互換性を保ちつつ、大
容量の表示データの効率的、かつ高速なデータ転送を可
能とし、大容量のマトリクス表示装置を可能とするもの
である。

【図面の簡単な説明】

【図１】本発明の実施の形態のマトリクス表示装置の構
成図である。

【図２】本発明の実施の形態におけるデータ制御回路の
構成図である。

【図３】本発明の実施の形態１のマトリクス表示装置の
制御信号を示したタイミング図である。

【図４】本発明の実施の形態２におけるデータ制御回路
の入力等価回路を示す図である。

【図５】本発明の実施の形態２におけるデータ制御回路
の出力等価回路を示す図である。

【図６】従来のマトリクス表示装置の構成図である。

【図７】従来のマトリクス表示装置の制御信号を示した
タイミング図である。

【符号の説明】

２１ 信号線 ２２ 走査線 ２３ 信号線駆動回路 ２４ 走査線駆動回路 ２５ 信号出力回路 ２６ データ制御回路 ３２ 走査期間 ４１ 第１のラインメモリ ４２ 第２のラインメモリ ５１ 第１の出力クロック休止期間 ５２ 出力クロック転送期間 ５３ 第２の出力クロック休止期間

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中西 一浩 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の信号線と走査線とをマトリクス状
   に交差させた交点を画素とするマトリクス型表示素子
   と、前記走査線を順次選択し、前記走査線に走査信号波
   形を送る走査線駆動回路と、選択された走査線上の画素
   の表示状態に応じて、前記信号線に信号線駆動波形を送
   る信号線駆動回路と、走査する走査線順に前記マトリク
   ス型表示素子の表示状態に応じたデータとタイミングを
   とるためのクロック信号とを送出する信号出力回路と、
   前記信号出力回路と前記信号線駆動回路との間にあっ
   て、前記信号出力回路からのデータとクロック信号とを
   入力として、この入力されるクロック信号よりもクロッ
   ク信号の速度を遅くしたうえで、データとクロック信号
   とを信号線駆動回路へ出力する速度変換手段を備えたデ
   ータ制御回路と、を有することを特徴とするマトリクス
   表示装置。
2. 【請求項２】 速度変換手段が、データを保持するため
   の記憶素子を有することを特徴とする請求項１記載のマ
   トリクス表示装置。
3. 【請求項３】 複数の信号線と走査線とをマトリクス状
   に交差させた交点を画素とするマトリクス型表示素子
   と、前記走査線を順次選択し、前記走査線に走査信号波
   形を送る走査線駆動回路と、選択された走査線上の画素
   の表示状態に応じて、前記信号線に信号線駆動波形を送
   る信号線駆動回路と、走査する走査線順に前記マトリク
   ス型表示素子の表示状態に応じたデータとタイミングを
   とるためのクロック信号とを送出する信号出力回路と、
   前記信号出力回路と前記信号線駆動回路との間にあっ
   て、前記信号出力回路から入力されるデータとクロック
   信号とに対してその負荷を軽減する処理を施すととも
   に、各信号線駆動回路へ出力するデータとクロック信号
   との負荷を同じとする処理を施すデータ制御回路と、を
   備えたことを特徴とするマトリクス表示装置。
4. 【請求項４】 データ制御回路をＣ−ＭＯＳの半導体素
   子で構成し、かつ信号出力回路から出力されるデータ線
   とクロック信号とを、同じ入力容量の入力回路を経てデ
   ータ制御回路へ入力するように構成したことを特徴とす
   る請求項３記載のマトリクス表示装置。
5. 【請求項５】 信号線駆動回路へ出力されるデータ線と
   クロック信号とを同じ駆動能力の出力回路を用いて構成
   し、データ線とクロック信号とを１つのグループとして
   １つ以上のグループを備えたデータ制御回路を有するこ
   とを特徴とする請求項３または４記載のマトリクス表示
   装置。
6. 【請求項６】 １つ以上のグループにおいて、データ制
   御回路と信号線駆動回路との間のデータとクロック信号
   との配線パターンの長さを同じにしたことを特徴とする
   請求項５記載のマトリクス表示装置。