JPH11505988A - リングバスデータ伝送システム - Google Patents

Abstract

(57)【要約】 リングバスによって互に結合された複数のノードを含むデータ伝送バスシステムが開示されている。リングバスは連続するバスサイクルにおいてデータを伝送し、各バスサイクルには複数のバスワードが含まれている。バスサイクル中のバスワードの１つはバスサイクル同期化ワードであり、残りのワードはデータワードである。複数のデータワードは複数のデータチャンネルに割り当てられる。

Description

【発明の詳細な説明】 リングバスデータ伝送システム 本発明はデータバスシステムに関するものであり、特に、家庭用電子機器を相 互に接続するのに有効なリングバスデータ伝送システムに関するものである。 発明の背景 ディジタルビデオ信号処理システムのようなシステムは高いデータ（転送）率 でデータを処理するものであり、それに応じてデータ通信用の広い帯域幅のバス システムを必要とする。例えば、ＭＰＥＧフォーマットにおけるディジタルビデ オデータは毎秒４乃至８メガビットのデータ率（ｄａｔａ ｒａｔｅ）を示す。 パケット化されたデータに基づくバスシステムは十分な帯域幅を与えることがで きる。しかしながら、パケット化されたシステムを実現するためのハードウエア およびソフトウエアはコスト高になり、家庭用電子機器用としては実用的でない 。さらに、パケットバスは、ＭＰＥＧデータ伝送に必要な高いデータ率を与える に当たって障害となるパケット処理遅延のような過剰な“オーバーヘッド”を必 要とする。また、ビデオ信号処理システムにおけるＭＰＥＧデコーダは比較的一 定の割合（すなわち、比較的一定の伝送遅延を有する）で到達するデータに依存 する。換言すれば、データのジッタは比較的低くなければならない。パケット化 されたシステムのようなバスシステムは、ＭＰＥＧデコーダと共に適正に動作す るようにパケット間でのデータ伝送遅延にあまりにも大きな変動を有することが ある。 家庭用電子機器、とりわけビデオ信号処理装置と相互に接続するには、比較的 安価なハードウエアおよびソフトウエアで構成することができ、大きなデータオ ーバヘッドを必要とせず、しかも比較的一定の伝送遅延をもった高いデータ率の データバスが望ましい。 本発明の原理によれば、データ伝送バスシステムはリングバス（ｒｉｎｇ ｂ ｕｓ）によって相互に結合された複数のノードを含んでいる。リングバスは連続 するバスサイクルでデータを伝送し、各バスサイクル内には複数のバスワードが 含まれている。バスサイクル内の１つのバスワードはバスサイクル同期化ワード であり、残りはデータワードである。複数のデータワードは複数のデータチャン ネルに割り当てられている。 本発明の原理は、ディジタルビデオデータを伝送するために使用することがで きる高いデータ率をもったバスシステムであるビーバス（ＢｅｅＢｕｓ：ＢＢＵ Ｓ）中で実現される。ＢＢＵＳシステムは毎秒８８メガビットの総容量を有する 時分割多重化（ＴＤＭ）バスである。ＢＢＵＳはバス上の信号源ノードから行き 先ノードへ向けてデータを透明状態で（トランスペアレントに）伝送するように 設計されている。ＢＢＵＳはリング上のノードからノードへ９ビットワードを直 列に伝送することによって動作する。バスサイクル同期化ワードである各バスサ イクルの初期ワードを具えた８８個の９ビットワードのバスサイクルを伝送する ことによってノード相互間の同期が維持される。ＣＥＢＵＳと称される従来技術 の家庭用電子機器バスに取り付けるように設計された家庭用電子機器に接続する ことが望まれる場合もあるので、前述のＢＢＵＳはＣＥＢＵＳコンパチブル制御 チャンネルを含んでいる。バスサイクル同期化ワードの１ビットはＣＥＢＵＳコ ンパチブル制御チャンネル用のデータを担持している。ＢＢＵＳは８ビットデー タチャンネルを有するように設計されており、これらのチャンネルは、チャンネ ルの総数が８あるいはそれ以下であり、割り当てられた総容量が８８メガビット あるいはそれ以下である限り、チャンネル数とチャンネル容量の任意の組合わせ に必要な容量を与えるようにグループ分けされる。 発明の概要 ＢＢＵＳシステムに含まれるＣＥＢＵＳ−コンパチブル制御バスは伝送に関し て仲裁（ａｒｂｉｔｒａｔｉｏｎ：調停、アービトレーション）を含まないメッ セージ構成を有している。各装置は１０キロビットをゆうに越す容量をもった予 め割り当てられた制御チャンネルをもっている。各装置は３１個の他の装置から 同時にメッセージを受信する容量をもっている。しかしながら、受信装置は一度 に１個のメッセージしか処理できないと予想される。従って、仲裁は送信装置で はなく受信装置において行われる。受信装置は一度に１個のメッセージの割合で ラウンドロビン（ｒｏｕｎｄ ｒｏｂｉｎ）形式でメッセージを処理する。メッ セージの長さは約３２バイトであるので、すべての制御チャンネルのメッセージ はこの固定された長さで送られ、すべてのメッセージは同じ制御サイクルの時間 スロットで開始される。このスロットは基本動作システムの同期である。後ほど 説明するように、同期化は約８ミリ秒である３２個の制御装置のスロット×３２ 個のメッセージスロット毎に生じる。従って、８ミリ秒毎に制御チャンネルを送 ることができる。１６個のメッセージを装置から装置へ同時に送ることができる 。これはＣＥＢＵＳの制御メッセージの約２５ミリ秒に匹敵する。 発明の簡単な説明 図１は本発明の原理によるデータバスシステムのブロック図である。 図２は図１に示されたノードのリングを周回して伝送されるデータのフォーマ ットを示す図である。 図３はノードをリング構成をなすように相互接続する従来技術による構成を示 すブロック図である。 図４はノードをリング構成をなすように相互接続する本発明を実施した方法を 示すブロック図である。 図５はノードを入力および出力ケーブルで接続するのに必要な回路のブロック 図である。 図６は本発明によるデータバスシステムの動作を説明するフローチャートを示 す図である。 発明の詳細な説明 図１は本発明の原理によるデータバスシステムのブロック図であって、同図に 示すように５個のノード、すなわちノードＡ、ノードＢ、ノードＣ、ノードＤお よびノードＥがバスによってリング構成をなすように相互接続されている。デー タは図２に示すフォーマットでリング内で１つのノードから次のノードに伝送さ れる。図２ではデータワードは図の上部の一連の長方形によって示されている。 システム中の基本データワードは９ビットをもっている。そのうちの８ビット（ １バイト）はペイロードであり、１ビットがリンクのレベル制御に使用される。 １バスサイクルで伝送される８８個の９ビットデータワードが存在する。１００ ＭＨｚ（すなわち周期が１０ナノ秒）のビット率（ｂｉｔ ｒａｔｅ）のクロッ クを使用した場合、各９ビットワードは９０ナノ秒の長さになる。従って、シス テムの基本バスサイクルは７９２０ナノ秒、すなわち９個の１０ナノ秒クロッ クサイクルを８８回カウントしたものである。７，９２０ナノ秒毎に１個の同期 化ワードがバスサイクルマスタによって伝送される。これは７，９２０ナノ秒毎 に８７個のデータワード、すなわち毎秒１０，９８４，８４８バイトのペイロー ドを与える。従って、ＢＢＵＳの最大データ率は毎秒８７，８７８，７８７．８ ８メガビットである。データストリーム中のデータワードは８チャンネル間で割 り当てられる。各データチャンネルは、９０ナノ秒×８チャンネル＝０．７２０ マイクロ秒毎にスロットを受信し、データを伝送する。従って、データチャンネ ルは、一定の遅延と１１メガビットの容量当たり１マイクロ秒以下のジッタを伴 なったプロトコル独立チャンネルである。 図２を参照すると、１バスサイクルの最初の９ビットデータワードは同期化ワ ード（ＳＹＮＣ）である。この同期化ワードにチャンネル１（ＣＨ１）用のデー タを担持したデータワードが続いている。このデータワードにチャンネル２乃至 ８（ＣＨ２乃至ＣＨ８）用のデータを担持したデータワードが続いている。各チ ャンネル用のこのデータワードのサイクルはバスサイクル中の残りの８７個の時 間スロットの間反復される。 以下にさらに詳細に説明するように、同期化ワードの１ビットはＣＥＢＵＳ− コンパチブル制御チャンネルに割り当てられている。従って、制御バスは毎秒１ ２６キロビットよりも僅かに高い最大データ率をもっている。制御チャンネルの 処理効率（スループット：ｔｈｒｏｕｇｈｐｕｔ）は、ＣＥＢＵＳに結合された 装置によるバスへのアクセスに関する仲裁のために使用されるＣＥＢＵＳ ＣＳ ＭＡ−ＣＤ仲裁法によりＣＥＢＵＳとほゞ同じ１０キロビットよりも僅かに高い 。 ＢＢＵＳの基本的な物理的および電気的接続は、各装置あるいは機器の入力お よび出力とデイジーチェーン（ｄａｉｓｙ ｃｈａｉｎ）結合されてリングをな している。図３はノードをリング構成に相互接続するための従来技術のブロック 図である。図３における各ノードは、各ノードの左下に示された入力コネクタと 各ノードの右下に示された出力コネクタを有している。第１のケーブルはノード Ａの出力コネクタとノードＢの入力コネクタとの間に接続されている。同様に、 ノードＢの出力コネクタとノードＣ（図示せず）の入力コネクタとの間にケーブ ルが接続されており、一般に、あるノードの出力コネクタからこのノードに続く ノードの入力コネクタにケーブルが接続されている。図３に示された最後のノー ドはノードＥで、リングを完成するためにノードＥの出力コネクタからノードＡ の入力コネクタにケーブルが接続されている。 最後のノードと最初のノードとを接続するためのデイジーチェーン中に最終リ ンクを形成する必要が無いようにするために、リターンパス中のデータを順方向 （フォワード）パスと時分割多重化することができる。あるいは逆方向（リター ン）パス用の各ケーブル中に１組のワイヤを含ませることができる。後者のやり 方は、時分割多重化逆方向および順方向パスは有効容量を半分に減少させること ができるので好ましい。 図４は本発明を実施したノードをリング構成に相互接続する方法を示すブロッ ク図である。図４で、各ケーブルはあるノードから次のノードへの順方向パス用 として必要なワイヤと最終ノードの出力コネクタから最初のノードの入力コネク タへのリターンパス用のワイヤとを含んでいる。図４に示すように、逆方向パス がケーブル中に含まれている場合は、図示の実施例のＢＢＵＳケーブルは各方向 に４本づつ合計８本のワイヤを必要とする。さらに、接地／シールドが含まれて おり、またケーブルがポートに接続されていることを示すピンが含まれている。 このピンは接地／シールドに配線（ワイヤード）されている。 図５はノードを入力および出力ケーブルで接続するのに必要なノード中の回路 のブロック図である。図５で入力コネクタ２０は先行するノードからのケーブル を受入れる。このケーブルはプラグ１０で終端しており、また先行するノードか らこのノードへの順方向パスを構成するワイヤと最終ノードから最初のノードへ の逆方向パスを構成するワイヤを受けている。さらに、上述のようにプラグ上の １本のピンが基準（接地）電位源に結合されている。入力コネクタ２０における 順方向パスからのデータおよびクロックワイヤは第１のスイッチ回路３０の第１ の入力端子に結合されている。第１のスイッチ回路３０の出力端子は入力直列− 並列シフトレジスタ４０の入力端子に結合されており、上記入力レジスタ４０の 出力端子は周知の設計のノード（図示せず）の利用回路に結合されている。 このノードの利用回路（図示せず）はまた出力用並列−直列シフトレジスタ５ ０の入力端子に結合されている。出力レジスタ５０の出力端子は第２のスイッチ 回路６０の第１の入力端子と出力コネクタ７０の入力端子に結合されている。出 力コネクタ７０は次に続くノードからのケーブルを受け取る。このケーブルはプ ラグ９０で終端している。このプラグ９０はまた次に続くノードへの順方向パス を構成するワイヤと、最後のノードから最初のノードへの逆方向パスを構成する ワイヤを含んでいる。出力レジスタ５０の出力端子は出力コネクタ７０とプラグ ９０を経て順方向パスに結合されている。 逆方向パスのワイヤはプラグ９０で受け取られ、出力コネクタ７０に結合され ている。逆方向パスからの入力ワイヤは第１のスイッチ回路３０の第２の入力端 子および第２のスイッチ６０の第２の入力端子に結合されている。第２のスイッ チ６０の出力端子は入力コネクタ２０において逆方向パス用の出力端子に結合さ れている。これによって第２のスイッチ回路６０の出力端子は入力コネクタ２０ およびプラグ１０を経て逆方向パスに結合される。 入力コネクタ２０および出力コネクタ７０はまた論理回路８０に接続されたワ イヤをもっている。プラグ１０について示されている接地されたワイヤに結合さ れた出力コネクタ２０上のピン、およびプラグ９０について示されている接地さ れたワイヤに結合された出力コネクタ７０上のピンは論理回路８０に結合されて いる。このワイヤは、それぞれ入力コネクタ２０および出力コネクタ７０中でプ ルハイ（ｐｕｌｌ ｈｉｇｈ）され、またプラグ１０あるいは９０中の接地端子 によってプルダウン（ｐｕｌｌ ｄｏｗｎ）される。論理回路８０の各制御出力 端子は第１のスイッチ回路３０および第２のスイッチ回路６０の対応する制御入 力端子に結合されている。 動作時に、ケーブルが入力コネクタ２０あるいは出力コネクタ７０のいずれか に挿入されると、論理回路８０はこのことを上記入力コネクタに対応する入力端 子における接地電位によって検出する。これは適当なコネクタ（２０あるいは７ ０）からの入力信号を入力レジスタ４０に送り、また出力レジスタ５０からの信 号を適当なコネクタ２０あるいは７０に送るために使用される。例えば、デイジ ーチェーンの最初のノードはその入力コネクタ２０に接続されたケーブルを有し ていないが、その出力コネクタ７０に接続されたケーブルを有している。論理回 路８０はこの構成を検知し、プラグ９０における逆方向パスからの入力ワイヤを 入力レジスタ４０に結合するように第１のスイッチ３０を条件付ける。出力レジ スタ５０は出力コネクタ７０において順方向パスに結合される。また、この第１ の装置はバスマスタを指定する。 同様に、デイジーチェーンの最後のノードはその出力コネクタ７０に接続され るケーブルを有していないが、その入力コネクタ２０に接続されたケーブルを有 している。論理回路８０はこの構成を検知し、入力コネクタ２０における順方向 パスからの入力ワイヤを入力レジスタ４０に結合するように第１のスイッチ３０ を条件付ける。また論理回路８０は出力レジスタ５０を入力コネクタ２０におけ る逆方向パスに結合するように第２のスイッチ６０を条件付ける。デイジーチェ ーンの中間にある装置は入力コネクタ２０に接続されるケーブル、出力コネクタ ７０に接続されるケーブルの両方のケーブルをもっている。論理回路８０はこの 構成を検知し、入力コネクタ２０における順方向パスからのワイヤを入力レジス タ４０に結合するように第１のスイッチ３０を条件付ける。出力レジスタ５０は 出力コネクタ７０において順方向パスのワイヤに結合される。また論理回路８０ は、出力レジスタ７０における逆方向パスからのワイヤを入力コネクタ２０にお ける逆方向パスのワイヤに結合するように第２のスイッチ６０を条件付ける。逆 方向パスワイヤへの処理接続は行われず、これらのワイヤは単に機器を通して接 続されるに過ぎない。この構成によれば、ポートの接続を決定するためにソフト ウエアがノードの動作を制御する必要性を低減することができる。 システムの構成がケーブルにシールドを必要としないものであれば、ＲＪ４５ コネクタを使用することができる。この場合、コネクタ内のケーブルの存在、不 存在は入力ワイヤ中のクロックを感知し、また出力ワイヤ中の電流を測定するこ とによって検出される。この実施例では、このような感知回路は入力コネクタ２ ０と論理回路８０との間、出力コネクタ７０と論理回路８０との間に接続され、 この感知の結果に基づいてバス接続の存在あるいは不存在を示す論理信号を論理 回路８０に供給する。ＲＪ４５コネクタを使用すると、比較的安価なケーブルを 使用することができ、また家庭用電子装置では望ましいプリント回路基板（ＰＣ Ｂ）コネクタを使用することができる。 ＢＢＵＳにおける制御チャンネルのプロトコルはＣＥＢＵＳ用に使用されるプ ロトコルと同様である。メッセージの構成およびコード化（エンコーディング） はＣＥＢＵＳ用と実質的に同じである。これにより約２５ミリ秒毎に１個のメッ セージを得ることができる。制御チャンネルについては以下でさらに詳細に説明 する。 ＢＢＵＳの同期化は次の態様でアドレスされる。直列リンクを介して接続され たデイジーチェーンリングに伴う問題は、１個のノードがすべてのノードを同期 状態で動作させるための初期設定プロセスを開始させ、次いでノードの番号付け のような他の初期設定動作を処理しなければならないということである。この処 理は、１個のノードがリング通信の非論争（ｕｎｄｉｓｐｕｔｅｄ）マスタとな り得るならば著しく簡略化される。これはバスマスタを、上述のように決定する ことができる、その入力コネクタ２０に直接接続されるケーブルをもたない１個 のノードと指定することによって達成される。バスマスタは次の動作（以下に詳 細に説明する）を開始させる。 １）ワードの同期化 ２）サイクルの同期化 ３）ノードの番号付け ４）遅延補償 ＢＢＵＳにおけるデータワードのフォーマットは次の通りである。ノードとノ ードとの間の通信は、前に述べたように１つのノードから次のノードへ９ビット ワードをビット順次（シリアル）伝送することによって行われる。ワードは（図 ５中に重信（ファントム：ｐｈａｎｔｏｍ）の形式で示されているように）ノー ドの入力シフトレジスタ４０に読み込まれ、出力シフトレジスタ５０に伝送され 、次いで次のノードに伝送される。 ワードの１ビット、例えば最上位ビットはリンクレベル制御ビットである。制 御ビットの定義を例示すると、 １＝同期化情報 ０＝ペイロード である。 例えば、図２を参照すると、各バスサイクルの開始時にデータストリーム中に 挿入される太線の長方形で示した同期化ワード（ＳＹＮＣ）は、そのデータスト リームを表わす図の下にビットを展開して示したように９個のビットを含んでい る。ビット展開図の太線の長方形で示されている最上位ビットは論理“１”のビ ットである。一方、このサイクル中の第２のチャンネル１のワードを担持する９ ビットのデータワードは、データストリームを表わす図の下にビットを展開して 示したように論理が“０”のビットの太線の長方形で示された最上位ビットを有 している。 上に述べたデイジーチェーンリングバスの初期設定はワードの同期化で開始さ れる。ワードの同期化は、最初システムに電力が供給された後、その出力コネク タ７０において同期化コード（以下でさらに詳細に説明する）を伝送するマスタ ノード（ｍａｓｔｅｒ ｎｏｄｅ）によって達成される。次いでマスタは、ワー ドの同期化コードが検出されるまでその入力レジスタ４０（好ましい実施例では １９ビットレジスタである）を試験することによってワードの同期化コードの復 帰に対してその入力コネクタ２０で受信されたデータの試験を開始する。以下の 説明はワードの同期化コードが１個の９ビットワードであることを基礎としてい る。しかしながら、ワードの同期化コードは一連の２あるいはそれ以上のコード のワードであってもよい。ワードの同期化コードが検出されると、ワードの同期 化が達成される。 このようなノードのリングにおける遅延は、例えば処理あるいはケーブルに関 連する遅延の結果として９ビットワードの非整数個分の時間になることがある。 ワードの非整数個分の時間の遅延を調整するために、入力シフトレジスタ４０は データの１ワードを記憶するのに必要な数以上のビット数を含むことができる。 一例として、入力シフトレジスタ４０の好ましい実施例は１９ビットを有してい る。遅延を確認するために入力レジスタ４０中のデータは整数ワード時間で試験 される。１９ビットのシフトレジスタ中の９ビット同期化ワードの位置は整数ワ ード時間に関連する遅延を表わしている。遅延は後続するワードのタイミングを 調整するために使用される。マスタノードを除いて隣接するノードに対しては、 クロックはデータを伴っており、データと同様に遅延される。そのためノードに とって識別できる時間遅延は存在しない。マスタノードは基準クロックをもって いるので、完全なリングを経由する遅延はマスタノードには識別可能である。各 ノードにおける整数ワード遅延を除いて、遅延の程度はケーブルの長さによって １ワード以下に制限されている。各非マスタノードの１９ビット入力シフトレジ スタ４０は、以下に詳細に説明するような態様で、必要に応じてさらにワード遅 延を与えるように使用することができる。 各ノードにおけるタイミング信号は次のようにして与えられる。各ノードは２ 個のクロックをもっている。入力コネクタ２０からの入力データは、該入力コネ クタ２０（あるいはマスタノードに対しては出力コネクタ）で受信された直前の ノードからのストローブから引き出されたクロックによって入力シフトレジスタ ４０にシフト入力される。また、各ノードはそれ自身の内部クリスタルクロック を有しており、これをその出力シフトレジスタ５０およびその内部論理を駆動す るために使用する。従って、内部クロックは入力クロックよりも僅かに速いか遅 く、これを修正する必要がある。入力クロックが内部クロックよりも速い場合は 、入力シフトレジスタ４０中で入力ワードをさらに１ビット分だけシフトさせる ことによって追加される入力クロックサイクルが吸収される。内部クロックが入 力クロックよりも速い場合は、入力データが入力シフトレジスタ４０にシフト入 力される間に、内部クロックによって指定されるデータ入力時のサイクルが１ク ロックサイクル分だけ引き延ばされる。上記の点は、リングの速さを最も遅いノ ードの内部クロックの速さに低下させる累積効果をもっている。 各ノード中のバスサイクルカウンタは、入力サイクルの終了時にサイクル同期 化ワード（以下で説明する）がノードに読み込まれるとき、すべてのサイクルカ ウンタをリセットすることによって同期化される。従って、各ノードは１個の受 信ワード時間とケーブルの伝播遅延の和だけ遅延されて、先行ノードと同じ状態 を経由することになる。マスタノードを除いて各ノードのタイミング状態は、上 記の遅延を補償するサイクル同期化ワードの受信によって同期化される。例えば 、ケーブルの全長が１０メートルに制限されていると、ケーブルを通過する全遅 延量は５０ナノ秒、すなわち１００ＭＨｚのクロックに対して５個のクロックサ イクル程度である。従って、ケーブル中に１ワード以下が蓄積される。リターン パスが含まれる場合はケーブル長は著しく長くなることがあるので、ケーブル駆 動装置を設計するに当たってこの付加されたケーブルの長さを考慮する必要があ る。また、各ノードは１クロックサイクル以下の潜在的な付加遅延をもっている 。 上述の図２に示された基本バスサイクルは、時間的には８８個の９ビットワー ドすなわち８８×９＝７９２クロックサイクルの期間である。チャンネルカウン タは、任意のデータチャンネルが１メガビット以上の容量をもっていれば、基本 チャンネルデータカウンタ内の付加スロットは、ジッタを最少にするような態様 で割り当てられるように設計される。多数のノードが任意の大きさのデータチャ ンネルをもっているとき、このことを実現するために、容量割り当てタスク（仕 事）がアプリケーションレベルに割り当てられ、また各データチャンネル用の時 間スロットを割り当てるタスクがアプリケーションレベルに与えられる。 上記の代わりに、アプリケーションオーバーヘッドを減少させるやり方は、図 ２に示されているように確実に１マイクロ秒／チャンネル以下のジッタを保証す るために各々が１１メガビットの容量をもつ８個の主（メジャー）チャンネルを 予め割り当てることである。これらの８個の主チャンネルは今では単純に割り当 てられ、同じく図２に示されているようにチャンネルカウンタはこれら８個の主 チャンネルを８８個のチャンネルスロット間に拡張するように設計されている。 ８個のスロットはジッタの測定に関してそれぞれ互に独立しており、また各ノー ドによって個々に割り当てられる（但し１個のノードのみが８個のチャンネルの 各々を使うことができる）。制御チャンネルは別々に割り当てられ、８マイクロ 秒のジッタを持っている。 ノードの同期化およびノードのアドレスに関して幾つかの機能が与えられなけ ればならない。これらの機能にはワードの同期化およびバスサイクルの同期化（ これらについてはいずれも上述されている）、さらにメッセージの同期化、ノー ドのアドレスおよびデータスロット中にデータが存在しないことの指示（これら についてはすべて後ほど説明する）が含まれている。この目的のために幾つかの 特別な同期化およびアドレスワードが設けられており、これらは９ビットデータ ワード中の最上位ビットとして論理“１”をもつことによって識別される。本 発明の実施例では、システムは僅か３２個のノードに制限されている。従って、 １バイトの内の５ビットのみ（例えば、０乃至７のビットを有するバイト中の３ 乃至７ビット）が行き先ノードのアドレスを識別するために必要となる。ソース ノードのアドレスの識別情報は必要ならば別のバイトで送ることもできるが、上 記ソースノードのアドレスの識別は時間スロットによって与えられる。１バイト の残りの３ビット（例えば０乃至２ビット）は、表１に示す各種の機能を特定す る８個の特別な同期およびアドレスコードを識別するために使用される。 表１の第１行は、特定の時間スロットに対するデータが存在しないことを表わ すために使用されるコード００Ｈ（すなわち１６進法で００）の特別な同期化ワ ードを示す。このコードは、時間スロットが常にデータストリーム中に存在し、 また行き先受信ノードは割り当てられたチャンネル中のすべての時間スロットを 見ることにより必要となる。このワードは、データが特定の時間スロット用に利 用できないことをソースノードが認識することができるようにする。 表１の第２行は、前述のワード同期化コードを示す。このコードにおけるビッ ト０乃至２は１１１に等しい。 表１の第３行は、行き先アドレスを特定するためのアドレスコードのワードを 示す。このコードはＣＥＢＵＳプロトコルがノード間の通信チャンネルをセット アップするために使用されるときは不必要である。このような場合、行き先アド レスは工業規格ＥＩＡ ＩＳ−６０に示されているように制御チャンネルメッセ ージ中で既にコード化されている。さらにノードアドレスコード０は情報通信メ ッセージ（ｂｒｏａｄｃａｓｔ ｍｅｓｓａｇｅ）用に保存されている。マスタ ノードはノード０である。従って、僅かに３１個の物理的ノードがシステム中に 与えられる。メッセージが通信されると、送信側はそのメッセージがすべてのノ ードで受信されたものと仮定する。このため受領通知は存在しないので、受信は 確実ではない。 表１の第４行は図２に示すようなバスサイクル同期化ワードを示す。バスサイ クル同期化ワードではビット０乃至２は１１０に等しい。バスサイクル同期化ワ ードの最下位ビットは制御チャンネル用のビットを担持しており、ドントケア（ don't care）状態を表わすために表１ではｘで表わされている。モジュロ８８チ ャンネルカウンタ＝０のとき、制御チャンネルはスロットをもっている。マスタ 中のノードカウンタおよびメッセージ長カウンタが０であれば、マスタはサイク ル同期化コードを送る。バスサイクル同期化ワードが受信されたとき、これが同 期を失っておれば、各ノードはそのカウンタをリセットすることができる。もし 妥当な時間内にバスサイクル同期化ワードが検出されなければ、ノードはバスが 破壊されているものと仮定する。 一実施例では、制御チャンネルにノード命名のジョブが割り当てられる。この 場合は、ノードに名称あるいは番号を割り当てる必要はない。しかしながら、好 ましい実施例ではマスタノードは初期設定プロセスの一部としてノードの番号付 けを行なう。上述のようにワードの同期化が達成されたのち、マスタノードは表 １の第５行に示された名称コマンド、すなわちビット０乃至２＝１００、および ００００１にセットされたノードアドレスビット（３乃至７）を送る。ノードア ドレスビット中の番号は伝送ノード、この場合マスタノードのノードアドレスを 表わす。名称コマンドを受信する各ノードは、ノードアドレスビットによって表 わされる番号を増加し、この番号をノードアドレスとして使用し、ノードアドレ スビット中にそれ自身のノードアドレスをもった名称コマンドを次のノードに送 る。そのコマンドがループを循環したのち、マスタノードがそのコマンドを受信 すると、マスタノードはそのコマンドの循環を停止する。もしノードが２ワード 時間分の遅延を持つと（これについては後ほど詳細に説明する）、そのノードは 受信した名前ワードのノードアドレスビットによって表わされる番号を２だけ増 加させる。これによって、各ノードのノードアドレスはそのノードの遅延時間ス ロットと整合する。 表１の第６行はリンクレベル・リソース（ｒｅｓｏｕｒｃｅ）割り当て要求ワ ードを表わす。ビット０乃至２を００１に等しくなるようにセットすることによ って制御チャンネルメッセージの代わりにリンクレベル・リソース割り当て要求 を送ることができる。ビット４乃至７の各々は２個の隣接するデータチャンネル を表わす。例えば、ビット７は２２メガビットの全容量に対するスロット０およ び１を表わし、ビット６はスロット２および３を表わし、以下同様に各ビットは 対応するスロットを表わす。リンクレベル・リソース割り当て要求ワードは制御 チャンネルを使用するための容量を持たない単純なノード用に使用されることは 明らかである。このようなノードがバスチャンネルに対するアクセスを要求する と、このバスチャンネルは、行き先メッセージアドレスワードの代わりにビット ４乃至７で表わされる所望のチャンネル対に対応するビットの１つをもったリソ ース割り当て要求をバスに伝送する。後続するノードがリソース割り当て要求を 受信すると、そのノードはその要求を、次のノードがその要求と衝突しないかぎ り変化させずにそのまま上記次のノードに送る。もしノードが要求されたリソー スを使用していると、そのノードは使用中の要求されたチャンネルに対応するビ ットを０にして、修正されたワードを次のノードに送る。その時ソースノードは リングからその要求を取り除かなければならない。他の公正なルールあるいは他 の仲裁は存在しない。もしその要求がゼロ化されたチャンネルをもつことなく戻 ると、要求ノードはそのチャンネルを使用する。もしチャンネルを使用すること ができなければ、要求チャンネルは４対のチャンネルの他のものを試みる。もし どのチャンネルも使用することができなければ、処理（プロセス）は停止する。 その処理は長いランダムな遅延後に再開される。データチャンネルの使用を要求 するこの方法は、長いセッション（ｓｅｓｓｉｏｎ）の間チャンネルを使用しよ うとするノードに対して、および制御チャンネルの機能をもたない極く簡単なノ ードに対して予測される。 表１の第７行はリング遅延調整ワードを示し、ここではビット０乃至２は０１ １に等しい。一般に各ノードはそれがリング上に配置しているメッセージを取り 除かなければならない。これを行なうために、整数ワード時間内でリング上の遅 延の長さを知らなければならない。これは初期設定プロセス期間中にマスタノー ドによって検出されなければならない。マスタノードは、遅延は少なくともシス テム中のノード数であるものとする。マスタノードは（上述の）名称コマンドの 復帰に必要とするクロックサイクル数をカウントする。上述のようにマスタノー ドを除く各ノードはワード同期化ワードの受信によって先のノードからのケーブ ル長に対して時間的に修正される。従って、たとえ（マスタノードを除く）隣接 ノード間の遅延が１ワード長を超過しても、受信ノードに対する遅延はゼロ（０ ）に見える。従って、一般にマスタノードを除いて各ノードは１ワード時間の遅 延を加える。マスタノードはループの全遅延を見て、４個未満のノードがループ 中に接続されていない限り、その遅延を８ワード分の時間の倍数に調整する。も し、４個未満のノードが接続されておれば、その遅延は４ワードの倍数に調整さ れ、そのチャンネルは各々が２２メガビットの４チャンネルをもつように構成さ れる。全リング遅延が修正されるまで、リング遅延はリング遅延調整ワードを使 用することによって増加される。 表１の最後の行はペイロードデータワードを表わしている。ペイロードワード では、最上位ビットは０で、残りの８ビットは１つのノードから他のノードへ伝 送されるデータを担持している。 マスタノードを除く各ノードは初期設定プロセス期間中（特に述べる場合を除 いて）リングからデータを取り除くことはない。バスサイクル同期化コマンドは 初期設定プロセスの終了を示す。各ノードはバスサイクル同期化コマンド後、幾 つかのワードのモジュロ８（あるいはモジュロ４）数の伝送を除去する。他の方 法はモジュロ４の導入、実施（インプリメンテーション）で、この場合各ノード はそれが遅延４のリングか、最初の４個のスロットのみが使用可能かを知る必要 がある。後者の場合、僅か４個のノードを有しているにすぎず、また一般に大き なチャンネル容量を必要としないので、実施が簡単でしかも妥当である。 バス時間スロットの割り当てを行なうに当たってリングの遅延を考慮する必要 がある。すなわち、バス時間スロットは全リング遅延の係数（モジュラス：ｍｏ ｄｕｌｕｓ）および逓倍周波数であるべきである。一つの方法はリング遅延の係 数を固定することである。各ノードは、マスタノードの場合その入力シフトレジ スタ４０に最大２個の９ビットワードの遅延を導入する能力をもたなければなら ない。この遅延はまたリングの遅延を調整するためにも使用することができる。 従って、各ノードは１あるいは２ワードの遅延を導入するように構成することが できる。従って、丁度２個あるいは３個のノードを含むリングに対しては、リン グは４個の遅延をもつように調整することができる。他のすべての場合は、リン グは８ワード時間の係数である遅延をもつように調整することができる。いずれ の場合もリング遅延の調整は次のようにして行われる。 リングを周回する全ワード遅延がマスタノードによって測定された後、もしそ れが係数８（あるいは４）でなければ、リング遅延の調整ワードが遅延を増大さ せるためにマスタによって伝送される。このワードを受信する遅延がまだ増加さ れていない（すなわちその遅延がまだ１ワードである）第１のノードは、それ自 身を入力シフトレジスタ４０の最初の９ビットの代わりに第２の９ビットからの 入力ワードを受信するように条件付ける。このようにして、そのノードはループ 中に追加のワード遅延を導入し、今では２ワードの遅延をもっている。次いでこ のノードはバスからワードを取り除く。このプロセスは、正しい数のワード遅延 がそのリングに付加され、そのワード遅延がモジュロ８（あるいはモジュロ４） になるまで繰り返される。ケーブル自体が１ワード遅延以上の遅延を付加するの を防止するためにリングケーブル長は約１８メートルに制限されるべきであると いうことは当業者には明らかである。このようなシステムを用いると、８チャン ネルの多重化制約を加えることは比較的容易である。図２に示す基本的なシステ ムは９ビットワードの８スロット、１１サイクルである。８８スロット毎に１ス ロットが制御チャンネルビットを含む同期化ワード用として使用される。 ＢＢＵＳシステムはＣＥＢＵＳ−コンパチブル制御チャンネルを含んでいる。 工業規格ＩＳ−６０中で規定されているように、ＣＥＢＵＳ制御チャンネルは毎 秒１０キロビットの最大帯域幅を有している。制御チャンネルへのアクセスは、 ワイヤードオア仲裁制御チャンネルの場合と同様にバス上の上位（ｓｕｐｅｒｉ ｏｒ）状態と下位（ｉｎｆｅｒｉｏｒ）状態の使用によって仲裁される。上に説 明しまた図２に示されているように、ＢＢＵＳシステムは７．９２０マイクロ秒 （７９２０ナノ秒）のバスサイクルを含み、１バスサイクル同期化ワードは各バ スサイクル毎に送られる。制御チャンネル仲裁情報およびデータはサイクル同期 化ワードの制御チャンネルビット中に配置されている。この物理的な層はバスサ イクル同期化ワード率に等しい最大データビット率を考慮している。周知のデー タリンク（Ｄａｔａ Ｌｉｎｋ）、ネットワーク（Ｎｅｔｗｏｒｋ）、およびＣ ＥＢＵＳのアプリケーションレイヤー（Ａｐｐｌｉｃａｔｉｏｎ Ｌａｙｅｒｓ ）およびシステムレイヤーマネージャー（Ｓｙｓｔｅｍ Ｌａｙｅｒ Ｍａｎａ ｇｅｒ）に対応するプロトコルの特徴は制御チャンネルのモデルを完結するため に使用される。また、ＣＥＢＵＳメディア依存サブレイヤー（Ｍｅｄｉａ Ｄｅ ｐｅｎｄｅｎｔ Ｓｕｂ−Ｌａｙｅｒ）はデータのエンコードおよびデコードに 使用される。 以下の説明では、ビット値１および０は制御チャンネル中の上位（ｓｕｐｅｒ ｉｏｒ）または下位（ｉｎｆｅｒｉｏｒ）状態信号を示すために使用される。例 えば、上位状態信号はこのフィールドが論理“１”信号にセットされているとき であり、デフォルト（ｄｅｆａｕｌｔ）下位状態信号は論理“０”信号である。 実際の実施に当たっては、この関係は逆にされることもある。 仲裁の競合（コンテンション：ｃｏｎｔｅｎｔｉｏｎ）検出法を具えたＣＥＢ ＵＳキャリア感知多重アクセスプロトコル（ＣＳＭＡ−ＣＤ）法および制御チャ ンネルアクセスは、どのノードが制御チャンネルへのアクセスを行なうかを検出 するために使用される。ＣＥＢＵＳの動作のある点で制御チャンネルへのアクセ スのための仲裁を開始すべきか否かを決定しなければならない。仲裁を何時開始 すべきかを決定するための多くの異なる周知の技術がある。例えば、あるノード が制御チャンネルへのアクセスを希望すると何時でも仲裁を開始させることがで きる。この他に多数のノードが制御チャンネルへのアクセスを同時に希望したと きに仲裁を開始させることもできる。もし仲裁が必要になれば、制御チャンネル 上の付勢をモニタすることによって仲裁は周知の態様でトリガされ、またバスが 予め定められたある時間期間以上の期間消勢（イナクティブ：ｉｎａｃｔｉｖｅ ）状態にあると仲裁をトリガする。 仲裁がトリガされると、制御チャンネルをアクセスすることを希望する各ノー ドによって８ビットプリアンブルが演算される。好ましい実施例では、このプリ アンブルは各ノードにおいてランダムな数として発生され、各仲裁毎に異なる。 このことによってバスへのアクセスが正当に付与されるようにする。この他に、 各ノードの相対的な優先順位を表わすプリアンブルが各ノードに予め割り当てら れている。このプリアンブルは制御チャンネルへのアクセスを仲裁するために使 用される。制御チャンネルに対する仲裁に成功したノードにはそのメッセージの 伝送を完了することが許され、その他のすべてのノードは次の利用可能な時間期 間（上述のように決定される）を待って制御チャンネルへの仲裁を試みる必要が ある。プリアンブルとメッセージは上位状態と下位状態の交互の一連のシーケン スとして伝送するためにコード化される。記号（シンボル）はサイクル同期化ワ ードの制御ビットの状態によって、あるいは一連のサイクル同期化ワードの制御 ビットの一連の状態によって表わされる。その記号の値は次に状態の変化がある までの時間で伝達される。４個の基本的な記号、すなわち論理“０”、論理“１ ”、フィールドの終了（ｅｎｄ−ｏｆ−ｆｉｅｌｄ：ＥＯＦ）、およびパケット の終了（ＥＯＰ）がある。プリアンブルフィールドの終了、記号フィールドの終 了等の他の記号も可能であるが、以下で説明する例示のシステムでは使用されな い。１バスサイクル（７．９２０マイクロ秒）は１単位（ユニット）記号時間（ ＵＳＴ）に等しい。 記号のコード化は次のとおりである。 １ＵＳＴ＝１ ２ＵＳＴ＝０ ３ＵＳＴ＝ＥＯＦ ４ＵＳＴ＝ＥＯＰ 記号（１、０、ＥＯＦ、ＥＯＰ）を担持するすべての情報は上位あるいは下位 状態信号のいずれかによって、あるいは一連の連続した上位あるいは下位状態信 号によって表わされる。例えば、論理“１”信号は単一の上位状態信号“１”あ るいは単一の下位状態信号“０”によって表わされる。論理“０”信号は２個の 連続する上位状態信号“１１”によって、あるいは２個の連続する下位状態信号 “００”等によって表わされる。従って、プリアンブル中のビット“０１０１” は制御チャンネル信号“００１００１”によって、すなわち論理“０”信号を表 わす２個の連続する下位状態信号、それに続く論理“１”信号を表わす単一の上 位状態信号、それに続く論理“０”信号を表わす２個の連続する下位状態信号、 さらにそれに続く論理“１”信号を表わす単一の上位状態信号によって表わされ る。同じようにして、プリアンブル中の同じビット（すなわち、例示の“０１０ １”）は制御チャンネル信号１１０１１０によって表わすことができる。記号の 値を決定する状態変化相互間には時間の経過がある。 制御チャンネル消勢（イナクティブ）タイミング状態に遭遇したかどうかを検 出することにより初期仲裁が生ずる。制御チャンネルの消勢（イナクティブ）期 間中、下位状態信号がサイクル同期化ワード内に配置される。幾つかの関係する 用語の定義を以下に示す。“制御ビットフィールド（ＣＢＦ：Ｃｏｎｔｒｏｌ Ｂｉｔ Ｆｉｅｌｄ）”はＣＥＢＵＳ制御チャンネル情報を含むサイクル同期化 ワード中のビットである。“制御チャンネルサイクル”は、ノードが最初にＣＢ Ｆ中に上位状態を配置したときに開始し、仲裁に勝つかあるいはサイクルのタイ ムアウト（時間切れ）があるノードによって上述のパケットの終了（ＥＯＰ：Ｅ ｎｄ Ｏｆ Ｐａｃｋｅｔ）記号が伝送されたとき終了する。“書込みノード（ Ｗｒｉｔｅ Ｎｏｄｅ）”は最初の制御チャンネルサイクルの期間中にＣＢＦに 上位状態を配置するための最初のノードである。これによって制御チャンネル 仲裁サイクルを開始させる。“競合ノード（Ｃｏｍｐｅｔｉｎｇ Ｎｏｄｅｓ） ”はループ中の書込みノード後に配置された制御チャンネルに対して競合するす べてのノードである。“遅れノード（Ｌａｔｅ Ｎｏｄｅ）”は、ループ中の書 込みノードの前に配置され、次のバス同期化サイクル期間中に仲裁を開始する制 御チャンネルに対して競合するすべてのノードである。 図１を参照すると、ノードＡをバスに対するマスタノードと仮定し、ノードＣ を“書込みノード（Ｗｒｉｔｅ Ｎｏｄｅ）”と仮定する。ノードＤおよびＥは 同じバスサイクル上で競合する可能性のあるノードである。ノードＡおよびＢも 競合ノードであるが、次のバス同期化サイクルで仲裁を開始するので“遅れノー ド（Ｌａｔｅ Ｎｏｄｅ）”と称される。マスタノードＡは、あるノードが一旦 制御バスサイクルを開始させるとノードＥからＣＢＦを受信する。そうでなけれ ばノードＡはＣＢＦを下位状態０にセットする。 仲裁（アービトレーション）の規則（ルール）は次の通りである。 第１に、あるノードがＩＳ−６０のすべての制御チャンネル消勢（イナクティ ブ）タイミング要求（ｔｉｍｉｎｇ ｒｅｑｕｉｒｅｍｅｎｔｓ）に遭遇すると 、そのあるノードはＣＥＢＵＳ制御チャンネルへのアクセスについて競合する。 これらのタイミング要求はＣＢＦ中で最後に観察された下位状態から開始する。 第２に、あるノードからのＣＢＦ出力は、そのノードが上位状態をとるＣＢＦ を受信すると上位状態になければならない。このルールの例外を次に示す。制御 チャンネルに対するアクセスについて競合しないノードは受信したＣＢＦを変化 させずにそのまま次のノードに通過させる。 第３に、もし或るノードが下位状態を有するＣＢＦを制御チャンネル上に配置 し、次のバスサイクル同期化ワード中に上位状態をとるＣＢＦが上記あるノード に受け戻されると、そのノードは制御チャンネルに対する競合から撤退（ドロッ プアウト）する。 第４に、もしあるノードが制御チャンネルに対して（依然として）競合状態に あり、（コード化されたランダムなプリアンブルに基づく）次のＣＢＦ出力が上 位状態にあると、たとえこのノードが上位状態を受信してもＣＢＦを上位状態に セットする。 第５に、コード化されたプリアンブルと（上述の）“フィールドの終了（ｅｎ ｄ−ｏｆ−ｆｉｅｌｄ）”記号の伝送を適正に完了させる第１のノードは制御チ ャンネルの仲裁に勝つ。 ＣＢＦを変化させるための規則（ルール）は次の通りである。 第１に、制御チャンネルの消勢（イナクティブ）タイミング要求に遭遇した後 、バスサイクル期間中に上位状態信号を主張する第１のノードは書込みノードで ある。 第２に、ＣＢＦ値は書込みノードによる場合を除いて上位状態から変化される ことはない。 第３に、すべての競合ノードはＣＢＦを下位状態から上位状態に変化させる。 第４に、書込みノードとしてのノードの指定は、ＣＢＦを下位状態から上位状 態に変更する任意のノードによって引継がれる。すなわち、ノードが最初書込み ノードでなく、そのノードが下位状態ＣＢＦを受信するが、そのＣＢＦをそのコ ード化されたプリアンブルに基づいて上位状態に変更すると、そのノードは書込 みノードになる。 第５に、先に書込みノードとして指定されたノードが先行するバスサイクルの 期間中に制御チャンネル上でそのノードが主張したＣＢＦ以外のＣＢＦを受信す ると、上記書込みノードとして指定されたノードは書込みノード状態を消失する 。さらにそのノードは制御チャンネルへのアクセスについて競合から撤退（ドロ ップアウト）する。 図６にフローチャートの形で示した仲裁動作の例を参照することによって上述 の動作についてより明確に理解することができよう。図６において、ステップ６ ００で仲裁が開始される。ステップ６０５において、ノードが制御チャンネルへ のアクセスについて競合状態にあるか否か、例えば、ノードが送るべき制御メッ セージをもっているか否か、を決定する。制御チャンネルのアクセスについて競 合しないノードについてはステップ６００に後いてステップ６６０および６６５ が実行され、これらのステップ６６０、６６５は受信した各ＣＢＦ状態を、仲裁 の終了までそのノードを経て変化させずに通過させる。仲裁が完了すると（ステ ップ６６５で“ＹＥＳ”の結果がでると）、ステップ６６５に続いてステップ６ ３５が実行され、該ステップ６３５で仲裁が終了し、ステップ６４０において、 アクセスについて競合し且つ仲裁で勝ったノードは制御チャンネルをアクセスす る。 制御チャンネルへのアクセスで競合するノードについては、ステップ６０５に 続いてステップ６１０が実行され、該ステップ６１０においてプリアンブルが発 生される。制御チャンネルへのアクセスで競合し且つ下位状態を示すＣＢＦを受 信したノードは書込みノードになり、ステップ６１５でＣＢＦを上位状態にセッ トすることによりそのプリアンブルの伝送を開始させる。次のＣＢＦがステップ ６２０で受信される。ステップ６２０に続いてステップ６２５が実行され、該ス テップ６２５は受信したＣＢＦが上位状態である間に先のＣＢＦの状態が下位状 態であったか否かを決定する。もしそうであれば（ステップ６２５の結果が“Ｙ ＥＳ”であれば）、他のノードがＣＢＦを上位状態に変化させる。すなわち、他 のノードが書込みノードになる。従って、ステップ６２５に後続してステップ６ ６０が実行され、該ステップ６６０において現在のノードは制御チャンネルへの アクセスの競合を停止し、また上述のように後続するＣＢＦの値を変化させない 。すなわち、ＣＢＦ値をノードを経て通過させる。ステップ６２５で“ＮＯ”の 結果がでると、これは現在のノードは引続き書込み（“ＷＲＩＴＥ”）ノードで あることを表わし、ステップ６２５に続いてステップ６３０が実行される。ステ ップ６３０は、先のＣＢＦの状態がプリアンブルの最後の状態でしかも受信した ＣＢＦと同じ状態の両方であるか否かを決定する。ステップ６３０における“Ｙ ＥＳ”の結果は、そのノードがプリアンブルの送信を首尾よく完了し、従って仲 裁に勝ったことを示す。ステップ６３０における“ＹＥＳ”の結果に続いて仲裁 を終了させるステップ６３５、および勝ったノードが制御チャンネルをアクセス するステップ６４０が実行される。ステップ６３０における“ＮＯ”の結果はす べてのプリアンブルのビットが送られなかったことを示し、ステップ６５０が実 行される。ステップ６５０において、そのノードによって生成された次のＣＢＦ 状態が、次のプリアンブル状態によっておよびＣＢＦの状態を変更する上述のル ールによって決定される。ステップ６５０に続いてステップ６２０が実行され、 該ステップ６２０において次のＣＢＦ状態が受信される。 仲裁動作についてさらに説明すると、仲裁サイクルにおける最初の３個のバス 同期化サイクルの説明は以下の通りである。仲裁に利用できる最初のバスサイク ル期間中、例えば必要とする時間期間中に制御チャンネルのアクティビティ（ａ ｃｔｉｖｉｔｙ）が存在しないことを意味すると、マスタノードはバスサイクル 同期化ワード中の制御ビットフィールド（ＣＢＦ）を下位状態信号“０”にセッ トする。制御チャンネルのアクセスを希望する任意のノードが、ＣＢＦを上位状 態１に変化させることによりそのＣＢＦ中のコード化されたプリアンブルの伝送 を開始し始め、そのノードは書込みノードになる。制御チャンネルへのアクセス について競合しない後続ノード（非競合ノードと称される）は受信されたＣＢＦ の上位状態１のノート（ｎｏｔｅ）を採用し、それを変化させずにそのまま次の ノードに通過させる。そのとき非競合ノードは、ノードが制御チャンネルに対し て競合できる前に制御チャンネル消勢（イナクティビティ：ｉｎａｃｔｉｖｉｔ ｙ）時間に遭遇する次の時間まで待たなければならない。この仲裁サイクルにお けるこの時点から非競合ノードはＣＢＦを通過させ、これを変化させずに次のノ ードに送る。書込みノードに先行するいずれのノードも、この仲裁サイクルにお けるこの第１のバスサイクル期間中、ＣＢＦ中に上位状態１を見い出すことはな い。このようなノードの動作について以下でさらに詳しく説明する。 ２あるいはそれ以上のノードが制御チャンネルのアクセスにおいて競合してい る場合は、第１のノードはＣＢＦを上位状態にセットすることによってそのコー ド化されたプリアンブルを伝送し始める。このことを以下では ＣＢＦ（サイクル＃）＝状態 と表わす。この場合は、これは仲裁サイクルのサイクル１であり、その値は上位 状態信号で１によって表され、従って、ＣＢＦ（１）＝１となる。ＣＢＦを１に セットする第１のノードは、このノードがＣＢＦ（１）＝０を受信したことによ り、これが書込みノードであることを知っている。後続する仲裁ノードはすべて 競合ノードであり、ＣＢＦ（１）＝１を変化させずに通過させることにより、そ のコード化されたプリアンブルを同じ態様で伝送する。ＣＢＦがループを完結す るまで（すなわち、このＣＢＦが書込みノードによって受信されるまで）このＣ ＢＦの値は上位状態から変化しない。上述のように、すべての非競合ノードはＣ ＢＦを受信したままの形で通過させ、このＣＣサイクル期間中制御チャンネルへ のアクセスに関してもはや競合は存在しない。 仲裁サイクルの第２のバスサイクル期間中、マスタノードは、それがＣＢＦ（ １）＝１を受信したことを検出し、次のバスサイクル同期化ワードにおいてＣＢ Ｆ（２）＝１にセットする。マスタノードと制御チャンネルのアクセスを希望す る書込みノードとの間にノードが存在するかもしれないが、先行するバスサイク ル中でＣＢＦ（１）＝１を見ていない。このようなノードを遅れノード（Ｌａｔ ｅ Ｎｏｄｅ）と称する。このノードもまた値ＣＢＦ（２）＝１を通過させるこ とにより、そのコード化されたプリアンブルを伝送し始める。しかしながら、こ のノードは先行する書込みノードと競合する。値ＣＢＦ（２）＝１は、これが書 込みノードに到達するまでリングを通って伝播する。書込みノードはＣＢＦ（２ ）の状態を、そのコード化されたプリアンブルの次の状態に基づいてＣＢＦ（２ ）＝０に変更するか、あるいはＣＢＦ（２）＝１を続ける。書込みノードのコー ド化されたプリアンブルにおける次の状態が上位状態であれば、そのときは書込 みノードはＣＢＦ（２）＝１にセットする。これに対してコード化されたプリア ンブルの次の状態が下位状態であれば、書込みノードはＣＢＦ（２）＝０となる ようにセットする。後続するノードは同様に引続きそれ自体のコード化されたプ リアンブルを伝送しようと試みる。上述のルールにより、後続するノードがＣＢ Ｆ（２）＝０の状態を変更するか否かを決定する。 もし書込みノードがＣＢＦ（２）の状態を上位状態、すなわちＣＢＦ（２）＝ １のまま維持すれば、そのときは上に述べたルールに従って各後続する競合ノー ドはそのコード化されたプリアンブルの次の状態を検出する。コード化されたプ リアンブルの次の状態が上位状態であれば、そのノードはＣＢＦ（２）＝１を通 過させ、制御チャンネルへのアクセスについて競合状態を維持する。次の状態が 下位状態であれば、そのそのノードはＣＢＦ（２）＝１を通過させるが、制御チ ャンネルへのアクセスについて競合状態から撤退（ドロップアウト）する。仲裁 サイクルにおけるこの時点から将来に向かって、このノードはＣＢＦを次のノー ドに変化させずに通過させる。 書込みノードがＣＢＦ（２）の状態を下位状態、すなわちＣＢＦ（２）＝０に 変更すると、そのときは後続するノードはＣＢＦ（２）＝１にセットすることに より、この変化期間中、上位状態１を主張する。後続するノードのコード化され たプリアンブルにおける次の状態が上位状態１であれば、そのとき、そのノード はＣＢＦ（２）＝１を伝送する。このことが生ずると、このノードは書込みノー ドの状態を引継ぐ。後続するノードのコード化されたプリアンブルにおける次の 状態が下位状態０であれば、そのときは、そのノードはＣＢＦ（２）＝０を通過 させ、制御チャンネルへのアクセスについて競合状態を維持する。 仲裁サイクルにおける第３のバスサイクルにおいて、マスタノードはＣＢＦ（ ２）＝０を受信し、ＣＢＦ（３）＝０にセット、あるいはＣＢＦ（２）＝１を受 信し、ＣＢＦ（３）＝１にセットする。競合ノードに関して上述した態様と同じ 態様で遅れノード（Ｌａｔｅ Ｎｏｄｅ）はそのコード化されたプリアンブルの 次の状態を検出し、次いですべて上述のルールに従ってＣＢＦ（３）＝０あるい はＣＢＦ（３）＝１にセットし、あるいは制御チャンネルへのアクセスに関する 競合から撤退する。これはすべての遅れノード（Ｌａｔｅ Ｎｏｄｅ）について 生ずる。 ある時点で書込みノードはＣＢＦ（３）を受信する。書込みノードが予めＣＢ Ｆ（２）＝１にセットしていれば、このノードはＣＢＦ（３）＝１を受け戻さな ければならない。次いで書込みノードは、仲裁サイクルの（上述の）制御チャン ネルサイクル２で行ったように、そのコード化されたプリアンブルにおける次の 状態にＣＢＦ（３）をセットする。書込みノードが予めＣＢＦ（２）＝０にセッ トしており、ＣＢＦ（３）＝０を受信すると、そのときは書込みノードは依然と して書込みノードのままで、制御チャンネルへのアクセスに関して依然として競 合状態にあり、ＣＢＦ（３）の値をそのコード化されたプリアンブルの次の状態 に変化させることができる。書込みノードが予めＣＢＦ（２）＝０にセットして いるが、ＣＢＦ（３）＝１を受信していると、そのときは書込みノードはもはや 書込みノードではなく、制御チャンネルへのアクセスに関してもはや競合状態に はない。仲裁サイクルにおけるこの時点から、このノードは受信したＣＢＦを変 化させずにそのまま次のノードに通過させる。 上述の動作は後続するバスサイクルに対しても続けられる。制御チャンネルへ のアクセスに関して競合状態に留まっている各ノードはＣＢＦをそのコード化さ れたプリアンブルにおける次の状態にセットするか、あるいはバスへのアクセス において競合状態から撤退する。プリアンブルが伝送された後、依然として競合 状態にある各ノードは、上述のように３個の連続する上位状態信号あるいは下位 状態信号であるフィールドの終了（ｅｎｄ−ｏｆ−ｆｉｅｌｄ）記号の状態を伝 送しようとする。フィールドの終了（ｅｎｄ−ｏｆ−ｆｉｅｌｄ）記号が後続す るそのコード化されたプリアンブルを連続的に伝送し、また受信する第１のノー ドは仲裁に勝ち、バスサイクル同期化ワードのＣＢＦにおけるメッセージを伝送 し始める。 上述の説明を要約すると、プリアンブルおよびフィールドの終了（ｅｎｄ−ｏ ｆ−ｆｉｅｌｄ）記号の終了時に、書込みノードとして指定されたままのノード はノードへのアクセスについて適正に仲裁される。書込みノードの状態は、下位 状態から上位状態にＣＢＦを変化させる任意のノードに引継がれる。書込みノー ドが制御チャンネル上に配置したＣＢＦと異なるＣＢＦを受け戻すと、その書込 みノードの状態は失われる。 以下に制御ビットフィールドの５つの例を示す。各例は表中に示されている。 各ノードは表中の列によって表わされている。表中の第２行は、制御チャンネル へのアクセスに関して競合状態にあるノードに対してランダムに発生されたプリ アンブルを示す。表中の第３行は、上に与えられたルールに従ってコード化され たプリアンブルを示す。上述のように、プリアンブルをコード化する第１の状態 は上位状態である。残りの行は後続するバスサイクルで各ノードによって発生さ れたままのＣＢＦの状態を示す。第４行はゼロ番目のサイクルであり、仲裁サイ クルが開始される前の制御チャンネルのイナクティビティ（消勢）の最後のチャ ンネルを表わす。 例１において、ノードＡはマスタノードであり、ノードＤは仲裁サイクルを開 始し、ノードＢは制御チャンネルのアクセスについてノードＤと競合する遅れノ ード（Ｌａｔｅ Ｎｏｄｅ）である。マスタノードであるノードＡは、サイクル ０、およびバスサイクル１の第１の部分において示すように、仲裁サイクルに先 行する時間期間中ＣＢＦに下位状態０を維持する。バスサイクル１において、ノ ードＤはそのコード化されたプリアンブルの第１の状態としてＣＢＦ中に上位状 態を主張することによって仲裁サイクルを開始させる。ノードＥおよびノードＡ は競合ノードではなく、この信号をバスサイクル２でノードＢに通過させる。ノ ードＢは遅れノード（ｌａｔｅ ｎｏｄｅ）で、上位状態をノードＣに通過させ る。ノードＣもまた競合ノードではないので、上位状態をノードＤに戻すように 通過させる。ノードＤはサイクル２でＣＢＦ（２）を受け戻すと、それをそのコ ード化されたプリアンブルにおける次の状態を表わすＣＢＦ（２）＝０に変化さ せる。これはサイクル３においてノードＥおよびＡによってノードＢに通過させ る。ノードＢはサイクル３において０を受信するが、そのコード化されたプリア ンブルの次の状態としてそれを１に変化させる。今ではノードＢは書込みノード になっている。１はノードＣによってノードＤに通過させられる。ノードＤはサ イクル２で０を伝送するが、サイクル３で１を受信する。従って、ノードＤは制 御チャンネルへのアクセスに関して競合状態から撤退する。今ではノードＢを除 くすべてのノードはパッシブ（ｐａｓｓｉｖｅ）で、受信したＣＢＦを次のノー ドに変化させることなくそのまま通過させる。最終的にはノードＢは、フィール ドの終了（ｅｎｄ−ｏｆ−ｆｉｅｌｄ）記号が後続するコード化されたプリアン ブルを適正に伝送しまた受信し、制御チャンネルへのアクセスを獲得する。 例２において、ノードＤはそのコード化されたプリアンブルの第１の状態とし てＣＢＦ（１）＝１をセットすることによって仲裁サイクルを開始し、書込みノ ードである。ノードＥは競合ノードで、ノードＤから受信したＣＢＦ（１）＝１ を通過させる。ノードＡ、ＢおよびＣは非競合ノードで、受信したＣＢＦ値を次 のノードに変化させずに通過させる。サイクル２で、ノードＤはノードＣからＣ ＢＦ（２）＝１を受信し、それをそのコード化されたプリアンブルにおける状態 としてＣＢＦ（２）＝０に変化させる。サイクル２でノードＥはＣＢＦ（２）＝ ０を受信する。しかしながら、ノードＥのコード化されたプリアンブルにおける 次の状態は１である。従って、ノードＥはＣＢＦ（２）＝１にセットし、書込み ノードになる。サイクル２ではノードＤはＣＢＦ（２）＝０にセットするが、サ イクル３ではＣＢＦ（３）＝１を受信する。従って、ノードＤはその仲裁におい て敗退したことを知り、制御チャンネルへのアクセスに関して競合から撤退する 。この時点でノードＥを除くすべてのノードは制御チャンネルへのアクセスにつ いて競合状態から撤退し、受信したＣＢＦの値を変化させずにそのまま次のノー ドへ通過させる。最終的にはノードＥはその完全なコード化されたプリアンブル および次のフィールドの終了（ｅｎｄ−ｏｆ−ｆｉｅｌｄ）記号を伝送し、制御 チャンネルへのアクセスを獲得する。 例３では、ノードＤはＣＢＦ（１）＝１にセットすることによってサイクル１ の仲裁サイクルを開始させる。ノードＥは競合するノードで、ＣＢＦ（１）＝１ をノードＡに通過させる。ノードＡ、ＢおよびＣは非競合ノードで、受信したＣ ＢＦの値を次のノードへ変化させずにそのまま通過させる。サイクル２ではノー ドＤはＣＢＦ（２）＝１を受信する。ノードＤ用のコード化されたプリアンブル の次の状態は０で、これによってノードＤはＣＢＦ（２）＝０の状態にセットす る。ノードＥはＣＢＦ（２）＝０を受信する。ノードＥのプリアンブルの次の状 態もまた０で、ノードＥは制御チャンネルへのアクセスについて競合状態を維持 し、ＣＢＦ（２）＝０にセットする。サイクル３でも同じ状態が生じる。サイク ル４ではノードＤはＣＢＦ（４）＝０を受信する。そのコード化されたプリアン ブルの次の状態は１であり、これによってノードＤはＣＢＦ（４）＝１の状態に セットする。ノードＥはノードＤからＣＢＦ（４）＝１を受信する。サイクル１ の場合と同様に、ノードＥのプリアンブルの次の状態は１で、このためノードＥ は競合状態を維持し、ＣＢＦ（４）＝１の状態にセットする。サイクル５ではノ ードＤはＣＢＦ（５）＝１を受信する。そのプリアンブルの次の状態は１で、こ れによってノードＤはＣＢＦ（５）＝１となるようにセットする。ノードＥはＣ ＢＦ（５）＝１を受信する。しかしながら、そのノードＥのプリアンブルの次の 状態は０である。従って、ノードＥは制御チャンネルへのアクセスについて競合 状態から撤退し、該ノードＥは仲裁サイクルの残りの期間中、受信したＣＢＦを 変化させずにそのままノードＡに通過させる。最終的にはノードＤは、フィール ドの終了（ｅｎｄ−ｏｆ−ｆｉｅｌｄ）記号が後続するそのコード化されたプリ アンブルを適正に伝送し、制御チャンネルへのアクセスを獲得する。 例４では、ランダムに発生された両方のプリアンブルは同じである。ノードＤ はＣＢＦ（１）＝１にセットすることによってサイクル１における仲裁サイクル を開始させる。ノードＥは競合ノードで、ＣＢＦ（１）＝１を受信する。これは またＣＢＦ（１）＝１にセットする。ノードＡ、ＢおよびＣは非競合ノードで、 受信したＣＢＦを次のノードへ変化させずにそのまま通過させる。サイクル２で はノードＤはＣＢＦ（２）＝１を受信する。ノードＤのコード化されたプリアン ブルの次の状態は０で、これによってノードＤはＣＢＦ（２）＝０にセットする 。ノードＥはＣＢＦ（２）＝０を受信する。ノードＥのプリアンブルの次の状態 は０で、それによってノードＥは競合状態を維持し、ＣＢＦ（２）＝０にセット する。コード化されたプリアンブルは同じであるので、この状態はサイクル９ま で続く。サイクル１０において、上で定義したフィールドの終了（ｅｎｄ−ｏｆ −ｆｉｅｌｄ）記号の第１の状態としてノードＤはＣＢＦ（１０）＝１にセット する。最初の９個のサイクルの場合と同様に、ノードＥもまたフィールドの終了 （ｅｎｄ−ｏｆ−ｆｉｅｌｄ）記号を送り、ＣＢＦ（１０）＝１にセットする。 これはサイクル１３まで継続する。サイクル１３においてノードＤはフィールド の終了（ｅｎｄ−ｏｆ−ｆｉｅｌｄ）記号の最後の状態を受け戻し、制御チャン ネルへのアクセスを獲得する。メッセージの最初のビットが論理“１”（１個の ０として伝送される）であろうと論理“０”（２個の連続する１として伝送され る）であろうと、制御チャンネル上に最初に配置された状態は０である。ノード ＥはＣＢＦ（１３）＝０を受信するが、ノードＥはＣＢＦ（１２）＝１を伝送す る。従って、ノードＥは競合から撤退し、ノードＤは制御チャンネルへのアクセ スを獲得する。 例５は、ノードＢが遅れ（ｌａｔｅ）ノードであることを除いて例４と同じで ある。ノードＢとノードＤの両方のプリアンブルは同じである。ノードＤはサイ クル１でＣＢＦ（１）＝１の状態にセットすることによって仲裁サイクルを開始 させる。ノードＡ、ＣおよびＥは非競合ノードで、受信したＣＢＦの値を次のノ ードへ変化させずにそのまま通過させる。例４と同様に、ノードＢおよびＤの両 方のコード化されたプリアンブルは同じで、サイクル１０までの期間中制御チャ ンネルをアクセスする競合状態を維持する。サイクル１０においてノードＤはフ ィールドの終了（ｅｎｄ−ｏｆ−ｆｉｅｌｄ）記号を伝送し始める。サイクル１ １においてノードＢはフィールドの終了（ｅｎｄ−ｏｆ−ｆｉｅｌｄ）記号を伝 送し始める。再びサイクル１２までの期間中ノードＢ、Ｄは共に制御チャンネル へのアクセスについて競合状態にある。サイクル１３においてノードＢは、その コード化されたプリアンブルと後続するフィールドの終了（ｅｎｄ−ｏｆ−ｆｉ ｅｌｄ）記号の適正な伝送を表わすＣＢＦ（１３）＝１を受信する。これによっ てノードＢは制御チャンネルへのアクセスを獲得する。例４の場合と同様に、ノ ードＢはＣＢＦ（１３）＝０の状態にセットすることによってそのメッセージの 伝送を開始する。ノードＤはＣＢＦ（１３）＝０を受信し、制御チャンネルへの アクセスの競合から撤退する。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．複数のノードと、 上記複数のノードを互に結合するリングバスと、からなり、 上記リングバスは連続するバスサイクルを伝送し、各バスサイクルは複数のバ スワードを含み、その１つはバスサイクル同期化ワードであり、残りはデータワ ードであり、これら複数のデータワードは複数のデータチャンネルに割り当てら れる、 データ伝送バスシステム。 ２．複数のノードの各々は入力コネクタと出力コネクタを含み、 リングバスは複数のケーブルからなり、各ケーブルは順方向データパスおよび 逆方向データパスならびにケーブルの各端部におけるプラグを含み、各ケーブル はリングバス中の１つのノードの入力コネクタと先行するノードの出力コネクタ との間、およびリングバス中の１つのノードの出力コネクタと後続するノードの 入力コネクタとの間に結合されている、 請求項１記載のデータ伝送バスシステム。 ３．各ノードにおける入力コネクタおよび出力コネクタはそれぞれ順方向パス端 子、逆方向パス端子を含み、 各ノードはさらに入力および出力レジスタと、プラグが入力および出力コネク タに挿入されるとそれを検出する検出器と、プラグが出力コネクタに挿入されて おり且つプラグが入力コネクタに挿入されていないことを上記検出器が検出する と、出力コネクタにおける逆方向パス端子を入力レジスタに結合すると共に出力 レジスタを上記出力コネクタにおける順方向パス端子に結合し、プラグが上記入 力コネクタに挿入されており且つプラグが上記出力コネクタに挿入されていない ことを上記検出器が検出すると、上記入力コネクタにおける順方向パス端子を入 力レジスタに結合すると共に上記出力レジスタを上記出力コネクタにおける逆方 向パス端子に結合し、プラグが上記入力コネクタと上記出力コネクタの両方に挿 入されていることを上記検出器が検出すると、上記入力コネクタにおける順方向 パス端子を上記入力レジスタに結合すると共に上記出力レジスタを上記出力コネ クタにおける順方向パス端子に結合し、さらに上記出力コネクタにおける逆方向 パス端子を上記入力コネクタにおける逆方向パス端子に結合するスイッチとを含 む、 請求項２記載のデータ伝送バスシステム。 ４．さらにバスシステム中に最初のノードと最後のノードを含み、上記最初のノ ードはその出力コネクタにのみ接続されたケーブルを有し、上記最後のノードは その入力コネクタにのみ接続されたケーブルを有する、 請求項２記載のデータ伝送バスシステム。 ５．バスシステム中の最初のノードはマスタノードと指定され、バスシステムの 初期設定を実行する、 請求項４記載のデータ伝送バスシステム。 ６．バスシステムの初期設定期間中にマスタノードはリングバスを周回して識別 フィールドを有する名称コマンドを送ることによって相互に異なる識別番号を互 いに別のノードに割り当て、 マスタノードには識別番号１が割り当てられており、該マスタノードは１にセ ットされた識別フィールドを有する名称コマンドを伝送し、 名称コマンドを受信する各ノードは識別フィールドを増加すると共にそれ自身 に増加された識別フィールドの識別番号を割り当て、その名称コマンドを識別フ ィールド中のその識別番号をもった次のノードに伝送する、 請求項５記載のデータ伝送バスシステム。 ７．各ノードは少なくとも２個のデータワードを含むのに充分なビットを含む入 力レジスタを具え、その入力コネクタからのワードを１ワード遅延あるいは２ワ ード遅延の一方をもってその出力コネクタに導くことができ、また最初その入力 コネクタからのワードを１ワード遅延をもってその出力コネクタに導き、 マスタノードは、リングバスを周回するワード遅延を上記リングを経由する連 続するリング遅延コマンドを送ることによって予め定められたワード番号のモジ ュロとなるように調整し、各ノードはリング遅延コマンドを受信し、それに応動 してその入力コネクタから出力コネクタに２ワードの遅延をもってワードを導き またバスからリング遅延コマンドを除去する、 請求項５記載のデータ伝送バスシステム。 ８．リング上に４個未満の数のノードが存在すればマスタノードはリングバスを 周回するワード遅延をモジュロ４となるように調整し、リング上に４個以上のノ ードが存在すればマスタノードはリングバスを周回するワード遅延をモジュロ８ となるように調整する、 請求項７記載のデータ伝送バスシステム。 ９．各ノードはノードクロックを含み、 マスタノードはリングバスを経てワード同期化コマンドを複数のコマンドに伝 送することによって複数のノード中のワードクロックの同期化を実行する、 請求項５記載のリングバス遅延コマンドシステム。 １０．マスタノードは２個のワードを保持するのに少なくとも充分なビットを有 する入力レジスタを含み、またその入力レジスタ中のどのビットがワード時間に おいてワード同期化コマンドを含むか否かを決定し、またその入力レジスタ中の その位置をバスからのワードを受信するために使用することによりリングバスを 経由する非整数ワード遅延を補償する、 請求項９記載のデータ伝送バスシステム。 １１．さらに制御チャンネルを有し、この制御チャンネルにおいてこの制御チャ ンネルの１ビットが各バスサイクル同期化ワード中で担持される、 請求項１記載のデータ伝送制御バスシステム。 １２．各バスワードは同期化ビットと複数のデータビットとを含む、 請求項１記載のデータ伝送バスシステム。 １３．複数のデータビット中のビット数は８である、 請求項１２記載のデータ伝送バスシステム。 １４．データワードは論理“０”にセットされた同期化ビットを有し、コマンド および同期化ワードは論理“１”にセットされた同期化ビットを有する、 請求項１２記載のデータ伝送バスシステム。 １５．各バスサイクル中の複数のバスワードは８８ワードである、 請求項１記載のデータ伝送バスシステム。 １６．リングバスは一定数のデータチャンネルを伝送し、複数のデータワードは 連続する群に分割されており、各群は一定数のデータチャンネルに等しい数のデ ータワードを含み、各群中のデータワードはそれぞれ異なるデータチャンネルに 割り当てられている、 請求項１記載のデータ伝送バスシステム。 １７．一定数のデータチャンネルは８データチャンネルである、 請求項１６記載のデータ伝送バスシステム。