JPH11501750A - スペキュラティブなシステムメモリ読取りを行う方法および装置 - Google Patents

Abstract

(57)【要約】 メモリ読取り中のコンピュータ・システム・パフォーマンスを向上させる方法。従来技術のコンピュータ・システムはマイクロプロセッサがシステムメモリから読取りを行っている間にかなりの時間の不利益がある。この時間の不利益は、マイクロプロセッサの読取り要求を受け取るとただちにシステムメモリからデータをスペキュラティブに取り出す本発明の方法によって軽減される。マイクロプロセッサが読取り要求を開始し、その要求がメモリ・コントローラによってデコードされる。デコードが完了する前に、メモリ・コントローラはシステムメモリ・デバイスからデータをスペキュラティブに取り出し始める。したがって、デコード・ステップで要求データがシステムメモリに入っていると判断された場合、データを取り出すのに要する時間が短縮される。

Description

【発明の詳細な説明】 スペキュラティブなシステムメモリ読取りを行う方法および装置 発明の分野 本発明は、コンピュータ・システムメモリ・コントローラに関する。具体的に は、本発明はスペキュラティブ（speculative）なシステムメモリ読取りを行う 方法および装置に係わる。発明の背景 従来のコンピュータ・システムの１タイプは、外部キャッシュと、システムメ モリと、システム・バス上にある様々な周辺装置とに接続されたマイクロプロセ ッサを含む。マイクロプロセッサは、キャッシュ・メモリ、システムメモリと、 またメモリ・コントローラ・チップを介して周辺装置と通信する。メモリ・コン トローラ・チップは、マイクロプロセッサの要求時にこれらのメモリ構成要素と の間のデータ転送を調整する。従来技術のメモリ・コントローラ・チップの一例 は、本発明の共同譲受人である米国カリフォルニア州サンタクララのインテル・ コーポレイション製の８２４３４ＬＸ／ＮＸ ＰＣＩキャッシュおよびメモリ・ コントローラ（ＰＣＭＣ）である。 第１図に、メモリ・コントローラ・チップを使用した従来技術のコンピュータ ・システムを示す。マイクロプロセッサ１１０は、ホスト・バス１６０上の外部 キャッシュ１２０とシステムメモリ１３０とに結合されている。ホスト・バス１ ６０はメモリ・コントローラ１４０に接続されている。メモリ・コントローラ１ ４０には第２のバスであるシステム・バス１５０が接続されている。メモリ・コ ントローラ１４０は、マイクロプロセッサ１１０と、システム・バス１５０に結 合されているデバイスとの間のブリッジとして機能する。たとえば、システム・ バスは、グラフィックス・アクセラレータ、ハード・ドライブ・コントローラ、 およびアドイン・ボードなどのデバイスを組み込むことができる。 メモリ・コントローラ１４０は、マイクロプロセッサ１１０からのデータ転送 要求を処理する。メモリ・コントローラ１４０は、マイクロプロセッサ１１０か ら読取り要求または書込み要求を受け取り、どのデバイスがそのデータの発信源 または送り先であるかを判断する。マイクロプロセッサは標準マイクロプロセッ サ・タイミングを使用して読取り要求または書込み要求を出す。 従来のメモリ・コントローラ１４０の１タイプは、（マイクロプロセッサと通 信するための）マイクロプロセッサ・インタフェースと、（外部キャッシュと通 信するための）キャッシュ・コントローラと、（システムメモリと通信するため の）システムメモリ・コントローラと、（システム・バスと通信するための）バ ス・コントローラとを含む。メモリ・コントローラのこれらの機能構成要素は、 １つの集積回路チップ内に組み込まれる。あるいは、メーカによってはこれらの 機能を複数のチップに分割しているものもある。 メモリ・コントローラのマイクロプロセッサ・インタフェース・ユニットは、 たとえばマイクロプロセッサから読取りコマンドを受け取り、（１）「ソース」 すなわち要求データが入っているデバイスと、（２）そのデバイス内のどのアド レスでそのデータを見つけるかを判断する。ソースがシステム・バス上のデバイ スであると判断された場合、バス・コントローラが引き継ぐ。ソースがシステム メモリであると判断された場合は、システムメモリ・コントローラが引き継ぐ。 システムメモリ読取りが要求されると、キャッシュ・コントローラは要求された データをキャッシュ内で探索する。キャッシュ内に所望の読取りデータがある場 合、キャッシュ・ヒットがあり、そのデータがマイクロプロセッサに送られる。 システムメモリ・コントローラは、キャッシュ・ヒットをセンスするとシステム メモリ読取りには移らない。キャッシュからデータを取り出すこの方法によって 、マイクロプロセッサがシステムメモリ・データを取り出すのに要する時間が短 縮されてコンピュータ・システムのパフォーマンスが向上する。 外部キャッシュの使用によってシステム・パフォーマンスが向上するが、キャ ッシュにヒットされなかった場合のシステムメモリ読取りに伴うかなりの時間の 不利益がある。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）を含む システムメモリの一例では、システムメモリから最初のデータ・ワードを取り出 すのに７クロックを要する。しかし、マイクロプロセッサがシステムメモリから データ・ワードを２つ要求するとすれば、２番目のデータ・ワードを返す時間が 大幅に短縮されることになる（すなわち２クロックになる）。 ある種の従来技術のコンピュータ・システムは、マイクロプロセッサが１ライ ン全体を要求したかどうかにかかわらず、読取り操作中にシステムメモリから１ ライン全体（４データ・ワード）を取り出すことによって、この時間の節約を利 用する。米国カリフォルニア州サンタクララのインテル・コーポレイション製の ペンティアム／Ｅプロセッサに基づくコンピュータ・システムの場合、各データ ・ワードは６４ビットを含む。 したがって、システムメモリ読取り中のシステム・パフォーマンスを向上させ るために、システムメモリから第１のデータ・ワードを返すのに要するクロック ・サイクル数を減らす必要があることがわかるであろう。したがって、システム メモリからデータ・ワードを取り出すのに要する時間を少なくすることによって システム・パフォーマンス向上を可能にする方法を提供することが望ましい。発明の概要 メモリ読取り中のコンピュータ・システム・パフォーマンスを向上させる方法 が望ましい。マイクロプロセッサは、アドレスとメモリ・ソースを指定し、所望 のデータの記憶場所を示すことによってメモリ読取りを要求する。デコード回路 がメモリ読取り要求をデコードして、メモリ・ソースに対応するメモリ・デバイ スを識別する。メモリ読取り要求のデコードと並列して、送られてきたアドレス に基づいてシステムメモリからスペキュラティブにデータが取り出される。デコ ード回路が、システムメモリが要求されたメモリ・ソースではなかったと判断し た場合、スペキュラティブな読み取りは打ち切られる。したがってそのスペキュ ラティブに読み出されたデータはマイクロプロセッサによって使用されない。デ コード回路がシステムメモリが要求されたメモリ・ソースであったと判断した場 合、スペキュラティブに読み出されたデータはマイクロプロセッサに供給される 。 本発明のその他の特徴および利点は、添付図面および以下の詳細な説明を読め ば明らかになろう。図面の簡単な説明 本発明を以下の図面で示すが、これらは例示的なものであって限定的なもので はない。 第１図は、従来技術のコンピュータ・システムを示す図である。 第２図は、従来技術のメモリ・コントローラを示す図である。 第３図は、従来技術のメモリ読取り要求中にアサートされる信号のタイミング 図である。 第４図は、本発明の一実施形態による、アサートされる信号のタイミング図で ある。 第５図は、本発明の一実施形態による状態図である。詳細な説明 スペキュラティブなシステムメモリ読取りを行う方法および装置について説明 する。以下の説明では、本発明を十分に理解することができるように特定のシス テム構成要素、バス・サイクル、およびタイミング波形など多くの特定の詳細を 記載する。しかし、当業者なら、本発明を実施するためにこれらの特定の詳細を 使用する必要はないことがわかるであろう。他の場合には、本発明が不明瞭にな らないように、周知の構成要素または方法については詳述していない。 第２図を参照すると、従来技術のメモリ・コントローラ１４０が図示されてい る。メモリ・コントローラ１４０は、デコード回路２４０と読取り制御回路２６ ０を含むマイクロプロセッサ・インタフェース２１０を備える。メモリ・コント ローラ１４０はさらにキャッシュ・コントローラ２２０と、バス・コントローラ ２５０と、システムメモリ・コントローラ２３０とを備える。 マイクロプロセッサ・インタフェース２１０は、ホスト・バス１６０を介して マイクロプロセッサ１１０に結合されている。本発明の他の実施形態では、１つ または複数のマイクロプロセッサがホスト・バス１６０を介してメモリ・コント ローラ１４０に結合されている。マイクロプロセッサ１１０は、ホスト・バス１ ６０で信号をアサートすることによってメモリ・コントローラ１４０に読取り操 作と書込み操作を要求する。この信号をデコード回路がホスト・バス１６０を介 して受け取り、（１）読取り操作と書取り操作のどちらが要求されたか、（２） 読取り元デバイスと書込み先デバイスは何か、（３）読取り元デバイスまたは書 込み先デバイス内の所望のアドレスは何かを判断する。 読取り操作が要求されたと判断されると、読取り制御回路２６０に制御が移さ れる。読取り制御回路２６０は、システム・バス１５０、システムメモリ１３０ 、キャッシュ１２０のいずれかからの読取り操作の制御をつかさどる。本発明の 一実施形態では、読取り制御回路２６０は状態機械を備える。読取り制御状態機 構の動作の詳細については後述する。 キャッシュ・コントローラ２２０はキャッシュ１２０との間のアクセスを制御 する。キャッシュ・コントローラ２２０の１つの機能は、キャッシュ・コヒーレ ンスを維持することである。マイクロプロセッサ１１０がシステムメモリ１３０ にデータを要求するたびに、要求データが入っていないかどうかキャッシュ１２ ０が調べられる。入っている場合はキャッシュ・ヒットになり、システムメモリ １３０からではなくキャッシュ１２０からデータが読み取られる。あるいは、そ のデータがキャッシュ１２０内に見つからない場合、キャッシュ・ミスになり、 データはシステムメモリ１３０からマイクロプロセッサ１１０とキャッシュ１２ ０の両方に転送される。一実施形態では、キャッシュ・コントローラは状態機械 を備える。 一実施形態では、キャッシュ１２０は「ライトスルー」キャッシュ・コヒーレ ンス・プロトコルを使用する。マイクロプロセッサがシステムメモリ１３０に書 込み中、キャッシュ・ヒットが検出されると、キャッシュ１２０内とシステムメ モリ１３０内の両方データが更新される。キャッシュ・ミスが検出されると、シ ステムメモリのみが更新される。 あるいは、キャッシュ１２０は「ライトバック」キャッシュ・コヒーレンス・ プロトコルを使用する。マイクロプロセッサのシステムメモリ１３０への書込み 中にキャッシュ１２０にヒットがあると、キャッシュ１２０のみが新しいデータ で更新される。新しいデータは後でシステムメモリ１３０に書き戻される。マイ クロプロセッサの書込みがキャッシュ１２０のミスの場合、システムメモリ１３ ０のみが更新される。 一実施形態では、キャッシュ１２０はバースト・スタティック・ランダム・ア クセス・メモリ（ＳＲＡＭ）を含む。他の実施形態では、キャッシュ１２０は非 同期ＳＲＡＭを含む。ＳＲＡＭのサイズは、２５６キロバイトか５１２キロバイ ト、またはコンピュータ・システムの構成によって決まるその他の適切なサイズ とすることができる。 メモリ・コントローラ１４０はさらにシステムメモリ・コントローラ２３０を 含む。システムメモリ・コントローラ２３０は、マイクロプロセッサ１１０から の読取り要求および書込み要求に応答して、システムメモリ１３０に適切な制御 信号を供給する役割を負う。一実施形態では、システムメモリ・コントローラ２ ３０は状態機械を備える。 一実施形態では、システムメモリ１３０はＤＲＡＭアレイを含む。したがって 、システムメモリ・コントローラ２３０の一実施形態は、ＤＲＡＭにリフレッシ ュ信号を供給するためのリフレッシュ・タイマ回路を備える。 バス・コントローラ２５０を使用して、システム・バス１５０の要求を制御す る。たとえば、マイクロプロセッサ１１０はシステム・バス１５０に結合された 周辺装置にデータを要求する。するとバス・コントローラ２５０はシステム・バ ス・プロトコルに従ってシステム・バス１３０上で適切なアドレスと制御信号を アサートする。一実施形態では、システム・バス・プロトコルは周辺構成要素相 互接続（ＰＣＩ）プロトコルであり、したがってバス・コントローラ２５０はＰ ＣＩブリッジとして機能する。 バス・コントローラ２５０はシステムメモリ１３０とシステム・バス１５０と の間のインタフェースもとる。たとえば、システム・バス１３０上にあるデバイ スがシステムメモリ１３０のデータ読取りまたはデータ書込みを要求する。バス ・コントローラ２５０は、その操作を完了するために適切な制御信号を駆動して システムメモリ１３０に送る。 第３図に、マイクロプロセッサ１１０からの従来技術の読取り要求のタイミン グ図を示す。以下の説明では、信号名を「アサートされた」および「アサート解 除された」と言う。「＃」記号で示す信号は、アクティブ・ローであり、したが って、論理０状態でアサートされる。その他の信号はアクティブ・ハイであり、 したがって論理１状態のときにアサートされる。当業者なら、信号をアクティブ ・ローまたはアクティブ・ハイと言うことが本発明の範囲を限定しないことがわ かるであろう。 従来技術のメモリ・コントローラが直面する１つの問題は、メモリからデータ ・ワードを取り出すのに特定の最小クロック数を要することである。この最小ク ロック数を減らすのは２つの理由から難しい。第１に、待ち時間はシステムメモ リ・デバイス１３０の指定アクセス時間に依存する。第２に、読取り要求のデコ ードと、対応する信号のセットアップとに使われる時間が必要であり、したがっ て短縮するのは難しい。たとえば、従来技術のメモリ・コントローラを使用する 第３図に示すタイミング図では、読取り要求に応答してマイクロプロセッサ１１ ０にデータを返すのに７クロックを要する。 クロック３００中に、マイクロプロセッサ１１０によって読取り要求がアサー トされる。マイクロプロセッサ１１０は、ホスト・バス１６０上でアドレス・ス トローブ「ＡＤＳ＃」をアサートし、バス・サイクルの開始を示す。同じクロッ ク中に、マイクロプロセッサ１１０はＡＤＤＲＥＳＳ信号バス上でアドレスをア サートする。一実施形態では、ＡＤＤＲＥＳＳ信号バスは３２ビット・バスから 成る。あるいは、ＡＤＤＲＥＳＳ信号バスは特定のマイクロプロセッサおよびコ ンピュータ・システム構成に応じて、その他の様々な幅のうちの１つから成る。 デコード・クロック３１０でこのアドレスをデコード回路２４０が受け取る。 その後、デコード回路はそのアドレスを処理する。アドレスは、システムメモリ １３０またはシステム・バス１５０に結合されたデバイスからのデータ要求を示 す。デコード回路２４０は、読取り要求操作のために読取り制御回路２６０に制 御を移す。 読取り制御回路２６０は、マイクロプロセッサ１１０がその読取り要求でどの デバイスを指定したかに応じて適切な制御ブロックをイネーブルする。クロック ３２０中に、読取り制御回路２６０によって読取り要求信号Ｒ＿ＲＥＱがアサー トされる。さらに、読取り制御回路２６０によってメモリ・イネーブル信号ＭＥ Ｍ＿ＥＮがアサートされ、システムメモリが読取りの対象となる要求ソースであ ることを示す。システムメモリ・コントローラ２３０はＭＥＭ＿ＥＮ信号をセン スし、読取り操作を完了するためにシステムメモリ１３０への必要な信号をアサ ートする。 システムメモリ読取りまたは書込みを行うときは常にキャッシュ１２０が探索 されることを想起されたい。キャッシュ１２０が要求データを持っていると判断 された場合、クロック３２０でキャッシュ・コントローラ２２０によってＨＩＴ 信号がアサートされる。ＨＩＴ信号が読取り制御回路２６０によって検出される と、読取り制御回路２６０はシステムメモリ・コントローラ２３０にシステムメ モリ読取り操作を打ち切らせる。同じクロック３２０中に、キャッシュ・コント ローラ２２０によってホスト・バス１６０上でバースト・レディすなわちＢＲＤ Ｙ＃信号がアサートされ、読取り要求に応答してマイクロプロセッサ１１０のデ ータ・ピンにデータが置かれたことを示す。 読取り操作がキャッシュでヒットしないと仮定した場合、システムメモリコン トローラ２３０はクロック３３０〜３７０の間、システムメモリ読取りを継続す る。次に、クロック３７０中に、要求データがマイクロプロセッサ１１０に返さ れ、キャッシュ２２０に書き込むことができる。同時にＢＲＤＹ＃信号がアサー トされる。第３図に示す実施形態の場合、システムメモリ１３０からデータを返 すのに７クロックを要することに留意されたい。また、このクロックの大部分は システムメモリ・コントローラ２２０が要求データを取り出すのに使用されてい たことに留意されたい。 システムメモリ・コントローラ２３０の従来の一実施形態は、システムメモリ ・コントローラが１ワードしか要求しない場合でも４個の連続するデータ・ワー ドを取り出す。次にこの４ワードは、マイクロプロセッサ・プログラム内の後の シーケンスで必要になる場合に備えてキャッシュに格納される。４ワードが取り 出されるのは、いったん最初のワードを読み取ると隣接データ・ワードを取り出 すのに要するクロック数がかなり少なくなるためである。たとえば、キャッシュ ・コントローラの一実施形態は、４回の連続読取りの読取りを行い、最初の読取 りでは７クロックを使用し、２回目から４回目までは２クロックを使用する。し たがって、メモリ・コントローラは７−２−２−２のメモリ読取りサイクルを行 うことができる。 前述のように、システムメモリ１５０から最初のデータ・ワードを取り出すの に要するクロック・サイクル数を減らすのは難しい場合が多い。後述するように 、本発明の方法はすべてのマイクロプロセッサ読取り操作中にスペキュラティブ なシステムメモリ読取りを行うことによってこの問題を軽減する。 したがって、スペキュラティブなシステムメモリ読取りを行う方法および装置 について説明する。説明する方法は、デコード回路と読取り制御回路とバス・コ ントローラとを含むメモリ・コントローラによって行われる。 従来技術の方法では、クロック３１０でマイクロプロセッサの読取り要求がデ コードされ、クロック３２０でデータが取り出されたことを想起されたい。それ に対して、本発明の方法は、デコード・ステップと並列してシステムメモリ１３ ０からデータを読み取る。デコード・ステップでシステムメモリが要求されたソ ースであったと判断された場合、データは１クロック早くマイクロプロセッサ１ １０に返される。それに対して、デコード・ステップでシステムメモリが要求さ れたソースではなかったと判断された場合は、システムメモリから取り出された データは単に使用されないだけである。 第４図に本発明の一実施形態によるタイミング図を示す。図３に示す方法と同 様に、クロック４００でマイクロプロセッサ１１０が読取り要求を開始し、した がってＡＤＳ＃信号がアサートされる。同じクロック中に、ＡＤＤＲＥＳＳ信号 バスでアドレス信号がアサートされる。前述のように、ＡＤＤＲＥＳＳ信号バス は複数のビットを含む。本発明の一実施形態では、ＡＤＤＲＥＳＳビットの第１ のグループは、マイクロプロセッサがどのデバイスからデータを読み取りたいか を示す。ＡＤＤＲＥＳＳビットの第２のグループは、所望のデバイス内でデータ が入っているアドレスを示す。ＡＤＤＲＥＳＳビットの特定の割当ては、使用す るマイクロプロセッサ、メモリ・デバイス、およびバス・プロトコルのタイプに よって異なり、したがって本発明の範囲を限定することを意味しない。 クロック４１０中にデコード回路２４０はマイクロプロセッサ１１０からの読 取り要求をデコードする。同じクロック中に、Ｒ＿ＲＥＱ信号がアサートされて 読取り操作を示し、ＭＥＭ＿ＥＮ信号がアサートされてシステムメモリ１３０か らの読取りを示す。読取り制御回路２６０はこれらの信号を第３図のタイミング 図より１クロック早くアサートすることに留意されたい。これは、読取り制御回 路２６０が、デコード回路２４０に関係なく、システムメモリ・コントローラ２ ３０に対してシステムメモリ１３０からの読取りを行うように指示するためであ る。システムメモリ・コントローラ２３０は、第２のグループのＡＤＤＲＥＳＳ ビットを使用してメモリ・デバイス内の要求データがある部分を示すことによっ て、システムメモリ１３０からの読取りを行う。 デコーダ回路２４０はマイクロプロセッサ１１０からの読取り要求のデコード を終了し、クロック４２０で適切な処置をとる。要求されたデバイス（すなわち 第１のグループのＡＤＤＲＥＳＳビット）がシステムメモリ１３０が正しいソー スであったことを示していたことをデコード回路２４０が示した場合、処置は行 われない。したがって、クロック４３０〜４６０の間、システムメモリからデー タが取り出される。次にクロック４６０でＢＲＤＹ＃信号がアサートされ、マイ クロプロセッサ１１０のデータ・ピンでデータがレディになっていることを示す 。 それに対して、デコード回路２４０が、システムメモリ１３０がデータの正し いソースではなかったことを検出した場合は、クロック４２０中にＡＢＯＲＴ信 号をアサートする。この状況が発生するのは、マイクロプロセッサ１１０がたと えばシステム・バス１５０上のデバイスからの読取りを要求した場合である。Ａ ＢＯＲＴ信号は読取り制御回路２６０とシステムメモリ・コントローラ２３０に よって検出される。ＡＢＯＲＴ信号を検出すると、システムメモリ・コントロー ラ２３０は現行読取り操作を停止する。一実施形態では、システムメモリ・コン トローラ２３０は状態機械を含み、ＡＢＯＲＴ信号を受け取ると読取り操作が正 常に終了した状態が示される。 本明細書に記載の実施形態では、キャッシュ制御論理回路２２０はシステムメ モリ１３０のスペキュラティブな読み取りによって影響を受けない。キャッシュ 制御論理回路２２０は、読取り制御回路２６０の指示に従って、要求されたデー タがないかキャッシュ１２０を探索する。 第５図に読取り制御回路２６０の一実施形態の状態機械を示す。ＩＤＬＥ状態 は、現在読取り操作が行われていないことを示す。ＳＰＥＣ ＲＥＡＤ状態は、 システムメモリ・コントローラ２３０によってスペキュラティブな読み取りが行 われていることを示す。ＭＥＭＯＲＹ ＲＥＡＤ状態は、システムメモリ・コン トローラ２３０によって非スペキュラティブなシステムメモリ読取りが行われて いることを示す。 状態機械はＩＤＬＥ状態で始まる。マイクロプロセッサ１１０から読取り要求 （すなわちＡＤＳ＃信号）を受け取ると、経路５１０で示すようにＳＰＥＣ Ｒ ＥＡＤ状態になる。システムメモリ読取りを受け取っていない場合は、読取り制 御回路は経路５６０を通ってＩＤＬＥ状態のままである。 読取り制御回路２６０は２つの条件のうちの１つが発生するまでＳＰＥＣ Ｒ ＥＡＤ状態のままである。デコード回路２４０が、システムメモリ１３０が正し いデバイスであると判断した場合は、経路５２０を通ってＭＥＭＯＲＹ ＲＥＡ Ｄ状態になる。デコード回路が、システムメモリ１３０が正しいデバイスではな いと判断した場合は、経路５３０を通ってＩＤＬＥ状態になる。システムメモリ ・コントローラ２３０がスペキュラティブな読み取り操作を正常に停止するのは この状態の間である。 システムメモリ１３０がアクセスされている間、読取り制御回路２６０は（経 路５４０に示すように）ＭＥＭＯＲＹ ＲＥＡＤ状態のままである。ＢＲＤＹ＃ のアサートによって示される通りデータが取り出されて使用可能になると、読取 り制御回路２６０は経路５５０を通ってＩＤＬＥ状態になる。 一実施形態では、第５図の状態機械はプログラマブル論理アレイ（ＰＬＡ）か ら成る。あるいは、第５図の状態機械はマイクロコードなどの記憶命令を使用し て実施される。他の実施形態では、第５図の状態機械は組合せ論理ゲートとフリ ップフロップから成る。 したがって、スペキュラティブなシステムメモリ読取りを行う方法および装置 について説明した。この方法は、マイクロプロセッサと（１）外部キャッシュ、 （２）システムメモリ、および（３）システム・バスとの間のインターフェース をとるためにメモリ・コントローラによって行われる。あるいは、本発明の方法 は、上記のデバイスのうちの１つまたは複数の装置のないマイクロプロセッサ・ コンピュータ・システムでも行うことができる。さらに、本発明は複数のマイク ロプロセッサ、複数のシステムメモリ・デバイス、システム・バス上の複数のデ バイス、または複数の外部キャッシュを使用するコンピュータ・システムでも採 用することができる。 以上の詳細な説明では、スペキュラティブなシステムメモリ読取りを行う方法 および装置について説明した。本発明の方法および装置について、その特定の実 施形態を参照しながら説明した。しかし、本発明のより広い精神および範囲から 逸脱することなく、本発明に様々な修正および変更を加えることができることは 明らかであろう。したがって、本明細書および図面は限定的な意味ではなく例示 的な意味で捉えるべきである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ，ＡＵ ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，ＥＥ，ＥＥ，Ｅ Ｓ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ (72)発明者 ランゲンドルフ，ブライアン・ケイ アメリカ合衆国 95762 カリフォルニア 州・エル ドラド ヒルズ・リンハースト コート・1910 (72)発明者 ハイエク，ジョージ・アール アメリカ合衆国 95682 カリフォルニア 州・キャメロン パーク・コリングウッド ドライブ・3132

Claims (1)

1. 【特許請求の範囲】 １．メモリ読取り中のコンピュータ・システム・パフォーマンスを向上させる方 法であって、 （Ａ）要求されたデータを読み取る第１のメモリ・ソースと前記第１のメモリ ・ソース内の第１のアドレスとを指定する読取り要求を受け取るステップと、 （Ｂ）前記読取り要求をデコードして前記第１のメモリ・ソースに対応するデ バイスを識別するステップと、 （Ｃ）ステップ（Ｂ）が完了したかどうかに関係なく前記第１のアドレスを使 用してシステムメモリからスペキュラティブなデータのフェッチを開始するステ ップとを含む方法。 ２．前記システムメモリがダイナミック・ランダム・アクセス・メモリ（ＤＲＡ Ｍ）を含むことを特徴とする請求項１に記載の方法。 ３．（Ｄ）ステップ（Ｂ）で前記第１のメモリ・ソースに対応する前記デバイス が前記システムメモリではないと判断された場合にステップ（Ｃ）を打ち切るス テップをさらに含む請求項１に記載の方法。 ４．前記読取り要求がホストによってアサートされ、ステップ（Ｄ）が、 ステップ（Ｂ）で前記第１のメモリ・ソースに対応する前記デバイスが前記シ ステムメモリであると識別された場合は前記ホストに前記スペキュラティブなデ ータを返すステップをさらに含むことを特徴とする請求項３に記載の方法。 ５．前記ホストがマイクロプロセッサであり、前記読取り要求がマイクロセッサ 読取りタイミングを使用して発行されることを特徴とする請求項４に記載の方法 。 ６．読取り操作を自動的に行う方法であって、 （Ａ）ホストから、第１のアドレス信号と第１のデバイス信号を含む第１のデ ータの場所を指定する読取りコマンドを受け取るステップと、 （Ｂ）前記第１のデバイス信号をデコードして前記第１のデータが入っている 第１のデバイスを識別するステップと、 （Ｃ）ステップ（Ｂ）が完了する前に、システムメモリから前記第１のアドレ ス信号に対応するスペキュラティブなデータの取出しを開始するステップと、 （Ｄ）ステップ（Ｂ）で前記第１のデバイスが前記システムメモリであると識 別された場合に前記読取りコマンドに応答して前記ホストに前記スペキュラティ ブ・データを返すステップとを含む方法。 ７．前記システムメモリがダイナミック・ランダム・アクセス・メモリ（ＤＲＡ Ｍ）をさらに含むことを特徴とする請求項６に記載の方法。 ８．ステップ（Ｄ）が、 ステップ（Ｂ）で前記第１のデバイスが前記システムメモリではないと判断さ れた場合にステップ（Ｃ）を打ち切るステップをさらに含むことを特徴とする請 求項６に記載の方法。 ９．前記ホストがマイクロプロセッサであり、前記読取りコマンドがマイクロプ ロセッサ読取りタイミングに従って前記ホストによって発行されることを特徴と する請求項６に記載の方法。 １０．（Ａ）スペキュラティブ読取り制御回路が読取りコマンドを受け取るとた だちに前記読取りコマンドのアドレスを使用してシステムメモリ・デバイスから スペキュラティブにデータの取出しを開始する、前記アドレスとデバイス・コー ドとを含む前記読取りコマンドをホストから受け取る前記スペキュラティブ読取 り制御回路と、 （Ｂ）前記読取りコマンドをデコードして前記デバイス・コードに関連づけら れたメモリ・デバイスを識別し、識別された前記メモリ・デバイスが前記システ ムメモリ・デバイスではない場合、前記スペキュラティブ読取り制御回路への打 切り信号をアサートするデコード回路とを備えるメモリ・コントローラ。 １１．前記スペキュラティブ読取り制御回路が状態機械をさらに備えることを特 徴とする請求項１０に記載のメモリ・コントローラ。 １２．ホストと、 前記ホストが使用するデータ値を格納するシステムメモリ・デバイスと、 前記ホストおよび前記システムメモリ・デバイスに結合されたメモリ・コント ローラとを備え、前記メモリ・コントローラは、 （Ａ）読取りコマンドがアドレスとデバイス・コードを含み、スペキュラティ ブ読取り制御回路が前記読取りコマンドを受け取るとただちに前記読取りコマン ドの前記アドレスを使用して前記システムメモリ・デバイスからスペキュラティ ブにデータを取り出す、前記ホストから前記読取りコマンドを受け取る前記スペ キュラティブ読取り制御回路と、 （Ｂ）前記読取りコマンドをデコードして前記デバイス・コードに関連づけら れたメモリ・デバイスを識別し、識別された前記メモリ・デバイスが前記システ ムメモリ・デバイスではない場合、前記スペキュラティブ読取り制御回路への打 切り信号をアサートするデコード回路とをさらに備えるコンピュータ・システム 。 １３．前記スペキュラティブ読取り制御回路が状態機械をさらに備えることを特 徴とする請求項１２に記載のコンピュータ・システム。 １４．前記システムメモリ・デバイスがダイナミック・ランダム・アクセス・メ モリ（ＤＲＡＭ）を含むことを特徴とする請求項１２に記載のコンピュータ・シ ステム。