JPH1144735A - Ｌｓｉ組み合わせ回路故障推論装置 - Google Patents
Ｌｓｉ組み合わせ回路故障推論装置Info
- Publication number
- JPH1144735A JPH1144735A JP20340797A JP20340797A JPH1144735A JP H1144735 A JPH1144735 A JP H1144735A JP 20340797 A JP20340797 A JP 20340797A JP 20340797 A JP20340797 A JP 20340797A JP H1144735 A JPH1144735 A JP H1144735A
- Authority
- JP
- Japan
- Prior art keywords
- failure
- test
- lsi
- value
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 故障推論を実用的な計算量で行うこと、およ
び、半導体集積回路の診断を統括的に診断を行ない、む
らなく故障可能性検出を行うことのできるＬＳＩ組み合
わせ回路故障推論装置を実現すること。 【解決手段】 半導体集積回路の回路情報データを格納
するＣＡＤデータ格納装置と、半導体集積回路のテスト
を行なうＬＳＩテスト装置と、前記ＣＡＤデータ格納装
置に格納された半導体集積回路の回路情報データおよび
前記ＬＳＩテスト装置のテスト結果に従って半導体集積
回路を出力から遡りながら故障箇所探索を行い、その結
果を確率で表現するＬＳＩ故障診断装置と、を有する。
び、半導体集積回路の診断を統括的に診断を行ない、む
らなく故障可能性検出を行うことのできるＬＳＩ組み合
わせ回路故障推論装置を実現すること。 【解決手段】 半導体集積回路の回路情報データを格納
するＣＡＤデータ格納装置と、半導体集積回路のテスト
を行なうＬＳＩテスト装置と、前記ＣＡＤデータ格納装
置に格納された半導体集積回路の回路情報データおよび
前記ＬＳＩテスト装置のテスト結果に従って半導体集積
回路を出力から遡りながら故障箇所探索を行い、その結
果を確率で表現するＬＳＩ故障診断装置と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の故
障箇所推定方法および装置に関し、特に、大規模な半導
体集積回路全体を一括して診断するＬＳＩ組み合わせ回
路故障推論装置に関するものである。
障箇所推定方法および装置に関し、特に、大規模な半導
体集積回路全体を一括して診断するＬＳＩ組み合わせ回
路故障推論装置に関するものである。
【０００２】
【従来の技術】半導体集積回路がテストにより不良であ
ると判定された場合、半導体集積回路の故障箇所を検出
するために故障シミュレータが利用される。故障シミュ
レータでは半導体集積回路の内部論理回路に故障がある
ことを仮定してシミュレーションを行ない、回路の故障
情報を得るものである。
ると判定された場合、半導体集積回路の故障箇所を検出
するために故障シミュレータが利用される。故障シミュ
レータでは半導体集積回路の内部論理回路に故障がある
ことを仮定してシミュレーションを行ない、回路の故障
情報を得るものである。
【０００３】しかし、故障シミュレーションで扱う故障
モデルは単一縮退故障が一般的であるため、仮定した故
障と実際の故障とが一致しないことがある。また、故障
シミュレーションによって得られる故障候補点も半導体
集積回路の論理規模の増大に伴って膨大なものとなり、
シミュレーション結果の有効性が必ずしも高いとは限ら
れない。さらに、半導体集積回路の論理規模が増大して
いることから故障が多重であると仮定する手法もある
が、シミュレーションに多重故障を採用することは計算
機による処理時間の点から実用的でない。
モデルは単一縮退故障が一般的であるため、仮定した故
障と実際の故障とが一致しないことがある。また、故障
シミュレーションによって得られる故障候補点も半導体
集積回路の論理規模の増大に伴って膨大なものとなり、
シミュレーション結果の有効性が必ずしも高いとは限ら
れない。さらに、半導体集積回路の論理規模が増大して
いることから故障が多重であると仮定する手法もある
が、シミュレーションに多重故障を採用することは計算
機による処理時間の点から実用的でない。
【０００４】また、半導体集積回路の出力異常が観測さ
れた出力端子から不良発生箇所を逆に推定する方法も種
々提案されているが、この方法では実現が困難な再収斂
回路を必要とするため、実用化されていない。
れた出力端子から不良発生箇所を逆に推定する方法も種
々提案されているが、この方法では実現が困難な再収斂
回路を必要とするため、実用化されていない。
【０００５】その他、特開平３−１２０４８５号公報に
開示されるように、いくつかの故障を仮定し、半導体集
積回路のテスト結果からそれらの故障に確からしさの優
先順位をつけその優先順位を出力し、半導体集積回路の
故障解析に活用する方法も提案されている。
開示されるように、いくつかの故障を仮定し、半導体集
積回路のテスト結果からそれらの故障に確からしさの優
先順位をつけその優先順位を出力し、半導体集積回路の
故障解析に活用する方法も提案されている。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路の故障診断では、テスト結果から故障箇所を推
定するために出力側から回路をたどって行き、回路のパ
ス毎に複雑な計算を行なっている。そのため回路を出力
から入力側に遡る際、分岐があるたび毎に、新たな計算
が行われるために膨大な計算量が必要となり、処理に時
間がかかるという問題点がある。さらに、故障をあらか
じめ仮定するために、最初に仮定されない故障は検出さ
れないという問題点がある。これらの問題点は、特開平
３−１２０４８５号公報に記載されるような故障の確か
らしさに優先順位を付する方法であっても同様である。
集積回路の故障診断では、テスト結果から故障箇所を推
定するために出力側から回路をたどって行き、回路のパ
ス毎に複雑な計算を行なっている。そのため回路を出力
から入力側に遡る際、分岐があるたび毎に、新たな計算
が行われるために膨大な計算量が必要となり、処理に時
間がかかるという問題点がある。さらに、故障をあらか
じめ仮定するために、最初に仮定されない故障は検出さ
れないという問題点がある。これらの問題点は、特開平
３−１２０４８５号公報に記載されるような故障の確か
らしさに優先順位を付する方法であっても同様である。
【０００７】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、故障推論を実
用的な計算量で行うこと、および、半導体集積回路の診
断を統括的に診断を行ない、むらなく故障可能性検出を
行うことのできるＬＳＩ組み合わせ回路故障推論装置を
実現することを目的とする。
る問題点に鑑みてなされたものであって、故障推論を実
用的な計算量で行うこと、および、半導体集積回路の診
断を統括的に診断を行ない、むらなく故障可能性検出を
行うことのできるＬＳＩ組み合わせ回路故障推論装置を
実現することを目的とする。
【０００８】
【課題を解決するための手段】本発明のＬＳＩ組合せ回
路故障推論装置は、半導体集積回路の回路情報データを
格納するＣＡＤデータ格納装置と、半導体集積回路のテ
ストを行なうＬＳＩテスト装置と、前記ＣＡＤデータ格
納装置に格納された半導体集積回路の回路情報データお
よび前記ＬＳＩテスト装置のテスト結果に従って半導体
集積回路を出力から遡りながら故障箇所探索を行い、そ
の結果を確率で表現するＬＳＩ故障診断装置と、を有す
る。
路故障推論装置は、半導体集積回路の回路情報データを
格納するＣＡＤデータ格納装置と、半導体集積回路のテ
ストを行なうＬＳＩテスト装置と、前記ＣＡＤデータ格
納装置に格納された半導体集積回路の回路情報データお
よび前記ＬＳＩテスト装置のテスト結果に従って半導体
集積回路を出力から遡りながら故障箇所探索を行い、そ
の結果を確率で表現するＬＳＩ故障診断装置と、を有す
る。
【０００９】この場合、ＬＳＩ故障診断装置が、ＬＳＩ
テスト装置からのテストデータを受け取るテストデータ
読み込み部と、ＣＡＤデータ格納装置からの回路情報デ
ータを受け付けるテストベクトル受け取り部と、テスト
ベクトル受け取り部で受け取られた回路情報データのテ
ストベクトルおよびテストデータ読み込み部にて受け取
られたテストデータによりＬＳＩが正常に動作したとき
に期待される出力であるシミュレーション値を算出する
シミュレーション値算出部と、テストデータ読み込み部
で受け取ったテストデータを用いて出力側から逆にたど
って、ＬＳＩ内部の各ネットの論理値の推定した結果の
値であるバックトレース値を算出するバックトレース値
算出部と、シミュレーション値算出部で算出したシミュ
レーション値とバックトレース値算出部で算出したバッ
クトレース値から故障確率を計算する故障確率計算部
と、故障確率計算部で計算された各テストベクトルごと
の故障確率の総和を計算する故障確率総和計算部と、推
定した故障候補とその故障可能性を故障情報として出力
する故障情報出力部とを有することとしてもよい。
テスト装置からのテストデータを受け取るテストデータ
読み込み部と、ＣＡＤデータ格納装置からの回路情報デ
ータを受け付けるテストベクトル受け取り部と、テスト
ベクトル受け取り部で受け取られた回路情報データのテ
ストベクトルおよびテストデータ読み込み部にて受け取
られたテストデータによりＬＳＩが正常に動作したとき
に期待される出力であるシミュレーション値を算出する
シミュレーション値算出部と、テストデータ読み込み部
で受け取ったテストデータを用いて出力側から逆にたど
って、ＬＳＩ内部の各ネットの論理値の推定した結果の
値であるバックトレース値を算出するバックトレース値
算出部と、シミュレーション値算出部で算出したシミュ
レーション値とバックトレース値算出部で算出したバッ
クトレース値から故障確率を計算する故障確率計算部
と、故障確率計算部で計算された各テストベクトルごと
の故障確率の総和を計算する故障確率総和計算部と、推
定した故障候補とその故障可能性を故障情報として出力
する故障情報出力部とを有することとしてもよい。
【００１０】本発明の目的は、膨大な計算量が必要で実
用が困難である大規模な半導体集積回路の故障診断を、
計算量が少ない方法で行うことである。
用が困難である大規模な半導体集積回路の故障診断を、
計算量が少ない方法で行うことである。
【００１１】組合せ回路への入力信号が等確率で０，１
を値として持つならば、ＡＮＤ，ＮＯＲ回路の場合、動
作する際は、その回路への入力数をｎとすると１／２ｎ
の確率で１を出力し、ＯＲ，ＮＡＮＤ回路の場合、動作
する際は１／２ｎの確率で０を出力することを利用し、
確率的手法を用いることにより計算時間を短縮し、故障
個所の推定精度を上げる。
を値として持つならば、ＡＮＤ，ＮＯＲ回路の場合、動
作する際は、その回路への入力数をｎとすると１／２ｎ
の確率で１を出力し、ＯＲ，ＮＡＮＤ回路の場合、動作
する際は１／２ｎの確率で０を出力することを利用し、
確率的手法を用いることにより計算時間を短縮し、故障
個所の推定精度を上げる。
【００１２】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は、本発明の一実施例の構
成を示すブロック図である。
面を参照して説明する。図１は、本発明の一実施例の構
成を示すブロック図である。
【００１３】本実施例は、ＬＳＩの設計ＣＡＤデータに
より半導体集積回路のシミュレーションを行なうテスト
を行い、テスト結果を出力するＬＳＩテスト装置１と、
半導体集積回路の設計ＣＡＤデータを格納し、それを出
力するＣＡＤデータ格納装置２と、ＣＡＤデータ格納装
置２からは設計ＣＡＤデータを受け取り、ＬＳＩテスト
装置１からは半導体集積回路のテスト結果を受け取り、
これらから半導体集積回路の故障診断を行うＬＳＩ故障
診断装置３と、ＬＳＩ故障診断装置３が半導体集積回路
の故障診断を行った結果を受け取り、それを編集して出
力する出力装置４からなる。なお、ＬＳＩテスト装置１
は半導体集積回路のテストデータを格納するテストデー
タ格納部２１を備え、ＣＡＤデータ格納装置２は半導体
集積回路の設計ＣＡＤデータを格納するＣＡＤデータ格
納部２２を備えている。また、テストデータはテスト結
果に対応するテスト入力パターンが示されている。
より半導体集積回路のシミュレーションを行なうテスト
を行い、テスト結果を出力するＬＳＩテスト装置１と、
半導体集積回路の設計ＣＡＤデータを格納し、それを出
力するＣＡＤデータ格納装置２と、ＣＡＤデータ格納装
置２からは設計ＣＡＤデータを受け取り、ＬＳＩテスト
装置１からは半導体集積回路のテスト結果を受け取り、
これらから半導体集積回路の故障診断を行うＬＳＩ故障
診断装置３と、ＬＳＩ故障診断装置３が半導体集積回路
の故障診断を行った結果を受け取り、それを編集して出
力する出力装置４からなる。なお、ＬＳＩテスト装置１
は半導体集積回路のテストデータを格納するテストデー
タ格納部２１を備え、ＣＡＤデータ格納装置２は半導体
集積回路の設計ＣＡＤデータを格納するＣＡＤデータ格
納部２２を備えている。また、テストデータはテスト結
果に対応するテスト入力パターンが示されている。
【００１４】図２は図１中のＬＳＩ故障診断装置３の構
成を示すブロック図である。図２に示されるように、Ｌ
ＳＩ故障診断装置３は、ＬＳＩテスト装置１からのテス
トデータを受け取るテストデータ読み込み部３２と、Ｃ
ＡＤデータ格納装置２からの設計ＣＡＤデータを受け付
けるテストベクトル受け取り部３１と、テストベクトル
受け取り部３１で受け取られた設計ＣＡＤデータのテス
トベクトルおよびテストデータ読み込み部３２にて受け
取られたテストデータによりＬＳＩが正常に動作したと
きに期待される出力であるシミュレーション値を算出す
るシミュレーション値算出部３３と、テストデータ読み
込み部３２で受け取ったテストデータを用いて出力側か
ら逆にたどって、ＬＳＩ内部の各ネットの論理値の推定
した結果の値であるバックトレース値を算出するバック
トレース値算出部３４と、シミュレーション値算出部３
３で算出したシミュレーション値とバックトレース値算
出部３４で算出したバックトレース値から故障確率を計
算する故障確率計算部３５と、故障確率計算部３５で計
算された各テストベクトルごとの故障確率の総和を計算
する故障確率総和計算部３６と、推定した故障候補とそ
の故障可能性を故障情報として出力する故障情報出力部
３７から構成されている。図４乃至図６は、シミュレー
ション値算出部３３、故障確率計算部３４、故障確率総
和計算部３６にそれぞれ設けられるネット名に対応して
シミュレーション値、故障確率、故障総和確率を格納す
るフィールドを示す図である。
成を示すブロック図である。図２に示されるように、Ｌ
ＳＩ故障診断装置３は、ＬＳＩテスト装置１からのテス
トデータを受け取るテストデータ読み込み部３２と、Ｃ
ＡＤデータ格納装置２からの設計ＣＡＤデータを受け付
けるテストベクトル受け取り部３１と、テストベクトル
受け取り部３１で受け取られた設計ＣＡＤデータのテス
トベクトルおよびテストデータ読み込み部３２にて受け
取られたテストデータによりＬＳＩが正常に動作したと
きに期待される出力であるシミュレーション値を算出す
るシミュレーション値算出部３３と、テストデータ読み
込み部３２で受け取ったテストデータを用いて出力側か
ら逆にたどって、ＬＳＩ内部の各ネットの論理値の推定
した結果の値であるバックトレース値を算出するバック
トレース値算出部３４と、シミュレーション値算出部３
３で算出したシミュレーション値とバックトレース値算
出部３４で算出したバックトレース値から故障確率を計
算する故障確率計算部３５と、故障確率計算部３５で計
算された各テストベクトルごとの故障確率の総和を計算
する故障確率総和計算部３６と、推定した故障候補とそ
の故障可能性を故障情報として出力する故障情報出力部
３７から構成されている。図４乃至図６は、シミュレー
ション値算出部３３、故障確率計算部３４、故障確率総
和計算部３６にそれぞれ設けられるネット名に対応して
シミュレーション値、故障確率、故障総和確率を格納す
るフィールドを示す図である。
【００１５】次に、本実施例の動作について図１乃至図
３、図７乃至図９を参照して詳細に説明する。ＣＡＤデ
ータ受付部３１は、ＣＡＤデータ格納装置２のＣＡＤデ
ータ格納部２２からのＣＡＤデータを受け付け、回路情
報として格納する。
３、図７乃至図９を参照して詳細に説明する。ＣＡＤデ
ータ受付部３１は、ＣＡＤデータ格納装置２のＣＡＤデ
ータ格納部２２からのＣＡＤデータを受け付け、回路情
報として格納する。
【００１６】テストデータ読込部３２は、ＬＳＩテスト
装置１でのテスト結果をＬＳＩテスト装置１のテストデ
ータ格納部３１から受け付ける。テストデータ読み込み
部３２は、受け付けたテストデータのうち、テスト入力
パターンをバックトレース値算出部３４に渡す。
装置１でのテスト結果をＬＳＩテスト装置１のテストデ
ータ格納部３１から受け付ける。テストデータ読み込み
部３２は、受け付けたテストデータのうち、テスト入力
パターンをバックトレース値算出部３４に渡す。
【００１７】また、シミュレーション値算出部３３はＣ
ＡＤデータ受付部３１からのＣＡＤデータを読み込み、
与えられたテスト入力パターンとＣＡＤデータを用い
て、回路が正しいと仮定した時のＬＳＩ回路上各ネット
の論理値の値ｖａｌ（＝０ ｏｒ １）を算出し、受け
付けられたテストデータのうちフェイルピンの情報とし
てピン番号とそのピンの出力結果をバックトレース値計
算部３３に渡す。
ＡＤデータ受付部３１からのＣＡＤデータを読み込み、
与えられたテスト入力パターンとＣＡＤデータを用い
て、回路が正しいと仮定した時のＬＳＩ回路上各ネット
の論理値の値ｖａｌ（＝０ ｏｒ １）を算出し、受け
付けられたテストデータのうちフェイルピンの情報とし
てピン番号とそのピンの出力結果をバックトレース値計
算部３３に渡す。
【００１８】バックトレース値計算部３３は、ＣＡＤデ
ータで得られた回路図についての探索をテストデータか
ら識別されるフェイルピンから開始する。
ータで得られた回路図についての探索をテストデータか
ら識別されるフェイルピンから開始する。
【００１９】図３は本実施例で出力から入力が追跡され
る回路の一例を示す図である。本例は、Ｂ，Ｃを入力し
てＨを出力するＮＯＲ回路３０１、Ｄ，Ｅを入力してＩ
を出力するＮＯＲ回路３０２、Ｅ，Ｆを入力してＪを出
力するＮＯＲ回路３０３、Ａ，Ｈを入力してＧを出力す
るＡＮＤ回路３０４、Ｈ，Ｉを入力してＫを出力するＡ
ＮＤ回路３０５、Ｇ，Ｋを入力してＬを出力するＮＡＮ
Ｄ回路３０６およびＫ，Ｊを入力してＭを出力するＮＡ
ＮＤ回路３０７から構成されており、出力Ｌ，Ｍ側から
入力Ａ〜Ｆ側に向けて溯って故障確率が求められる。
る回路の一例を示す図である。本例は、Ｂ，Ｃを入力し
てＨを出力するＮＯＲ回路３０１、Ｄ，Ｅを入力してＩ
を出力するＮＯＲ回路３０２、Ｅ，Ｆを入力してＪを出
力するＮＯＲ回路３０３、Ａ，Ｈを入力してＧを出力す
るＡＮＤ回路３０４、Ｈ，Ｉを入力してＫを出力するＡ
ＮＤ回路３０５、Ｇ，Ｋを入力してＬを出力するＮＡＮ
Ｄ回路３０６およびＫ，Ｊを入力してＭを出力するＮＡ
ＮＤ回路３０７から構成されており、出力Ｌ，Ｍ側から
入力Ａ〜Ｆ側に向けて溯って故障確率が求められる。
【００２０】ＮＡＮＤ回路の入力をＩ1，Ｉ2，出力をＯ
とし、Ｉ1が１である確率をＩ1（１），０である確率を
Ｉ1（０）とする。同様に、Ｉ2（１），Ｉ2（０），Ｏ
（１），Ｏ（０）を定める。
とし、Ｉ1が１である確率をＩ1（１），０である確率を
Ｉ1（０）とする。同様に、Ｉ2（１），Ｉ2（０），Ｏ
（１），Ｏ（０）を定める。
【００２１】図７は基本ゲート回路における出力ネット
論理値からの入力ネット論理値の予測式を導出する方法
を説明するための図であり、図９はネットの論理値が間
違いである方法を説明するための図である。
論理値からの入力ネット論理値の予測式を導出する方法
を説明するための図であり、図９はネットの論理値が間
違いである方法を説明するための図である。
【００２２】図７に示すように、ＮＡＮＤ回路の場合に
は出力Ｏが０である場合には各入力は１しか考えられ
ず、出力Ｏが１である場合には入力の組合わせとしては
（０，０）、（１，０）、（０，１）の３通りが考えら
れ、各入力は、０である確率が２／３であり１である確
率が２／３となる。
は出力Ｏが０である場合には各入力は１しか考えられ
ず、出力Ｏが１である場合には入力の組合わせとしては
（０，０）、（１，０）、（０，１）の３通りが考えら
れ、各入力は、０である確率が２／３であり１である確
率が２／３となる。
【００２３】ＮＡＮＤ回路の各入力をＡ，Ｂ、出力をＣ
とすると、各入力Ａ，Ｂが、Ａ，Ｂがとり得る値ｉ
（１，０）となる確率Ｐ（Ａ（ｏｒ Ｂ），ｉ）は、出
力Ｃが０，１のときの確率をＰＣ＝０，ＰＣ＝１とする
と以下のように表される。
とすると、各入力Ａ，Ｂが、Ａ，Ｂがとり得る値ｉ
（１，０）となる確率Ｐ（Ａ（ｏｒ Ｂ），ｉ）は、出
力Ｃが０，１のときの確率をＰＣ＝０，ＰＣ＝１とする
と以下のように表される。
【００２４】Ｐ（Ａ（ｏｒ Ｂ），ｉ）＝Ｐ（Ｃ，０）
×ＰＣ＝０（Ａ（ｏｒ Ｂ），ｉ）＋Ｐ（Ｃ，１）×Ｐ
Ｃ＝１（Ａ，ｉ） したがって、２入力のＮＡＮＤ回路の場合には上記の確
率Ｉ1（０）、同様に、Ｉ2（１），Ｉ2（０），Ｏ
（１），Ｏ（０）について以下の関係式が導かれる。
×ＰＣ＝０（Ａ（ｏｒ Ｂ），ｉ）＋Ｐ（Ｃ，１）×Ｐ
Ｃ＝１（Ａ，ｉ） したがって、２入力のＮＡＮＤ回路の場合には上記の確
率Ｉ1（０）、同様に、Ｉ2（１），Ｉ2（０），Ｏ
（１），Ｏ（０）について以下の関係式が導かれる。
【００２５】 Ｉ1（０）＝Ｉ2（０）＝１／３×Ｏ（０）＋Ｏ（１） Ｉ1（１）＝Ｉ2（１）＝２／３×Ｏ（０）。
【００２６】このＮＡＮＤ回路が故障している確率は、
Ｏ（ｖａｌ）となる。ＯＲ回路，ＡＮＤ回路，ＮＯＲ回
路についても同様の関係式が導かれる。
Ｏ（ｖａｌ）となる。ＯＲ回路，ＡＮＤ回路，ＮＯＲ回
路についても同様の関係式が導かれる。
【００２７】ここで、図９に示すように、シミュレーシ
ョンにより得られた故障がないときに取ると期待される
ネットＡの論理値が０であるとし、Ｐ（Ｃ，０）＝１／
５、Ｐ（Ｃ，１）＝４／５であるとすると、Ｐ（Ａ，
０）は４／１５、Ｐ（Ａ，１）は１１／１５となる。シ
ミュレーションの結果、ネットＡは０であることが期待
されているので、ネットＡの論理値が間違いである確率
はＰ（Ａ，０）＝４／１５となる。
ョンにより得られた故障がないときに取ると期待される
ネットＡの論理値が０であるとし、Ｐ（Ｃ，０）＝１／
５、Ｐ（Ｃ，１）＝４／５であるとすると、Ｐ（Ａ，
０）は４／１５、Ｐ（Ａ，１）は１１／１５となる。シ
ミュレーションの結果、ネットＡは０であることが期待
されているので、ネットＡの論理値が間違いである確率
はＰ（Ａ，０）＝４／１５となる。
【００２８】上記のような計算は、図３に示すように基
本回路を一つ遡るたびに行われ、バックトレース値算出
部４４から故障確率計算部３５に基本回路の回路名（Ｎ
ＡＮＤ ｏｒ ＡＮＤ ｏｒ ＮＯＲ ｏｒ ＯＲ）と
出力信号の確率が渡される。故障確率計算部３５は、上
述した内容に従って故障確率を計算し、終了すると、故
障可能性情報作成部３７に基本回路の故障確率を送り、
バックトレース値算出部３４は次の探索を開始する。
本回路を一つ遡るたびに行われ、バックトレース値算出
部４４から故障確率計算部３５に基本回路の回路名（Ｎ
ＡＮＤ ｏｒ ＡＮＤ ｏｒ ＮＯＲ ｏｒ ＯＲ）と
出力信号の確率が渡される。故障確率計算部３５は、上
述した内容に従って故障確率を計算し、終了すると、故
障可能性情報作成部３７に基本回路の故障確率を送り、
バックトレース値算出部３４は次の探索を開始する。
【００２９】１つのテスト入力パターンにおいて、全て
のネットの故障確率を算出し終わったら、故障確率総和
計算部３６は、各レコードのネット名と故障確率を故障
確率計算部３５から読み込み、読み込んだネット名の故
障確率総和値に故障確率を足した値で故障確率総和値フ
ィールドを更新する。
のネットの故障確率を算出し終わったら、故障確率総和
計算部３６は、各レコードのネット名と故障確率を故障
確率計算部３５から読み込み、読み込んだネット名の故
障確率総和値に故障確率を足した値で故障確率総和値フ
ィールドを更新する。
【００３０】全てのテスト結果における全てのフェイル
ピンの探索が終了すると、故障可能性情報作成部３７は
各基本回路毎に、全てのテスト結果の全てのフェイルピ
ンについて計算された故障確率を足し合わせた結果の数
値を出力装置４に送る。各基本回路の故障確率を足し合
わせた結果を受け取った出力装置４は、受け取った結果
が大きな基本回路を故障が起きている可能性が高い回路
として確率と共に確率順に出力する。
ピンの探索が終了すると、故障可能性情報作成部３７は
各基本回路毎に、全てのテスト結果の全てのフェイルピ
ンについて計算された故障確率を足し合わせた結果の数
値を出力装置４に送る。各基本回路の故障確率を足し合
わせた結果を受け取った出力装置４は、受け取った結果
が大きな基本回路を故障が起きている可能性が高い回路
として確率と共に確率順に出力する。
【００３１】次に、本発明の第２の実施例について図面
を参照して説明する。図１０は、本発明の一実施例の構
成を示すブロック図である。
を参照して説明する。図１０は、本発明の一実施例の構
成を示すブロック図である。
【００３２】本実施例は、上述した第１の実施例に、シ
ミュレーション値算出部３３が算出したシミュレーショ
ン値を格納し、格納したシミュレーション値を故障確率
計算部３５に渡すシミュレーション値データベース３０
１と、故障確率計算部３５が計算したＬＳＩ内部のネッ
トの故障確率を格納し、格納したＬＳＩ内部のネットの
故障確率を故障確率総和計算部３６に渡す故障確率値デ
ータベース３０２と、故障確率総和計算部３６が故障確
率総和を計算するごとに計算されてその内容が更新され
る故障確率総和を、故障確率総和計算部３６が故障確率
を計算する際に前時点までのものを格納し、故障可能性
情報作成部３７に渡す故障確率総和データベース３０３
を設けたものである。この他の構成については第１の実
施例と同様であるために、図２と同じ番号を付して説明
は省略する。
ミュレーション値算出部３３が算出したシミュレーショ
ン値を格納し、格納したシミュレーション値を故障確率
計算部３５に渡すシミュレーション値データベース３０
１と、故障確率計算部３５が計算したＬＳＩ内部のネッ
トの故障確率を格納し、格納したＬＳＩ内部のネットの
故障確率を故障確率総和計算部３６に渡す故障確率値デ
ータベース３０２と、故障確率総和計算部３６が故障確
率総和を計算するごとに計算されてその内容が更新され
る故障確率総和を、故障確率総和計算部３６が故障確率
を計算する際に前時点までのものを格納し、故障可能性
情報作成部３７に渡す故障確率総和データベース３０３
を設けたものである。この他の構成については第１の実
施例と同様であるために、図２と同じ番号を付して説明
は省略する。
【００３３】本実施例において、ＣＡＤデータ受付部３
１は、ＣＡＤデータ格納装置２のＣＡＤデータ格納部２
１からＣＡＤデータを受け付け、回路情報として格納す
る。テストデータ読込部３２は、ＬＳＩテスト装置１で
のテスト結果をＬＳＩテスト装置１のテストデータ格納
部１１から受け付ける。テストデータ読み込み部３２
は、受け付けたテストデータのうち、テスト入力パター
ンをシミュレーション値算出部３３に渡す。またシミュ
レーション値算出部３３はＣＡＤデータ格納部２２に格
納されたＣＡＤデータを読み込み、与えられたテスト入
力パターンとＣＡＤデータを用いて、回路が正しいと仮
定した時のＬＳＩ回路上各ネットの論理値値ｖａｌ（＝
０ｏｒ１）を算出し、シミュレーション値格納データベ
ース３０１に格納する。
１は、ＣＡＤデータ格納装置２のＣＡＤデータ格納部２
１からＣＡＤデータを受け付け、回路情報として格納す
る。テストデータ読込部３２は、ＬＳＩテスト装置１で
のテスト結果をＬＳＩテスト装置１のテストデータ格納
部１１から受け付ける。テストデータ読み込み部３２
は、受け付けたテストデータのうち、テスト入力パター
ンをシミュレーション値算出部３３に渡す。またシミュ
レーション値算出部３３はＣＡＤデータ格納部２２に格
納されたＣＡＤデータを読み込み、与えられたテスト入
力パターンとＣＡＤデータを用いて、回路が正しいと仮
定した時のＬＳＩ回路上各ネットの論理値値ｖａｌ（＝
０ｏｒ１）を算出し、シミュレーション値格納データベ
ース３０１に格納する。
【００３４】次に受け付けられたテストデータのうちフ
ェイルピンの情報としてピン番号とそのピンの出力結果
が、バックトレース値計算部３３に渡される。バックト
レース値計算部３３は、ＣＡＤデータで得られた回路図
をテストデータから識別されるフェイルピンから探索を
開始する。ここで行われる故障確率の求めかたは第１の
実施例で説明したものと同様であるために説明は省略す
る。
ェイルピンの情報としてピン番号とそのピンの出力結果
が、バックトレース値計算部３３に渡される。バックト
レース値計算部３３は、ＣＡＤデータで得られた回路図
をテストデータから識別されるフェイルピンから探索を
開始する。ここで行われる故障確率の求めかたは第１の
実施例で説明したものと同様であるために説明は省略す
る。
【００３５】故障確率計算部３５は、故障確率を計算し
終了したら、故障可能性情報作成部３７に基本回路の故
障確率を送り、バックトレース値算出部３４は次の探索
を開始する。１つのテスト入力パターンにおいて、全て
のネットの故障確率を算出し終わったら、故障確率総和
計算部３６は故障確率値データベース３０２の各レコー
ドを参照し、各レコードのネット名と故障確率を読み込
み、読み込んだネット名で故障確率総和データベース３
０３を検索し、検索された故障確率総和データベース３
０３のレコードの故障確率総和値に故障確率値データベ
ース３０１から読み込んである故障確率を足した値で、
故障確率総和値フィールドを更新する。全てのテスト結
果における全てのフェイルピンの探索が終了すると、故
障可能性情報作成部３７は各基本回路毎に、全てのテス
ト結果の全てのフェイルピンについて計算された故障確
率を足し合わせた結果の数値を出力装置４に送る。各基
本回路の故障確率を足し合わせた結果を受け取った出力
装置４は、受け取った結果が大きな基本回路を故障が起
きている可能性が高い回路として確率と共に確率順に出
力する。
終了したら、故障可能性情報作成部３７に基本回路の故
障確率を送り、バックトレース値算出部３４は次の探索
を開始する。１つのテスト入力パターンにおいて、全て
のネットの故障確率を算出し終わったら、故障確率総和
計算部３６は故障確率値データベース３０２の各レコー
ドを参照し、各レコードのネット名と故障確率を読み込
み、読み込んだネット名で故障確率総和データベース３
０３を検索し、検索された故障確率総和データベース３
０３のレコードの故障確率総和値に故障確率値データベ
ース３０１から読み込んである故障確率を足した値で、
故障確率総和値フィールドを更新する。全てのテスト結
果における全てのフェイルピンの探索が終了すると、故
障可能性情報作成部３７は各基本回路毎に、全てのテス
ト結果の全てのフェイルピンについて計算された故障確
率を足し合わせた結果の数値を出力装置４に送る。各基
本回路の故障確率を足し合わせた結果を受け取った出力
装置４は、受け取った結果が大きな基本回路を故障が起
きている可能性が高い回路として確率と共に確率順に出
力する。
【００３６】
【発明の効果】本発明は以上説明したように確率的手法
を用いることにより、故障推論を実用的な計算量で行う
こと、および、半導体集積回路の診断を統括的に診断を
行ない、むらなく故障可能性検出を行うことができる効
果がある。
を用いることにより、故障推論を実用的な計算量で行う
こと、および、半導体集積回路の診断を統括的に診断を
行ない、むらなく故障可能性検出を行うことができる効
果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１中のＬＳＩ故障診断装置３の構成を示すブ
ロック図である。
ロック図である。
【図３】本実施例で出力から入力が追跡される回路の一
例を示す図である。
例を示す図である。
【図４】図４は、シミュレーション値格納データベース
のフィールド定義である。
のフィールド定義である。
【図５】図５は、故障確率値データベースフィールド定
義である。
義である。
【図６】図６は、故障確率総和データベースフフィール
ド定義である。
ド定義である。
【図７】図７は、基本ゲートに置ける出力ネット論理値
からの入力ネット諭理値予測式導出方法をあらわす図で
ある。
からの入力ネット諭理値予測式導出方法をあらわす図で
ある。
【図８】図８は、基本ゲートの入力ネット論理値予測式
導出方法をあらわす図である。
導出方法をあらわす図である。
【図９】図９は、ネットの論理値が間違いである確率を
求める方法をあらわす図である。
求める方法をあらわす図である。
【図１０】本発明の第２の実施例の構成を示す図であ
る。
る。
１ ＬＳＩテスト装置 ２ ＣＡＤデータ格納装置 ３ ＬＳＩ故障診断装置 ４ 出力装置 ２１ テストデータ格納部 ２２ ＣＡＤデータ格納部 ３１ ＣＡＤデータ受付部 ３２ テストデータ読み込み部 ３３ シミュレーション値算出部 ３４ バックトレース値算出部 ３５ 故障確率計算部 ３６ 故障確率総和計算部 ３７ 故障可能性情報作成部
Claims (2)
- 【請求項１】 半導体集積回路の回路情報データを格納
するＣＡＤデータ格納装置と、 半導体集積回路のテストを行なうＬＳＩテスト装置と、 前記ＣＡＤデータ格納装置に格納された半導体集積回路
の回路情報データおよび前記ＬＳＩテスト装置のテスト
結果に従って半導体集積回路を出力から遡りながら故障
箇所探索を行い、その結果を確率で表現するＬＳＩ故障
診断装置と、を有するＬＳＩ組合せ回路故障推論装置。 - 【請求項２】 請求項１記載のＬＳＩ組合せ回路故障推
論装置において、ＬＳＩ故障診断装置が、 ＬＳＩテスト装置からのテストデータを受け取るテスト
データ読み込み部と、 ＣＡＤデータ格納装置からの回路情報データを受け付け
るテストベクトル受け取り部と、 テストベクトル受け取り部で受け取られた回路情報デー
タのテストベクトルおよびテストデータ読み込み部にて
受け取られたテストデータによりＬＳＩが正常に動作し
たときに期待される出力であるシミュレーション値を算
出するシミュレーション値算出部と、 テストデータ読み込み部で受け取ったテストデータを用
いて出力側から逆にたどって、ＬＳＩ内部の各ネットの
論理値の推定した結果の値であるバックトレース値を算
出するバックトレース値算出部と、 シミュレーション値算出部で算出したシミュレーション
値とバックトレース値算出部で算出したバックトレース
値から故障確率を計算する故障確率計算部と、 故障確率計算部で計算された各テストベクトルごとの故
障確率の総和を計算する故障確率総和計算部と、 推定した故障候補とその故障可能性を故障情報として出
力する故障情報出力部とを有することを特徴とするＬＳ
Ｉ組合せ回路故障推論装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09203407A JP3127856B2 (ja) | 1997-07-29 | 1997-07-29 | Ｌｓｉ組み合わせ回路故障推論装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09203407A JP3127856B2 (ja) | 1997-07-29 | 1997-07-29 | Ｌｓｉ組み合わせ回路故障推論装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1144735A true JPH1144735A (ja) | 1999-02-16 |
| JP3127856B2 JP3127856B2 (ja) | 2001-01-29 |
Family
ID=16473561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09203407A Expired - Fee Related JP3127856B2 (ja) | 1997-07-29 | 1997-07-29 | Ｌｓｉ組み合わせ回路故障推論装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127856B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7076747B2 (en) | 2002-01-31 | 2006-07-11 | Umc Japan | Analytical simulator and analytical simulation method and program |
| JP2012149933A (ja) * | 2011-01-18 | 2012-08-09 | Fujitsu Ltd | 指標算出プログラム及び方法並びに設計支援装置 |
-
1997
- 1997-07-29 JP JP09203407A patent/JP3127856B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7076747B2 (en) | 2002-01-31 | 2006-07-11 | Umc Japan | Analytical simulator and analytical simulation method and program |
| JP2012149933A (ja) * | 2011-01-18 | 2012-08-09 | Fujitsu Ltd | 指標算出プログラム及び方法並びに設計支援装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3127856B2 (ja) | 2001-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4557337B2 (ja) | Ｘリストに基づく多重エラー及び故障を診断する方法並びにシステム | |
| JP2001318804A (ja) | 確率的な診断システム | |
| KR19990077472A (ko) | 모델검사용동작환경을자동적으로생성하는방법 | |
| CN113454471B (zh) | 用于多个链缺陷的单次通过诊断 | |
| US20110307751A1 (en) | Profiling-Based Scan Chain Diagnosis | |
| US9404972B2 (en) | Diagnosis and debug with truncated simulation | |
| Ye et al. | Diagnosis of multiple arbitrary faults with mask and reinforcement effect | |
| CN118362862A (zh) | 一种基于芯片系统测试的故障检测和定位方法、介质及系统 | |
| US8402421B2 (en) | Method and system for subnet defect diagnostics through fault compositing | |
| Hariharan et al. | From rtl liveness assertions to cost-effective hardware checkers | |
| Ye et al. | Diagnose failures caused by multiple locations at a time | |
| Fang et al. | Diagnosis of board-level functional failures under uncertainty using Dempster–Shafer theory | |
| US10078720B2 (en) | Methods and systems for circuit fault diagnosis | |
| JP3127856B2 (ja) | Ｌｓｉ組み合わせ回路故障推論装置 | |
| US10234502B1 (en) | Circuit defect diagnosis based on sink cell fault models | |
| US20220261986A1 (en) | Diagnosis pattern generation method and computer | |
| Chandrasekar et al. | Search State Compatibility based Incremental Learning Framework and output deviation based X-filling for diagnostic test generation | |
| Biswas et al. | A formal approach to on-line monitoring of digital VLSI circuits: theory, design and implementation | |
| Bosio et al. | A comprehensive framework for logic diagnosis of arbitrary defects | |
| Biswal et al. | A discrete event system approach to on-line testing of digital circuits with measurement limitation | |
| JPH1152023A (ja) | Ｌｓｉの故障箇所推定方法及びｌｓｉの故障箇所推定プログラムを記録した記録媒体 | |
| JP2830848B2 (ja) | 半導体集積回路の故障箇所推定方法 | |
| Chen et al. | Physical-aware diagnosis of multiple interconnect defects | |
| JP3863423B2 (ja) | 論理回路の故障箇所推定方法、および、論理回路の故障箇所推定プログラム | |
| JP3126833B2 (ja) | 集積回路の故障診断装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |