JPH1141977A - 電動機駆動装置 - Google Patents

電動機駆動装置

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JPH1141977A
JPH1141977A JP9189491A JP18949197A JPH1141977A JP H1141977 A JPH1141977 A JP H1141977A JP 9189491 A JP9189491 A JP 9189491A JP 18949197 A JP18949197 A JP 18949197A JP H1141977 A JPH1141977 A JP H1141977A
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JP
Japan
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phase
switching
hysteresis width
hysteresis
deviation
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JP9189491A
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Inventor
Toshiyuki Sasaki
俊之 佐々木
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Fuji Electric Co Ltd
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Fuji Electric Co Ltd
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Abstract

(57)【要約】 【課題】 スイッチング周波数を一定に制御して電動機
の電磁騒音を低減する。 【解決手段】 ヒステリシスコンパレータから出力され
る各相のスイッチング信号に基づき電力変換器の半導体
スイッチング素子をオン・オフして電力変換器に接続さ
れた電動機を駆動する電動機駆動装置に関する。各相の
スイッチング信号から各相ごとにスイッチング周期を求
めるカウンタ1と、前記スイッチング周期とキャリア周
期とを比較するコンパレータ2と、このコンパレータ2
におけるスイッチング周期とキャリア周期との比較結果
に応じて各相ごとにヒステリシスコンパレータのヒステ
リシス幅を増減制御するアップダウンカウンタ3及びD
/Aコンバータ4とを備える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ヒステリシスコン
パレータを用いて電流制御の応答性を向上させるように
したサーボドライバ(サーボアンプ)等の電動機駆動装
置に関する。
【0002】
【従来の技術】従来、サーボドライバの電流制御の応答
性を向上させるためにヒステリシスコンパレータを用い
る方式が知られている。図6はこの従来技術の一例を示
すもので、111,112,113は各相の電流指令値
ur,ivr,iwrと電流検出値iud,ivd,iwdとの偏
差を求める減算器等の偏差演算器、121,122,1
23は各相ごとの電流偏差が入力され、スイッチング信
号Su,Sv,Sw(PWMパターン)をそれぞれ演算し
て出力するヒステリシスコンパレータ、130はスイッ
チング信号Su,Sv,Swに基づき、三相PWMインバ
ータ等の電力変換器の上下アームのスイッチング素子
U,X,V,Y,W,Zに対するオン・オフ信号を生成
するオンディレイ回路である。なお、このオンディレイ
回路130は、上下アームの短絡防止用に論理を反転さ
せたオン・オフ信号を出力させている。上述した電流マ
イナーループを有するサーボドライバにより、電動機の
実際の電機子電流をその指令値に追従させる制御が実行
される。
【0003】他の従来技術として、上述したヒステリシ
スコンパレータを用いる方式と、空間ベクトルを用いて
電流リプルを最小にする電圧ベクトルを選択する方式と
を切り替えることにより、高速応答と電流リプル最小化
を可能にした方法もある。
【0004】
【発明が解決しようとする課題】前述したヒステリシス
コンパレータを用いる方式では、アンプを構成する半導
体スイッチング素子のスイッチング周波数が運転状況に
よって変化するため、電動機から電磁騒音が発生すると
いう問題があった。そこで本発明は、電力変換器のスイ
ッチング周波数を一定に制御することにより、電動機か
ら発生する電磁騒音を低減するようにした低コストの電
動機駆動装置を提供しようとするものである。
【0005】
【課題を解決するための手段】上記課題を解決するた
め、請求項1記載の発明は、各相電流指令値と各相電流
検出値との偏差を各相ごとにヒステリシスコンパレータ
に入力し、このヒステリシスコンパレータから出力され
る各相のスイッチング信号に基づき電力変換器の半導体
スイッチング素子をオン・オフすることにより前記電力
変換器に接続された電動機を駆動する電動機駆動装置に
おいて、各相のスイッチング信号から各相ごとにスイッ
チング周期を求めるスイッチング周期演算手段と、この
スイッチング周期演算手段により求めたスイッチング周
期とキャリア周期とを比較する比較手段と、この比較手
段におけるスイッチング周期とキャリア周期との比較結
果に応じて各相ごとにヒステリシスコンパレータのヒス
テリシス幅を増減制御するヒステリシス幅増減手段とを
備えたものである。
【0006】請求項2記載の発明は、請求項1記載の電
動機駆動装置において、ヒステリシス幅増減手段は、自
相のスイッチング周期がキャリア周期よりも大なるとき
に自相のヒステリシス幅を減少させ、かつ、自相のスイ
ッチング周期がキャリア周期よりも小なるときに自相の
ヒステリシス幅を増加させて自相のスイッチング周波数
を一定に制御するものである。
【0007】請求項3記載の発明は、請求項1記載の電
動機駆動装置において、ヒステリシス幅増減手段は、自
相のスイッチング周期がキャリア周期よりも大なるとき
に自相のヒステリシス幅を減少させると共に他相のヒス
テリシス幅を増加させ、かつ、自相のスイッチング周期
がキャリア周期よりも小なるときに自相のヒステリシス
幅を増加させると共に他相のヒステリシス幅を減少させ
てすべての相のスイッチング周波数を一定に制御するも
のである。
【0008】請求項4記載の発明は、各相電流指令値と
各相電流検出値との偏差を各相ごとにヒステリシスコン
パレータに入力し、このヒステリシスコンパレータから
出力される各相のスイッチング信号に基づき電力変換器
の半導体スイッチング素子をオン・オフすることにより
前記電力変換器に接続された電動機を駆動する電動機駆
動装置において、各相のスイッチング信号から各相ごと
にスイッチング周期を求めるスイッチング周期演算手段
と、このスイッチング周期演算手段により求めたスイッ
チング周期とキャリア周期との偏差を求める偏差演算手
段と、この偏差演算手段により求めた偏差に所定のゲイ
ンを乗じた値の今回値と前回値とを加算して、各相ごと
にヒステリシスコンパレータのヒステリシス幅を演算す
るヒステリシス幅演算手段とを備えたものである。
【0009】請求項5記載の発明は、各相電流指令値と
各相電流検出値との偏差を各相ごとにヒステリシスコン
パレータに入力し、このヒステリシスコンパレータから
出力される各相のスイッチング信号に基づき電力変換器
の半導体スイッチング素子をオン・オフすることにより
前記電力変換器に接続された電動機を駆動する電動機駆
動装置において、各相のスイッチング信号から各相ごと
にスイッチング周期を求めるスイッチング周期演算手段
と、このスイッチング周期演算手段により求めたスイッ
チング周期とキャリア周期との偏差を求める偏差演算手
段と、この偏差演算手段により求めた偏差が入力されて
調節演算を行う調節手段と、この調節手段の出力の今回
値と前回値とを加算して各相ごとにヒステリシスコンパ
レータのヒステリシス幅を演算するヒステリシス幅演算
手段とを備えたものである。
【0010】請求項6記載の発明は、請求項5における
調節手段が、偏差演算手段から出力される偏差に所定の
ゲインを乗じるゲイン乗算手段と、このゲイン乗算手段
の出力を積分するフィルタリング手段と、前記ゲイン乗
算手段の出力とフィルタリング手段の出力とを加算する
加算手段と、からなるPI調節手段であることを特徴と
する。
【0011】
【発明の実施の形態】以下、図に沿って本発明の実施形
態を説明する。図1は、請求項1及び請求項2に記載し
た発明の実施形態を示すブロック図であり、図6と同一
の構成要素には同一符号を付してある。図1(A)に示
す主回路において、各相ごとに設けられたヒステリシス
コンパレータ121,122,123では、図1(B)
に示すヒステリシス幅制御回路41によってヒステリシ
ス幅Hu,Hv,Hwがそれぞれ増減制御されるようにな
っている。なお、図1(B)には三相(U,V,W相)
のうちU相分のヒステリシス幅制御回路41が示されて
いるが、他のV相、W相分についても同様の構成であ
る。
【0012】図1(B)において、ヒステリシス幅制御
回路41内のスイッチング周期演算手段としてのカウン
タ1には、前記ヒステリシスコンパレータ21から出力
されるU相スイッチング信号Suとクロック信号CLK
とが入力されており、これらに基づいてU相スイッチン
グ周期Tuが演算される。
【0013】U相スイッチング周期Tuは比較手段とし
てのコンパレータ2に入力され、外部から設定されたP
WM制御のキャリア周期Tcと比較される。スイッチン
グ周期Tuはdi/dtとヒステリシス幅Huとの関数に
なっているので、Tu>Tcであればヒステリシス幅Hu
を小さくするようにアップダウンカウンタ3によって例
えばHu=Hu−1というダウンカウント動作を行わせ、
逆にTu<Tcであればヒステリシス幅Huを大きくする
ようにアップダウンカウンタ3によってHu=Hu+1と
いうアップカウント動作を行わせる。ここで、アップダ
ウンカウンタ3のカウント値はディジタル信号であるた
め、D/Aコンバータ4によりアナログ信号に変換され
たヒステリシス幅Huが出力される。なお、図ではアッ
プダウンカウンタ3及びD/Aコンバータ4を一つのブ
ロックで表してあり、このブロックは請求項1における
ヒステリシス幅増減手段に相当するものである。
【0014】いま、U相がスイッチングしたら、スイッ
チング信号Suから求めたスイッチング周期Tuとキャリ
ア周期Tcとをコンパレータ2により比較し、上述した
ように両者の大小関係に応じてヒステリシス幅Huを増
減させる。これにより、ヒステリシス幅Huを小さくす
ればその関数であるスイッチング周期Tuは減少方向に
変化し、スイッチング周波数は増加する。逆に、ヒステ
リシス幅Huを大きくすればスイッチング周期Tuは増加
方向に変化し、スイッチング周波数は減少する。この結
果、U相のスイッチング周波数は一定値になるように制
御される。上記動作は、他のV相、W相についても同様
である。
【0015】次に、図2は、請求項1及び請求項3に記
載した発明の実施形態におけるヒステリシス幅制御回路
42のブロック図であり、図示されていない主回路の構
成は図1(A)と同様である。本実施形態が図1の実施
形態と異なるのは、図2のヒステリシス幅制御回路42
に示すように、他相のスイッチング周期判別結果を自相
のヒステリシス幅制御回路42に取り込んで自相のヒス
テリシス幅Huを増減制御するようにした点である。こ
こで、図2には三相(U,V,W相)のうちU相分のヒ
ステリシス幅制御回路42が示されているが、他のV
相、W相分についても同様の構成である。
【0016】すなわち、U相について言えば、前記同様
にTu<Tc(この状態をU相スイッチング周期判別信号
がU+であるとする)のとき、ヒステリシス幅Huを大
きくするようにアップダウンカウンタ3によってHu
u+1というアップカウント動作を行わせる。このカ
ウント値はディジタル信号であるため、D/Aコンバー
タ4によりアナログ信号に変換されたヒステリシス幅H
uが出力される。このとき、U相スイッチング周期判別
信号U+は同一構成であるV相、W相のヒステリシス幅
制御回路に入力される。
【0017】更に、他のV相またはW相において、Tv
<Tc(この状態をV相スイッチング周期判別信号がV
+であるとする)またはTw<Tc(この状態をW相スイ
ッチング周期判別信号がW+であるとする)の場合に
は、これらのV相,W相スイッチング周期判別信号V
+,W+がU相のヒステリシス幅制御回路42に取り込
まれ、前述したTu>Tc(この状態をU相スイッチング
周期判別信号がU−であるとする)の時のようにヒステ
リシス幅Huを小さくするべくアップダウンカウンタ3
によってHu=Hu−1というダウンカウント動作を行わ
せる。
【0018】つまり、U相のスイッチング時に、Tu
cであればヒステリシス幅Huを大きくするようにHu
=Hu+1というアップカウント動作を行わせると共
に、U相スイッチング周期判別信号U+をV相、W相に
与えることで、V相、W相のヒステリシス幅Hv,Hw
小さくするようにHv=Hv−1,Hw=Hw−1というダ
ウンカウント動作を行わせる。逆に、V相、W相のヒス
テリシス幅Hv,Hwが大きくなったら(Hv=Hv+1,
w=Hw+1の場合)、U相のヒステリシス幅Huを小
さくするようにHu=H u−1というダウンカウント動作
を行わせるものである。この結果、各相間を相互干渉さ
せて各相のスイッチング周波数が一定になるように制御
することができ、電動機から発生する電磁騒音を低減す
ることが可能になる。
【0019】図3は、請求項4に記載した発明の実施形
態におけるヒステリシス幅制御回路43のブロック図で
あり、図示されていない主回路の構成は図1(A)と同
様である。本実施形態では、例えばU相のスイッチング
信号Suからカウンタ1により求めたスイッチング周期
uの反転出力(−Q出力)とキャリア周期Tcとの偏差
を、請求項4における偏差演算手段としての加算器5に
より演算し、この偏差にゲイン乗算器6により所定ゲイ
ンを乗じた値を今回値として加算器7の一方の入力端子
に入力する。また、Dラッチ8に記憶された加算器7の
前回出力値を加算器7の他方の入力端子に入力して今回
値と加算することにより、ヒステリシス幅H uを演算す
る。そして、このディジタル信号であるヒステリシス幅
uをD/Aコンバータ4によりアナログ信号に変換し
て出力する。ここで、加算器7、Dラッチ8及びD/A
コンバータ4は、請求項4におけるヒステリシス幅演算
手段に相当する。
【0020】この実施形態では、スイッチング周期Tu
がdi/dtとヒステリシス幅Huとの関数になってい
る点に着目し、各相のスイッチング周期とキャリア周期
との偏差をゲイン倍した値の今回値とその前回値とを加
算してヒステリシス幅を求め、これをアナログ信号に変
換してヒステリシスコンパレータに与えることにより、
スイッチング周波数が一定になるように制御が行われ
る。なお、他のV相、W相のヒステリシス幅制御回路も
図3と同様の構成である。
【0021】次に、図4は、請求項5に記載した発明の
実施形態におけるヒステリシス幅制御回路44のブロッ
ク図であり、図示されていない主回路の構成は図1
(A)と同様である。本実施形態では、図3の実施形態
におけるゲイン乗算器6に代えてPI調節器9を設けて
ある。すなわち、加算器5により求めた偏差をPI調節
器9に入力して比例・積分演算を行い、その出力を加算
器7の一方の入力端子に今回値として入力すると共に、
Dラッチ8に記憶された加算器7の前回出力値を加算器
7の他方の入力端子に入力して今回値と加算することに
より、ヒステリシス幅Huを演算する。そして、ディジ
タル信号であるヒステリシス幅HuをD/Aコンバータ
4によりアナログ信号に変換して出力するものである。
【0022】本実施形態では、スイッチング周期Tu
di/dtとヒステリシス幅Huとの関数になっている
点に着目し、各相のスイッチング周期とキャリア周期と
の偏差に対しPI演算を行って得た今回値とその前回値
とを加算してヒステリシス幅を求め、これをアナログ信
号に変換してヒステリシスコンパレータに与えることに
より、スイッチング周波数が一定になるように制御が行
われる。他のV相、W相のヒステリシス幅制御回路も図
4と同様の構成である。
【0023】最後に、図5は請求項6に記載した発明の
実施形態におけるヒステリシス幅制御回路45のブロッ
ク図であり、図示されていない主回路の構成は図1
(A)と同様である。この実施形態は、図4におけるP
I調節器9の部分をゲイン乗算器10、フィルタ(ディ
ジタルフィルタ)11及び加算器12により構成したも
のである。すなわち、加算器5の出力にゲイン乗算器1
0にて所定ゲインを乗じた値と、この値をフィルタ11
に通して得た積分項とを加算器12によって加算するこ
とにより、図4のPI調節器9と同等の作用を行わせ、
加算器12の今回出力値を次段の加算器7に入力して前
回値と加算する。
【0024】本実施形態においても、図4の実施形態と
同様にスイッチング周波数を一定に保つことができる。
他のV相、W相のヒステリシス幅制御回路も図5と同様
の構成である。
【0025】なお、上記各実施形態では、ヒステリシス
幅制御回路41〜45をディジタル回路で実現できるの
で、ASIC(特定用途向けIC)化によるコストの低
減が可能である。
【0026】
【発明の効果】以上のように請求項1〜6記載の発明に
よれば、ヒステリシスコンパレータ方式の高速応答性を
損なうことなく、各相のスイッチング周波数を一定に制
御して電動機から発生する電磁騒音を低減することがで
きる。また、主要回路をディジタル化することで低コス
ト化が可能である。なお、本発明は、二相、三相サーボ
モータ、ブラシレスモータ等の駆動装置に適用可能であ
る。
【図面の簡単な説明】
【図1】請求項1及び請求項2に記載した発明の実施形
態を示すブロック図であり、図1(A)は主回路構成
図、図1(B)はヒステリシス幅制御回路の構成図であ
る。
【図2】請求項1及び請求項3に記載した発明の実施形
態におけるヒステリシス幅制御回路のブロック図であ
る。
【図3】請求項4に記載した発明の実施形態におけるヒ
ステリシス幅制御回路のブロック図である。
【図4】請求項5に記載した発明の実施形態におけるヒ
ステリシス幅制御回路のブロック図である。
【図5】請求項6に記載した発明の実施形態におけるヒ
ステリシス幅制御回路のブロック図である。
【図6】従来技術を示すブロック図である。
【符号の説明】
1 カウンタ 2 コンパレータ 3 アップダウンカウンタ 4 D/Aコンバータ 5,7,12 加算器 6,10 ゲイン乗算器 11 フィルタ 8 Dラッチ 9 PI調節器 41〜45 ヒステリシス幅制御回路 111〜113 偏差演算器 121〜123 ヒステリシスコンパレータ 130 オンディレイ回路 U,X,V,Y,W,Z スイッチング素子

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】 各相電流指令値と各相電流検出値との偏
    差を各相ごとにヒステリシスコンパレータに入力し、こ
    のヒステリシスコンパレータから出力される各相のスイ
    ッチング信号に基づき電力変換器の半導体スイッチング
    素子をオン・オフすることにより前記電力変換器に接続
    された電動機を駆動する電動機駆動装置において、 各相のスイッチング信号から各相ごとにスイッチング周
    期を求めるスイッチング周期演算手段と、 このスイッチング周期演算手段により求めたスイッチン
    グ周期とキャリア周期とを比較する比較手段と、 この比較手段におけるスイッチング周期とキャリア周期
    との比較結果に応じて各相ごとにヒステリシスコンパレ
    ータのヒステリシス幅を増減制御するヒステリシス幅増
    減手段と、 を備えたことを特徴とする電動機駆動装置。
  2. 【請求項2】 請求項1記載の電動機駆動装置におい
    て、 前記ヒステリシス幅増減手段は、自相のスイッチング周
    期がキャリア周期よりも大なるときに自相のヒステリシ
    ス幅を減少させ、かつ、自相のスイッチング周期がキャ
    リア周期よりも小なるときに自相のヒステリシス幅を増
    加させて自相のスイッチング周波数を一定に制御するこ
    とを特徴とする電動機駆動装置。
  3. 【請求項3】 請求項1記載の電動機駆動装置におい
    て、 前記ヒステリシス幅増減手段は、自相のスイッチング周
    期がキャリア周期よりも大なるときに自相のヒステリシ
    ス幅を減少させると共に他相のヒステリシス幅を増加さ
    せ、かつ、自相のスイッチング周期がキャリア周期より
    も小なるときに自相のヒステリシス幅を増加させると共
    に他相のヒステリシス幅を減少させて各相のスイッチン
    グ周波数を一定に制御することを特徴とする電動機駆動
    装置。
  4. 【請求項4】 各相電流指令値と各相電流検出値との偏
    差を各相ごとにヒステリシスコンパレータに入力し、こ
    のヒステリシスコンパレータから出力される各相のスイ
    ッチング信号に基づき電力変換器の半導体スイッチング
    素子をオン・オフすることにより前記電力変換器に接続
    された電動機を駆動する電動機駆動装置において、 各相のスイッチング信号から各相ごとにスイッチング周
    期を求めるスイッチング周期演算手段と、 このスイッチング周期演算手段により求めたスイッチン
    グ周期とキャリア周期との偏差を求める偏差演算手段
    と、 この偏差演算手段により求めた偏差に所定のゲインを乗
    じた値の今回値と前回値とを加算して、各相ごとにヒス
    テリシスコンパレータのヒステリシス幅を演算するヒス
    テリシス幅演算手段と、 を備えたことを特徴とする電動機駆動装置。
  5. 【請求項5】 各相電流指令値と各相電流検出値との偏
    差を各相ごとにヒステリシスコンパレータに入力し、こ
    のヒステリシスコンパレータから出力される各相のスイ
    ッチング信号に基づき電力変換器の半導体スイッチング
    素子をオン・オフすることにより前記電力変換器に接続
    された電動機を駆動する電動機駆動装置において、 各相のスイッチング信号から各相ごとにスイッチング周
    期を求めるスイッチング周期演算手段と、 このスイッチング周期演算手段により求めたスイッチン
    グ周期とキャリア周期との偏差を求める偏差演算手段
    と、 この偏差演算手段により求めた偏差が入力されて調節演
    算を行う調節手段と、 この調節手段の出力の今回値と前回値とを加算して各相
    ごとにヒステリシスコンパレータのヒステリシス幅を演
    算するヒステリシス幅演算手段と、 を備えたことを特徴とする電動機駆動装置。
  6. 【請求項6】 請求項5記載の電動機駆動装置におい
    て、 前記調節手段が、 前記偏差に所定のゲインを乗じるゲイン乗算手段と、 このゲイン乗算手段の出力を積分するフィルタリング手
    段と、 前記ゲイン乗算手段の出力とフィルタリング手段の出力
    とを加算する加算手段と、 からなるPI調節手段であることを特徴とする電動機駆
    動装置。
JP9189491A 1997-07-15 1997-07-15 電動機駆動装置 Withdrawn JPH1141977A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002060161A (ja) * 2000-08-15 2002-02-26 Otis Elevator Co エレベータ案内装置
KR100771912B1 (ko) * 2005-06-30 2007-11-01 엘에스산전 주식회사 엘리베이터 도어용 인버터의 소음 저감 방법

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