JPH1141977A - 電動機駆動装置 - Google Patents
電動機駆動装置Info
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- JPH1141977A JPH1141977A JP9189491A JP18949197A JPH1141977A JP H1141977 A JPH1141977 A JP H1141977A JP 9189491 A JP9189491 A JP 9189491A JP 18949197 A JP18949197 A JP 18949197A JP H1141977 A JPH1141977 A JP H1141977A
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Abstract
(57)【要約】
【課題】 スイッチング周波数を一定に制御して電動機
の電磁騒音を低減する。 【解決手段】 ヒステリシスコンパレータから出力され
る各相のスイッチング信号に基づき電力変換器の半導体
スイッチング素子をオン・オフして電力変換器に接続さ
れた電動機を駆動する電動機駆動装置に関する。各相の
スイッチング信号から各相ごとにスイッチング周期を求
めるカウンタ１と、前記スイッチング周期とキャリア周
期とを比較するコンパレータ２と、このコンパレータ２
におけるスイッチング周期とキャリア周期との比較結果
に応じて各相ごとにヒステリシスコンパレータのヒステ
リシス幅を増減制御するアップダウンカウンタ３及びＤ
／Ａコンバータ４とを備える。
の電磁騒音を低減する。 【解決手段】 ヒステリシスコンパレータから出力され
る各相のスイッチング信号に基づき電力変換器の半導体
スイッチング素子をオン・オフして電力変換器に接続さ
れた電動機を駆動する電動機駆動装置に関する。各相の
スイッチング信号から各相ごとにスイッチング周期を求
めるカウンタ１と、前記スイッチング周期とキャリア周
期とを比較するコンパレータ２と、このコンパレータ２
におけるスイッチング周期とキャリア周期との比較結果
に応じて各相ごとにヒステリシスコンパレータのヒステ
リシス幅を増減制御するアップダウンカウンタ３及びＤ
／Ａコンバータ４とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ヒステリシスコン
パレータを用いて電流制御の応答性を向上させるように
したサーボドライバ（サーボアンプ）等の電動機駆動装
置に関する。
パレータを用いて電流制御の応答性を向上させるように
したサーボドライバ（サーボアンプ）等の電動機駆動装
置に関する。
【０００２】
【従来の技術】従来、サーボドライバの電流制御の応答
性を向上させるためにヒステリシスコンパレータを用い
る方式が知られている。図６はこの従来技術の一例を示
すもので、１１１，１１２，１１３は各相の電流指令値
ｉur，ｉvr，ｉwrと電流検出値ｉud，ｉvd，ｉwdとの偏
差を求める減算器等の偏差演算器、１２１，１２２，１
２３は各相ごとの電流偏差が入力され、スイッチング信
号Ｓu，Ｓv，Ｓw（ＰＷＭパターン）をそれぞれ演算し
て出力するヒステリシスコンパレータ、１３０はスイッ
チング信号Ｓu，Ｓv，Ｓwに基づき、三相ＰＷＭインバ
ータ等の電力変換器の上下アームのスイッチング素子
Ｕ，Ｘ，Ｖ，Ｙ，Ｗ，Ｚに対するオン・オフ信号を生成
するオンディレイ回路である。なお、このオンディレイ
回路１３０は、上下アームの短絡防止用に論理を反転さ
せたオン・オフ信号を出力させている。上述した電流マ
イナーループを有するサーボドライバにより、電動機の
実際の電機子電流をその指令値に追従させる制御が実行
される。
性を向上させるためにヒステリシスコンパレータを用い
る方式が知られている。図６はこの従来技術の一例を示
すもので、１１１，１１２，１１３は各相の電流指令値
ｉur，ｉvr，ｉwrと電流検出値ｉud，ｉvd，ｉwdとの偏
差を求める減算器等の偏差演算器、１２１，１２２，１
２３は各相ごとの電流偏差が入力され、スイッチング信
号Ｓu，Ｓv，Ｓw（ＰＷＭパターン）をそれぞれ演算し
て出力するヒステリシスコンパレータ、１３０はスイッ
チング信号Ｓu，Ｓv，Ｓwに基づき、三相ＰＷＭインバ
ータ等の電力変換器の上下アームのスイッチング素子
Ｕ，Ｘ，Ｖ，Ｙ，Ｗ，Ｚに対するオン・オフ信号を生成
するオンディレイ回路である。なお、このオンディレイ
回路１３０は、上下アームの短絡防止用に論理を反転さ
せたオン・オフ信号を出力させている。上述した電流マ
イナーループを有するサーボドライバにより、電動機の
実際の電機子電流をその指令値に追従させる制御が実行
される。
【０００３】他の従来技術として、上述したヒステリシ
スコンパレータを用いる方式と、空間ベクトルを用いて
電流リプルを最小にする電圧ベクトルを選択する方式と
を切り替えることにより、高速応答と電流リプル最小化
を可能にした方法もある。
スコンパレータを用いる方式と、空間ベクトルを用いて
電流リプルを最小にする電圧ベクトルを選択する方式と
を切り替えることにより、高速応答と電流リプル最小化
を可能にした方法もある。
【０００４】
【発明が解決しようとする課題】前述したヒステリシス
コンパレータを用いる方式では、アンプを構成する半導
体スイッチング素子のスイッチング周波数が運転状況に
よって変化するため、電動機から電磁騒音が発生すると
いう問題があった。そこで本発明は、電力変換器のスイ
ッチング周波数を一定に制御することにより、電動機か
ら発生する電磁騒音を低減するようにした低コストの電
動機駆動装置を提供しようとするものである。
コンパレータを用いる方式では、アンプを構成する半導
体スイッチング素子のスイッチング周波数が運転状況に
よって変化するため、電動機から電磁騒音が発生すると
いう問題があった。そこで本発明は、電力変換器のスイ
ッチング周波数を一定に制御することにより、電動機か
ら発生する電磁騒音を低減するようにした低コストの電
動機駆動装置を提供しようとするものである。
【０００５】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、各相電流指令値と各相電流
検出値との偏差を各相ごとにヒステリシスコンパレータ
に入力し、このヒステリシスコンパレータから出力され
る各相のスイッチング信号に基づき電力変換器の半導体
スイッチング素子をオン・オフすることにより前記電力
変換器に接続された電動機を駆動する電動機駆動装置に
おいて、各相のスイッチング信号から各相ごとにスイッ
チング周期を求めるスイッチング周期演算手段と、この
スイッチング周期演算手段により求めたスイッチング周
期とキャリア周期とを比較する比較手段と、この比較手
段におけるスイッチング周期とキャリア周期との比較結
果に応じて各相ごとにヒステリシスコンパレータのヒス
テリシス幅を増減制御するヒステリシス幅増減手段とを
備えたものである。
め、請求項１記載の発明は、各相電流指令値と各相電流
検出値との偏差を各相ごとにヒステリシスコンパレータ
に入力し、このヒステリシスコンパレータから出力され
る各相のスイッチング信号に基づき電力変換器の半導体
スイッチング素子をオン・オフすることにより前記電力
変換器に接続された電動機を駆動する電動機駆動装置に
おいて、各相のスイッチング信号から各相ごとにスイッ
チング周期を求めるスイッチング周期演算手段と、この
スイッチング周期演算手段により求めたスイッチング周
期とキャリア周期とを比較する比較手段と、この比較手
段におけるスイッチング周期とキャリア周期との比較結
果に応じて各相ごとにヒステリシスコンパレータのヒス
テリシス幅を増減制御するヒステリシス幅増減手段とを
備えたものである。
【０００６】請求項２記載の発明は、請求項１記載の電
動機駆動装置において、ヒステリシス幅増減手段は、自
相のスイッチング周期がキャリア周期よりも大なるとき
に自相のヒステリシス幅を減少させ、かつ、自相のスイ
ッチング周期がキャリア周期よりも小なるときに自相の
ヒステリシス幅を増加させて自相のスイッチング周波数
を一定に制御するものである。
動機駆動装置において、ヒステリシス幅増減手段は、自
相のスイッチング周期がキャリア周期よりも大なるとき
に自相のヒステリシス幅を減少させ、かつ、自相のスイ
ッチング周期がキャリア周期よりも小なるときに自相の
ヒステリシス幅を増加させて自相のスイッチング周波数
を一定に制御するものである。
【０００７】請求項３記載の発明は、請求項１記載の電
動機駆動装置において、ヒステリシス幅増減手段は、自
相のスイッチング周期がキャリア周期よりも大なるとき
に自相のヒステリシス幅を減少させると共に他相のヒス
テリシス幅を増加させ、かつ、自相のスイッチング周期
がキャリア周期よりも小なるときに自相のヒステリシス
幅を増加させると共に他相のヒステリシス幅を減少させ
てすべての相のスイッチング周波数を一定に制御するも
のである。
動機駆動装置において、ヒステリシス幅増減手段は、自
相のスイッチング周期がキャリア周期よりも大なるとき
に自相のヒステリシス幅を減少させると共に他相のヒス
テリシス幅を増加させ、かつ、自相のスイッチング周期
がキャリア周期よりも小なるときに自相のヒステリシス
幅を増加させると共に他相のヒステリシス幅を減少させ
てすべての相のスイッチング周波数を一定に制御するも
のである。
【０００８】請求項４記載の発明は、各相電流指令値と
各相電流検出値との偏差を各相ごとにヒステリシスコン
パレータに入力し、このヒステリシスコンパレータから
出力される各相のスイッチング信号に基づき電力変換器
の半導体スイッチング素子をオン・オフすることにより
前記電力変換器に接続された電動機を駆動する電動機駆
動装置において、各相のスイッチング信号から各相ごと
にスイッチング周期を求めるスイッチング周期演算手段
と、このスイッチング周期演算手段により求めたスイッ
チング周期とキャリア周期との偏差を求める偏差演算手
段と、この偏差演算手段により求めた偏差に所定のゲイ
ンを乗じた値の今回値と前回値とを加算して、各相ごと
にヒステリシスコンパレータのヒステリシス幅を演算す
るヒステリシス幅演算手段とを備えたものである。
各相電流検出値との偏差を各相ごとにヒステリシスコン
パレータに入力し、このヒステリシスコンパレータから
出力される各相のスイッチング信号に基づき電力変換器
の半導体スイッチング素子をオン・オフすることにより
前記電力変換器に接続された電動機を駆動する電動機駆
動装置において、各相のスイッチング信号から各相ごと
にスイッチング周期を求めるスイッチング周期演算手段
と、このスイッチング周期演算手段により求めたスイッ
チング周期とキャリア周期との偏差を求める偏差演算手
段と、この偏差演算手段により求めた偏差に所定のゲイ
ンを乗じた値の今回値と前回値とを加算して、各相ごと
にヒステリシスコンパレータのヒステリシス幅を演算す
るヒステリシス幅演算手段とを備えたものである。
【０００９】請求項５記載の発明は、各相電流指令値と
各相電流検出値との偏差を各相ごとにヒステリシスコン
パレータに入力し、このヒステリシスコンパレータから
出力される各相のスイッチング信号に基づき電力変換器
の半導体スイッチング素子をオン・オフすることにより
前記電力変換器に接続された電動機を駆動する電動機駆
動装置において、各相のスイッチング信号から各相ごと
にスイッチング周期を求めるスイッチング周期演算手段
と、このスイッチング周期演算手段により求めたスイッ
チング周期とキャリア周期との偏差を求める偏差演算手
段と、この偏差演算手段により求めた偏差が入力されて
調節演算を行う調節手段と、この調節手段の出力の今回
値と前回値とを加算して各相ごとにヒステリシスコンパ
レータのヒステリシス幅を演算するヒステリシス幅演算
手段とを備えたものである。
各相電流検出値との偏差を各相ごとにヒステリシスコン
パレータに入力し、このヒステリシスコンパレータから
出力される各相のスイッチング信号に基づき電力変換器
の半導体スイッチング素子をオン・オフすることにより
前記電力変換器に接続された電動機を駆動する電動機駆
動装置において、各相のスイッチング信号から各相ごと
にスイッチング周期を求めるスイッチング周期演算手段
と、このスイッチング周期演算手段により求めたスイッ
チング周期とキャリア周期との偏差を求める偏差演算手
段と、この偏差演算手段により求めた偏差が入力されて
調節演算を行う調節手段と、この調節手段の出力の今回
値と前回値とを加算して各相ごとにヒステリシスコンパ
レータのヒステリシス幅を演算するヒステリシス幅演算
手段とを備えたものである。
【００１０】請求項６記載の発明は、請求項５における
調節手段が、偏差演算手段から出力される偏差に所定の
ゲインを乗じるゲイン乗算手段と、このゲイン乗算手段
の出力を積分するフィルタリング手段と、前記ゲイン乗
算手段の出力とフィルタリング手段の出力とを加算する
加算手段と、からなるＰＩ調節手段であることを特徴と
する。
調節手段が、偏差演算手段から出力される偏差に所定の
ゲインを乗じるゲイン乗算手段と、このゲイン乗算手段
の出力を積分するフィルタリング手段と、前記ゲイン乗
算手段の出力とフィルタリング手段の出力とを加算する
加算手段と、からなるＰＩ調節手段であることを特徴と
する。
【００１１】
【発明の実施の形態】以下、図に沿って本発明の実施形
態を説明する。図１は、請求項１及び請求項２に記載し
た発明の実施形態を示すブロック図であり、図６と同一
の構成要素には同一符号を付してある。図１（Ａ）に示
す主回路において、各相ごとに設けられたヒステリシス
コンパレータ１２１，１２２，１２３では、図１（Ｂ）
に示すヒステリシス幅制御回路４１によってヒステリシ
ス幅Ｈu，Ｈv，Ｈwがそれぞれ増減制御されるようにな
っている。なお、図１（Ｂ）には三相（Ｕ，Ｖ，Ｗ相）
のうちＵ相分のヒステリシス幅制御回路４１が示されて
いるが、他のＶ相、Ｗ相分についても同様の構成であ
る。
態を説明する。図１は、請求項１及び請求項２に記載し
た発明の実施形態を示すブロック図であり、図６と同一
の構成要素には同一符号を付してある。図１（Ａ）に示
す主回路において、各相ごとに設けられたヒステリシス
コンパレータ１２１，１２２，１２３では、図１（Ｂ）
に示すヒステリシス幅制御回路４１によってヒステリシ
ス幅Ｈu，Ｈv，Ｈwがそれぞれ増減制御されるようにな
っている。なお、図１（Ｂ）には三相（Ｕ，Ｖ，Ｗ相）
のうちＵ相分のヒステリシス幅制御回路４１が示されて
いるが、他のＶ相、Ｗ相分についても同様の構成であ
る。
【００１２】図１（Ｂ）において、ヒステリシス幅制御
回路４１内のスイッチング周期演算手段としてのカウン
タ１には、前記ヒステリシスコンパレータ２１から出力
されるＵ相スイッチング信号Ｓuとクロック信号ＣＬＫ
とが入力されており、これらに基づいてＵ相スイッチン
グ周期Ｔuが演算される。
回路４１内のスイッチング周期演算手段としてのカウン
タ１には、前記ヒステリシスコンパレータ２１から出力
されるＵ相スイッチング信号Ｓuとクロック信号ＣＬＫ
とが入力されており、これらに基づいてＵ相スイッチン
グ周期Ｔuが演算される。
【００１３】Ｕ相スイッチング周期Ｔuは比較手段とし
てのコンパレータ２に入力され、外部から設定されたＰ
ＷＭ制御のキャリア周期Ｔcと比較される。スイッチン
グ周期Ｔuはｄｉ／ｄｔとヒステリシス幅Ｈuとの関数に
なっているので、Ｔu＞Ｔcであればヒステリシス幅Ｈu
を小さくするようにアップダウンカウンタ３によって例
えばＨu＝Ｈu−１というダウンカウント動作を行わせ、
逆にＴu＜Ｔcであればヒステリシス幅Ｈuを大きくする
ようにアップダウンカウンタ３によってＨu＝Ｈu＋１と
いうアップカウント動作を行わせる。ここで、アップダ
ウンカウンタ３のカウント値はディジタル信号であるた
め、Ｄ／Ａコンバータ４によりアナログ信号に変換され
たヒステリシス幅Ｈuが出力される。なお、図ではアッ
プダウンカウンタ３及びＤ／Ａコンバータ４を一つのブ
ロックで表してあり、このブロックは請求項１における
ヒステリシス幅増減手段に相当するものである。
てのコンパレータ２に入力され、外部から設定されたＰ
ＷＭ制御のキャリア周期Ｔcと比較される。スイッチン
グ周期Ｔuはｄｉ／ｄｔとヒステリシス幅Ｈuとの関数に
なっているので、Ｔu＞Ｔcであればヒステリシス幅Ｈu
を小さくするようにアップダウンカウンタ３によって例
えばＨu＝Ｈu−１というダウンカウント動作を行わせ、
逆にＴu＜Ｔcであればヒステリシス幅Ｈuを大きくする
ようにアップダウンカウンタ３によってＨu＝Ｈu＋１と
いうアップカウント動作を行わせる。ここで、アップダ
ウンカウンタ３のカウント値はディジタル信号であるた
め、Ｄ／Ａコンバータ４によりアナログ信号に変換され
たヒステリシス幅Ｈuが出力される。なお、図ではアッ
プダウンカウンタ３及びＤ／Ａコンバータ４を一つのブ
ロックで表してあり、このブロックは請求項１における
ヒステリシス幅増減手段に相当するものである。
【００１４】いま、Ｕ相がスイッチングしたら、スイッ
チング信号Ｓuから求めたスイッチング周期Ｔuとキャリ
ア周期Ｔcとをコンパレータ２により比較し、上述した
ように両者の大小関係に応じてヒステリシス幅Ｈuを増
減させる。これにより、ヒステリシス幅Ｈuを小さくす
ればその関数であるスイッチング周期Ｔuは減少方向に
変化し、スイッチング周波数は増加する。逆に、ヒステ
リシス幅Ｈuを大きくすればスイッチング周期Ｔuは増加
方向に変化し、スイッチング周波数は減少する。この結
果、Ｕ相のスイッチング周波数は一定値になるように制
御される。上記動作は、他のＶ相、Ｗ相についても同様
である。
チング信号Ｓuから求めたスイッチング周期Ｔuとキャリ
ア周期Ｔcとをコンパレータ２により比較し、上述した
ように両者の大小関係に応じてヒステリシス幅Ｈuを増
減させる。これにより、ヒステリシス幅Ｈuを小さくす
ればその関数であるスイッチング周期Ｔuは減少方向に
変化し、スイッチング周波数は増加する。逆に、ヒステ
リシス幅Ｈuを大きくすればスイッチング周期Ｔuは増加
方向に変化し、スイッチング周波数は減少する。この結
果、Ｕ相のスイッチング周波数は一定値になるように制
御される。上記動作は、他のＶ相、Ｗ相についても同様
である。
【００１５】次に、図２は、請求項１及び請求項３に記
載した発明の実施形態におけるヒステリシス幅制御回路
４２のブロック図であり、図示されていない主回路の構
成は図１（Ａ）と同様である。本実施形態が図１の実施
形態と異なるのは、図２のヒステリシス幅制御回路４２
に示すように、他相のスイッチング周期判別結果を自相
のヒステリシス幅制御回路４２に取り込んで自相のヒス
テリシス幅Ｈuを増減制御するようにした点である。こ
こで、図２には三相（Ｕ，Ｖ，Ｗ相）のうちＵ相分のヒ
ステリシス幅制御回路４２が示されているが、他のＶ
相、Ｗ相分についても同様の構成である。
載した発明の実施形態におけるヒステリシス幅制御回路
４２のブロック図であり、図示されていない主回路の構
成は図１（Ａ）と同様である。本実施形態が図１の実施
形態と異なるのは、図２のヒステリシス幅制御回路４２
に示すように、他相のスイッチング周期判別結果を自相
のヒステリシス幅制御回路４２に取り込んで自相のヒス
テリシス幅Ｈuを増減制御するようにした点である。こ
こで、図２には三相（Ｕ，Ｖ，Ｗ相）のうちＵ相分のヒ
ステリシス幅制御回路４２が示されているが、他のＶ
相、Ｗ相分についても同様の構成である。
【００１６】すなわち、Ｕ相について言えば、前記同様
にＴu＜Ｔc（この状態をＵ相スイッチング周期判別信号
がＵ＋であるとする）のとき、ヒステリシス幅Ｈuを大
きくするようにアップダウンカウンタ３によってＨu＝
Ｈu＋１というアップカウント動作を行わせる。このカ
ウント値はディジタル信号であるため、Ｄ／Ａコンバー
タ４によりアナログ信号に変換されたヒステリシス幅Ｈ
uが出力される。このとき、Ｕ相スイッチング周期判別
信号Ｕ＋は同一構成であるＶ相、Ｗ相のヒステリシス幅
制御回路に入力される。
にＴu＜Ｔc（この状態をＵ相スイッチング周期判別信号
がＵ＋であるとする）のとき、ヒステリシス幅Ｈuを大
きくするようにアップダウンカウンタ３によってＨu＝
Ｈu＋１というアップカウント動作を行わせる。このカ
ウント値はディジタル信号であるため、Ｄ／Ａコンバー
タ４によりアナログ信号に変換されたヒステリシス幅Ｈ
uが出力される。このとき、Ｕ相スイッチング周期判別
信号Ｕ＋は同一構成であるＶ相、Ｗ相のヒステリシス幅
制御回路に入力される。
【００１７】更に、他のＶ相またはＷ相において、Ｔv
＜Ｔc（この状態をＶ相スイッチング周期判別信号がＶ
＋であるとする）またはＴw＜Ｔc（この状態をＷ相スイ
ッチング周期判別信号がＷ＋であるとする）の場合に
は、これらのＶ相，Ｗ相スイッチング周期判別信号Ｖ
＋，Ｗ＋がＵ相のヒステリシス幅制御回路４２に取り込
まれ、前述したＴu＞Ｔc（この状態をＵ相スイッチング
周期判別信号がＵ−であるとする）の時のようにヒステ
リシス幅Ｈuを小さくするべくアップダウンカウンタ３
によってＨu＝Ｈu−１というダウンカウント動作を行わ
せる。
＜Ｔc（この状態をＶ相スイッチング周期判別信号がＶ
＋であるとする）またはＴw＜Ｔc（この状態をＷ相スイ
ッチング周期判別信号がＷ＋であるとする）の場合に
は、これらのＶ相，Ｗ相スイッチング周期判別信号Ｖ
＋，Ｗ＋がＵ相のヒステリシス幅制御回路４２に取り込
まれ、前述したＴu＞Ｔc（この状態をＵ相スイッチング
周期判別信号がＵ−であるとする）の時のようにヒステ
リシス幅Ｈuを小さくするべくアップダウンカウンタ３
によってＨu＝Ｈu−１というダウンカウント動作を行わ
せる。
【００１８】つまり、Ｕ相のスイッチング時に、Ｔu＜
Ｔcであればヒステリシス幅Ｈuを大きくするようにＨu
＝Ｈu＋１というアップカウント動作を行わせると共
に、Ｕ相スイッチング周期判別信号Ｕ＋をＶ相、Ｗ相に
与えることで、Ｖ相、Ｗ相のヒステリシス幅Ｈv，Ｈwを
小さくするようにＨv＝Ｈv−１，Ｈw＝Ｈw−１というダ
ウンカウント動作を行わせる。逆に、Ｖ相、Ｗ相のヒス
テリシス幅Ｈv，Ｈwが大きくなったら（Ｈv＝Ｈv＋１，
Ｈw＝Ｈw＋１の場合）、Ｕ相のヒステリシス幅Ｈuを小
さくするようにＨu＝Ｈ u−１というダウンカウント動作
を行わせるものである。この結果、各相間を相互干渉さ
せて各相のスイッチング周波数が一定になるように制御
することができ、電動機から発生する電磁騒音を低減す
ることが可能になる。
Ｔcであればヒステリシス幅Ｈuを大きくするようにＨu
＝Ｈu＋１というアップカウント動作を行わせると共
に、Ｕ相スイッチング周期判別信号Ｕ＋をＶ相、Ｗ相に
与えることで、Ｖ相、Ｗ相のヒステリシス幅Ｈv，Ｈwを
小さくするようにＨv＝Ｈv−１，Ｈw＝Ｈw−１というダ
ウンカウント動作を行わせる。逆に、Ｖ相、Ｗ相のヒス
テリシス幅Ｈv，Ｈwが大きくなったら（Ｈv＝Ｈv＋１，
Ｈw＝Ｈw＋１の場合）、Ｕ相のヒステリシス幅Ｈuを小
さくするようにＨu＝Ｈ u−１というダウンカウント動作
を行わせるものである。この結果、各相間を相互干渉さ
せて各相のスイッチング周波数が一定になるように制御
することができ、電動機から発生する電磁騒音を低減す
ることが可能になる。
【００１９】図３は、請求項４に記載した発明の実施形
態におけるヒステリシス幅制御回路４３のブロック図で
あり、図示されていない主回路の構成は図１（Ａ）と同
様である。本実施形態では、例えばＵ相のスイッチング
信号Ｓuからカウンタ１により求めたスイッチング周期
Ｔuの反転出力（−Ｑ出力）とキャリア周期Ｔcとの偏差
を、請求項４における偏差演算手段としての加算器５に
より演算し、この偏差にゲイン乗算器６により所定ゲイ
ンを乗じた値を今回値として加算器７の一方の入力端子
に入力する。また、Ｄラッチ８に記憶された加算器７の
前回出力値を加算器７の他方の入力端子に入力して今回
値と加算することにより、ヒステリシス幅Ｈ uを演算す
る。そして、このディジタル信号であるヒステリシス幅
ＨuをＤ／Ａコンバータ４によりアナログ信号に変換し
て出力する。ここで、加算器７、Ｄラッチ８及びＤ／Ａ
コンバータ４は、請求項４におけるヒステリシス幅演算
手段に相当する。
態におけるヒステリシス幅制御回路４３のブロック図で
あり、図示されていない主回路の構成は図１（Ａ）と同
様である。本実施形態では、例えばＵ相のスイッチング
信号Ｓuからカウンタ１により求めたスイッチング周期
Ｔuの反転出力（−Ｑ出力）とキャリア周期Ｔcとの偏差
を、請求項４における偏差演算手段としての加算器５に
より演算し、この偏差にゲイン乗算器６により所定ゲイ
ンを乗じた値を今回値として加算器７の一方の入力端子
に入力する。また、Ｄラッチ８に記憶された加算器７の
前回出力値を加算器７の他方の入力端子に入力して今回
値と加算することにより、ヒステリシス幅Ｈ uを演算す
る。そして、このディジタル信号であるヒステリシス幅
ＨuをＤ／Ａコンバータ４によりアナログ信号に変換し
て出力する。ここで、加算器７、Ｄラッチ８及びＤ／Ａ
コンバータ４は、請求項４におけるヒステリシス幅演算
手段に相当する。
【００２０】この実施形態では、スイッチング周期Ｔu
がｄｉ／ｄｔとヒステリシス幅Ｈuとの関数になってい
る点に着目し、各相のスイッチング周期とキャリア周期
との偏差をゲイン倍した値の今回値とその前回値とを加
算してヒステリシス幅を求め、これをアナログ信号に変
換してヒステリシスコンパレータに与えることにより、
スイッチング周波数が一定になるように制御が行われ
る。なお、他のＶ相、Ｗ相のヒステリシス幅制御回路も
図３と同様の構成である。
がｄｉ／ｄｔとヒステリシス幅Ｈuとの関数になってい
る点に着目し、各相のスイッチング周期とキャリア周期
との偏差をゲイン倍した値の今回値とその前回値とを加
算してヒステリシス幅を求め、これをアナログ信号に変
換してヒステリシスコンパレータに与えることにより、
スイッチング周波数が一定になるように制御が行われ
る。なお、他のＶ相、Ｗ相のヒステリシス幅制御回路も
図３と同様の構成である。
【００２１】次に、図４は、請求項５に記載した発明の
実施形態におけるヒステリシス幅制御回路４４のブロッ
ク図であり、図示されていない主回路の構成は図１
（Ａ）と同様である。本実施形態では、図３の実施形態
におけるゲイン乗算器６に代えてＰＩ調節器９を設けて
ある。すなわち、加算器５により求めた偏差をＰＩ調節
器９に入力して比例・積分演算を行い、その出力を加算
器７の一方の入力端子に今回値として入力すると共に、
Ｄラッチ８に記憶された加算器７の前回出力値を加算器
７の他方の入力端子に入力して今回値と加算することに
より、ヒステリシス幅Ｈuを演算する。そして、ディジ
タル信号であるヒステリシス幅ＨuをＤ／Ａコンバータ
４によりアナログ信号に変換して出力するものである。
実施形態におけるヒステリシス幅制御回路４４のブロッ
ク図であり、図示されていない主回路の構成は図１
（Ａ）と同様である。本実施形態では、図３の実施形態
におけるゲイン乗算器６に代えてＰＩ調節器９を設けて
ある。すなわち、加算器５により求めた偏差をＰＩ調節
器９に入力して比例・積分演算を行い、その出力を加算
器７の一方の入力端子に今回値として入力すると共に、
Ｄラッチ８に記憶された加算器７の前回出力値を加算器
７の他方の入力端子に入力して今回値と加算することに
より、ヒステリシス幅Ｈuを演算する。そして、ディジ
タル信号であるヒステリシス幅ＨuをＤ／Ａコンバータ
４によりアナログ信号に変換して出力するものである。
【００２２】本実施形態では、スイッチング周期Ｔuが
ｄｉ／ｄｔとヒステリシス幅Ｈuとの関数になっている
点に着目し、各相のスイッチング周期とキャリア周期と
の偏差に対しＰＩ演算を行って得た今回値とその前回値
とを加算してヒステリシス幅を求め、これをアナログ信
号に変換してヒステリシスコンパレータに与えることに
より、スイッチング周波数が一定になるように制御が行
われる。他のＶ相、Ｗ相のヒステリシス幅制御回路も図
４と同様の構成である。
ｄｉ／ｄｔとヒステリシス幅Ｈuとの関数になっている
点に着目し、各相のスイッチング周期とキャリア周期と
の偏差に対しＰＩ演算を行って得た今回値とその前回値
とを加算してヒステリシス幅を求め、これをアナログ信
号に変換してヒステリシスコンパレータに与えることに
より、スイッチング周波数が一定になるように制御が行
われる。他のＶ相、Ｗ相のヒステリシス幅制御回路も図
４と同様の構成である。
【００２３】最後に、図５は請求項６に記載した発明の
実施形態におけるヒステリシス幅制御回路４５のブロッ
ク図であり、図示されていない主回路の構成は図１
（Ａ）と同様である。この実施形態は、図４におけるＰ
Ｉ調節器９の部分をゲイン乗算器１０、フィルタ（ディ
ジタルフィルタ）１１及び加算器１２により構成したも
のである。すなわち、加算器５の出力にゲイン乗算器１
０にて所定ゲインを乗じた値と、この値をフィルタ１１
に通して得た積分項とを加算器１２によって加算するこ
とにより、図４のＰＩ調節器９と同等の作用を行わせ、
加算器１２の今回出力値を次段の加算器７に入力して前
回値と加算する。
実施形態におけるヒステリシス幅制御回路４５のブロッ
ク図であり、図示されていない主回路の構成は図１
（Ａ）と同様である。この実施形態は、図４におけるＰ
Ｉ調節器９の部分をゲイン乗算器１０、フィルタ（ディ
ジタルフィルタ）１１及び加算器１２により構成したも
のである。すなわち、加算器５の出力にゲイン乗算器１
０にて所定ゲインを乗じた値と、この値をフィルタ１１
に通して得た積分項とを加算器１２によって加算するこ
とにより、図４のＰＩ調節器９と同等の作用を行わせ、
加算器１２の今回出力値を次段の加算器７に入力して前
回値と加算する。
【００２４】本実施形態においても、図４の実施形態と
同様にスイッチング周波数を一定に保つことができる。
他のＶ相、Ｗ相のヒステリシス幅制御回路も図５と同様
の構成である。
同様にスイッチング周波数を一定に保つことができる。
他のＶ相、Ｗ相のヒステリシス幅制御回路も図５と同様
の構成である。
【００２５】なお、上記各実施形態では、ヒステリシス
幅制御回路４１〜４５をディジタル回路で実現できるの
で、ＡＳＩＣ（特定用途向けＩＣ）化によるコストの低
減が可能である。
幅制御回路４１〜４５をディジタル回路で実現できるの
で、ＡＳＩＣ（特定用途向けＩＣ）化によるコストの低
減が可能である。
【００２６】
【発明の効果】以上のように請求項１〜６記載の発明に
よれば、ヒステリシスコンパレータ方式の高速応答性を
損なうことなく、各相のスイッチング周波数を一定に制
御して電動機から発生する電磁騒音を低減することがで
きる。また、主要回路をディジタル化することで低コス
ト化が可能である。なお、本発明は、二相、三相サーボ
モータ、ブラシレスモータ等の駆動装置に適用可能であ
る。
よれば、ヒステリシスコンパレータ方式の高速応答性を
損なうことなく、各相のスイッチング周波数を一定に制
御して電動機から発生する電磁騒音を低減することがで
きる。また、主要回路をディジタル化することで低コス
ト化が可能である。なお、本発明は、二相、三相サーボ
モータ、ブラシレスモータ等の駆動装置に適用可能であ
る。
【図１】請求項１及び請求項２に記載した発明の実施形
態を示すブロック図であり、図１（Ａ）は主回路構成
図、図１（Ｂ）はヒステリシス幅制御回路の構成図であ
る。
態を示すブロック図であり、図１（Ａ）は主回路構成
図、図１（Ｂ）はヒステリシス幅制御回路の構成図であ
る。
【図２】請求項１及び請求項３に記載した発明の実施形
態におけるヒステリシス幅制御回路のブロック図であ
る。
態におけるヒステリシス幅制御回路のブロック図であ
る。
【図３】請求項４に記載した発明の実施形態におけるヒ
ステリシス幅制御回路のブロック図である。
ステリシス幅制御回路のブロック図である。
【図４】請求項５に記載した発明の実施形態におけるヒ
ステリシス幅制御回路のブロック図である。
ステリシス幅制御回路のブロック図である。
【図５】請求項６に記載した発明の実施形態におけるヒ
ステリシス幅制御回路のブロック図である。
ステリシス幅制御回路のブロック図である。
【図６】従来技術を示すブロック図である。
１ カウンタ ２ コンパレータ ３ アップダウンカウンタ ４ Ｄ／Ａコンバータ ５，７，１２ 加算器 ６，１０ ゲイン乗算器 １１ フィルタ ８ Ｄラッチ ９ ＰＩ調節器 ４１〜４５ ヒステリシス幅制御回路 １１１〜１１３ 偏差演算器 １２１〜１２３ ヒステリシスコンパレータ １３０ オンディレイ回路 Ｕ，Ｘ，Ｖ，Ｙ，Ｗ，Ｚ スイッチング素子
Claims (6)
- 【請求項１】 各相電流指令値と各相電流検出値との偏
差を各相ごとにヒステリシスコンパレータに入力し、こ
のヒステリシスコンパレータから出力される各相のスイ
ッチング信号に基づき電力変換器の半導体スイッチング
素子をオン・オフすることにより前記電力変換器に接続
された電動機を駆動する電動機駆動装置において、 各相のスイッチング信号から各相ごとにスイッチング周
期を求めるスイッチング周期演算手段と、 このスイッチング周期演算手段により求めたスイッチン
グ周期とキャリア周期とを比較する比較手段と、 この比較手段におけるスイッチング周期とキャリア周期
との比較結果に応じて各相ごとにヒステリシスコンパレ
ータのヒステリシス幅を増減制御するヒステリシス幅増
減手段と、 を備えたことを特徴とする電動機駆動装置。 - 【請求項２】 請求項１記載の電動機駆動装置におい
て、 前記ヒステリシス幅増減手段は、自相のスイッチング周
期がキャリア周期よりも大なるときに自相のヒステリシ
ス幅を減少させ、かつ、自相のスイッチング周期がキャ
リア周期よりも小なるときに自相のヒステリシス幅を増
加させて自相のスイッチング周波数を一定に制御するこ
とを特徴とする電動機駆動装置。 - 【請求項３】 請求項１記載の電動機駆動装置におい
て、 前記ヒステリシス幅増減手段は、自相のスイッチング周
期がキャリア周期よりも大なるときに自相のヒステリシ
ス幅を減少させると共に他相のヒステリシス幅を増加さ
せ、かつ、自相のスイッチング周期がキャリア周期より
も小なるときに自相のヒステリシス幅を増加させると共
に他相のヒステリシス幅を減少させて各相のスイッチン
グ周波数を一定に制御することを特徴とする電動機駆動
装置。 - 【請求項４】 各相電流指令値と各相電流検出値との偏
差を各相ごとにヒステリシスコンパレータに入力し、こ
のヒステリシスコンパレータから出力される各相のスイ
ッチング信号に基づき電力変換器の半導体スイッチング
素子をオン・オフすることにより前記電力変換器に接続
された電動機を駆動する電動機駆動装置において、 各相のスイッチング信号から各相ごとにスイッチング周
期を求めるスイッチング周期演算手段と、 このスイッチング周期演算手段により求めたスイッチン
グ周期とキャリア周期との偏差を求める偏差演算手段
と、 この偏差演算手段により求めた偏差に所定のゲインを乗
じた値の今回値と前回値とを加算して、各相ごとにヒス
テリシスコンパレータのヒステリシス幅を演算するヒス
テリシス幅演算手段と、 を備えたことを特徴とする電動機駆動装置。 - 【請求項５】 各相電流指令値と各相電流検出値との偏
差を各相ごとにヒステリシスコンパレータに入力し、こ
のヒステリシスコンパレータから出力される各相のスイ
ッチング信号に基づき電力変換器の半導体スイッチング
素子をオン・オフすることにより前記電力変換器に接続
された電動機を駆動する電動機駆動装置において、 各相のスイッチング信号から各相ごとにスイッチング周
期を求めるスイッチング周期演算手段と、 このスイッチング周期演算手段により求めたスイッチン
グ周期とキャリア周期との偏差を求める偏差演算手段
と、 この偏差演算手段により求めた偏差が入力されて調節演
算を行う調節手段と、 この調節手段の出力の今回値と前回値とを加算して各相
ごとにヒステリシスコンパレータのヒステリシス幅を演
算するヒステリシス幅演算手段と、 を備えたことを特徴とする電動機駆動装置。 - 【請求項６】 請求項５記載の電動機駆動装置におい
て、 前記調節手段が、 前記偏差に所定のゲインを乗じるゲイン乗算手段と、 このゲイン乗算手段の出力を積分するフィルタリング手
段と、 前記ゲイン乗算手段の出力とフィルタリング手段の出力
とを加算する加算手段と、 からなるＰＩ調節手段であることを特徴とする電動機駆
動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9189491A JPH1141977A (ja) | 1997-07-15 | 1997-07-15 | 電動機駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9189491A JPH1141977A (ja) | 1997-07-15 | 1997-07-15 | 電動機駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1141977A true JPH1141977A (ja) | 1999-02-12 |
Family
ID=16242161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9189491A Withdrawn JPH1141977A (ja) | 1997-07-15 | 1997-07-15 | 電動機駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1141977A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002060161A (ja) * | 2000-08-15 | 2002-02-26 | Otis Elevator Co | エレベータ案内装置 |
| KR100771912B1 (ko) * | 2005-06-30 | 2007-11-01 | 엘에스산전 주식회사 | 엘리베이터 도어용 인버터의 소음 저감 방법 |
-
1997
- 1997-07-15 JP JP9189491A patent/JPH1141977A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002060161A (ja) * | 2000-08-15 | 2002-02-26 | Otis Elevator Co | エレベータ案内装置 |
| KR100771912B1 (ko) * | 2005-06-30 | 2007-11-01 | 엘에스산전 주식회사 | 엘리베이터 도어용 인버터의 소음 저감 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |