JPH1140803A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH1140803A
JPH1140803A JP19030397A JP19030397A JPH1140803A JP H1140803 A JPH1140803 A JP H1140803A JP 19030397 A JP19030397 A JP 19030397A JP 19030397 A JP19030397 A JP 19030397A JP H1140803 A JPH1140803 A JP H1140803A
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JP
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Patent type
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film
silicon
insulating film
fluorine
oxide film
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Application number
JP19030397A
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Japanese (ja)
Inventor
Akira Chokai
Yuichiro Mitani
Hideki Satake
祐一郎 三谷
秀喜 佐竹
明 鳥海
Original Assignee
Toshiba Corp
株式会社東芝
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Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor device, in which the reliability of a gate insulating film regarding its dielectric breakdown resistance or the like is enhanced by a method, wherein the gate insulating film is constituted so as to contain silicon, oxygen or nitrogen and a halogen element, and the maximum element concentration of the halogen element is specified. SOLUTION: A silicon thermal oxide film 2 and n-type source-drain diffused layers 7a, 7b are formed on a P-type silicon substrate 1. A gate insulating film 3 is composed mainly of silicon, oxygen or nitrogen, and halogen atoms such as fluorine atoms or the like are introduced. A CVD silicon oxide film 6 is formed on a polycrystalline silicon film 4 which is to be used as a gate electrode. A silicon nitride film 8 is formed on the sidewall of the gate electrode. In addition, a silicide layer 9 is formed in a source-drain region. In addition, a contact hole is opened in a CVD silicon oxide film 10. An Al electrode 11 which is to be used as an interconnection is formed so as to be patterned. In this case, when the maximum element concentration of a halogen element is set at 10<20> per/cm<3> to 10<21> per cm<3> or lower, the reliability of the gate insulating film 3 can be increased, and the reliability of an element can be enhanced.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置及びその製造方法、特にMOS型半導体装置のゲート絶縁膜の信頼性等を向上させることが可能な半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device and a manufacturing method thereof which can improve the reliability of the gate insulating film of the MOS type semiconductor device.

【0002】 [0002]

【従来の技術】近年、電気的な書き込み及び消去が可能な不揮発性半導体メモリ(EEPROM)に代表されるような、ゲート酸化膜がトンネル酸化膜として利用される素子では、書き込み及び消去の際に10MV/cmを上回る高い電界がゲート酸化膜に印加される。 In recent years, as typified by electrical writing and erasable non-volatile semiconductor memory (EEPROM), an element of the gate oxide film is used as a tunnel oxide film, during the write and erase high electric field exceeding 10 MV / cm is applied to the gate oxide film. また、論理演算素子のゲート酸化膜では、性能を維持していくために、微細化されるほど高い電界が印加されるようになっていく。 Further, the gate oxide film of the logical operation element, in order to maintain performance, high electric field enough to be miniaturized is getting to be applied. ゲート酸化膜に上記のような高い電界が印加されることによって、電界から高いエネルギーを得た電子がゲート酸化膜中を通過するために、ゲート酸化膜に対しては高い絶縁破壊耐性が要求される。 By the gate oxide film to a high-electric field as described above is applied, for electrons obtain a high energy from the electric field passing through the gate oxide film, a high dielectric breakdown resistance is required for the gate oxide film that.

【0003】従来は、形成温度や形成雰囲気といったパラメータを変えて種々の酸化膜を形成し、それらの電気的な特性を評価してスペックを満たす条件を使用するという、経験的な手法が採られてきた。 [0003] Conventionally, by changing parameters such as formation temperature and formation atmosphere to form a variety of oxide films, of using their electrical characterization to the meet the specifications conditions, empirical approach is taken to have. しかしながら、ゲート酸化膜が益々薄くなる現状では、上記のスペックを満たすことは困難になりつつある。 However, at present the gate oxide film becomes increasingly thinner, to meet the above specifications has become difficult. さらに、製品の種類が多岐にわたるとともに、世代の交替が速くなっている現状では、上記のような経験的な手法による条件決定は極めて非効率的であり、製品コストが上昇してしまうという重大な欠点がある。 In addition, along with the types of products is diverse, in the current situation where alternation of generations has become faster, conditions determined by empirical methods, such as described above is extremely inefficient, significant that the product cost rises there is a drawback.

【0004】 [0004]

【発明が解決しようとする課題】このように、EEPR [Problems that the Invention is to Solve] In this way, EEPR
OMのトンネル酸化膜や論理演算素子のゲート酸化膜に対しては高い絶縁破壊耐性が要求されるが、このようなスペックを満たすことは極めて困難であり、これが素子の信頼性低下や製造コスト増大を招く要因となっていた。 Although high breakdown resistance against gate oxide film of the tunnel oxide film or logical operation element of OM is required, it is very difficult to meet such specifications, which reduced reliability and production cost increase of the device It has been a factor leading to.

【0005】本発明は、上記従来の問題に対してなされたもので、その目的は、絶縁破壊耐性の向上等、ゲート絶縁膜の信頼性を高めることができ、素子の信頼性の向上をはかることが可能な半導体装置及びその製造方法を提供することにある。 [0005] The present invention has been made with respect to the conventional problems, and its object is improvement of dielectric breakdown resistance, it is possible to enhance the reliability of the gate insulating film, improving the reliability of the device it is to provide a semiconductor device and a manufacturing method thereof capable.

【0006】 [0006]

【課題を解決するための手段】本発明における半導体装置は、ゲート絶縁膜がシリコン、酸素又は窒素の少なくとも一方及びハロゲン元素を含んで構成され、前記ゲート絶縁膜中のハロゲン元素(特にフッ素)の最大元素濃度が10 20個/cm 3以上で10 21個/cm 3以下であることを特徴とする。 The semiconductor device of the present invention SUMMARY OF] is silicon gate insulating film, is configured to include at least one and a halogen element of oxygen or nitrogen, a halogen element in the gate insulating film (especially fluorine) maximum element concentration is equal to or is 10 20 / cm 3 or more at 10 21 / cm 3 or less.

【0007】本発明における半導体装置の製造方法は、 [0007] The method of manufacturing a semiconductor device according to the present invention,
半導体基板(特にシリコン基板)上にシリコン及び酸素又は窒素の少なくとも一方を含むゲート絶縁膜を形成する工程と、このゲート絶縁膜中に最大元素濃度が10 20 Forming a gate insulating film including at least one of silicon and oxygen or nitrogen on the semiconductor substrate (especially silicon substrate), the largest element concentration in the gate insulating film 10 20
個/cm 3以上で10 21個/cm 3以下となるようにハロゲン元素(特にフッ素)を導入する工程とを有することを特徴とする。 Characterized by a step of introducing a halogen element (especially fluorine) as in number / cm 3 or more is 10 21 / cm 3 or less.

【0008】なお、前記最大元素濃度とは、ゲート絶縁膜の厚さ方向においてハロゲン元素の濃度が最大となる濃度をいう。 [0008] Incidentally, the maximum element concentration and the concentration of halogen element refers to the concentration of a maximum in the thickness direction of the gate insulating film.

【0009】ゲート絶縁膜のシリコン基板との界面に存在する界面遷移層において、シリコンの未結合手にフッ素が終端したり、結合エネルギーの小さいSi−H結合の水素がフッ素に置換することにより、結合エネルギーの大きいSi−F結合を形成することが可能となる。 [0009] In interfacial transition layer present at the interface between the silicon substrate of the gate insulating film, or terminate fluorine to dangling bonds of the silicon, by small Si-H bond of the hydrogen of the binding energy is substituted by fluorine, it is possible to form a large Si-F bond binding energy. また、歪んだSi−O−Si結合にフッ素が作用して、S Further, fluorine Si-O-Si bond distorted acts, S
i−O結合とSi−F結合とに分離することで、応力緩和をさせることができる。 i-O bond and Si-F by separating the bound and can be a stress relief. このようにゲート絶縁膜にフッ素を導入することにより、ゲート絶縁膜に高電界を長時間印加した場合の特性(Time-Dependence-Dielectric By thus introducing fluorine into the gate insulating film, characteristics in the case where a long time application of a high electric field to the gate insulating film (Time-Dependence-Dielectric
-Breakdown (TDDB)特性)などのゲート絶縁膜の信頼性に関する特性を改善することが可能である。 -Breakdown (TDDB) characteristic) it is possible to improve the properties regarding the reliability of the gate insulating film such as.

【0010】図19は、ゲート酸化膜にフッ素を導入した場合の効果を示したものであり、横軸は一定電界を印加し続けた場合の絶縁破壊に至るまでのゲート酸化膜中への電荷注入量(Charge-to-Breakdown : Qbd)を表し、縦軸は絶縁破壊の累積不良率Pをln(-ln(1-P))として表している。 [0010] Figure 19 is shows the effect of the introduction of fluorine into the gate oxide film, the horizontal axis represents the charge into the gate oxide film until insulation breakdown when continuously applied constant field amount injected (Charge-to-breakdown: Qbd) represents the vertical axis represents the cumulative failure rate P of breakdown as ln (-ln (1-P)). フッ素を導入しない場合には低Qbdで破壊してしまうものが多い分布形状であるが、フッ素を導入した場合には分布形状がシャープになり、フッ素を導入することで酸化膜質が均質化されたMOS型半導体装置が得られることがわかる。 If it does not introduce fluorine is often distribution profile which destroyed at low Qbd, but when introducing fluorine becomes sharp distribution shape, oxide film quality by introducing a fluorine-homogenized it can be seen that MOS-type semiconductor device is obtained.

【0011】図20は、ゲート酸化膜中の最大フッ素濃度に対する50%Qbd(Qbdの平均値)及びQbdex不良率(短時間で絶縁破壊に至るチップの割合)を示したものである。 [0011] Figure 20 shows a 50% Qbd of the maximum fluorine concentration in the gate oxide film (average of Qbd) and Qbdex failure rate (ratio of short time dielectric breakdown chip). この図からわかるように、最大フッ素濃度が10 21原子/cm 3よりも大きくなると50%Qbdが急激に低下し、最大フッ素濃度が10 20原子/cm 3よりも小さくなるとQbdex不良率が急激に増加して10%以上の不良率になってしまう。 As can be seen from this figure, the maximum fluorine concentration of 10 21 atoms / cm 3 larger when 50% Qbd than decreases rapidly, the maximum fluorine concentration of 10 20 atoms / cm 3 smaller than the Qbdex defect rate abruptly It increases and becomes more than 10% failure rate.

【0012】図21は、ゲート酸化膜中の最大フッ素濃度に対するSiF/Si(すなわちSi−F結合の割合)及びSiF 2 /Si(すなわちSi−F 2結合の割合)を示したものである。 [0012] Figure 21 is a diagram showing the SiF / Si to the maximum fluorine concentration in the gate oxide film (i.e., the ratio of SiF bonds) and (percentage ie SiF 2 binding) SiF 2 / Si. この図から、ゲート酸化膜の信頼性を低下させるSi−F 2結合は、ゲート酸化膜中の最大フッ素濃度が10 21原子/cm 3よりも大きくなると急激に増加することがわかる。 From this figure, Si-F 2 bond lowering the reliability of the gate oxide film, it can be seen that rapidly increases when the maximum fluorine concentration in the gate oxide film is larger than 10 21 atoms / cm 3.

【0013】なお、以上はゲート絶縁膜としてシリコン酸化膜を用いた場合であるが、ゲート絶縁膜にシリコン窒化膜或いはシリコン、酸素及び窒素を含んだオキシナイトライド膜を用いた場合にも同様である。 [0013] The above is a case where a silicon oxide film as a gate insulating film, the same applies to the case of using a gate insulating film on a silicon nitride film or a silicon oxynitride film containing oxygen and nitrogen is there.

【0014】以上のことから、信頼性の高いゲート絶縁膜を得るためには、ゲート絶縁膜中の最大フッ素濃度を10 20原子/cm 3 〜10 21原子/cm 3となるようにすることが好ましい。 [0014] From the above, in order to obtain a high gate insulation film reliability is the maximum concentration of fluorine in the gate insulating film be made to be 10 20 atoms / cm 3 to 10 21 atoms / cm 3 preferable. このようにすれば、ゲート絶縁膜の膜厚が薄い場合(例えば8nm以下)でも、ゲート絶縁膜の絶縁破壊特性や低電界リーク電流特性の改善等、 Thus, when the film thickness of the gate insulating film is thin (e.g., 8nm or less) But improvement of dielectric breakdown properties and low electric field leakage current characteristic of the gate insulating film,
ゲート絶縁膜の信頼性を高めることができ、素子の信頼性の向上をはかることが可能となる。 It is possible to enhance the reliability of the gate insulating film, it is possible to improve the reliability of the device.

【0015】なお、ゲート絶縁膜中にフッ素等のハロゲン元素を導入する工程或いはそれ以後の工程は、850 [0015] The step for introducing a halogen element such as fluorine into the gate insulating film or subsequent step, 850
℃以上で且つ30分以上の熱処理工程を行わないようにすることが好ましい。 ℃ it is preferable not to perform and 30 minutes or more heat treatment steps above. このような熱処理工程を行うと、 Doing so heat treatment step,
ハロゲン元素の供給源からゲート絶縁膜中にさらにハロゲン元素が導入されてしまい、結果として10 21個/c Further the halogen element in the gate insulating film from the source of halogen element will be introduced, resulting in 10 21 / c
3以上のハロゲン元素がゲート絶縁膜中に含有されてしまうおそれが生じるためである。 possibility that m 3 or more halogen element from being contained in the gate insulating film is because the results.

【0016】850℃以上で且つ30分以上の熱処理等の高温且つ高時間の熱処理工程としては、ゲート電極となる半導体膜中の不純物の活性化のための熱処理工程があげられる。 [0016] As the high-temperature and high duration of the heat treatment step of heat treatment and of 30 minutes or more at 850 ° C. or higher, heat treatment process for activating the impurities in the semiconductor film to be the gate electrode and the like.

【0017】そこで、本発明における半導体装置の製造方法は、半導体基板(特にシリコン基板)上にシリコン及び酸素又は窒素の少なくとも一方を含むゲート絶縁膜を形成する工程と、このゲート絶縁膜上に活性化された不純物元素(3族又は5族の元素)が含有されたゲート電極構成用の半導体膜(特にシリコン膜)を形成する工程と、その後ハロゲン元素(特にフッ素)を前記ゲート絶縁膜に導入する工程とを有することを特徴とする。 [0017] Therefore, a method of manufacturing a semiconductor device according to the present invention includes the steps of forming a gate insulating film including at least one of silicon and oxygen or nitrogen on the semiconductor substrate (especially silicon substrate), active on the gate insulating film introducing a step, then a halogen element (particularly fluorine) on the gate insulating film forming the reduction impurities element (group 3 or group 5 elements) of the semiconductor film (especially a silicon film) for a gate electrode structure which is contained characterized by a step of. この場合、ハロゲン元素をゲート絶縁膜に導入する工程或いはそれ以後の工程は、850℃以上で且つ30分以上の熱処理工程を行わないようにすることが好ましい。 In this case, step or subsequent steps to introduce the halogen element in the gate insulating film is preferably not to perform the and 30 minutes or more heat treatment at 850 ° C. or higher.

【0018】ただし、ゲート絶縁膜上に活性化された不純物元素が含有されたゲート電極構成用の半導体膜を形成する工程が、850℃以上で且つ30分以上の熱処理等の高温且つ高時間の熱処理工程を経ないで行うことが可能である場合には、ハロゲン元素をゲート絶縁膜に導入する工程をその前に行うことも可能である。 [0018] However, the step of activated impurity elements on the gate insulating film to form a semiconductor film for the gate electrode structure containing the, etc. and more than 30 minutes heat treatment at 850 ° C. or higher high temperature and a high time If it is possible to perform without following the heat treatment step, it is also possible to perform the step of introducing a halogen element in the gate insulating film before.

【0019】本発明において、ハロゲン元素をゲート絶縁膜に導入する際には、ゲート電極構成用の半導体膜又はゲート絶縁膜の周辺の領域に含有されているハロゲン元素を熱処理によってゲート絶縁膜に導入することが好ましい。 [0019] In the present invention, when introducing a halogen element in the gate insulating film, introduced into the gate insulating film by heat-treating the halogen element contained in the region around the semiconductor film or the gate insulating film for the gate electrode structure it is preferable to. 具体的には、以下のようにしてハロゲン元素をゲート絶縁膜に導入することができる。 Specifically, it is possible to introduce the halogen element in the gate insulating film in the following manner.

【0020】(a)ゲート電極構成用の半導体膜に含有されたハロゲン元素を熱処理によってゲート絶縁膜に導入する。 [0020] (a) introducing into the gate insulating film by heat-treating the halogen element contained in the semiconductor film for the gate electrode structure.

【0021】(b)ゲート電極の側壁に形成され側壁絶縁膜(シリコン窒化膜等)に含有されたハロゲン元素を熱処理によってゲート絶縁膜に導入する。 [0021] (b) introducing into the gate insulating film by heat-treating the halogen element contained in the side wall are formed sidewall insulation films of the gate electrode (silicon nitride film).

【0022】(c)素子分離絶縁膜(シリコン酸化膜等)に含有されたハロゲン元素を熱処理によってゲート絶縁膜に導入する。 [0022] introduced into the gate insulating film by heat-treating the halogen element contained in the (c) element isolation insulating film (a silicon oxide film or the like).

【0023】(d)ゲート電極上に形成された絶縁膜に含有されたハロゲン元素を熱処理によってゲート絶縁膜に導入する。 [0023] and (d) introduced into the gate insulating film by heat-treating the halogen element contained in the insulating film formed on the gate electrode.

【0024】(e)配線となる膜(例えばソース・ドレインに接続される金属膜)に含有されたハロゲン元素を熱処理によってゲート絶縁膜に導入する。 [0024] (e) introducing into the gate insulating film by heat-treating the halogen element contained in the wiring and the film (e.g., a metal film is connected to the source-drain).

【0025】(f)半導体基板がいわゆるSOI基板である場合に、素子が作製される半導体層の下に埋設された絶縁層(シリコン酸化膜等)に含有されたハロゲン元素を熱処理によってゲート絶縁膜に導入する。 [0025] (f) when the semiconductor substrate is a so-called SOI substrate, a gate insulating film by heat-treating the halogen element contained in the insulating layer buried under the semiconductor layer device is fabricated (silicon oxide film) It is introduced into.

【0026】(g)ゲート絶縁膜表面に気体状或いは液体状のハロゲン元素又はハロゲン化物を吸着させた後、 [0026] (g) after the gaseous or liquid halogen or halide adsorbed on the surface of the gate insulating film,
ゲート絶縁膜上にゲート電極構成用の半導体膜を形成し、熱処理によって吸着させたハロゲン元素をゲート絶縁膜に導入する。 Forming a semiconductor film for the gate electrode structure on the gate insulating film, introducing a halogen element adsorbed by the heat treatment to the gate insulating film. この場合、ゲート絶縁膜表面にハロゲン元素等を吸着させる工程とゲート絶縁膜上に半導体膜を形成する工程とは、真空中或いは非酸化雰囲気中で連続して行うことが好ましい。 In this case, the step of forming a semiconductor film process and the gate insulating film to adsorb the halogen element such as the surface of the gate insulating film, it is preferable to sequentially in or in a non-oxidizing atmosphere a vacuum.

【0027】(h)半導体基板の裏面側から半導体基板にハロゲン元素を導入し、半導体基板に含有されたハロゲン元素を熱処理によってゲート絶縁膜に導入する。 [0027] (h) introducing a halogen element from the back side of the semiconductor substrate in a semiconductor substrate, is introduced into the gate insulating film by heat-treating the halogen element contained in the semiconductor substrate.

【0028】(i)ゲート電極用のシリコン膜とゲート絶縁膜との間にハロゲン元素を含有するアモルファスシリコン膜を形成し、アモルファスシリコン膜に含有されたハロゲン元素を熱処理によってゲート絶縁膜に導入する。 [0028] (i) forming an amorphous silicon film containing a halogen element between the silicon film and the gate insulating film for the gate electrode, is introduced into the gate insulating film by heat-treating the halogen element contained in the amorphous silicon film .

【0029】本発明において、ゲート電極構成用の半導体膜(シリコン膜)に含有されたハロゲン元素のゲート絶縁膜中への導入は、例えば以下のようにして行うことができる。 [0029] In the present invention, introduced into the gate insulating film of the halogen element contained in the semiconductor film for the gate electrode structure (silicon film) can be performed, for example, as follows.

【0030】(a)ゲート絶縁膜上にシリコン膜を形成し、このシリコン膜中に3族又は5族の不純物元素或いはそれらを含むイオンを導入し、熱処理によってこの不純物元素を活性化する。 [0030] (a) a silicon film is formed on the gate insulating film, the Group 3 or Group 5 impurity element into the silicon film or introducing ions containing them, to activate the impurity elements by heat treatment. その後、シリコン膜中にハロゲン元素或いはそれらを含むイオンを導入し、熱処理によってハロゲン元素をゲート絶縁膜中に拡散させる。 Then, by introducing ions containing a halogen element or they into the silicon film to diffuse halogen element in the gate insulating film by heat treatment.

【0031】(b)ゲート絶縁膜上にシリコン膜を形成し、このシリコン膜中にハロゲン元素或いはそれらを含むイオンを導入し、熱処理によってハロゲン元素をゲート絶縁膜中に拡散させる。 [0031] (b) a silicon film is formed on the gate insulating film, the halogen element in the silicon film or introducing ions containing them, to diffuse the halogen element in the gate insulating film by heat treatment. その後、シリコン膜中に3族又は5族の不純物元素或いはそれらを含むイオンを導入し、熱処理によってこの不純物元素を活性化する。 Then, by introducing ions containing 3 or Group 5 Group impurity element or those in the silicon film, for activating the impurity elements by heat treatment. この場合、不純物元素を活性化する熱処理工程は、850℃ In this case, the heat treatment step of activating the impurity elements, 850 ° C.
以上で且つ30分以上の条件で行わないようにすることが好ましい。 It is preferable not to perform in and 30 minutes or more conditions above.

【0032】(c)ゲート絶縁膜上に3族又は5族の不純物元素を含むシリコン膜を成膜し(例えば、シリコンを含むガスと不純物元素を含むガスを用いて成膜する。)、その後、シリコン膜中にハロゲン元素或いはそれらを含むイオンを導入し、熱処理によってハロゲン元素をゲート絶縁膜中に拡散させる。 [0032] (c) forming a silicon film containing the Group III or Group V impurity element on the gate insulating film (e.g., formed by using a gas containing gas and impurity elements including silicon.), Then , introducing ions containing a halogen element or they into the silicon film to diffuse halogen element in the gate insulating film by heat treatment.

【0033】(d)ゲート絶縁膜上に3族又は5族の不純物元素並びにハロゲン元素を含むシリコン膜を成膜し(例えば、シリコンを含むガス及び不純物元素を含むガスを用いて成膜し、これらのガスの少なくとも一方にハロゲン元素が含まれているようにする。)、その後、熱処理によってシリコン膜中のハロゲン元素をゲート絶縁膜中に拡散させる。 The (d) The silicon film containing group III or group V impurity element and a halogen element on the gate insulating film is deposited (e.g., deposited using a gas containing a gas and impurity elements including silicon, these so that contains on at least one halogen element gas.), then to diffuse the halogen element in the silicon film in the gate insulating film by heat treatment.

【0034】(e)ゲート絶縁膜上にシリコン膜を形成し、このシリコン膜中に3族又は5族の不純物元素のハロゲン化物イオンを導入し、さらにこのシリコン膜中に3族又は5族の不純物元素イオンを導入し、熱処理によってハロゲン元素をゲート絶縁膜中に拡散させる。 [0034] The silicon film was formed on the (e) a gate insulating film, a Group III or Group V to this silicon film by introducing halide ions of the impurity element, an additional 3 or Group 5 Group on the silicon film introducing an impurity element ions, to diffuse the halogen element in the gate insulating film by heat treatment.

【0035】なお、本発明は、半導体基板上にゲート絶縁膜を介してゲート電極が形成された通常のMOSトランジスタの他、半導体基板上に第1の絶縁膜(トンネル酸化膜)、第1の電極(フローティングゲート)、第2 [0035] The present invention is addition to the normal MOS transistor in which a gate electrode is formed via a gate insulating film on a semiconductor substrate, a first insulating film (tunnel oxide film) on a semiconductor substrate, a first electrode (floating gate), a second
の絶縁膜及び第2の電極(コントロールゲート)を積層した不揮発性メモリセルに対しても適用することができる。 It may be applied to the insulating film and the second electrode (control gate) nonvolatile memory cell formed by stacking. この場合、第1及び第2の絶縁膜にハロゲン元素を導入する(例えば、第2の電極にハロゲン元素を導入した後、第2の電極に含有されたハロゲン元素を熱処理によって第1及び第2の絶縁膜に導入する。)ことが好ましい。 In this case, the first and second insulating films introducing a halogen element (e.g., after introducing a halogen element to the second electrode, the first by annealing the halogen element contained in the second electrode and the second introduced into the insulating film.) it is preferred.

【0036】 [0036]

【発明の実施の形態】以下、本発明の実施形態について図面を参照して説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, will be explained with reference to the accompanying drawings, embodiments of the present invention.

【0037】まず、本発明の第1の実施形態について説明する。 Firstly, a description will be given of a first embodiment of the present invention.

【0038】図1は、本実施形態におけるnチャネルトランジスタの構造断面図である。 [0038] Figure 1 is a sectional view of a structure of n-channel transistor in this embodiment. p型シリコン基板1上に、素子分離のためのシリコン熱酸化膜2が形成されている。 On the p-type silicon substrate 1, a silicon thermal oxide film 2 for element isolation is formed. シリコン基板表面には、リンのイオン注入によってn型のソース・ドレイン拡散層7a、7bが形成されている。 The silicon substrate surface, n-type source and drain diffusion layer 7a by ion implantation of phosphorus, 7b are formed. また、シリコン基板表面には、ゲート絶縁膜3 Further, the surface of the silicon substrate, a gate insulating film 3
として、シリコン、酸素、窒素を主成分とする絶縁膜が形成されており、ゲート絶縁膜3中にはフッ素原子が導入されている。 As, silicon, oxygen, nitrogen are insulated film is formed as a main component, a fluorine atom is introduced into the gate insulating film 3. ゲート電極となる多結晶シリコン膜4上にはCVDシリコン酸化膜6が形成されており、ゲート電極の側壁にはシリコン窒化膜8が形成されている。 On the polycrystalline silicon film 4 serving as a gate electrode is formed with a CVD silicon oxide film 6, the silicon nitride film 8 is formed on the side wall of the gate electrode. さらに、ソース・ドレイン領域には、シリサイド9が形成されている。 In addition, the source and drain regions, silicide 9 is formed. また、CVDシリコン酸化膜10にはコンタクト孔が開口され、配線となるAl電極11がスパッタにより形成されパターニングされている。 Further, the contact hole is opened in the CVD silicon oxide film 10, Al electrodes 11 serving as the wiring is patterned is formed by sputtering.

【0039】図2は、図1に示したnチャネルMOSトランジスタの製造方法を示す工程断面図である。 [0039] FIG. 2 is a process cross-sectional views showing a manufacturing method of n-channel MOS transistor shown in FIG.

【0040】まず、図2(a)に示すように、例えば、 [0040] First, as shown in FIG. 2 (a), for example,
面方位(100)、比抵抗4〜6Ωcmのp型シリコン基板1を用意し、このp型シリコン基板1の表面に通常の選択酸化法によって厚さ0.6μm程度の素子分離絶縁膜2を形成する。 Plane orientation (100), providing a p-type silicon substrate 1 having a specific resistance 4~6Omucm, forming an element isolation insulating film 2 having a thickness of about 0.6μm by a conventional selective oxidation method on the surface of the p-type silicon substrate 1 to.

【0041】次に、同図(b)に示すように、例えば乾燥酸素による熱酸化によって厚さ8nmのゲート酸化膜3を形成し、続いてゲート酸化膜3上にゲート電極として厚さ200nmの多結晶シリコン膜4を堆積する。 Next, as shown in FIG. (B), such as dry oxygen to form a gate oxide film 3 having a thickness of 8nm by thermal oxidation with, followed by a thickness of 200nm as a gate electrode on the gate oxide film 3 depositing a polycrystalline silicon film 4. 次いで、この多結晶シリコン中に、例えばリンイオンを加速電圧30keV、ドーズ量5×10 15 cm -2でイオン注入する。 Then, the polycrystalline silicon, for example, accelerate the phosphorus voltage 30 keV, ions are implanted at a dose of 5 × 10 15 cm -2. このとき、イオン注入直後のリンの分布は、 At this time, the distribution of phosphorus after the ion implantation,
多結晶シリコン中にピーク濃度が形成されるようにする。 So that the peak concentration is formed in the polycrystalline silicon. 続いて、これを窒素雰囲気中で900℃、30分間熱処理することで注入されたリンを活性化させ、多結晶シリコンの抵抗を低下させる。 Then, this 900 ° C. in a nitrogen atmosphere, the phosphorus implanted by a heat treatment for 30 minutes activated, reduces the resistance of the polycrystalline silicon.

【0042】次に、同図(c)に示すように、全面に例えば加速電圧20keV、ドーズ量1×10 15 cm -2でフッ素をイオン注入する。 Next, as shown in FIG. (C), the entire surface, for example, acceleration voltage 20 keV, the fluorine dose of 1 × 10 15 cm -2 is ion-implanted. このとき、イオン注入直後のフッ素の分布は、多結晶シリコン膜4中にピーク濃度が形成されるようにし、ゲート酸化膜3中にはフッ素が注入されないようにする。 At this time, the distribution of just after ion implantation fluorine, so the peak concentration is formed on the polysilicon film 4, the gate oxide film 3 so that the fluorine are not implanted. 続いて、これを「850℃以上且つ30分以上」ではない熱処理、例えば窒素雰囲気中で800℃、30分間熱処理することで、注入されたフッ素をゲート酸化膜3中に拡散させる。 Subsequently, this is not a "850 ° C. or more and 30 minutes or more" heat treatment, for example, 800 ° C. in a nitrogen atmosphere, by heat treatment for 30 minutes to diffuse the implanted fluorine into the gate oxide film 3.

【0043】次に、同図(d)に示すように、多結晶シリコン膜4上にCVDシリコン酸化膜6を堆積する。 Next, as shown in FIG. 2 (d), depositing a CVD silicon oxide film 6 on the polycrystalline silicon film 4. 続いて、レジストマスクを用いてパターニングした後、多結晶シリコン膜4、CVDシリコン酸化膜6を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。 Subsequently, after patterning using a resist mask, the polycrystalline silicon film 4, CVD silicon oxide film 6 is etched by reactive ion etching to form a gate portion.

【0044】次に、同図(e)に示すように、例えばリンを1×10 15 cm -2イオン注入し、ソース・ドレイン領域を形成する。 Next, as shown in FIG. (E), for example, phosphorus of 1 × 10 15 cm -2 by ion implantation to form the source and drain regions. 注入されたリンイオンは、シリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。 Implanted phosphorus ions are distributed around the peak depth which depends on the acceleration energy by the silicon substrate inside. その後、例えば950℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7aを形成する。 Then, for example 950 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7a serving as source and drain regions.

【0045】次に、同図(f)に示すように、ゲート部の側壁に側壁絶縁膜を形成するために、例えば全面に厚さ100nmのシリコン窒化膜8をCVD法により堆積する。 Next, as shown in FIG. (F), to form the sidewall insulating film on side walls of the gate portion, for example, depositing a silicon nitride film 8 having a thickness of 100nm on the entire surface by CVD.

【0046】続いて、同図(g)に示すように、シリコン窒化膜を反応性イオンエッチング法によりエッチングして、ゲート側壁部8を形成する。 [0046] Subsequently, as shown in FIG. (G), the silicon nitride film is etched by reactive ion etching to form a gate side wall 8.

【0047】次に、同図(h)に示すように、ゲート電極をマスクとしてリンイオンを打ち込む。 Next, as shown in FIG. (H), implanting phosphorus ions using the gate electrode as a mask. 注入されたリンイオンは、シリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。 Implanted phosphorus ions are distributed around the peak depth which depends on the acceleration energy by the silicon substrate inside. その後、例えば950℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7bを形成する。 Then, for example 950 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7b serving as source and drain regions.

【0048】次に、同図(i)に示すように、全面に厚さ25nmのチタン薄膜、厚さ50nmのチタンナイトライド薄膜をスパッタ法により順次堆積する。 Next, as shown in FIG. (I), a titanium thin film having a thickness of 25nm over the entire surface, are successively deposited by sputtering titanium nitride thin film having a thickness of 50nm. さらに、 further,
窒素雰囲気中で700℃、1分間の熱処理により、チタン薄膜をすべてシリコン基板と反応させ、ソース・ドレイン領域上にのみチタンシリサイド膜9を形成する。 700 ° C. in a nitrogen atmosphere, by heat treatment of 1 minute, all the titanium thin film is reacted with the silicon substrate, to form titanium silicide film 9 only on the source and drain regions. この後、例えばフッ化水素酸の水溶液、硫酸と過酸化水素の混合液によって、チタンナイトライド膜及び絶縁膜上の未反応のチタン薄膜を選択的に剥離する。 Thereafter, for example, an aqueous solution of hydrofluoric acid, the mixture of sulfuric acid and hydrogen peroxide, is selectively peeled titanium thin unreacted on the titanium nitride film and the insulating film.

【0049】次に、同図(j)に示すように、全面に厚さ300nmのシリコン酸化膜10をCVD法により堆積する。 Next, as shown in FIG. (J), the silicon oxide film 10 having a thickness of 300nm on the entire surface is deposited by CVD.

【0050】次に、同図(k)に示すように、異方性ドライエッチングによりシリコン酸化膜10にコンタクトホールを開口する。 Next, as shown in FIG. (K), a contact hole in the silicon oxide film 10 by anisotropic dry etching.

【0051】この後、同図(l)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ80 [0051] Thereafter, the thickness containing, as shown in FIG. (L), silicon, copper by each example 0.5% of 80
0nmのアルミニウム膜を形成した後、これをパターニングしてソース・ドレイン電極11を形成する。 After forming the aluminum film of 0 nm, and patterned to form the source and drain electrodes 11. この後、450℃で15分間、水素を10%含む窒素雰囲気で熱処理する。 Thereafter, 15 minutes at 450 ° C., a heat treatment in a nitrogen atmosphere containing 10% hydrogen.

【0052】図3は、nチャネルMOSFETにおけるフッ素導入後の熱工程を850℃、30分間とした場合と、900℃、30分間とした場合のQbdのワイブル分布を示す。 [0052] Figure 3, 850 ° C. The thermal process after the introduction of fluorine in the n-channel MOSFET, showing the case of the 30 minutes, 900 ° C., the Weibull distribution Qbd when was 30 minutes. これによると、900℃、30分間の熱処理を施すと、850℃、30分間の熱処理に比べ、平均のQbdが低下するばかりでなく、平均値より低いQbd値を示す点も現れ、酸化膜の絶縁破壊に対する長期信頼性が劣化してしまうことがわかる。 According to this, 900 ° C., when subjected to heat treatment for 30 minutes, compared with 850 ° C., for 30 minutes heat treatment, not only the average Qbd is lowered, also appeared that exhibit low Qbd value than the average value, the oxide film it can be seen that the long-term reliability is degraded to the breakdown. 従って、フッ素を導入する工程以降は、850℃以上で30分間以上の熱処理を施さないことが重要である。 Thus, since the step of introducing fluorine, it is important not subjected to heat treatment for more than 30 minutes at 850 ° C. or higher.

【0053】次に、本発明の第2の実施形態について説明する。 Next, a description will be given of a second embodiment of the present invention.

【0054】本実施形態は、サリサイド(Self-Aligned [0054] The present embodiment, salicide (Self-Aligned
-Silicide )工程を用いた半導体素子に本発明を適用したものであり、図4にその製造方法の工程断面図を示す。 Is obtained by applying the present invention to a semiconductor device using a -Silicide) step shows a process sectional view of manufacturing method in FIG.

【0055】まず、図4(a)に示すように、例えば面方位(100)、比抵抗4〜6Ωcmのp型シリコン基板を用意し、このp型シリコン基板1の表面に通常の選択酸化法によって厚さ0.6μm程度の素子分離絶縁膜2を形成する。 [0055] First, as shown in FIG. 4 (a), for example, plane orientation (100), providing a p-type silicon substrate having a specific resistance 4~6Omucm, conventional selective oxidation method on the surface of the p-type silicon substrate 1 by forming the thickness of 0.6μm order of the element isolation insulating film 2. さらに、乾燥酸素による熱酸化によって厚さ8nmのゲート酸化膜3を形成する。 Furthermore, a gate oxide film 3 having a thickness of 8nm by thermal oxidation with dry oxygen.

【0056】次に、同図(b)に示すように、ゲート酸化膜3上にゲート電極として厚さ200nmの多結晶シリコン膜4を堆積する。 Next, as shown in FIG. (B), depositing a polycrystalline silicon film 4 having a thickness of 200nm as a gate electrode on the gate oxide film 3.

【0057】次に、同図(c)に示すように、レジストマスクを用いて多結晶シリコン膜4を反応性イオンエッチング法によりエッチングし、ゲート部を形成する。 Next, as shown in FIG. (C), a polycrystalline silicon film 4 using the resist mask is etched by reactive ion etching to form a gate portion.

【0058】次に、同図(d)に示すように、多結晶シリコン膜4中及びシリコン基板1中に、例えばリンイオンを加速電圧30keV、ドーズ量1×10 15 cm -2イオン注入する。 Next, as shown in FIG. 2 (d), the polysilicon film 4 and the silicon substrate 1, for example, phosphorus ion acceleration voltage 30 keV, at a dose of 1 × 10 15 cm -2 ion implantation. 続いて、これを窒素雰囲気中で950 Then, this in a nitrogen atmosphere 950
℃、30秒間熱処理することで、多結晶シリコン膜4中のリンを活性化させるとともに、ソース・ドレイン拡散層7aを形成する。 ° C., by heat treatment for 30 seconds, the phosphorus in the polycrystalline silicon film 4 causes activated to form the source-drain diffusion layer 7a.

【0059】次に、同図(e)に示すように、ゲート部の側壁に側壁絶縁膜を形成するため、全面に厚さ50n Next, as shown in FIG. (E), to form the sidewall insulating film on side walls of the gate portion, a thickness of 50n on the entire surface
mのシリコン窒化膜8をCVD法により堆積する。 The silicon nitride film 8 m is deposited by CVD.

【0060】続いて、同図(f)に示すように、反応性イオンエッチング法によりシリコン窒化膜をエッチングして、ゲート側壁部8を形成する。 Subsequently, as shown in FIG. (F), a silicon nitride film is etched by reactive ion etching to form a gate side wall 8.

【0061】次に、同図(g)に示すように、ゲート電極をマスクとしてリンイオンを5×10 15 cm -2イオン注入する。 Next, as shown in FIG. (G), phosphorus ion 5 × 10 15 cm -2 is ion-implanted using the gate electrode as a mask. その後、例えば950℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7bを形成する。 Then, for example 950 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7b serving as source and drain regions.

【0062】次に,同図(h)に示すように、全面に例えば加速電圧20keV、ドーズ量1×10 15 cm -2でフッ素をイオン注入する。 Next, as shown in FIG. (H), the entire surface, for example, acceleration voltage 20 keV, the fluorine dose of 1 × 10 15 cm -2 is ion-implanted. このとき、イオン注入直後のフッ素の分布は、多結晶シリコン膜4中及びソース・ドレイン拡散層7b中にピーク濃度が形成されるようにし、ゲート酸化膜3中にはフッ素が注入されないようにする。 At this time, the distribution of just after ion implantation fluorine, so the peak concentration is formed on the polysilicon film 4 and the source-drain diffusion layer 7b, it is in the gate oxide film 3 so that the fluorine are not implanted . 続いて、これを例えば窒素雰囲気中で800℃、 Then, 800 ℃ in this example, in a nitrogen atmosphere,
30分間熱処理することで、注入されたフッ素をゲート酸化膜3中に拡散させる。 By heat treatment for 30 minutes to diffuse the implanted fluorine into the gate oxide film 3.

【0063】次に同図(i)に示すように、全面に厚さ25nmのチタン薄膜、厚さ50nmのチタンナイライド薄膜をスパッタ法により順次堆積する。 [0063] Then, as shown in FIG. (I), the thickness of 25nm titanium film on the entire surface, are successively deposited by sputtering titanium Nai ride thin film having a thickness of 50nm. さらに、窒素雰囲気中700℃、1分間の熱処理により、チタン薄膜をすべて多結晶シリコン膜4及びシリコン基板1と反応させ、ゲート電極となる多結晶シリコン膜上部及びソース・ドレイン領域上にのみチタンシリサイド膜5及び9 Further, in a nitrogen atmosphere 700 ° C., the thermal treatment for one minute, all the titanium thin film is reacted with the polycrystalline silicon film 4 and the silicon substrate 1, a titanium silicide only on the polycrystalline silicon film upper and the source-drain regions serving as the gate electrode film 5 and 9
を形成する。 To form. この後、例えば、フッ化水素酸の水溶液、 Thereafter, for example, aqueous solution of hydrofluoric acid,
硫酸と過酸化水素の混合溶液によって、チタンナイトライド膜及び絶縁膜上の未反応のチタン薄膜を選択的に剥離する。 The mixed solution of sulfuric acid and hydrogen peroxide, is selectively peeled titanium thin unreacted on the titanium nitride film and the insulating film.

【0064】次に、同図(j)に示すように、全面に厚さ300nmのシリコン酸化膜10をCVD法により堆積する。 Next, as shown in FIG. (J), the silicon oxide film 10 having a thickness of 300nm on the entire surface is deposited by CVD.

【0065】次に、同図(k)に示すように、異方性ドライエッチングによりシリコン酸化膜10にコンタクトホールを開口する。 Next, as shown in FIG. (K), a contact hole in the silicon oxide film 10 by anisotropic dry etching.

【0066】この後、同図(l)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ80 [0066] Thereafter, the thickness containing, as shown in FIG. (L), silicon, copper by each example 0.5% of 80
0nmのアルミニウム膜を形成した後、これをパターニングしてソース・ドレイン電極11を形成する。 After forming the aluminum film of 0 nm, and patterned to form the source and drain electrodes 11. この後、450℃で15分間、水素を10%含む窒素雰囲気で熱処理する。 Thereafter, 15 minutes at 450 ° C., a heat treatment in a nitrogen atmosphere containing 10% hydrogen.

【0067】なお、上記実施形態においては、フッ素のイオン注入を Salicide 工程前に行っているが、これに限定されるものではなく、例えば Salicide 工程終了後、全面にフッ素をイオン注入して熱処理を行っても同様の効果が得られる。 [0067] In the above embodiment, although the ion implantation of fluorine is carried out before the Salicide process, not limited to this, for example, after the Salicide process completion, the heat treatment fluorine ions are implanted into the entire surface carried out the same effect can be obtained.

【0068】図5は、例えば上記第1の実施形態におけるゲート酸化膜の信頼性の特性図であり、Qbd(Charge [0068] Figure 5 is, for example, a characteristic diagram of the reliability of the gate oxide film in the first embodiment, Qbd (Charge
-to-Breakdown )のワイブル分布を示したものである。 It shows the -to-Breakdown Weibull distribution).
図中の黒丸は、ゲート電極である多結晶シリコン膜中にフッ素を1×10 15 cm -2イオン注入することにより、 The filled in circles, by fluorine of 1 × 10 15 cm -2 ions implanted into the polycrystalline silicon film which is the gate electrode,
酸化膜中に導入されるフッ素量を酸化膜中のシリコン原子数よりも少なくした場合である。 The amount of fluorine to be introduced into the oxide film as in the case of less than the silicon atoms in the oxide film. また、図中の白四角は、フッ素を5×10 15 cm -2イオン注入することにより、酸化膜中に導入されるフッ素量を酸化膜中のシリコン原子数よりも多くした場合である。 Further, white squares in the figure, by fluorine 5 × 10 15 cm -2 ion implantation is when the amount of fluorine to be introduced into the oxide film was greater than the number of silicon atoms in the oxide film.

【0069】酸化膜中に導入されるフッ素量を酸化膜中のシリコン原子数よりも多くした場合は、平均のQbdが低下してしまう。 [0069] If it is more than the silicon atoms in the fluorine content of the oxide film to be introduced into the oxide film, the average Qbd decreases. これは、過剰にフッ素を導入することにより、界面遷移層の膜質改善とともに、界面遷移層以外の酸化膜中におけるSi−O−Siネットワークにもフッ素が作用し、Si−F結合とSi−O結合に分離してしまうためである。 This is because the excessive introduction of fluorine, together with improving the film quality interfacial transition layer, also the fluorine acts on Si-O-Si network in the oxide film other than the interfacial transition layer, Si-F bonds and Si-O This is because the thus separated binding. そのため、ゲート酸化膜中の電子トラップ量が急激に増加し、Qbdが小さくなってしまう。 Therefore, increases rapidly electron trap amount in the gate oxide film, Qbd is reduced. 従って、ゲート酸化膜中のシリコンの原子数よりもゲート酸化膜中のフッ素原子数が少なくなるよう、ゲート酸化膜中に導入されるフッ素量を選択する必要がある。 Therefore, so that fewer fluorine atoms in the gate oxide film than the number of atoms of silicon in the gate oxide film, it is necessary to select the amount of fluorine introduced into the gate oxide film.

【0070】図6は、本発明の第3の実施形態を示したものであり、電気的な書き込み及び消去が可能な不揮発性半導体メモリ(EEPROM)の構造断面図である。 [0070] Figure 6 is shows a third embodiment of the present invention, a cross-sectional view showing a structure of an electrical writing and erasable non-volatile semiconductor memory (EEPROM).
p型シリコン基板1上には素子分離のためのシリコン熱酸化膜2が形成されており、シリコン基板表面にはリンのイオン注入によってn型のソース・ドレイン拡散層7 p-type silicon substrate 1 is formed a silicon thermal oxide film 2 for element isolation is formed on, n-type source and drain diffusion layers 7 by ion implantation of phosphorus into the silicon substrate surface
a及び7bが形成されている。 a and 7b are formed. また、シリコン基板表面には、第1のゲート絶縁膜3aが形成されており、このゲート絶縁膜3a中には、850℃以上で30分間を越えない熱工程を用いることによってフッ素原子が導入されている。 Further, the surface of the silicon substrate is formed a first gate insulating film 3a is, during the gate insulating film 3a, a fluorine atom is introduced by using a thermal process which does not exceed 30 minutes at 850 ° C. or higher ing. 第1のゲート絶縁膜3a上には第1のポリシリコン膜4aが形成されており、第2のゲート絶縁膜3 The on the first gate insulating film 3a is formed with a first polysilicon film 4a, a second gate insulating film 3
b上には第2のポリシリコン膜4bが形成されている。 The on b are formed second polysilicon film 4b.
ゲート電極部の多結晶シリコン膜4b上にはCVD絶縁膜6aが形成されており、ゲート電極部の側壁には側壁絶縁膜6bが形成されている。 The on the polycrystalline silicon film 4b of the gate electrode portions are formed CVD insulating film 6a, the side walls of the gate electrode portions are formed sidewall insulation film 6b. さらに、層間絶縁膜となるCVD絶縁膜10にはコンタクト孔が開口され、配線11が形成されている。 Furthermore, the CVD insulator film 10 as an interlayer insulating film a contact hole is opened, the wiring 11 is formed.

【0071】図7は、図6に示した不揮発性半導体メモリの製造方法を示す工程断面図である。 [0071] Figure 7 is a process cross-sectional views showing a manufacturing method of the nonvolatile semiconductor memory shown in FIG.

【0072】まず、図7(a)に示すように、例えば、 [0072] First, as shown in FIG. 7 (a), for example,
面方位(100)、比抵抗4〜6Ωcmのp型シリコン基板1を用意し、このp型シリコン基板1の表面に通常の選択酸化法によって厚さ0.6μm程度の素子分離絶縁膜2を形成する。 Plane orientation (100), providing a p-type silicon substrate 1 having a specific resistance 4~6Omucm, forming an element isolation insulating film 2 having a thickness of about 0.6μm by a conventional selective oxidation method on the surface of the p-type silicon substrate 1 to. さらに、例えば乾燥酸素による熱酸化によって、厚さ8nmのゲート酸化膜3aを形成する。 Furthermore, for example, by thermal oxidation with dry oxygen, to form a gate oxide film 3a having a thickness of 8 nm.

【0073】次に、同図(b)に示すように、ゲート酸化膜3a上にゲート電極として厚さ200nmの多結晶シリコン膜4aを堆積する。 [0073] Next, as shown in FIG. (B), depositing a polycrystalline silicon film 4a having a thickness of 200nm as a gate electrode on the gate oxide film 3a. 次いで、この多結晶シリコン中に例えばリンイオンを加速電圧30keV、ドーズ量5×10 15 cm -2でイオン注入する。 Then, the polycrystalline silicon, for example, accelerate the phosphorus voltage 30 keV, ions are implanted at a dose of 5 × 10 15 cm -2. このとき、イオン注入直後のリンの分布は、多結晶シリコン4a中にピーク濃度が形成されるようにする。 At this time, the distribution of phosphorus after the ion implantation, so that the peak concentration is formed in the polycrystalline silicon 4a. 続いて、これを窒素雰囲気中で900℃、30分間の熱処理をすることで、 Then, this 900 ° C. in a nitrogen atmosphere, by heat treatment for 30 minutes,
注入されたリンを活性化させて多結晶シリコンの抵抗を低下させる。 The implanted phosphorus is activated to lower the resistance of the polycrystalline silicon.

【0074】次に、同図(c)に示すように、厚さ5n Next, as shown in FIG. (C), the thickness 5n
mのCVDシリコン酸化膜3b、厚さ200nmの多結晶シリコン膜4bを連続的に堆積する。 CVD silicon oxide film 3b of m, continuously depositing a polycrystalline silicon film 4b having a thickness of 200 nm. 次に、例えばリンを全面に5×10 15 cm -2イオン注入する。 Then, for example, phosphorus is 5 × 10 15 cm -2 ions are implanted into the entire surface. 注入されたリンイオンは、多結晶シリコン膜4b中において加速エネルギーに依存するピーク深さを中心にして分布する。 Implanted phosphorus ions are distributed around the peak depth which depends on the acceleration energy in the polycrystalline silicon film 4b in. その後、例えば、950℃、30秒間の熱処理を行い、リンを多結晶シリコン膜4b及びシリコン基板1中に拡散し活性化させる。 Then, for example, 950 ° C., a heat treatment of 30 seconds, to activate and diffuse the phosphorus into the polysilicon film 4b and the silicon substrate 1.

【0075】次に、同図(d)に示すように、多結晶シリコン膜4bに例えば加速電圧20keV、ドーズ量1 [0075] Next, as shown in FIG. 2 (d), a polycrystalline silicon film 4b on an acceleration voltage of 20 keV, a dose of 1
×10 15 cm -2でフッ素をイオン注入する。 Fluorine ions are implanted at an × 10 15 cm -2. このとき、 At this time,
イオン注入直後の分布は、フッ素がCVDシリコン酸化膜3b中に到達していないようにする。 Immediately after the ion implantation distribution, fluorine is prevented not reached during the CVD silicon oxide film 3b. 続いて、これを例えば窒素雰囲気中で800℃、30分間熱処理することで、注入されたフッ素をゲート酸化膜3a及びCVD Subsequently, 800 ° C. In this example in a nitrogen atmosphere, by heat treatment for 30 minutes, gates the implanted fluorine oxide film 3a and CVD
シリコン酸化膜3b中に同時に拡散させる。 At the same time diffused into the silicon oxide film 3b.

【0076】次に、同図(e)に示すように、全面にC [0076] Next, as shown in FIG. (E), C on the entire surface
VD酸化膜6aを堆積する。 Depositing a VD oxide film 6a.

【0077】次に、同図(f)に示すように、前記ゲート酸化膜3a、CVD酸化膜3b、多結晶シリコン膜4 [0077] Next, as shown in FIG. (F), the gate oxide film 3a, CVD oxide film 3b, the polycrystalline silicon film 4
a及び4b、CVD酸化膜6aを反応性イオンエッチング法によりパターニングする。 a and 4b, the CVD oxide film 6a is patterned by reactive ion etching. 続いて、水素及び酸素の混合ガスによる燃焼酸化法などを用いてゲート電極側壁に酸化膜6bを形成する。 Subsequently, an oxide film 6b on the gate electrode side wall by using a combustion oxidation method using a mixed gas of hydrogen and oxygen.

【0078】次に、同図(g)に示すように、例えばリンを全面に5×10 15 cm -2イオン注入する。 [0078] Next, as shown in FIG. (G), for example, phosphorus is 5 × 10 15 cm -2 ions are implanted into the entire surface. その後、 after that,
例えば950℃、30秒間の熱処理を行い、リンをシリコン基板1中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7aを形成する。 For example 950 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate 1 to form a diffusion layer 7a serving as source and drain regions.

【0079】次に、同図(h)に示すように、全面に厚さ300nmのシリコン酸化膜10をCVD法により堆積する。 [0079] Next, as shown in FIG. (H), a silicon oxide film 10 having a thickness of 300nm on the entire surface is deposited by CVD.

【0080】次に、同図(i)に示すように、異方性ドライエッチングによりシリコン酸化膜10にコンタクトホールを開口する。 [0080] Next, as shown in FIG. (I), a contact hole in the silicon oxide film 10 by anisotropic dry etching.

【0081】この後、同図(j)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ80 [0081] Thereafter, the thickness containing, as shown in FIG. (J), silicon, copper by each example 0.5% of 80
0nmのアルミニウム膜を形成した後、これをパターニングしてソース・ドレイン電極11を形成する。 After forming the aluminum film of 0 nm, and patterned to form the source and drain electrodes 11. この後、450℃で15分間、水素を10%含む窒素雰囲気で熱処理する。 Thereafter, 15 minutes at 450 ° C., a heat treatment in a nitrogen atmosphere containing 10% hydrogen.

【0082】なお、上記実施形態においては、フッ素のイオン注入を第2の多結晶シリコン膜4b中に行っているが、これに限定されるものではなく、例えば第1の多結晶シリコン膜4aと第2の多結晶シリコン膜4bそれぞれにイオン注入を施しても、同様の効果が得られる。 [0082] In the above embodiment, although the ion implantation of fluorine is performed in the second polycrystalline silicon film 4b, it is not limited thereto, for example, a first polycrystalline silicon film 4a be subjected to ion implantation to the respective second polycrystalline silicon film 4b, a similar effect can be obtained.
しかし、この場合、フッ素を導入した後の工程においては、850℃以上で30分間を越える熱処理は行わないことが望ましい。 However, in this case, in the step after the introduction of fluorine, it is desirable not to perform the heat treatment in excess of 30 minutes at 850 ° C. or higher.

【0083】図8は、本発明の第4の実施形態に係るn [0083] Figure 8, n according to the fourth embodiment of the present invention
チャネルMOSトランジスタの製造方法を示した工程断面図である。 Method for producing channel MOS transistor is a process sectional view showing the.

【0084】まず、図8(a)に示すように、例えば、 [0084] First, as shown in FIG. 8 (a), for example,
面方位(100)、比抵抗4〜6Ωcmのp型シリコン基板1を用意し、このp型シリコン基板の表面に通常の選択酸化法によって厚さ0.6μm程度の素子分離絶縁膜2を形成する。 Plane orientation (100), providing a p-type silicon substrate 1 in the specific resistance 4~6Omucm, an element isolation insulating film 2 having a thickness of about 0.6μm by a conventional selective oxidation method on the surface of the p-type silicon substrate .

【0085】次に、同図(b)に示すように、例えばジクロルシラン(SiH 2 Cl 2 )と亜酸化窒素(N [0085] Next, as shown in FIG. (B), for example, dichlorosilane (SiH 2 Cl 2) and nitrous oxide (N
2 O)を用いて、850℃で厚さ8nmのゲート酸化膜3を形成し、続いてこの上にゲート電極として厚さ20 2 O) was used to form a gate oxide film 3 having a thickness of 8nm at 850 ° C., followed by the thickness as a gate electrode on the of 20
0nmの多結晶シリコン膜4を形成する。 Forming a polycrystalline silicon film 4 of 0 nm. 次に、多結晶シリコン膜4中に例えばリンイオンを加速電圧30ke Then, the acceleration voltage 30ke the polycrystalline silicon film 4, for example, phosphorus ions
V、ドーズ量5×10 15 cm -2イオン注入する。 V, a dose of 5 × 10 15 cm -2 is ion-implanted. このとき、イオン注入直後のリンの分布は、多結晶シリコン膜4中にピーク濃度が形成されるようにする。 At this time, the distribution of phosphorus after the ion implantation, so that the peak concentration is formed on the polysilicon film 4. 続いて、これを窒素雰囲気中で900℃、30分間熱処理することで注入されたリンを活性化させて、多結晶シリコン膜4 Then, this 900 ° C. in a nitrogen atmosphere, the implanted phosphorus by heat treatment for 30 minutes activated, polycrystalline silicon film 4
の比抵抗を低下させる。 Lowering the specific resistance of.

【0086】次に、同図(c)に示すように、多結晶シリコン膜4中に例えばフッ素を加速電圧20keV、ドーズ量1×10 15 cm -2でイオン注入する。 [0086] Next, as shown in FIG. (C), the acceleration voltage 20keV the polycrystalline silicon film 4, for example a fluorine, ions are implanted at a dose of 1 × 10 15 cm -2. このとき、 At this time,
イオン注入直後のフッ素の分布は、多結晶シリコン4中にピーク濃度が形成され、ゲート酸化膜3中にはフッ素が注入されないようにする。 Distribution immediately after ion implantation fluorine, the peak concentration is formed on the polycrystalline silicon 4, the gate oxide film 3 so that the fluorine are not implanted. 続いて、これを例えば窒素雰囲気中で800℃、30分間熱処理することで、注入されたフッ素をゲート酸化膜3中に拡散させる。 Subsequently, 800 ° C. In this example in a nitrogen atmosphere, by heat treatment for 30 minutes to diffuse the implanted fluorine into the gate oxide film 3.

【0087】次に、同図(d)に示すように、全面にL [0087] Next, as shown in FIG. 2 (d), the entire surface L
P−CVD法によって厚さ100nmのシリコン酸化膜6を形成した後、シリコン酸化膜6及び多結晶シリコン4からなる積層膜を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。 After forming the silicon oxide film 6 having a thickness of 100nm by P-CVD method, a laminated film made of a silicon oxide film 6 and the polycrystalline silicon 4 is etched by reactive ion etching to form a gate portion.

【0088】続いて、同図(e)に示すように、例えばリンを1×10 15 cm -2イオン注入し、ソース・ドレイン領域7aを形成する。 [0088] Subsequently, as shown in FIG. (E), for example, phosphorus of 1 × 10 15 cm -2 by ion implantation to form the source and drain regions 7a.

【0089】次に、同図(f)に示すように、CVD法により全面に厚さ100nm程度のシリコン窒化膜8を堆積する。 [0089] Next, as shown in FIG. (F), depositing a silicon nitride film 8 having a thickness of about 100nm over the entire surface by CVD.

【0090】次に、同図(g)に示すように、シリコン窒化膜を異方性ドライエッチングによりエッチングして側壁絶縁膜8を形成する。 [0090] Next, as shown in FIG. (G), the silicon nitride film is etched by anisotropic dry etching to form sidewall insulating films 8.

【0091】次に、同図(h)に示すように、ゲート電極部をマスクとしてリンイオンをシリコン基板に注入する。 [0091] Next, as shown in FIG. (H), phosphorus ions using the gate electrode portion as a mask implanted into the silicon substrate. 注入されたリンイオンは、シリコン基部内部で加速エネルギーに依存するピーク深さを中心にして分布する。 Implanted phosphorus ions are distributed around the peak depth which depends on the acceleration energy within the silicon base. その後、例えば、950℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7bを形成する。 Then, for example, 950 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7b serving as source and drain regions.

【0092】次に、同図(i)に示すように、全面に厚さ25nmのチタン薄膜、厚さ50nmのチタンナイトライド薄膜をスパッタ法により順次堆積する。 [0092] Next, as shown in FIG. (I), a titanium thin film having a thickness of 25nm over the entire surface, are successively deposited by sputtering titanium nitride thin film having a thickness of 50nm. 続いて、 continue,
窒素雰囲気中で700℃、1分間の熱処理により、チタン薄膜をすべてシリコン基板と反応させ、ソース・ドレイン領域上にのみチタンシリサイド膜9を形成する。 700 ° C. in a nitrogen atmosphere, by heat treatment of 1 minute, all the titanium thin film is reacted with the silicon substrate, to form titanium silicide film 9 only on the source and drain regions. この後、例えばフッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によってチタンナイトライド膜及び絶縁膜上の未反応のチタン膜を選択的に剥離する。 Then, for example, an aqueous solution of hydrofluoric acid to selectively stripping the unreacted titanium film on the titanium nitride film and the insulating film by a mixed solution of sulfuric acid and hydrogen peroxide.

【0093】この後、同図(j)に示すように、全面に厚さ300nmのシリコン酸化膜10をCVD法により堆積する。 [0093] Thereafter, as shown in FIG. (J), the silicon oxide film 10 having a thickness of 300nm on the entire surface is deposited by CVD.

【0094】その後、同図(k)に示すように、異方性ドライエッチングによりシリコン酸化膜10にコンタクトホールを開口する。 [0094] Thereafter, as shown in FIG. (K), a contact hole in the silicon oxide film 10 by anisotropic dry etching.

【0095】次に同図(l)に示すように、シリコン、 [0095] Then, as shown in FIG. (L), silicon,
銅をそれぞれ例えば0.5%ずつ含有する厚さ800n Thickness 800n containing copper by each example 0.5%
mのアルミニウム膜を形成した後、これをパターニングしてソース・ドレイン電極11を形成する。 After forming the aluminum film m, and patterned to form the source and drain electrodes 11. この後、4 After this, 4
50℃で15分間、水素を10%含む窒素雰囲気中で熱処理する。 15 minutes at 50 ° C., a heat treatment in a nitrogen atmosphere containing 10% of hydrogen.

【0096】通常、上記実施形態のように、例えばジクロルシラン(SiH 2 Cl 2 )と亜酸化窒素(N 2 O) [0096] Usually, as in the above embodiment, for example, dichlorosilane (SiH 2 Cl 2) and nitrous oxide (N 2 O)
を用いて、850℃で厚さ5nmのゲート酸化膜を形成した場合、シリコン/酸化膜界面の界面準位は多く、また膜中の電子トラップ等が多い膜となる。 Using a case of forming a gate oxide film having a thickness of 5nm at 850 ° C., the interface level of the silicon / oxide film interface is often also an electron trap, etc. in the film becomes large film. しかし、フッ素を導入することで、界面近傍や膜中のシリコンの未結合手を終端することにより、界面準位密度を減少させることができる。 However, the introduction of fluorine, by terminating the dangling bonds of the silicon near the interface or film, it is possible to reduce the interface state density.

【0097】また、ゲート絶縁膜として、例えばアンモニア(NH 3 )ガス雰囲気中にシリコン酸化膜を晒して窒素原子を導入したオキシナイトライド膜を用い、これにフッ素原子を導入してもよい。 [0097] As the gate insulating film, for example, ammonia (NH 3) using the oxynitride film of introducing nitrogen atoms by exposing the silicon oxide film in a gas atmosphere, this may be introduced fluorine atom. これにより、ゲート絶縁膜に高電界ストレスを印加した後の低電界リーク電流の増加を低減させることができるとともに、フッ素により欠陥密度を抑え、均質な膜質にすることが可能となる。 Thus, it is possible to reduce the increase in the low electric field leakage current after application of the high electric field stress on the gate insulating film, a fluorine by suppressing the defect density, it is possible to a homogeneous film quality.

【0098】また、ゲート絶縁膜として、重水素(D 2 )ガスと酸素ガスの燃焼酸化による酸化膜、或いは重水(D 2 O)を用いて形成した酸化膜を用いてもよい。 [0098] As the gate insulating film, deuterium (D 2) oxide film by burning oxidation gas and oxygen gas, or heavy water (D 2 O) may be used oxide film formed by using a. この場合、重水素がゲート酸化膜に取り込まれることにより、結合力の弱いSi−Hを重水素で置換して結合力の強いSi−D結合とするとともに、フッ素の導入により界面遷移層の歪んだSi−O−Si結合の応力緩和が起こり、高電界ストレスに対しより強いゲート絶縁膜膜質とすることができる。 In this case, by the deuterium is incorporated into the gate oxide film, the weak Si-H bonding force with a strong Si-D bonds cohesive replaced by deuterium, strained interfacial transition layer by introduction of fluorine it occurs Si-O-Si bonds stress relaxation can be a stronger gate insulating film quality to high electric field stress.

【0099】また、ゲート酸化膜として、活性酸素を用いたシリコン酸化膜を用いた場合にも同様の効果が得られる。 [0099] Further, as the gate oxide film, the same effect can be obtained when using a silicon oxide film using the active oxygen. この場合、酸素をマイクロ波放電や紫外線照射等により活性化させて基板に供給することにより酸化膜を形成する。 In this case, oxygen is activated by microwave discharge or ultraviolet irradiation or the like to form an oxide film by supplying to the substrate. このようにして得られた酸化膜は緻密でトラップが少なく、さらに酸化膜とシリコン基板との界面が平坦なものとなる。 Such an oxide film obtained by the less dense and trap further interface between the oxide film and the silicon substrate becomes flat. しかし、この場合においても酸化膜とシリコン基板との界面近傍に界面遷移層は存在し、これをフッ素により応力緩和することで、さらなる絶縁破壊耐性の向上など信頼性改善が可能となる。 However, the interfacial transition layer is present near the interface between the oxide film and the silicon substrate in this case, which by stress relaxation by fluorine, it is possible to improve reliability, such as further improvement of dielectric breakdown resistance.

【0100】また、ゲート絶縁膜として、SiH 2 Cl [0100] As the gate insulating film, SiH 2 Cl
2やSiCl 4とNH 3などを用いたシリコン窒化膜や、NH 3などによるシリコン基板の直接窒化によるシリコン窒化膜を用いた場合にも、同様の効果が得られる。 2 and and SiCl 4 and NH 3 silicon nitride film using such, even in the case of using the silicon nitride film by directly nitriding the silicon substrate due to NH 3, the same effect can be obtained.

【0101】図9は、本発明の第5の実施形態に係るn [0102] Figure 9, n according to a fifth embodiment of the present invention
チャネルMOSトランジスタの製造方法を示した工程断面図である。 Method for producing channel MOS transistor is a process sectional view showing the.

【0102】まず、図9(a)に示すように、例えば、 [0102] First, as shown in FIG. 9 (a), for example,
面方位(100)、比抵抗4〜6Ωcmのp型シリコン基板1を用意し、このp型シリコン基板1の表面に通常の選択酸化法によって厚さ0.6μm程度の素子分離絶縁膜2を形成する。 Plane orientation (100), providing a p-type silicon substrate 1 having a specific resistance 4~6Omucm, forming an element isolation insulating film 2 having a thickness of about 0.6μm by a conventional selective oxidation method on the surface of the p-type silicon substrate 1 to.

【0103】次に、同図(b)に示すように、例えば乾燥酸素による熱酸化によって厚さ8nmのゲート酸化膜3を形成し、この上にゲート電極として厚さ200nm [0103] Next, as shown in FIG. (B), such as dry oxygen to form a gate oxide film 3 having a thickness of 8nm by thermal oxidation with a thickness of 200nm as a gate electrode on the
の多結晶シリコン膜4を形成する。 Forming a polycrystalline silicon film 4. 次に、多結晶シリコン中に例えばリンイオンを加速電圧30keV、ドーズ量5×10 15 cm -2でイオン注入する。 Next, an acceleration voltage 30keV in the polycrystalline silicon for example, phosphorus ions are implanted at a dose of 5 × 10 15 cm -2. このとき、イオン注入直後のリンの分布は、多結晶シリコン膜4中にピーク濃度が形成されるようにする。 At this time, the distribution of phosphorus after the ion implantation, so that the peak concentration is formed on the polysilicon film 4. 続いて、これを窒素雰囲気中で900℃、30分間熱処理することで注入されたリンを活性化させ、多結晶シリコン膜4の抵抗を低下させる。 Then, this 900 ° C. in a nitrogen atmosphere, the phosphorus implanted by a heat treatment for 30 minutes activated, reduces the resistance of the polycrystalline silicon film 4.

【0104】次に、同図(c)に示すように、多結晶シリコン膜4中に例えばフッ素を加速電圧20keV、ドーズ量1×10 15 cm -2でイオン注入する。 [0104] Next, as shown in FIG. (C), the acceleration voltage 20keV the polycrystalline silicon film 4, for example a fluorine, ions are implanted at a dose of 1 × 10 15 cm -2. このとき、 At this time,
イオン注入直後のフッ素の分布は、多結晶シリコン膜4 Distribution immediately after ion implantation fluorine, polycrystalline silicon film 4
中にピーク濃度が形成されるようにし、ゲート酸化膜3 So the peak concentration is formed in the gate oxide film 3
中にはフッ素が注入されないようにする。 Fluorine from being injected into. 続いて、これを例えば窒素雰囲気中で800℃、30分間熱処理することで、注入されたフッ素をゲート酸化膜3中に拡散させる。 Subsequently, 800 ° C. In this example in a nitrogen atmosphere, by heat treatment for 30 minutes to diffuse the implanted fluorine into the gate oxide film 3.

【0105】次に、同図(d)に示すように、全面にL [0105] Next, as shown in FIG. 2 (d), the entire surface L
P−CVD法によって厚さ150nmのシリコン酸化膜6を形成した後、多結晶シリコン膜4及びシリコン酸化膜6からなる積層膜を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。 After forming the silicon oxide film 6 having a thickness of 150nm by P-CVD method, a laminated film of a polycrystalline silicon film 4 and the silicon oxide film 6 is etched by reactive ion etching to form a gate portion.

【0106】続いて、同図(e)に示すように、例えばリンを1×10 15 cm -2イオン注入し、ソース・ドレイン領域となる拡散層7aを形成する。 [0106] Subsequently, as shown in FIG. (E), for example, phosphorus of 1 × 10 15 cm -2 by ion implantation to form a diffusion layer 7a serving as source and drain regions.

【0107】次に、同図(f)に示すように、側壁絶縁膜を形成するための厚さ100nm程度のシリコン窒化膜8をCVD法により堆積する。 [0107] Next, as shown in FIG. (F), the silicon nitride film 8 having a thickness of about 100nm to form the sidewall insulating film is deposited by CVD.

【0108】次に、同図(g)に示すように、シリコン窒化膜を異方性ドライエッチングにより全面エッチングして側壁絶縁膜8を形成する。 [0108] Next, as shown in FIG. (G), the silicon nitride film is entirely etched by anisotropic dry etching to form sidewall insulating films 8.

【0109】次に、同図(h)に示すように、ゲート電極部をマスクとしてリンイオンを注入する。 [0109] Next, as shown in FIG. (H), phosphorous ions are implanted using the gate electrode portion as a mask. 注入されたリンイオンは、シリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。 Implanted phosphorus ions are distributed around the peak depth which depends on the acceleration energy by the silicon substrate inside. その後、例えば、950℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7bを形成する。 Then, for example, 950 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7b serving as source and drain regions.

【0110】次に、同図(i)に示すように、全面に厚さ25nmのチタン薄膜、厚さ50nmのチタンナイトライド薄膜をスパッタ法により順次堆積する。 [0110] Next, as shown in FIG. (I), a titanium thin film having a thickness of 25nm over the entire surface, are successively deposited by sputtering titanium nitride thin film having a thickness of 50nm. 続いて、 continue,
窒素雰囲気中、700℃、1分間の熱処理により、チタン薄膜をすべてシリコン基板と反応させ、ソース・ドレイン領域上にのみチタンシリサイド膜9を形成する。 In a nitrogen atmosphere, 700 ° C., the thermal treatment for one minute, all the titanium thin film is reacted with the silicon substrate, to form titanium silicide film 9 only on the source and drain regions. この後、例えばフッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によってチタンナイトライド膜及び絶縁膜上の未反応のチタン薄膜を選択的に剥離する。 Then, for example, an aqueous solution of hydrofluoric acid to selectively stripping the titanium thin unreacted on the titanium nitride film and the insulating film by a mixed solution of sulfuric acid and hydrogen peroxide.

【0111】その後、同図(j)に示すように、全面に厚さ300nmのシリコン酸化膜10をCVD法により堆積する。 [0111] Thereafter, as shown in FIG. (J), the silicon oxide film 10 having a thickness of 300nm on the entire surface is deposited by CVD.

【0112】次に、同図(k)に示すように、異方性ドライエッチングによりシリコン酸化膜10にコンタクトホールを開口する。 [0112] Next, as shown in FIG. (K), a contact hole in the silicon oxide film 10 by anisotropic dry etching.

【0113】次に、同図(l)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ80 [0113] Next, the thickness containing, as shown in FIG. (L), silicon, copper by each example 0.5% 80
0nmのアルミニウム膜を形成した後、これをパターニングしてソース・ドレイン電極11を形成する。 After forming the aluminum film of 0 nm, and patterned to form the source and drain electrodes 11. この後、450℃で15分間、水素を含む窒素雰囲気で熱処理する。 Thereafter, 15 minutes at 450 ° C., a heat treatment in a nitrogen atmosphere containing hydrogen.

【0114】なお、前記実施形態においては、ゲート電極となる多結晶シリコン膜4にドーパントとなるリンをイオン注入し活性化させた後に、フッ素をイオン注入しこれをゲート酸化膜3中に拡散しているが、フッ素をイオン注入した後にリンをイオン注入することも可能である。 [0114] In the above embodiment, the phosphorus serving as a dopant in the polycrystalline silicon film 4 serving as the gate electrode after the ion implantation is activated, fluorine diffuses this ion implantation into the gate oxide film 3 and that, it is also possible phosphorus ion implantation after fluorine ions are implanted. 例えば、まず、多結晶シリコン膜中にフッ素を多結晶シリコン膜中にピーク濃度が形成されるように加速電圧20keV、ドーズ量1×10 15 cm -2イオン注入し、850℃以上で30分間を越えない熱処理を行うことにより、注入されたフッ素をゲート酸化膜中に拡散させる。 For example, firstly, the acceleration voltage 20keV so that the peak concentration in the polycrystalline silicon film in fluorine in the polycrystalline silicon film is formed, a dose of 1 × 10 15 cm -2 by ion implantation, a 30-minute 850 ° C. or higher by performing the heat treatment does not exceed, to diffuse the implanted fluorine into the gate oxide film. その後、多結晶シリコン膜中に例えばリンイオンを加速電圧30keV、ドーズ量5×10 15 cm -2でイオン注入し、窒素雰囲気中で850℃以上で30分間を越えない熱処理(例えば、850℃、20分間の熱処理)を行うことにより、注入されたリンを活性化するようにしてもよい。 Thereafter, an acceleration voltage 30keV in the polycrystalline silicon film, for example phosphorus ions, ions are implanted at a dose of 5 × 10 15 cm -2, the heat treatment does not exceed 30 minutes at 850 ° C. or higher in a nitrogen atmosphere (e.g., 850 ° C., 20 by performing the heat treatment) of the minutes, the implanted phosphorus may be activated.

【0115】また、ゲート電極である多結晶シリコン膜は、例えばソースガスとしてシラン(SiH 4 )とホスフィン(PH 3 )の混合ガスを用いることで、リンを含有する多結晶シリコンとすることもできる。 [0115] Further, a polycrystalline silicon film which is a gate electrode, for example by using a mixed gas of silane as a source gas (SiH 4) and phosphine (PH 3), it may be a polycrystalline silicon containing phosphorus . この場合、 in this case,
多結晶シリコン中に例えばフッ素を加速電圧20ke In the polycrystalline silicon such as fluorine acceleration voltage 20ke
V、ドーズ量1×10 15 cm -2イオン注入し、続いてこれを窒素雰囲気中で800℃、30分間熱処理することで、注入されたフッ素をゲート酸化膜中に拡散するようにしても、同様の効果が得られる。 V, a dose of 1 × 10 15 cm -2 by ion implantation, which is subsequently 800 ° C. in a nitrogen atmosphere, by heat treatment for 30 minutes, the implanted fluorine be diffused into the gate oxide film, the same effect can be obtained.

【0116】また、リンを含有する多結晶シリコンの形成方法としては、ソースガスとして二フッ化シラン(S [0116] As a method for forming the polycrystalline silicon containing phosphorus, as a source gas difluoride silane (S
iH 22 )とホスフィン(PH 3 )の混合ガスを用いることで、リン及びフッ素を含有する多結晶シリコンとすることができる。 iH 2 F 2) and by using a mixed gas of phosphine (PH 3), can be a polycrystalline silicon containing phosphorus and fluorine. これを窒素雰囲気中で800℃、3 This 800 ℃ in a nitrogen atmosphere, 3
0分間熱処理することで多結晶シリコン中のフッ素を絶縁膜中に拡散させても、同様の効果が得られる。 Even if the fluorine in the polycrystalline silicon is diffused into the insulating film by a heat treatment for 30 minutes, the same effect can be obtained.

【0117】また、pチャネルMOSFETの場合においては、多結晶シリコン膜中に例えばBF 2イオンを加速電圧30keV、ドーズ量1×10 15 cm -2でイオン注入し、続いてこの多結晶シリコン膜中に例えばボロンイオンを加速電圧10keV、ドーズ量4×10 15 cm [0117] Also, in the case of p-channel MOSFET, the polycrystalline silicon film, for example, BF 2 ions acceleration voltage 30 keV, ions are implanted at a dose of 1 × 10 15 cm -2, followed by the polycrystalline silicon film accelerating voltage, for example, boron ions 10 keV, a dose of 4 × 10 15 cm
-2でイオン注入する。 -2 ion implantation. このとき、多結晶シリコンの表面層がBF 2イオン注入によりアモルファス化されているので、注入されるボロンはチャネリングを起こさず、多結晶シリコン膜中にのみ分布させることができる。 At this time, since the surface layer of polycrystalline silicon is amorphized by BF 2 ion implantation, boron is implanted without causing channeling, only the polycrystalline silicon film can be distributed. 続いて、これを窒素雰囲気中で800℃、30分間熱処理することで注入されたボロンを活性化させると同時に、フッ素をゲート酸化膜中に拡散させることにより、同様な効果が得られる。 Then, this 800 ° C. in a nitrogen atmosphere, at the same time to activate the implanted boron by heat treatment for 30 minutes, by diffusing fluorine into the gate oxide film, similar effects can be obtained. また、BF 2による過剰のフッ素の導入を防ぐことも同時に可能となる。 It is also made possible at the same time to prevent the introduction of excess fluorine by BF 2.

【0118】図10は、本発明の第6の実施形態に係るnチャネルMOSトランジスタの製造方法を示す工程断面図である。 [0118] Figure 10 is a sixth process cross-sectional views showing a manufacturing method of the n-channel MOS transistor according to the embodiment of the present invention.

【0119】まず、図10(a)に示すように、例えば、面方位(100)、比抵抗4〜6Ωcmのp型シリコン基板1を用意し、このp型シリコン基板1の表面に通常の選択酸化法によって、厚さ0.6μm程度の素子分離絶縁膜2を形成する。 [0119] First, as shown in FIG. 10 (a), for example, a plane orientation (100), providing a p-type silicon substrate 1 having a specific resistance 4~6Omucm, normal selection on the surface of the p-type silicon substrate 1 by oxidation, forming an element isolation insulating film 2 having a thickness of about 0.6 .mu.m. さらに、例えば乾燥酸素による熱酸化によって厚さ8nmのゲート酸化膜3を形成する。 Furthermore, a gate oxide film 3 having a thickness of 8nm by thermal oxidation, for example by dry oxygen.

【0120】次に、同図(b)に示すように、ゲート酸化膜3上にゲート電極として厚さ200nmの多結晶シリコン膜4を堆積する。 [0120] Next, as shown in FIG. (B), depositing a polycrystalline silicon film 4 having a thickness of 200nm as a gate electrode on the gate oxide film 3. 次いで、この多結晶シリコン中に例えばリンイオンを加速電圧30keV、ドーズ量5 Then, the polycrystalline silicon, for example, accelerate the phosphorus voltage 30 keV, a dose of 5
×10 15 cm -2イオン注入する。 × 10 15 cm -2 is ion-implanted. このとき、イオン注入直後のリンの分布は、多結晶シリコン膜4中にピーク濃度が形成されるようにする。 At this time, the distribution of phosphorus after the ion implantation, so that the peak concentration is formed on the polysilicon film 4. 続いて、これを窒素雰囲気中で900℃、30分間熱処理することで注入されたリンを活性化させて、多結晶シリコン膜4の抵抗を低下させる。 Then, this 900 ° C. in a nitrogen atmosphere, the phosphorus implanted by a heat treatment for 30 minutes activated, reduces the resistance of the polycrystalline silicon film 4.

【0121】次に、同図(c)に示すように、CVDシリコン酸化膜6を堆積した後、多結晶シリコン膜4、C [0121] Next, as shown in FIG. (C), after depositing a CVD silicon oxide film 6, a polycrystalline silicon film 4, C
VDシリコン酸化膜6を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。 The VD silicon oxide film 6 is etched by reactive ion etching to form a gate portion.

【0122】次に、同図(d)に示すように、例えばリンを1×10 15 cm -2イオン注入する。 [0122] Next, as shown in FIG. 2 (d), for example, phosphorus of 1 × 10 15 cm -2 is ion-implanted. その後、例えば900℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7aを形成する。 Then, for example 900 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7a serving as source and drain regions.

【0123】次に、同図(e)に示すように、全面に厚さ50nmのシリコン窒化膜をCVD法により堆積する。 [0123] Next, as shown in FIG. (E), a silicon nitride film having a thickness of 50nm over the entire surface is deposited by CVD.

【0124】次に、同図(f)に示すように、例えば加速電圧20keV、ドーズ量1×10 15 cm -2でフッ素をイオン注入する。 [0124] Next, as shown in FIG. (F), an acceleration voltage of 20 keV, the fluorine dose of 1 × 10 15 cm -2 is ion-implanted. このとき、イオン注入直後のフッ素の分布は、シリコン窒化膜8中にピーク濃度が形成されるようにする。 At this time, the distribution of just after ion implantation fluorine, so that the peak concentration is formed in the silicon nitride film 8.

【0125】次に、同図(g)に示すように、シリコン窒化膜を反応性イオンエッチング法によりエッチングして、フッ素が含有されたゲート側壁部8を形成する。 [0125] Next, as shown in FIG. (G), the silicon nitride film is etched by reactive ion etching to form a gate side wall 8 which fluorine is contained. 続いて、これを例えば窒素雰囲気中で800℃、30分間熱処理することで、ゲート側壁部8に注入されたフッ素をゲート酸化膜3中に拡散させる。 Subsequently, 800 ° C. In this example in a nitrogen atmosphere, by heat treatment for 30 minutes, to diffuse the fluorine is implanted into the gate side wall 8 into the gate oxide film 3.

【0126】次に、同図(h)に示すように、ゲート電極部をマスクとしてリンイオンをシリコン基板に注入する。 [0126] Next, as shown in FIG. (H), phosphorus ions using the gate electrode portion as a mask implanted into the silicon substrate. その後、例えば950℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7bを形成する。 Then, for example 950 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7b serving as source and drain regions.

【0127】次に、同図(i)に示すように、全面に厚さ25nmのチタン薄膜、厚さ50nmのチタンナイトライド薄膜をスパッタ法により順次堆積する。 [0127] Next, as shown in FIG. (I), a titanium thin film having a thickness of 25nm over the entire surface, are successively deposited by sputtering titanium nitride thin film having a thickness of 50nm. さらに、 further,
窒素雰囲気中で700℃、1分間の熱処理により、チタン薄膜をすべてシリコン基板と反応させ、ソース・ドレイン領域上にのみチタンシリサイド膜9を形成する。 700 ° C. in a nitrogen atmosphere, by heat treatment of 1 minute, all the titanium thin film is reacted with the silicon substrate, to form titanium silicide film 9 only on the source and drain regions. この後、例えばフッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によってチタンナイトライド膜及び絶縁膜上の未反応のチタン薄膜を選択的に剥離する。 Then, for example, an aqueous solution of hydrofluoric acid to selectively stripping the titanium thin unreacted on the titanium nitride film and the insulating film by a mixed solution of sulfuric acid and hydrogen peroxide.

【0128】次に、同図(j)に示すように、全面に厚さ300nmのシリコン酸化膜10をCVD法により堆積する。 [0128] Next, as shown in FIG. (J), the silicon oxide film 10 having a thickness of 300nm on the entire surface is deposited by CVD.

【0129】次に、同図(k)に示すように、異方性ドライエッチングによりシリコン酸化膜10にコンタクトホールを開口する。 [0129] Next, as shown in FIG. (K), a contact hole in the silicon oxide film 10 by anisotropic dry etching.

【0130】この後、同図(l)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ80 [0130] Thereafter, the thickness containing, as shown in FIG. (L), silicon, copper by each example 0.5% of 80
0nmのアルミニウム膜を形成した後、これをパターニングしてソース・ドレイン電極を形成する。 After forming the aluminum film of 0 nm, and patterned to form the source and drain electrodes. この後、4 After this, 4
50℃で15分間、水素を10%含む窒素雰囲気で熱処理する。 15 minutes at 50 ° C., a heat treatment in a nitrogen atmosphere containing 10% hydrogen.

【0131】ここで、前記シリコン窒化膜からなる側壁絶縁膜8としては、通常ジクロルシラン(SiH 2 Cl [0131] Here, the sidewall insulating film 8 made of the silicon nitride film, usually dichlorosilane (SiH 2 Cl
2 )とアンモニア(NH 3 )を用いたLP−CVD法などによって形成されているが、この場合には、窒化膜に大量の水素が含まれており、この水素が酸化膜中に多量に拡散し、Si−O−Siネットワークを切るなどして、絶縁破壊寿命を低下させる。 It has been formed by a LP-CVD method using 2) and ammonia (NH 3), in this case, contains a large amount of hydrogen in the nitride film, a large amount of diffusion the hydrogen in the oxide film and, by such cut Si-O-Si network, reducing the dielectric breakdown lifetime. そこで、本実施形態においては、SiCl 4とN 2 Oを用いて水素の含有量の少ない絶縁膜を形成している。 Therefore, in this embodiment, to form a less insulating film hydrogen content using SiCl 4 and N 2 O. そして、この絶縁膜にフッ素を加速電圧5keV、ドーズ量1×10 15 cm -2 Then, fluorine accelerating voltage to the insulating film 5 keV, a dose of 1 × 10 15 cm -2,
注入角度7度で注入し、フッ素を含有させるようにしている。 And an implantation angle of 7 degrees, so that fluorine is contained.

【0132】なお、前記のように水素含有量の少ない側壁絶縁膜にフッ素をイオン注入する以外にも、側壁絶縁膜形成時に例えばSiF 4ガスを用いたり、マイクロ波放電等により発生したフッ素ラジカルを混合させるなどしても、同様な効果が得られる。 [0132] Incidentally, in addition to fluorine ions are implanted into the low side wall insulating film hydrogen content, as described above, or using, for example, SiF 4 gas when the sidewall insulating film, a fluorine radicals generated by microwave discharge, etc. even if such mixing, a similar effect is obtained.

【0133】以上述べた例によれば、側壁絶縁膜からゲート酸化膜へ入り込むフッ素により、酸化膜全体の信頼性が向上するばかりでなく、側壁絶縁膜に直接接しているゲート電極のエッジ部やインパクトイオン化が起こりやすいドレイン端においてホットキャリアに対する信頼性を改善でき、さらに、反応性イオンエッチングやリンのイオン注入により導入される絶縁破壊耐圧の低い酸化膜のダメージ領域をフッ素で効率よく修正することができる。 According to the example described [0133] above, the fluorine entering from the side wall insulating film into the gate oxide film, not only to improve the reliability of the entire oxide film, Ya edge portion of the gate electrode in direct contact with the sidewall insulating film in the impact ionization easily occurs drain end can improve reliability against hot carrier, further modifying efficiently damaged area of ​​the lower oxide film dielectric breakdown voltage which is introduced by ion implantation of a reactive ion etching or phosphorous fluorine can.

【0134】図11は、本発明の第7の実施形態に係るnチャネルMOSトランジスタの製造方法を示す工程断面図である。 [0134] Figure 11 is a process cross-sectional views showing a manufacturing method of n-channel MOS transistor according to a seventh embodiment of the present invention.

【0135】まず、図1(a)に示すように、例えば、 [0135] First, as shown in FIG. 1 (a), for example,
面方位(100)、比抵抗4〜6Ωcmのp型シリコン基板1を用意し、このp型シリコン基板1の表面に通常の選択酸化法によって、厚さ0.6μm程度の素子分離絶縁膜2を形成する。 Plane orientation (100), providing a p-type silicon substrate 1 having a specific resistance 4~6Omucm, by conventional selective oxidation method on the surface of the p-type silicon substrate 1, a thickness of about 0.6μm element isolation insulating film 2 Form. さらに、例えば乾燥酸素による熱酸化によって、厚さ8nmのゲート酸化膜3を形成する。 Furthermore, for example, by thermal oxidation with dry oxygen, to form a gate oxide film 3 having a thickness of 8 nm.

【0136】次に、同図(b)に示すように、ゲート酸化膜3上にゲート電極として厚さ200nmの多結晶シリコン膜4を堆積する。 [0136] Next, as shown in FIG. (B), depositing a polycrystalline silicon film 4 having a thickness of 200nm as a gate electrode on the gate oxide film 3. 次いで、この多結晶シリコン膜4中に例えばリンイオンを加速電圧30keV、ドーズ量5×10 15 cm -2でフッ素をイオン注入する。 Then, the polycrystalline silicon film 4 in the example phosphorus ions acceleration voltage 30 keV, the fluorine dose of 5 × 10 15 cm -2 is ion-implanted. このとき、イオン注入直後のリンの分布は、多結晶シリコン膜4中にピーク濃度が形成されるようにする。 At this time, the distribution of phosphorus after the ion implantation, so that the peak concentration is formed on the polysilicon film 4. 続いて、これを窒素雰囲気中で900℃、30分間熱処理することで、注入されたリンを活性化させて多結晶シリコンの抵抗を低下させる。 Then, this 900 ° C. in a nitrogen atmosphere, by heat treatment for 30 minutes, the implanted phosphorus is activated to lower the resistance of the polycrystalline silicon.

【0137】次に、同図(c)に示すように、CVDシリコン酸化膜6を堆積した後、多結晶シリコン膜4、C [0137] Next, as shown in FIG. (C), after depositing a CVD silicon oxide film 6, a polycrystalline silicon film 4, C
VDシリコン酸化膜6を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。 The VD silicon oxide film 6 is etched by reactive ion etching to form a gate portion.

【0138】次に、同図(d)に示すように、例えばリンを1×10 15 cm -2イオン注入した後、例えば950 [0138] Next, as shown in FIG. 2 (d), for example after phosphorus of 1 × 10 15 cm -2 ions are implanted, for example, 950
℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7aを形成する。 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7a serving as source and drain regions.

【0139】次に、同図(e)に示すように、厚さ10 [0139] Next, as shown in FIG. (E), thickness 10
0nm程度のシリコン窒化膜8をCVD法により堆積する。 The silicon nitride film 8 of about 0nm is deposited by CVD.

【0140】次に、同図(f)に示すように、反応性イオンエッチング法によりシリコン窒化膜をエッチングして、ゲート側壁部8を形成する。 [0140] Next, as shown in FIG. (F), a silicon nitride film is etched by reactive ion etching to form a gate side wall 8.

【0141】次に、同図(g)に示すように、ゲート電極をマスクとしてリンイオンを注入する。 [0141] Next, as shown in FIG. (G), phosphorous ions are implanted using the gate electrode as a mask. 注入されたリンイオンは、シリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。 Implanted phosphorus ions are distributed around the peak depth which depends on the acceleration energy by the silicon substrate inside. その後、例えば950℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7bを形成する。 Then, for example 950 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7b serving as source and drain regions.

【0142】次に、同図(h)に示すように、レジストマスク15を用いて素子分離シリコン酸化膜2のみを露出させる。 [0142] Next, as shown in FIG. (H), exposing only isolation silicon oxide film 2 by using the resist mask 15. 続いて、全面に、例えば加速電圧20ke Subsequently, on the entire surface, an acceleration voltage 20ke
V、ドーズ量1×10 15 cm -2でフッ素をイオン注入する。 V, fluorine ions are implanted at a dose of 1 × 10 15 cm -2. このとき、イオン注入直後のフッ素の分布は、素子分離酸化膜2の表面部にピーク濃度が形成されるようにする。 At this time, the distribution of just after ion implantation fluorine, so that the peak concentration is formed on the surface of the device isolation oxide film 2. 続いて、これを例えば窒素雰囲気中で800℃、 Then, 800 ℃ in this example, in a nitrogen atmosphere,
30分間熱処理することで、注入されたフッ素をゲート酸化膜3中に拡散させる。 By heat treatment for 30 minutes to diffuse the implanted fluorine into the gate oxide film 3.

【0143】次に、同図(i)に示すように、全面に厚さ25nmのチタン薄膜、厚さ50nmのチタンナイトライド薄膜をスパッタ法により順次堆積する。 [0143] Next, as shown in FIG. (I), a titanium thin film having a thickness of 25nm over the entire surface, are successively deposited by sputtering titanium nitride thin film having a thickness of 50nm. さらに、 further,
窒素雰囲気中で、700℃、1分間の熱処理により、チタン薄膜をすべてシリコン基板と反応させ、ソース・ドレイン領域上にのみチタンシリサイド膜9を形成する。 In a nitrogen atmosphere, 700 ° C., the thermal treatment for one minute, all the titanium thin film is reacted with the silicon substrate, to form titanium silicide film 9 only on the source and drain regions.
この後、例えば、フッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド膜及び絶縁膜上の未反応のチタン薄膜を選択的に剥離する。 Then, for example, an aqueous solution of hydrofluoric acid, the mixed solution of sulfuric acid and hydrogen peroxide, is selectively peeled titanium thin unreacted on the titanium nitride film and the insulating film.

【0144】次に、同図(j)に示すように、全面に厚さ300nmのシリコン酸化膜10をCVD法により堆積する。 [0144] Next, as shown in FIG. (J), the silicon oxide film 10 having a thickness of 300nm on the entire surface is deposited by CVD.

【0145】次に、同図(k)に示すように、異方性ドライエッチングによりシリコン酸化膜10にコンタクトホールを開口する。 [0145] Next, as shown in FIG. (K), a contact hole in the silicon oxide film 10 by anisotropic dry etching.

【0146】この後、同図(l)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ80 [0146] Thereafter, the thickness containing, as shown in FIG. (L), silicon, copper by each example 0.5% of 80
0nmのアルミニウム膜を形成した後、これをパターニングしてソース・ドレイン電極11を形成する。 After forming the aluminum film of 0 nm, and patterned to form the source and drain electrodes 11. この後、450℃で15分間、水素を10%含む窒素雰囲気で熱処理する。 Thereafter, 15 minutes at 450 ° C., a heat treatment in a nitrogen atmosphere containing 10% hydrogen.

【0147】図12は、本発明の第8の実施形態に係るnチャネルMOSトランジスタの製造方法を示す工程断面図である。 [0147] Figure 12 is a eighth step sectional views showing a manufacturing method of the n-channel MOS transistor according to the embodiment of the present invention.

【0148】まず、図12(a)に示すように、例えば面方位(100)、比抵抗4〜6Ωcmのp型シリコン基板1を用意し、このp型シリコン基板1の表面に通常の選択酸化法によって、厚さ0.6μm程度の素子分離絶縁膜2を形成する。 [0148] First, as shown in FIG. 12 (a), for example, plane orientation (100), providing a p-type silicon substrate 1 having a specific resistance 4~6Omucm, conventional selective oxidation on the surface of the p-type silicon substrate 1 law by, forming an element isolation insulating film 2 having a thickness of about 0.6 .mu.m. さらに、例えば乾燥酸素による熱酸化によって、厚さ8nmのゲート酸化膜3を形成する。 Furthermore, for example, by thermal oxidation with dry oxygen, to form a gate oxide film 3 having a thickness of 8 nm.

【0149】次に、同図(b)に示すように、ゲート酸化膜3上にゲート電極として厚さ200nmの多結晶シリコン膜4を堆積する。 [0149] Next, as shown in FIG. (B), depositing a polycrystalline silicon film 4 having a thickness of 200nm as a gate electrode on the gate oxide film 3. 次いで、この多結晶シリコン膜4中に例えばリンイオンを加速電圧30keV、ドーズ量5×10 15 cm -2でイオン注入する。 Then, the polycrystalline silicon film 4 during an acceleration of the phosphorus voltage 30 keV, ions are implanted at a dose of 5 × 10 15 cm -2. このとき、イオン注入直後のリンの分布は、多結晶シリコン膜4中にピーク濃度が形成されるようにする。 At this time, the distribution of phosphorus after the ion implantation, so that the peak concentration is formed on the polysilicon film 4. 続いて、これを窒素雰囲気中で900℃、30分間熱処理することで注入されたリンを活性化させ、多結晶シリコンの抵抗を低下させる。 Then, this 900 ° C. in a nitrogen atmosphere, the phosphorus implanted by a heat treatment for 30 minutes activated, reduces the resistance of the polycrystalline silicon. さらに、CVDシリコン酸化膜6を堆積する。 Furthermore, depositing a CVD silicon oxide film 6.

【0150】続いて、同図(c)に示すように、全面に例えば加速電圧20keV、ドーズ量1×10 15 cm -2 [0150] Subsequently, as shown in FIG. (C), the entire surface, for example, acceleration voltage 20 keV, a dose of 1 × 10 15 cm -2
でフッ素をイオン注入する。 In fluorine ion implantation. このとき、イオン注入直後のフッ素の分布は、CVD酸化膜6の表面部にピーク濃度が形成されるようにする。 At this time, the distribution of just after ion implantation fluorine, so that the peak concentration is formed in the surface portion of the CVD oxide film 6. 続いて、これを窒素雰囲気中で800℃、30分間熱処理することで、CVDシリコン酸化膜6に注入されたフッ素をゲート酸化膜3中に拡散させる。 Then, this 800 ° C. in a nitrogen atmosphere, by heat treatment for 30 minutes, to diffuse the fluorine injected into the CVD silicon oxide film 6 in the gate oxide film 3.

【0151】次に、同図(d)に示すように、多結晶シリコン膜4、CVDシリコン酸化膜6を反応性イオンエッチング法によりエッチングし、ゲート部を形成する。 [0151] Next, as shown in FIG. 2 (d), a polycrystalline silicon film 4, CVD silicon oxide film 6 is etched by reactive ion etching to form a gate portion.

【0152】次に、同図(e)に示すように、例えばリンを1×10 15 cm -2イオン注入した後、例えば950 [0152] Next, as shown in FIG. (E), for example after phosphorus of 1 × 10 15 cm -2 ions are implanted, for example, 950
℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7aを形成する。 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7a serving as source and drain regions.

【0153】次に、同図(f)に示すように、厚さ10 [0153] Next, as shown in FIG. (F), thickness 10
0nmの程度のシリコン窒化膜8をCVD法により形成する。 The silicon nitride film 8 of the degree of 0nm is formed by CVD.

【0154】次に、同図(g)に示すように、シリコン窒化膜を反応性イオンエッチング法によりエッチングして、ゲート側壁部8を形成する。 [0154] Next, as shown in FIG. (G), the silicon nitride film is etched by reactive ion etching to form a gate side wall 8.

【0155】次に、同図(h)に示すように、ゲート電極をマスクとしてリンイオンを注入する。 [0155] Next, as shown in FIG. (H), phosphorous ions are implanted using the gate electrode as a mask. 注入されたリンイオンは、基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。 Implanted phosphorus ions are distributed around the peak depth which depends on the acceleration energy inside the substrate. その後、例えば950 Then, for example, 950
℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7bを形成する。 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7b serving as source and drain regions.

【0156】次に、同図(i)に示すように、全面に厚さ25nmのチタン薄膜、厚さ50nmのチタンナイトライド薄膜をスパッタ法により順次堆積する。 [0156] Next, as shown in FIG. (I), a titanium thin film having a thickness of 25nm over the entire surface, are successively deposited by sputtering titanium nitride thin film having a thickness of 50nm. さらに、 further,
窒素雰囲気中で700℃、1分間の熱処理により、チタン薄膜をすべてシリコン基板と反応させ、ソース・ドレイン領域上にのみチタンシリサイド膜9を形成する。 700 ° C. in a nitrogen atmosphere, by heat treatment of 1 minute, all the titanium thin film is reacted with the silicon substrate, to form titanium silicide film 9 only on the source and drain regions. この後、例えばフッ化水素酸の水溶液、硫酸と過酸化水素の混合溶液により、チタンナイトライド膜及び絶縁膜上の未反応のチタン薄膜を選択的に剥離する。 Thereafter, for example, an aqueous solution of hydrofluoric acid, a mixed solution of sulfuric acid and hydrogen peroxide, is selectively peeled titanium thin unreacted on the titanium nitride film and the insulating film.

【0157】次に、同図(j)に示すように、全面に厚さ300nmのシリコン酸化膜10をCVD法により堆積する。 [0157] Next, as shown in FIG. (J), the silicon oxide film 10 having a thickness of 300nm on the entire surface is deposited by CVD. このとき、層間絶縁膜となるシリコン酸化膜1 At this time, the silicon oxide film 1 as an interlayer insulating film
0中にフッ素を導入しておいても、同様の効果が得られる。 Be previously introducing fluorine into 0, the same effect can be obtained. 層間絶縁膜となるシリコン酸化膜10中へのフッ素の導入は、例えば層間絶縁膜にフッ素をイオン注入すればよい。 The introduction of fluorine into the silicon oxide film 10 as an interlayer insulating film, the fluorine for example, the interlayer insulating film may be ion implanted. また、シリコンのフッ化物、例えば四フッ化珪素(SiH 4 )と酸素の混合ガスを用いた減圧プラズマCVD法によってフッ素を含んだ酸化膜を形成し、これを層間絶縁膜としてもよい。 Further, fluoride silicon, for example, fluorine oxide film is formed including the silicon tetrafluoride and (SiH 4) using a mixed gas of oxygen pressure plasma CVD method, which may be an interlayer insulating film. このようにしてフッ素を含んだ層間絶縁膜を形成した後、例えば窒素雰囲気中で8 After such forming laden interlayer insulating film of fluorine, for example in a nitrogen atmosphere 8
00℃、30分間熱処理することで注入されたフッ素をゲート酸化膜3中に拡散させればよい。 00 ° C., the implanted fluorine by heat treatment for 30 minutes it is sufficient to diffuse into the gate oxide film 3.

【0158】次に、同図(k)に示すように、異方性ドライエッチングによりシリコン酸化膜10にコンタクトホールを開口する。 [0158] Next, as shown in FIG. (K), a contact hole in the silicon oxide film 10 by anisotropic dry etching.

【0159】この後、同図(l)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有される厚さ8 [0159] After this, the thickness is contained as shown in FIG. (L), silicon, copper by each example 0.5% of 8
00nmのアルミニウム膜を形成した後、これをパターニングしてソース・ドレイン電極を形成する。 After forming the aluminum film of nm, and patterned to form the source and drain electrodes. この後、 After this,
450℃で15分間、水素を10%含む窒素雰囲気で熱処理する。 450 ° C. for 15 minutes and heat-treated in a nitrogen atmosphere containing 10% hydrogen.

【0160】なお、フッ素をゲート酸化膜3に拡散させる拡散源としては、配線となる金属にフッ素を導入しておいてもよい。 [0160] As the diffusion source for diffusing fluorine into the gate oxide film 3, the fluorine may be a previously introduced into a metal as a wiring. この場合は、図12(k)の工程において、アルミニウム膜を形成した後、全面にフッ素をイオン注入し、このフッ素を含有したアルミニウム膜からゲート酸化膜3にフッ素を拡散させればよい。 In this case, in the step of FIG. 12 (k), after forming an aluminum film, fluorine ions are implanted into the entire surface, fluorine may be caused to diffuse into the gate oxide film 3 of an aluminum film containing fluorine.

【0161】次に、本発明の第9の実施形態について説明する。 [0161] The following describes a ninth embodiment of the present invention.

【0162】図13は、第9の実施形態に係るSOI基板上に作製されたnチャネルトランジスタの構造断面図である。 [0162] Figure 13 is a sectional view of a structure of n-channel transistors fabricated on an SOI substrate according to a ninth embodiment. シリコン基板1上には、絶縁層1aを介してp On the silicon substrate 1 through the insulating layer 1a p
型の半導体層1bが形成され、素子分離のためのシリコン熱酸化膜2が形成されている。 -type semiconductor layer 1b is formed of a silicon thermal oxide film 2 for element isolation is formed. 半導体層1bの表面には、リンのイオン注入によってn型のソース・ドレイン拡散層7a、7bが形成されている。 On the surface of the semiconductor layer 1b, n-type source and drain diffusion layer 7a by ion implantation of phosphorus, 7b are formed. また、半導体層1 In addition, the semiconductor layer 1
bの表面には、ゲート絶縁膜3としてシリコン、酸素、 The b surface of the silicon as the gate insulating film 3, oxygen,
窒素を主成分とする絶縁膜が形成されている。 Nitrogen insulating film is formed of a main component. ゲート絶縁膜3中には、SOI基板の絶縁層1aから拡散によって、フッ素原子が導入されている。 The gate insulating film 3, by diffusion from the SOI substrate of the insulating layer 1a, a fluorine atom has been introduced. ゲート電極となる多結晶シリコン膜4上には、CVDシリコン酸化膜6が形成されており、ゲート電極の側壁にはシリコン窒化膜8 On the polycrystalline silicon film 4 serving as a gate electrode, CVD silicon oxide film 6 is formed, a silicon on the sidewalls of the gate electrode nitride film 8
が形成されている。 There has been formed. さらに、ソース・ドレイン領域には、シリサイド9が形成されている。 In addition, the source and drain regions, silicide 9 is formed. また、CVDシリコン酸化膜10にはコンタクト孔が開口され、配線となるAl電極11がスパッタにより形成されパターニングされている。 Further, the contact hole is opened in the CVD silicon oxide film 10, Al electrodes 11 serving as the wiring is patterned is formed by sputtering.

【0163】図14は、第9の実施形態に係るnチャネルMOSトランジスタの製造方法を示す工程断面図である。 [0163] Figure 14 is a process cross-sectional views showing a manufacturing method of n-channel MOS transistor according to a ninth embodiment.

【0164】まず、図14(a)に示すように、シリコン基板1上に絶縁層1aを介して形成されたp型のシリコン層1bを表層に有するSOI基板を用意し、p型シリコン層1bの表面に通常の選択酸化法によって厚さ0.6μm程度の素子分離絶縁膜2を形成する。 [0164] First, as shown in FIG. 14 (a), and an SOI substrate having a p-type silicon layer 1b formed through the insulating layer 1a on the silicon substrate 1 in the surface layer, p-type silicon layer 1b forming an element isolation insulating film 2 having a thickness of about 0.6μm by a conventional selective oxidation method on the surface of the.

【0165】次に、同図(b)に示すように、全面に、 [0165] Next, as shown in FIG. (B), on the entire surface,
例えば加速電圧100keV、ドーズ量5×10 15 cm An acceleration voltage of 100 keV, a dose of 5 × 10 15 cm
-2でフッ素をイオン注入する。 Fluorine ions are implanted at -2. このとき、イオン注入直後のフッ素の分布は、SOI基板の絶縁層1a中にピーク濃度が形成されるようにする。 At this time, the distribution of just after ion implantation fluorine, so that the peak concentration is formed in the insulating layer 1a of the SOI substrate.

【0166】次に、同図(c)に示すように、例えば乾燥酸素による熱酸化によって厚さ8nmのゲート酸化膜3を形成する。 [0166] Next, as shown in FIG. (C), a gate oxide film 3 having a thickness of 8nm by thermal oxidation, for example by dry oxygen. このとき、イオン注入したフッ素が拡散してゲート酸化膜3中に導入されるとともに、SOI基板に内在する応力や絶縁層1aの界面に存在する結晶欠陥が同時に改善される。 At this time, the fluorine ions are implanted is introduced into the gate oxide film 3 diffuses, crystal defects present at the interface of the stress and the insulating layer 1a inherent in the SOI substrate can be improved at the same time. 続いて、シラン(SiH 4 )とホスフィン(PH 3 )の混合ガスを用いて、ゲート酸化膜3上にゲート電極として厚さ200nmのリンドープ多結晶シリコン膜4を堆積する。 Subsequently, silane using a mixed gas of (SiH 4) and phosphine (PH 3), depositing a phosphorus-doped polysilicon film 4 having a thickness of 200nm as a gate electrode on the gate oxide film 3.

【0167】次に、同図(d)に示すように、多結晶シリコン膜4上にCVDシリコン酸化膜6を堆積する。 [0167] Next, as shown in FIG. 2 (d), depositing a CVD silicon oxide film 6 on the polycrystalline silicon film 4. 続いて、多結晶シリコン膜4、CVDシリコン酸化膜6を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。 Subsequently, the polycrystalline silicon film 4, CVD silicon oxide film 6 is etched by reactive ion etching to form a gate portion.

【0168】次に、同図(e)に示すように、例えばリンを1×10 15 cm -2イオン注入する。 [0168] Next, as shown in FIG. (E), for example, phosphorus of 1 × 10 15 cm -2 is ion-implanted. 注入されたリンイオンは、シリコン層1b内部で加速エネルギーに依存するピーク深さを中心にして分布する。 Implanted phosphorus ions are distributed around the peak depth which depends on the acceleration energy within the silicon layer 1b. その後、例えば950℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7aを形成する。 Then, for example 950 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7a serving as source and drain regions.

【0169】次に、同図(f)に示すように、厚さ10 [0169] Next, as shown in FIG. (F), thickness 10
0nm程度のシリコン窒化膜8をCVD法で形成する。 The silicon nitride film 8 of about 0nm formed by CVD.

【0170】続いて、同図(g)に示すように、反応性イオンエッチング法によりシリコン窒化膜をエッチングして、ゲート側壁部8を形成する。 [0170] Subsequently, as shown in FIG. (G), the silicon nitride film is etched by reactive ion etching to form a gate side wall 8.

【0171】次に、同図(h)に示すように、ゲート電極をマスクとしてリンイオンを注入する。 [0171] Next, as shown in FIG. (H), phosphorous ions are implanted using the gate electrode as a mask. 注入されたリンイオンは、シリコン層1b内部で加速エネルギーに依存するピーク深さを中心にして分布する。 Implanted phosphorus ions are distributed around the peak depth which depends on the acceleration energy within the silicon layer 1b. その後、例えば950℃、30秒間の熱処理を行い、リンをシリコン層1b中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7bを形成する。 Then, for example 950 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon layer 1b, to form a diffusion layer 7b serving as source and drain regions.

【0172】次に、同図(i)に示すように、全面に厚さ25nmのチタン薄膜、厚さ50nmのチタンナイトライド薄膜をスパッタ法により順次堆積する。 [0172] Next, as shown in FIG. (I), a titanium thin film having a thickness of 25nm over the entire surface, are successively deposited by sputtering titanium nitride thin film having a thickness of 50nm. さらに、 further,
窒素雰囲気中で、700℃、1分間の熱処理により、チタン薄膜をすべてシリコン層1bと反応させ、ソース・ In a nitrogen atmosphere, 700 ° C., the thermal treatment for one minute, then all the titanium thin react with the silicon layer 1b, source
ドレイン領域上にのみチタンシリサイド膜9を形成する。 Only to form titanium silicide film 9 on the drain region. この後、例えば、フッ素化水素酸の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド膜及び絶縁膜上の未反応のチタン薄膜を選択的に剥離する。 Thereafter, for example, an aqueous solution of hydrofluoric acid, the mixed solution of sulfuric acid and hydrogen peroxide, is selectively peeled titanium thin unreacted on the titanium nitride film and the insulating film.

【0173】次に、同図(j)に示すように、全面に厚さ300nmのシリコン酸化膜10をCVD法により堆積する。 [0173] Next, as shown in FIG. (J), the silicon oxide film 10 having a thickness of 300nm on the entire surface is deposited by CVD.

【0174】次に、同図(k)に示すように、異方性ドライエッチングによりシリコン酸化膜10にコンタクトホールを開口する。 [0174] Next, as shown in FIG. (K), a contact hole in the silicon oxide film 10 by anisotropic dry etching.

【0175】この後、同図(l)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ80 [0175] Thereafter, the thickness containing, as shown in FIG. (L), silicon, copper by each example 0.5% of 80
0nmのアルミニウム膜を形成した後、これをパターニングしてソース・ドレイン電極11を形成する。 After forming the aluminum film of 0 nm, and patterned to form the source and drain electrodes 11. この後、450℃で15分間、水素を含む窒素雰囲気で熱処理する。 Thereafter, 15 minutes at 450 ° C., a heat treatment in a nitrogen atmosphere containing hydrogen.

【0176】図15は、第10の実施形態に係るMOS [0176] Figure 15, MOS according to a tenth embodiment of the
キャパシタの製造方法を示す工程断面図である。 It is a process cross-sectional views showing a method of manufacturing a capacitor.

【0177】まず、図15(a)に示すように、例えば、面方位(100)、比抵抗4〜6Ωcmのn型シリコン基板1を用意し、その表面に例えば乾燥酸素を用いて厚さ8nmのゲート酸化膜3を形成する。 [0177] First, as shown in FIG. 15 (a), for example, a plane orientation (100), providing a n-type silicon substrate 1 of a resistivity 4~6Omucm, thickness 8nm used on the surface such as dry oxygen forming a gate oxide film 3. 次に、同図(b)に示すように、例えばフッ素ガスをマイクロ波放電により活性化させ、これにより発生したフッ素ラジカルを真空中においてゲート酸化膜3表面に供給する。 Next, as shown in FIG. (B), for example, fluorine gas is activated by microwave discharge, to the gate oxide film 3 surface in a vacuum fluorine radicals generated thereby. これにより、ゲート酸化膜3表面にフッ素を吸着させる。 Accordingly, adsorbing fluorine to the gate oxide film 3 surface.
続いて、同図(c)に示すように、ゲート電極として、 Subsequently, as shown in FIG. (C), as the gate electrode,
シラン及びホスフィンの混合ガスを用いて、厚さ200 Using a mixed gas of silane and phosphine, 200 thickness
nmのリンドープ多結晶シリコン膜4を形成する。 nm of forming a phosphorus-doped polycrystalline silicon film 4. 次に、同図(d)に示すように、多結晶シリコン膜4をパターニングすることでMOSキャパシタが形成できる。 Next, as shown in FIG. (D), MOS capacitors can be formed by patterning the polycrystalline silicon film 4.

【0178】上記の例では、ゲート酸化膜3の表面に吸着させたフッ素は、多結晶シリコン膜4形成時の熱工程で酸化膜3中に拡散させることができる。 [0178] In the above example, fluorine adsorbed on the surface of the gate oxide film 3 can be diffused into the oxide film 3 by heat treatment at the polycrystalline silicon film 4 is formed. また、多結晶シリコン膜4形成後、これを例えば窒素雰囲気中で80 Further, after the polycrystalline silicon film 4 is formed, which in the example in a nitrogen atmosphere 80
0℃、30分間熱処理することで、酸化膜3表面に吸着させておいたフッ素を効率よくシリコン基板/酸化膜界面に拡散させることが可能となる。 0 ° C., by heat treatment for 30 minutes, it is possible to diffuse the fluorine which had been adsorbed on the oxide film 3 surface efficiently silicon substrate / oxide interface.

【0179】本実施形態では、フッ素のイオン注入を必要としないため、コスト及び時間の節約が可能となる。 [0179] In this embodiment, it requires no ion implantation of fluorine, it is possible to save costs and time.
ただし、ゲート酸化膜表面にフッ素を吸着させる工程と、ゲート電極となる多結晶シリコン膜を堆積する工程は、真空で連続して行うことが望ましい。 However, adsorbing the fluorine to the gate oxide film surface, depositing a polycrystalline silicon film serving as the gate electrode, it is desirable to continuously perform a vacuum. これは、例えばゲート酸化膜表面にフッ素を吸着した後に大気に曝した場合、大気中に含まれる水分とフッ素が反応してフッ素が脱離してしまい、後の工程で十分なフッ素をゲート酸化膜中に取り込むことができなくなるためである。 This, for example, a gate oxide when exposed to the atmosphere of fluorine in the film surface after the adsorption, fluorine reacts moisture and fluorine contained in the atmosphere will be eliminated, after the gate oxide film sufficient fluorine in step it is because that can not be incorporated into the.

【0180】また、上記実施形態ではフッ素ガスをマイクロ波放電させることで発生するフッ素ラジカルをゲート酸化膜表面に供給したが、これに限定されるものではなく、例えば三塩化フッ素(ClF 3 )で代表させるようなハロゲン化物の材料を使用しても同様な効果が得られる。 [0180] In the above embodiment was supplied fluorine radicals generated by causing microwave discharge fluorine gas into the gate oxide film surface, it is not limited thereto, for example in three fluorine chloride (ClF 3) similar effects using halide materials, such as is typical is obtained.

【0181】図16は、本発明の第11の実施形態に係るMOSキャパシタの製造方法を示す工程断面図である。 [0181] Figure 16 is a process cross-sectional views showing a method of manufacturing a MOS capacitor according to the eleventh embodiment of the present invention.

【0182】まず、図16(a)に示すように、例えば、面方位(100)、比抵抗4〜6Ωcmのn型シリコン基板1を用意し、その表面に例えば乾燥酸素を用いて、厚さ8nmのゲート酸化膜3を形成する。 [0182] First, as shown in FIG. 16 (a), for example, a plane orientation (100), providing a n-type silicon substrate 1 of a resistivity 4~6Omucm, on its surface for example using a dry oxygen, thickness forming a gate oxide film 3 of 8 nm.

【0183】続いて、同図(b)に示すように、ゲート電極として厚さ200nmの多結晶シリコン膜4を形成する。 [0183] Subsequently, as shown in FIG. (B), a polycrystalline silicon film 4 having a thickness of 200nm as a gate electrode. 次に、多結晶シリコン膜4中に例えばリンイオンを加速電圧30keV、ドーズ量5×10 15 cm -2でイオン注入する。 Next, an acceleration voltage 30keV the polycrystalline silicon film 4, for example, phosphorus ions are implanted at a dose of 5 × 10 15 cm -2. このとき、イオン注入直後のリンの分布は、多結晶シリコン膜4中にピーク濃度が形成されるようにする。 At this time, the distribution of phosphorus after the ion implantation, so that the peak concentration is formed on the polysilicon film 4. 続いて、これを窒素雰囲気中で900℃、3 Then, 900 ℃ in a nitrogen atmosphere this, 3
0分間熱処理することで注入されたリンを活性化させて、多結晶シリコンの抵抗を低下させる。 The implanted phosphorus by heat treatment for 10 minutes by activating, decreasing the resistance of the polycrystalline silicon.

【0184】次に、同図(c)に示すように、シリコン基板1の裏面に例えばフッ素を加速電圧50keV、ドーズ量2×10 15 cm -2でイオン注入する。 [0184] Next, as shown in FIG. (C), the acceleration voltage to the back surface for example of fluorine silicon substrate 1 50 keV, ions are implanted at a dose of 2 × 10 15 cm -2. 続いて、これを例えば窒素雰囲気中で800℃、30分間熱処理することで、注入されたフッ素をシリコン基板/酸化膜界面に拡散させる。 Then, this 800 ° C. with e.g. in a nitrogen atmosphere, by heat treatment for 30 minutes, the implanted fluorine is diffused into the silicon substrate / oxide interface.

【0185】次に、同図(d)に示すように、多結晶シリコン膜4をドライエッチング法でエッチングすることでMOSキャパシタが形成される。 [0185] Next, as shown in FIG. (D), MOS capacitors polycrystalline silicon film 4 by etching in a dry etching method is formed.

【0186】本実施形態では、フッ素をゲート酸化膜3 [0186] In the present embodiment, the gate oxide film 3 fluorine
中を拡散させることなく、シリコン基板/酸化膜界面近傍に存在する界面遷移層にのみ導入することが可能となり、信頼性を改善させることができる。 Without diffusing medium, it is possible to introduce only the interfacial transition layer present near the silicon substrate / oxide film interface, thereby improving the reliability. また、本例ではシリコン基板の裏面からフッ素をイオン注入しているが、ゲート電極となる多結晶シリコン膜中にフッ素を導入し、ここからの拡散を併用すれば、ゲート酸化膜の両界面にフッ素を導入することができ、より一層の信頼性向上を実現できる。 Further, the fluorine from the back surface of the silicon substrate in the present embodiment has been ion-implanted, to introduce fluorine into the polycrystalline silicon film serving as the gate electrode, when combined with diffusion from here, both the interface between the gate oxide film can be introduced fluorine, it can be realized even more reliability.

【0187】図17は、本発明の第12の実施形態に係るnチャネルMOSトランジスタの製造方法を示す工程断面図である。 [0187] Figure 17 is a process cross-sectional views showing a manufacturing method of n-channel MOS transistor according to a twelfth embodiment of the present invention.

【0188】まず、図17(a)に示すように、例えば面方位(100)、比抵抗4〜6Ωcmのp型シリコン基板1を用意し、このp型シリコン基板1の表面に通常の選択酸化法によって厚さ0.6μm程度の素子分離絶縁膜2を形成する。 [0188] First, as shown in FIG. 17 (a), for example, plane orientation (100), providing a p-type silicon substrate 1 having a specific resistance 4~6Omucm, conventional selective oxidation on the surface of the p-type silicon substrate 1 to form a thickness of 0.6μm order of the element isolation insulating film 2 by law.

【0189】次に、同図(b)に示すように、例えば乾燥酸素による熱酸化によって厚さ8nmのゲート酸化膜を形成し、この上にゲート電極として厚さ200nmの多結晶シリコン膜4を形成する。 [0189] Next, as shown in FIG. (B), such as dry oxygen to form a gate oxide film having a thickness of 8nm by thermal oxidation with, the polycrystalline silicon film 4 having a thickness of 200nm as a gate electrode on the Form. 続いて、この多結晶シリコン膜4中に、例えばリンイオンを加速電圧30ke Subsequently, the polycrystalline silicon film 4, for example, accelerated phosphorus ions voltage 30ke
V、ドーズ量5×10 15 cm -2でイオン注入する。 V, ions are implanted at a dose of 5 × 10 15 cm -2. このとき、イオン注入直後のリンの分布は、多結晶シリコン膜4中にピーク濃度が形成されるようにする。 At this time, the distribution of phosphorus after the ion implantation, so that the peak concentration is formed on the polysilicon film 4. 続いて、 continue,
これを窒素雰囲気中で900℃、30分間熱処理することで、注入されたリンを活性化させて多結晶シリコンの抵抗を低下させる。 This 900 ° C. in a nitrogen atmosphere, by heat treatment for 30 minutes, the implanted phosphorus is activated to lower the resistance of the polycrystalline silicon.

【0190】次に、同図(c)に示すように、全面にL [0190] Next, as shown in FIG. (C), the entire surface L
P−CVD法によって厚さ150nmのシリコン酸化膜6を形成した後、多結晶シリコン膜4及びシリコン酸化膜6からなる積層膜を反応性イオンエッチング法によりエッチングして、ゲート部を形成する。 After forming the silicon oxide film 6 having a thickness of 150nm by P-CVD method, a laminated film of a polycrystalline silicon film 4 and the silicon oxide film 6 is etched by reactive ion etching to form a gate portion.

【0191】次に、同図(d)に示すように、例えばリンを1×10 15 cm -2イオン注入し、ソース・ドレイン領域となる拡散層7aを形成する。 [0191] Next, as shown in FIG. 2 (d), for example, phosphorus 1 × 10 15 cm -2 by ion implantation to form a diffusion layer 7a serving as source and drain regions.

【0192】次に、同図(e)に示すように、厚さ10 [0192] Next, as shown in FIG. (E), thickness 10
0nm程度のシリコン窒化膜8をCVD法によって形成する。 The silicon nitride film 8 of about 0nm formed by CVD.

【0193】次に、同図(f)に示すように、シリコン窒化膜を異方性ドライエッチングによりエッチングして側壁絶縁膜8を形成する。 [0193] Next, as shown in FIG. (F), a silicon nitride film is etched by anisotropic dry etching to form sidewall insulating films 8.

【0194】次に、同図(g)に示すように、ゲート電極部をマスクとしてリンイオンをイオン注入する。 [0194] Next, as shown in FIG. (G), phosphorus ions are ion-implanted using the gate electrode portion as a mask. 注入されたリンイオンは、シリコン基板内部で加速エネルギーに依存するピーク深さを中心にして分布する。 Implanted phosphorus ions are distributed around the peak depth which depends on the acceleration energy by the silicon substrate inside. その後、例えば950℃、30秒間の熱処理を行い、リンをシリコン基板中に拡散し活性化させ、ソース・ドレイン領域となる拡散層7bを形成する。 Then, for example 950 ° C., a heat treatment of 30 seconds, to activate to diffuse phosphorus into the silicon substrate to form a diffusion layer 7b serving as source and drain regions.

【0195】次に、同図(h)に示すように、ソース・ [0195] Next, as shown in FIG. (H), the source
ドレイン領域に例えばフッ素を加速電圧10keV、ドーズ量1×10 15 cm -2でイオン注入する。 The drain region, for example, fluorine acceleration voltage 10 keV, ions are implanted at a dose of 1 × 10 15 cm -2. 続いて、これを例えば窒素雰囲気中で800℃、10分間熱処理することで、注入されたフッ素をゲート酸化膜3中に拡散させる。 Subsequently, 800 ° C. In this example in a nitrogen atmosphere, by heat treatment for 10 minutes to diffuse the implanted fluorine into the gate oxide film 3.

【0196】次に、同図(i)に示すように、全面に厚さ25nmのチタン薄膜、厚さ50nmのチランナイトライド薄膜をスパッタ法により順次堆積する。 [0196] Next, as shown in FIG. (I), the entire surface to a thickness 25nm of titanium thin, the Chi Lang nitride thin film having a thickness of 50nm are sequentially deposited by sputtering. 続いて、 continue,
窒素雰囲気中で700℃、1分間の熱処理により、チタン薄膜をすべてシリコン基板と反応させ、ソース・ドレイン領域上にのみチタンシリサイド膜を形成する。 700 ° C. in a nitrogen atmosphere, by heat treatment of 1 minute, all the titanium thin film is reacted with the silicon substrate, to form titanium silicide film only on the source and drain regions. この後、例えばフッ化水素の水溶液、硫酸と過酸化水素の混合溶液によって、チタンナイトライド膜及び絶縁膜上の未反応のチタン薄膜を選択的に剥離する。 Thereafter, for example, aqueous solutions of hydrogen fluoride, the mixed solution of sulfuric acid and hydrogen peroxide, is selectively peeled titanium thin unreacted on the titanium nitride film and the insulating film.

【0197】この後、同図(j)に示すように、全面に厚さ300nmのシリコン酸化膜10をCVD法により堆積した後、異方性ドライエッチングによりこのシリコン酸化膜10にコンタクトホールを開口する。 [0197] Thereafter, as shown in FIG. (J), after depositing by CVD, a silicon oxide film 10 having a thickness of 300nm on the entire surface, and contact holes on the silicon oxide film 10 by anisotropic dry etching to.

【0198】次に、同図(k)に示すように、シリコン、銅をそれぞれ例えば0.5%ずつ含有する厚さ80 [0198] Next, the thickness containing, as shown in FIG. (K), silicon, copper by each example 0.5% 80
0nmのアルミニウム膜を形成した後、これをパターニングしてソース・ドレイン電極11を形成する。 After forming the aluminum film of 0 nm, and patterned to form the source and drain electrodes 11. この後、450℃で15分間、水素を10%含む窒素雰囲気で熱処理する。 Thereafter, 15 minutes at 450 ° C., a heat treatment in a nitrogen atmosphere containing 10% hydrogen.

【0199】なお、上記実施形態ではソース・ドレイン領域にフッ素を導入した場合を述べたが、ゲート電極である多結晶シリコン膜中とソース・ドレイン領域両方に同時にフッ素を導入してもよい。 [0199] In the above embodiment has been described the case of introducing fluorine into the source and drain regions, the polycrystalline silicon film and the source and drain regions both in the gate electrode may be introduced simultaneously fluorine. この場合は、まず、多結晶シリコン膜をパターニングした後に、ゲート電極である多結晶シリコン膜及びソース・ドレイン領域に同時にリンを1×10 15 cm -2イオン注入し、続いて900 In this case, first, after patterning the polycrystalline silicon film, a phosphorus 1 × 10 15 cm -2 by ion implantation simultaneously polycrystalline silicon film and the source-drain region is a gate electrode, followed by 900
℃、30秒間の熱処理を行って多結晶シリコン膜中及びソース・ドレイン拡散層の両領域においてリンを活性化させる。 ° C., to activate the phosphorus in both regions of the heat treatment is performed for 30 seconds polycrystalline silicon film and the source-drain diffusion layers. その後、フッ素を10keV、1×10 15 cm Thereafter, fluorine 10keV, 1 × 10 15 cm
-2イオン注入し、多結晶シリコン膜及びソース・ドレイン領域に同時にフッ素を導入し、続いてこれを窒素雰囲気中で800℃、10分間熱処理することで、ゲート酸化膜中にフッ素を導入する。 -2 ion implantation to introduce fluorine at the same time the polysilicon film and the source and drain regions, which is subsequently 800 ° C. in a nitrogen atmosphere, by heat treatment for 10 minutes, introducing fluorine into the gate oxide film.

【0200】本実施形態によれば、ゲート酸化膜全体の信頼性が向上するばかりでなく、ゲート電極のエッジ部やインパクトイオン化が起こりやすいドレイン端において、ホットキャリアに対する信頼性を改善でき、さらに反応性イオンエッチングやリンのイオン注入によって導入される絶縁破壊耐圧の低い酸化膜のダメージ領域をフッ素で効率よく修正することができる。 [0200] According to this embodiment, not only the reliability of the entire gate oxide film is improved, in prone drain end edge portion and the impact ionization of the gate electrode, can improve reliability against hot carrier, further reaction the damaged area of ​​the lower oxide film dielectric breakdown voltage which is introduced by ion implantation sex ion etching and phosphorus can be modified fluorine efficiently.

【0201】図18は、本発明の第13の実施形態に係るMOSキャパシタの製造方法を示す工程断面図である。 [0202] Figure 18 is a process cross-sectional views showing a method of manufacturing a MOS capacitor according to a thirteenth embodiment of the present invention.

【0202】まず、図18(a)に示すように、例えば面方位(100)、比抵抗4〜6Ωcmのn型シリコン基板1を用意し、その表面に例えば乾燥酸素を用いて厚さ8nmのゲート酸化膜3を形成する。 [0203] First, as shown in FIG. 18 (a), for example, plane orientation (100), the specific resistance of the n-type silicon substrate 1 is prepared in 4~6Omucm, thickness 8nm used on the surface such as dry oxygen forming a gate oxide film 3.

【0203】次に、同図(b)に示すように、例えば5 [0203] Next, as shown in FIG. (B), for example 5
00℃においてジシラン(Si 26 )ガスと三フッ化硼素(BF 3 )ガスを用いて、ゲート酸化膜3上にボロン添加アモルガスシリコン膜(図示せず)を20nm堆積する。 00 disilane in ° C. (Si 2 H 6) gas and boron trifluoride (BF 3) with gas, to 20nm deposited boron-added amorphadiene gas silicon film (not shown) on the gate oxide film 3. このとき、堆積用ガスとして三フッ化硼素を用いているため、堆積したボロン添加アモルファスシリコン中にはフッ素が含まれる。 At this time, due to the use of boron trifluoride as a deposition gas, the boron doped amorphous silicon which deposited include fluorine. 続いて、連続して不活性ガス雰囲気或いは非酸化性雰囲気で600℃まで昇温し、 Subsequently, the temperature was raised to 600 ° C. in continuous inert gas atmosphere or non-oxidizing atmosphere,
シランガスとジボランガスを用いてボロン添加多結晶シリコン膜4を約200nm堆積する。 About to 200nm deposited boron-added polycrystal silicon film 4 using a silane gas and diborane gas. このボロン添加多結晶シリコン膜堆積時に、ボロン添加アモルファスシリコン中のフッ素がゲート酸化膜3中に拡散し、酸化膜特性の改善が可能となる。 During this boron-added polycrystal silicon film deposition, fluorine boron doped amorphous silicon is diffused into the gate oxide film 3, it is possible to improve the oxide film characteristics.

【0204】次に、同図(c)に示すように、多結晶シリコン膜4をパターニングすることでMOSキャパシタが形成できる。 [0204] Next, as shown in FIG. (C), MOS capacitors can be formed by patterning the polycrystalline silicon film 4.

【0205】上記実施形態においては、ボロン添加アモルファスシリコン堆積用ガスとして、ジシランガスと三フッ化硼素ガスを例に挙げて説明したが、これに限定されるものではなく、SiH 22等のシリコンのハロゲン化物ガスとジボランガスとの組み合わせや、ジシランガスとジボランガスにハロゲン系ガスを微量に混合させること等でも、同様な効果が得られる。 [0205] In the above embodiment, the boron-doped amorphous silicon deposition gas, has been described as an example disilane gas and boron trifluoride gas, the invention is not limited thereto, silicon such as SiH 2 F 2 of or combination of a halide gas and diborane gas, even like be mixed in small amount of halogen-based gas to disilane and diborane gas, similar effects can be obtained. また、酸化膜と多結晶シリコン膜に挟まれたアモルファスシリコン膜の膜厚やフッ素濃度を変えることで、ゲート酸化膜中に導入されるフッ素量を制御することができる。 Further, by changing the thickness and the fluorine concentration of the amorphous silicon film sandwiched between the oxide film and the polycrystalline silicon film, it is possible to control the amount of fluorine introduced into the gate oxide film.

【0206】以上、本発明の各実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、その主旨を逸脱しない範囲内において種々変形して実施可能である。 [0206] Having described the embodiments of the present invention, the present invention is not limited to these embodiments and can be variously modified within the scope not departing from the gist.

【0207】 [0207]

【発明の効果】本発明によれば、ゲート絶縁膜の絶縁破壊特性や低電界リーク電流特性の改善等、ゲート絶縁膜の信頼性を高めることができ、素子の信頼性の向上をはかることが可能となる。 According to the present invention, improvement of dielectric breakdown properties and low electric field leakage current characteristic of the gate insulating film, it is possible to enhance the reliability of the gate insulating film, it can improve the reliability of the device It can become.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施形態に係るMOSトランジスタの構造断面図。 Structural cross-sectional view of a MOS transistor according to the first embodiment of the present invention; FIG.

【図2】本発明の第1の実施形態に係るMOSトランジスタの製造工程断面図。 Manufacturing process sectional views of a MOS transistor according to the first embodiment of the present invention; FIG.

【図3】フッ素導入後の熱処理温度を変えた場合の効果の違いを示した図。 Figure 3 shows the difference in the effect of the case of changing the temperature of the heat treatment after the introduction of fluorine Fig.

【図4】本発明の第2の実施形態に係るMOSトランジスタの製造工程断面図。 Manufacturing process sectional views of a MOS transistor according to a second embodiment of the present invention; FIG.

【図5】フッ素導入量を変えた場合の効果の違いを示した図。 FIG. 5 shows the difference in the effect of the case of changing the fluorine introduction amount Fig.

【図6】本発明の第3の実施形態に係る不揮発性メモリセルの構造断面図。 Structural cross-sectional view of a nonvolatile memory cell according to a third embodiment of the present invention; FIG.

【図7】本発明の第3の実施形態に係る不揮発性メモリセルの製造工程断面図。 7 production step sectional view of a nonvolatile memory cell according to a third embodiment of the present invention.

【図8】本発明の第4の実施形態に係るMOSトランジスタの製造工程断面図。 Manufacturing process sectional views of a MOS transistor according to a fourth embodiment of the present invention; FIG.

【図9】本発明の第5の実施形態に係るMOSトランジスタの製造工程断面図。 [9] production step sectional views of a MOS transistor according to a fifth embodiment of the present invention.

【図10】本発明の第6の実施形態に係るMOSトランジスタの製造工程断面図。 Manufacturing process sectional views of a MOS transistor according to a sixth embodiment of the present invention; FIG.

【図11】本発明の第7の実施形態に係るMOSトランジスタの製造工程断面図。 [11] manufacturing process sectional views of a MOS transistor according to a seventh embodiment of the present invention.

【図12】本発明の第8の実施形態に係るMOSトランジスタの製造工程断面図。 Manufacturing process sectional views of a MOS transistor according to the eighth embodiment of the present invention; FIG.

【図13】本発明の第9の実施形態に係るSOI基板を用いたMOSトランジスタの構造断面図。 [13] Ninth structural cross-sectional view of a MOS transistor using an SOI substrate according to an embodiment of the present invention.

【図14】本発明の第9の実施形態に係るSOI基板を用いたMOSトランジスタの製造工程断面図。 [14] Ninth manufacturing process sectional views of a MOS transistor using an SOI substrate according to an embodiment of the present invention.

【図15】本発明の第10の実施形態に係るMOSトランジスタのMOSキャパシタ部分の製造工程断面図。 Manufacturing process sectional views of a MOS capacitor portion of the MOS transistor according to a tenth embodiment of the present invention; FIG.

【図16】本発明の第11の実施形態に係るMOSトランジスタのMOSキャパシタ部分の製造工程断面図。 [16] Eleventh manufacturing process sectional views of a MOS capacitor portion of the MOS transistor according to the embodiment of the present invention.

【図17】本発明の第12の実施形態に係るMOSトランジスタの製造工程断面図。 [17] manufacturing process sectional views of a MOS transistor according to a twelfth embodiment of the present invention.

【図18】本発明の第13の実施形態に係るMOSトランジスタのMOSキャパシタ部分の製造工程断面図。 [18] Thirteenth manufacturing process sectional views of a MOS capacitor portion of the MOS transistor according to the embodiment of the present invention.

【図19】フッ素導入の有無による効果の違いを示した図。 FIG. 19 illustrates the difference in effect due to the presence or absence of fluorine introduction.

【図20】ゲート酸化膜中の最大フッ素濃度に対する5 [20] 5 for the maximum fluorine concentration in the gate oxide film
0%Qbd及びQbdex不良率の関係を示した図。 Diagram showing the relationship of 0% Qbd and Qbdex defect rate.

【図21】ゲート酸化膜中の最大フッ素濃度に対するS [21] S to the maximum fluorine concentration in the gate oxide film
iF/Si及びSiF 2 /Siの関係を示した図。 diagram showing the relationship iF / Si and SiF 2 / Si.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…半導体基板 3…ゲート絶縁膜 4…半導体膜(ゲート電極) 1 ... semiconductor substrate 3 ... gate insulating film 4 ... semiconductor film (gate electrode)

Claims (6)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 ゲート絶縁膜がシリコン、酸素又は窒素の少なくとも一方及びハロゲン元素を含んで構成され、 1. A gate insulating film is a silicon, is configured to include at least one and a halogen element of oxygen or nitrogen,
    前記ゲート絶縁膜中のハロゲン元素の最大元素濃度が1 Maximum element concentration of the halogen element in the gate insulating film is 1
    20個/cm 3以上で10 21個/cm 3以下であることを特徴とする半導体装置。 0 wherein a at 20 / cm 3 or more 10 that 21 / cm 3 or less.
  2. 【請求項2】 前記ハロゲン元素はフッ素であることを特徴とする請求項1に記載の半導体装置。 Wherein said halogen element is a semiconductor device according to claim 1, wherein the fluorine.
  3. 【請求項3】 半導体基板上にシリコン及び酸素又は窒素の少なくとも一方を含むゲート絶縁膜を形成する工程と、このゲート絶縁膜中に最大元素濃度が10 20個/c 3. A process of forming a gate insulating film including at least one of silicon and oxygen or nitrogen on the semiconductor substrate, the maximum element concentration in the gate insulating film 10 20 / c
    3以上で10 21個/cm 3以下となるようにハロゲン元素を導入する工程とを有することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by a step of introducing a halogen element such that m 3 or more 10 21 / cm 3 or less.
  4. 【請求項4】 半導体基板上にシリコン及び酸素又は窒素の少なくとも一方を含むゲート絶縁膜を形成する工程と、このゲート絶縁膜上に活性化された不純物元素が含有されたゲート電極構成用の半導体膜を形成する工程と、その後ハロゲン元素を前記ゲート絶縁膜に導入する工程とを有することを特徴とする半導体装置の製造方法。 4. A step of forming a gate insulating film including at least one of silicon and oxygen or nitrogen on a semiconductor substrate, a semiconductor of the gate insulating film for the gate electrode structure activated impurity element is contained on the method of manufacturing a semiconductor device, characterized in that it comprises a step of forming a film, then a step of introducing a halogen into the gate insulating film.
  5. 【請求項5】 前記ハロゲン元素をゲート絶縁膜に導入する工程は、前記半導体膜又は前記ゲート絶縁膜の周辺の領域に含有されているハロゲン元素を熱処理によって前記ゲート絶縁膜に導入するものであることを特徴とする請求項4に記載の半導体装置の製造方法。 Wherein the step of introducing the halogen element in the gate insulating film is to be introduced into the gate insulating film by heat treatment of the semiconductor film or a halogen element contained in the area around the gate insulating film the method of manufacturing a semiconductor device according to claim 4, characterized in that.
  6. 【請求項6】 前記ハロゲン元素はフッ素であることを特徴とする請求項3乃至5のいずれかに記載の半導体装置の製造方法。 6. The method according to any one of claims 3 to 5, wherein the halogen element is fluorine.
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