JP2006108425A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method Download PDF

Info

Publication number
JP2006108425A
JP2006108425A JP2004293606A JP2004293606A JP2006108425A JP 2006108425 A JP2006108425 A JP 2006108425A JP 2004293606 A JP2004293606 A JP 2004293606A JP 2004293606 A JP2004293606 A JP 2004293606A JP 2006108425 A JP2006108425 A JP 2006108425A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
fluorine
semiconductor device
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004293606A
Other languages
Japanese (ja)
Inventor
Teruo Takizawa
照夫 瀧澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004293606A priority Critical patent/JP2006108425A/en
Publication of JP2006108425A publication Critical patent/JP2006108425A/en
Withdrawn legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which has a low parasitic resistance and good properties, and to provide its manufacturing method. <P>SOLUTION: The manufacturing method of the semiconductor device 100 comprises (a) a process for forming a gate insulating layer 20 above a semiconductor layer 10 provided on an insulating layer 8, (b) a process for forming a gate electrode 22 above the gate insulating layer 20, (c) a process for forming a source region 26 and a drain region 14 by introducing impurities to the semiconductor layer 10, (d) a process for forming first fluorine containing regions 50, 52 by introducing fluorine to the semiconductor layer 10, and (e) a process for forming low resistance semiconductor metal alloy layers 32, 34 by reacting a semiconductor of the semiconductor layer 10 with transition metals. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置およびその製造方法に関する。特に本発明は、絶縁基板上に形成されたＭＯＳ電界効果トランジスタを有する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof. In particular, the present invention relates to a semiconductor device having a MOS field effect transistor formed on an insulating substrate and a method for manufacturing the same.

絶縁層上に半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層に形成された絶縁ゲート型トランジスタは、バルク状の半導体層上に形成される場合と比べて、低消費電力、高速動作が実現できるデバイスとして、近年研究開発が進められている。   An insulated gate transistor formed on an SOI (Silicon On Insulator) layer in which a semiconductor layer is provided on an insulating layer achieves lower power consumption and higher speed operation than when formed on a bulk semiconductor layer. As a device that can be used, research and development have been promoted in recent years.

このような絶縁ゲート型トランジスタでは、半導体層を薄膜化するため、ソース領域およびゲート領域の寄生抵抗の増大が問題となる。特開平５−３６６３２号公報によれば、上述した寄生抵抗を低減すべく、ソース領域およびドレイン領域の表面にシリサイド層を設けることが知られている。   In such an insulated gate transistor, since the semiconductor layer is thinned, an increase in parasitic resistance of the source region and the gate region becomes a problem. According to Japanese Patent Laid-Open No. 5-36632, it is known to provide a silicide layer on the surface of the source region and the drain region in order to reduce the parasitic resistance described above.

ソース領域およびゲート領域の表面にシリサイド層を設けると、シリコンがシリサイド層に吸い出されるため、空格子が発生し、欠陥やボイドが発生してしまうことがあった。これは、シリサイド層のような半導体と金属の合金層を形成する際、半導体層を構成する原子が、金属と反応するために、合金層に吸い出されるためと考えられる。特にＳＯＩ層に設けられた絶縁ゲートトランジスタでは、絶縁層上に半導体層が形成されているため、半導体層を構成するシリコンが有限に限られており、この問題が顕著となる。   When a silicide layer is provided on the surface of the source region and the gate region, silicon is sucked into the silicide layer, so that vacancies are generated and defects and voids may occur. This is presumably because when forming an alloy layer of a semiconductor and a metal such as a silicide layer, atoms constituting the semiconductor layer are sucked into the alloy layer in order to react with the metal. In particular, in an insulated gate transistor provided in an SOI layer, since a semiconductor layer is formed on the insulating layer, silicon constituting the semiconductor layer is limited to a limited number, and this problem becomes significant.

この問題を解決するために、シリサイド層を極限まで薄くする手法が報告されている（K. Imai, et al, Symp. On VLSI Tech. Dig.,p.116(1998)）。しかし、シリサイド層を極限まで薄くした場合には、パターン依存性の抵抗値が増大し、または細線効果により凝集現象が引き起こされてしまうことがある。
特開平５−３６６３２号公報 K. Imai, et al, Symp. On VLSI Tech. Dig.,p.116(1998) In order to solve this problem, a technique for thinning the silicide layer to the limit has been reported (K. Imai, et al, Symp. On VLSI Tech. Dig., P.116 (1998)). However, when the silicide layer is thinned to the limit, the pattern-dependent resistance value may increase, or an aggregation phenomenon may be caused by the fine line effect.
JP-A-5-36632 K. Imai, et al, Symp. On VLSI Tech. Dig., P.116 (1998)

本発明の目的は、かかる問題を解決し、寄生抵抗が低く、良好な特性を有する半導体装置およびその製造方法を提供することにある。   An object of the present invention is to solve such problems, and to provide a semiconductor device having low parasitic resistance and good characteristics and a method for manufacturing the same.

本発明にかかる半導体装置の製造方法は、
（ａ）絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層に不純物を導入することにより、ソース領域およびドレイン領域を形成する工程と、
（ｄ）前記半導体層にフッ素を導入する工程と、
（ｅ）前記半導体層の半導体と遷移金属を反応させることにより、低抵抗半導体金属合金層を形成する工程と、
を含む。 A method for manufacturing a semiconductor device according to the present invention includes:
(A) forming a gate insulating layer above the semiconductor layer provided on the insulating layer;
(B) forming a gate electrode above the gate insulating layer;
(C) forming a source region and a drain region by introducing impurities into the semiconductor layer;
(D) introducing fluorine into the semiconductor layer;
(E) forming a low resistance semiconductor metal alloy layer by reacting the semiconductor of the semiconductor layer with a transition metal;
including.

本発明にかかる半導体装置の製造方法において、
前記工程（ｄ）では、
前記ソース領域または前記ドレイン領域と、前記低抵抗半導体金属合金層との境界を含む領域に前記フッ素を導入することができる。 In the method for manufacturing a semiconductor device according to the present invention,
In the step (d),
The fluorine can be introduced into a region including a boundary between the source region or the drain region and the low-resistance semiconductor metal alloy layer.

本発明にかかる半導体装置の製造方法において、
前記工程（ｄ）では、
前記工程（ｅ）において形成される前記低抵抗半導体金属合金層の膜厚に応じて、
前記半導体層に導入するフッ素の量を定めることができる。 In the method for manufacturing a semiconductor device according to the present invention,
In the step (d),
According to the film thickness of the low resistance semiconductor metal alloy layer formed in the step (e),
The amount of fluorine introduced into the semiconductor layer can be determined.

本発明にかかる半導体装置の製造方法において、
前記半導体層は、シリコンからなり、
前記低抵抗半導体金属合金層は、シリサイド化合物からなることができる。 In the method for manufacturing a semiconductor device according to the present invention,
The semiconductor layer is made of silicon,
The low resistance semiconductor metal alloy layer may be made of a silicide compound.

本発明にかかる半導体装置の製造方法は、
（ａ）絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層に不純物を導入することにより、ソース領域およびドレイン領域を形成する工程と、
（ｄ）前記半導体層の半導体と遷移金属を反応させることにより、低抵抗半導体金属合金層を形成する工程と、
（ｅ）前記半導体層にフッ素を導入する工程と、
を含む。 A method for manufacturing a semiconductor device according to the present invention includes:
(A) forming a gate insulating layer above the semiconductor layer provided on the insulating layer;
(B) forming a gate electrode above the gate insulating layer;
(C) forming a source region and a drain region by introducing impurities into the semiconductor layer;
(D) forming a low resistance semiconductor metal alloy layer by reacting the semiconductor of the semiconductor layer with a transition metal;
(E) introducing fluorine into the semiconductor layer;
including.

本発明にかかる半導体装置の製造方法において、
前記工程（ｅ）では、
前記ソース領域または前記ドレイン領域と、前記低抵抗半導体金属合金層との境界を含む領域に前記フッ素を導入することができる。 In the method for manufacturing a semiconductor device according to the present invention,
In the step (e),
The fluorine can be introduced into a region including a boundary between the source region or the drain region and the low-resistance semiconductor metal alloy layer.

本発明にかかる半導体装置の製造方法において、
前記工程（ｅ）では、
前記工程（ｄ）において形成される前記低抵抗半導体金属合金層の膜厚に応じて、
前記半導体層に導入するフッ素の量を定めることができる。 In the method for manufacturing a semiconductor device according to the present invention,
In the step (e),
According to the film thickness of the low resistance semiconductor metal alloy layer formed in the step (d),
The amount of fluorine introduced into the semiconductor layer can be determined.

本発明にかかる半導体装置の製造方法において、
前記工程（ｅ）の後に、
熱処理を行うことができる。 In the method for manufacturing a semiconductor device according to the present invention,
After step (e)
Heat treatment can be performed.

本発明にかかる半導体装置の製造方法において、
前記半導体層は、シリコンからなり、
前記低抵抗半導体金属合金層は、シリサイド化合物からなることができる。 In the method for manufacturing a semiconductor device according to the present invention,
The semiconductor layer is made of silicon,
The low resistance semiconductor metal alloy layer may be made of a silicide compound.

本発明にかかる半導体装置は、
絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域およびドレイン領域と、
前記ソース領域または前記ドレイン領域の上方に形成された低抵抗半導体金属合金層と、
前記半導体層に形成された、フッ素を含有するフッ素含有領域と、
を含む。 The semiconductor device according to the present invention is
An insulating layer;
A semiconductor layer formed above the insulating layer;
A gate insulating layer formed above the semiconductor layer;
A gate electrode formed above the gate insulating layer;
A source region and a drain region formed in the semiconductor layer;
A low resistance semiconductor metal alloy layer formed above the source region or the drain region;
A fluorine-containing region containing fluorine formed in the semiconductor layer;
including.

本発明にかかる半導体装置において、
前記フッ素含有領域は、前記ソース領域または前記ドレイン領域と、前記低抵抗半導体金属合金層との境界を含む領域であることができる。 In the semiconductor device according to the present invention,
The fluorine-containing region may be a region including a boundary between the source region or the drain region and the low-resistance semiconductor metal alloy layer.

以下に、本実施の形態の一例について説明する。   Hereinafter, an example of the present embodiment will be described.

１．半導体装置
図１は、本実施の形態にかかる半導体装置１００を模式的に示す断面図である。 1. Semiconductor Device FIG. 1 is a cross-sectional view schematically showing a semiconductor device 100 according to the present embodiment.

半導体装置１００は、支持基盤６上に形成された絶縁層８と、絶縁層８上に形成された半導体層１０と、半導体層１０上に形成されたゲート絶縁層２０と、ゲート絶縁層２０上に形成されたゲート電極２２と、ゲート電極２２の側壁に形成された側壁絶縁層２４とを含む。   The semiconductor device 100 includes an insulating layer 8 formed on the support substrate 6, a semiconductor layer 10 formed on the insulating layer 8, a gate insulating layer 20 formed on the semiconductor layer 10, and a gate insulating layer 20 And a sidewall insulating layer 24 formed on the sidewall of the gate electrode 22.

半導体層１０は、ドレイン領域１４と、ソース領域２６と、ドレイン領域１４とソース領域２６の間に形成されたボディ領域１２とを有する。   The semiconductor layer 10 has a drain region 14, a source region 26, and a body region 12 formed between the drain region 14 and the source region 26.

さらに半導体装置１００は、ソース領域２６の上方に形成された第１のシリサイド層３２と、ソース領域２６と第１のシリサイド層３２との間に形成された第１のフッ素含有領域５０と、ドレイン領域１４の上方に形成された第２のシリサイド層３４と、ドレイン領域１４と第２のシリサイド層３４との間に形成された第２のフッ素含有領域５２と、ゲート電極２２の上方に形成された第３のシリサイド層３６と、ゲート電極２２と第３のシリサイド層３６との間に形成された第３のフッ素含有領域３８と、を含む。なお、本実施の形態において、第１のシリサイド層３２および第２のシリサイド層３４は、低抵抗半導体金属合金層の一例である。   Further, the semiconductor device 100 includes a first silicide layer 32 formed above the source region 26, a first fluorine-containing region 50 formed between the source region 26 and the first silicide layer 32, and a drain. The second silicide layer 34 formed above the region 14, the second fluorine-containing region 52 formed between the drain region 14 and the second silicide layer 34, and the gate electrode 22 are formed. And a third silicide layer 36 and a third fluorine-containing region 38 formed between the gate electrode 22 and the third silicide layer 36. In the present embodiment, the first silicide layer 32 and the second silicide layer 34 are examples of a low resistance semiconductor metal alloy layer.

第１のフッ素含有領域５０は、第１のシリサイド層３２とソース領域２６との境界を含む領域に形成される。ここで境界を含む領域とは、第１のシリサイド層３２とソース領域２６との境界の少なくとも一部を含む領域であればよい。   The first fluorine-containing region 50 is formed in a region including the boundary between the first silicide layer 32 and the source region 26. Here, the region including the boundary may be a region including at least a part of the boundary between the first silicide layer 32 and the source region 26.

第２のフッ素含有領域５２は、第２のシリサイド層３４とドレイン領域１４との境界を含む領域に形成される。ここで境界を含む領域とは、第２のシリサイド層３４とドレイン領域１４との境界の少なくとも一部を含む領域であればよい。   The second fluorine-containing region 52 is formed in a region including the boundary between the second silicide layer 34 and the drain region 14. Here, the region including the boundary may be a region including at least a part of the boundary between the second silicide layer 34 and the drain region 14.

第３のフッ素含有領域３８は、第３のシリサイド層３６とゲート電極２２との境界を含む領域に形成される。ここで境界を含む領域とは、第３のシリサイド層３６とゲート電極２２との境界の少なくとも一部を含む領域であればよい。   The third fluorine-containing region 38 is formed in a region including the boundary between the third silicide layer 36 and the gate electrode 22. Here, the region including the boundary may be a region including at least a part of the boundary between the third silicide layer 36 and the gate electrode 22.

第１のフッ素含有領域５０、第２のフッ素含有領域５２、および第３のフッ素含有領域３８は、フッ素を含有する領域であればよく、半導体層にフッ素が含まれた領域と、シリサイド層にフッ素が含まれた領域の一方または双方を含むことができる。   The first fluorine-containing region 50, the second fluorine-containing region 52, and the third fluorine-containing region 38 may be any region containing fluorine, and the semiconductor layer includes a region containing fluorine and the silicide layer includes One or both of the regions containing fluorine can be included.

なお、フッ素は、図１の第１のフッ素含有領域５０、第２のフッ素含有領域５２、および第３のフッ素含有領域３８により示された領域だけでなく、これらの上に形成されるそれぞれのシリサイド層、およびソース領域２６、ドレイン領域１４、またはゲート電極２２にも含まれていてもよい。   In addition, the fluorine is not limited to the regions indicated by the first fluorine-containing region 50, the second fluorine-containing region 52, and the third fluorine-containing region 38 in FIG. The silicide layer may also be included in the source region 26, the drain region 14, or the gate electrode 22.

本実施の形態にかかる半導体装置１００の特徴は、以下のとおりである。   The features of the semiconductor device 100 according to the present embodiment are as follows.

第１のフッ素含有領域５０および第２のフッ素含有領域５２には、フッ素が含まれているため、第１のシリサイド層３２および第２のシリサイド層３４に吸い出されたシリコン（空格子）を、フッ素によって補うことができる。これにより、第１のシリサイド層３２および第２のシリサイド層３４近傍に発生する欠陥やボイドを低減させることが出来る。従って寄生抵抗が低減され、かつ良好な特性を有する半導体装置を提供することができる。   Since the first fluorine-containing region 50 and the second fluorine-containing region 52 contain fluorine, silicon (vacant lattice) sucked into the first silicide layer 32 and the second silicide layer 34 is removed. Can be supplemented by fluorine. Thereby, defects and voids generated in the vicinity of the first silicide layer 32 and the second silicide layer 34 can be reduced. Accordingly, it is possible to provide a semiconductor device with reduced parasitic resistance and good characteristics.

２．半導体装置の製造方法
次に本実施の形態にかかる半導体装置の製造方法について、図２から図６を参照しながら説明する。なお、以下に説明する製造方法において、具体例として記載した数値は、ｎチャネル型のＭＯＳトランジスタを形成する場合の一例を記載したものである。 2. Semiconductor Device Manufacturing Method Next, a semiconductor device manufacturing method according to the present embodiment will be described with reference to FIGS. In the manufacturing method described below, the numerical values described as specific examples describe an example in the case of forming an n-channel MOS transistor.

（１）まず、図２に示すように、支持基板６と、支持基盤６上の絶縁層８と、絶縁層８上に設けられた半導体層１０とを有するＳＯＩ基板を準備する。ＳＯＩ基板としては、支持基板６の上に絶縁層８および半導体層１０が積層された基板を用いた場合を例として説明するが、これに限定されず、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ）基板、貼り合わせ基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、準備されたＳＯＩ基板の半導体層１０の膜厚が所望の膜厚と異なる場合には、犠牲酸化やフッ酸によるウェットエッチングを行うことによりその膜厚を調整することができる。   (1) First, as shown in FIG. 2, an SOI substrate having a support substrate 6, an insulating layer 8 on the support base 6, and a semiconductor layer 10 provided on the insulating layer 8 is prepared. As an SOI substrate, a case where a substrate in which an insulating layer 8 and a semiconductor layer 10 are stacked on a support substrate 6 is used will be described as an example. However, the SOI substrate is not limited to this, and a SIMOX (Separation by Implanted Oxgen) substrate, pasted A laminated substrate or the like can be used. As the semiconductor layer 10, for example, Si, SiGe, GaAs, InP, GaP, GaN, or the like can be used. When the thickness of the semiconductor layer 10 of the prepared SOI substrate is different from a desired thickness, the thickness can be adjusted by performing sacrificial oxidation or wet etching with hydrofluoric acid.

なお、ＳＯＩ基板にかえて、サファイヤ上にシリコン層が形成された基板、石英基板またはガラス基板上にレーザーアニール等により再結晶化されたシリコン層が形成された基板等を用いてもよい。   Instead of the SOI substrate, a substrate in which a silicon layer is formed on sapphire, a substrate in which a silicon layer recrystallized by laser annealing or the like is formed on a quartz substrate or a glass substrate, or the like may be used.

ついで、図２に示すように、しきい値の調整のために、所定の導電型の不純物を半導体層１０に導入する。この不純物の導入は、イオン注入法により行うことができる。たとえば、半導体層１０として、膜厚が５０ｎｍの単結晶シリコン層を用いて、ｎチャネル型のＭＯＳトランジスタを形成する場合には、不純物としてＢＦ２を用い３０ｋｅＶのエネルギーで１〜５×１０１２／ｃｍ２程度打ち込むことができる。 Next, as shown in FIG. 2, impurities of a predetermined conductivity type are introduced into the semiconductor layer 10 in order to adjust the threshold value. This impurity can be introduced by an ion implantation method. For example, in the case where an n-channel MOS transistor is formed using a single crystal silicon layer having a thickness of 50 nm as the semiconductor layer 10, BF 2 is used as an impurity and the energy of 30 keV is 1 to 5 × 10 12 / About 2 cm 2 can be driven.

（２）次に、図３に示すように、ゲート絶縁層２０およびゲート電極２２を形成する。ゲート絶縁層２０としては、たとえば、酸化シリコン膜を熱酸化法により形成することができる。ついで、ゲート絶縁層２０の上に、ゲート電極２２のための導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を２００ｎｍ程堆積することができる。その後、この導電層を公知のリソグラフィーおよびエッチング技術によりパターニングすることによりゲート電極２２が形成される。   (2) Next, as shown in FIG. 3, the gate insulating layer 20 and the gate electrode 22 are formed. As the gate insulating layer 20, for example, a silicon oxide film can be formed by a thermal oxidation method. Next, a conductive layer (not shown) for the gate electrode 22 is formed on the gate insulating layer 20. As the conductive layer, for example, a polycrystalline silicon layer can be deposited to a thickness of about 200 nm. Then, the gate electrode 22 is formed by patterning this conductive layer by a known lithography and etching technique.

（３）次に、図４に示すように、ゲート電極２２の側面に側壁絶縁層２４を形成する。側壁絶縁層２４の形成は、たとえば、以下のようにして行うことができる。半導体層１０の全面の上方に絶縁層（図示せず）を形成する。絶縁層としては、窒化シリコン膜や酸化シリコン膜またそれらの積層膜を用いることができる。その後、この絶縁層に異方性のエッチングを施すことにより、ゲート電極２２の側面に側壁絶縁層２４を形成することができる。   (3) Next, as shown in FIG. 4, a sidewall insulating layer 24 is formed on the side surface of the gate electrode 22. The sidewall insulating layer 24 can be formed, for example, as follows. An insulating layer (not shown) is formed over the entire surface of the semiconductor layer 10. As the insulating layer, a silicon nitride film, a silicon oxide film, or a stacked film thereof can be used. Thereafter, the sidewall insulating layer 24 can be formed on the side surface of the gate electrode 22 by performing anisotropic etching on the insulating layer.

（４）次に、図４に示すようにソース領域２６およびドレイン領域１４を形成する。   (4) Next, as shown in FIG. 4, the source region 26 and the drain region 14 are formed.

ソース領域２６およびドレイン領域１４を形成するための領域に、公知の方法により所定の導電型の不純物を半導体層１０に導入する。たとえば、不純物としてＰを用いる。不純物の導入をイオン注入により行う場合、斜めイオン注入法を用いることにより、側壁絶縁層２４に覆われている半導体層１０にも不純物を導入することができる。その後、熱処理を施し、導入した不純物を活性化する。   An impurity of a predetermined conductivity type is introduced into the semiconductor layer 10 by a known method in a region for forming the source region 26 and the drain region 14. For example, P is used as an impurity. When the impurity is introduced by ion implantation, the oblique ion implantation method can be used to introduce the impurity into the semiconductor layer 10 covered with the sidewall insulating layer 24. Thereafter, heat treatment is performed to activate the introduced impurities.

（５）次に、第１のシリサイド層３２、第２のシリサイド層３４、および第３のシリサイド層３６を形成する。これらは、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、モリブデンシリサイド等のシリサイド化合物からなる。   (5) Next, the first silicide layer 32, the second silicide layer 34, and the third silicide layer 36 are formed. These are made of a silicide compound such as titanium silicide, cobalt silicide, nickel silicide, and molybdenum silicide.

まず、図５に示すように、半導体層１０の上方の全面に金属層３２ａを形成する。金属層３２ａとしては、たとえば、Ｔｉを約２０ｎｍ、スパッタ法により堆積させる。また金属層３２ａとしてはＣｏ、Ｎｉ、Ｍｏ、Ｐｔ、Ｒｂであっても良い。なお、ゲート電極２２の上方にも金属層３２ａは形成される。   First, as shown in FIG. 5, a metal layer 32 a is formed on the entire upper surface of the semiconductor layer 10. As the metal layer 32a, for example, about 20 nm of Ti is deposited by sputtering. The metal layer 32a may be Co, Ni, Mo, Pt, or Rb. Note that the metal layer 32 a is also formed above the gate electrode 22.

（６）次に、第１段目の熱処理を行い、金属層３２ａと、半導体層１０およびゲート電極２２とをシリサイド化反応させる。これにより、図６に示すように、第１のシリサイド層３２、第２のシリサイド層３４、および第３のシリサイド層３６が形成される。この第１段目の熱処理は、たとえば、ＲＴＡ法を用いて、処理温度が５００℃〜７００℃の条件で行うことができる。ついで、未反応の金属層３２ａを除去する。未反応の金属層３２ａの除去は、ＮＨ４ＯＨ，Ｈ２Ｏ２，Ｈ２Ｏの混合液を用いたウェットエッチングにより行うことができる。 (6) Next, a first heat treatment is performed to cause the metal layer 32a, the semiconductor layer 10 and the gate electrode 22 to undergo a silicidation reaction. As a result, as shown in FIG. 6, a first silicide layer 32, a second silicide layer 34, and a third silicide layer 36 are formed. This first stage heat treatment can be performed, for example, using the RTA method at a processing temperature of 500 ° C. to 700 ° C. Next, the unreacted metal layer 32a is removed. The unreacted metal layer 32a can be removed by wet etching using a mixed solution of NH 4 OH, H 2 O 2 , and H 2 O.

その後、第２段目の熱処理を施すことで、第１のシリサイド層３２、第２のシリサイド層３４および第３のシリサイド層３６をより安定的なものにして、低抵抗な第１のシリサイド層３２、第２のシリサイド層３４および第３のシリサイド層３６を形成する。第２段目の熱処理は、処理温度が８００℃以上の条件で行うことができる。   Thereafter, a second heat treatment is performed to make the first silicide layer 32, the second silicide layer 34, and the third silicide layer 36 more stable, and the low resistance first silicide layer. 32, a second silicide layer 34, and a third silicide layer 36 are formed. The second-stage heat treatment can be performed under a condition where the treatment temperature is 800 ° C. or higher.

（７）次に、第１のフッ素含有領域５０、第２のフッ素含有領域５２、および第３のフッ素含有領域３８を形成する。   (7) Next, the first fluorine-containing region 50, the second fluorine-containing region 52, and the third fluorine-containing region 38 are formed.

まず、図６に示すように、イオン注入法などの公知の方法を用いてフッ素を導入する。イオン注入法によってフッ素の導入を行う場合、たとえばＢＦ２をプラズマイオン化し、フッ素イオンのみを選択的に打ち込む。フッ素を打ち込む深さについては、第１のシリサイド層３２とソース領域２６の境界、および第２のシリサイド層３４とドレイン領域１４の境界の部分にフッ素が打ち込まれるように、注入エネルギーを調節する。 First, as shown in FIG. 6, fluorine is introduced using a known method such as an ion implantation method. When introducing fluorine by an ion implantation method, for example, BF 2 is plasma ionized and only fluorine ions are selectively implanted. With respect to the depth at which fluorine is implanted, the implantation energy is adjusted so that fluorine is implanted at the boundary between the first silicide layer 32 and the source region 26 and the boundary between the second silicide layer 34 and the drain region 14.

注入するフッ素の量は、第１のシリサイド層３２および第２のシリサイド層３４が形成されたときに発生する空格子の発生量に応じて定まる。空格子の発生は、上述した欠陥やボイドの発生に繋がるものである。空格子の発生量は、たとえば半導体装置１００の断面を透過型電子顕微鏡により観察することで求めることができる。また、空格子の発生量は、第１のシリサイド層３２および第２のシリサイド層３４の組成、格子定数によってもかわるため、当該金属層の種類、供給量（即ち堆積する金属層の膜厚）に応じて、注入するフッ素の量を定めることもできる。さらに第１のシリサイド層３２および第２のシリサイド層３４の膜厚は、これらシリサイド層形成時の条件によってもかわるため、当該条件に応じて、注入するフッ素の量を定めることもできる。ここで条件とは、金属層３２ａに用いる金属の種類、熱処理の温度、熱処理の時間等である。   The amount of fluorine to be implanted is determined according to the amount of vacancies generated when the first silicide layer 32 and the second silicide layer 34 are formed. The generation of vacancies leads to the generation of the above-described defects and voids. The amount of vacancies generated can be determined, for example, by observing the cross section of the semiconductor device 100 with a transmission electron microscope. Further, the amount of vacancies generated depends on the composition of the first silicide layer 32 and the second silicide layer 34 and the lattice constant, so the type and supply amount of the metal layer (that is, the thickness of the deposited metal layer). Depending on the above, the amount of fluorine to be injected can be determined. Furthermore, since the film thicknesses of the first silicide layer 32 and the second silicide layer 34 vary depending on the conditions at the time of forming these silicide layers, the amount of fluorine to be implanted can be determined according to the conditions. Here, the conditions include the type of metal used for the metal layer 32a, the temperature of heat treatment, the time of heat treatment, and the like.

具体的なイオン注入の条件としては、打ち込みエネルギーが１０〜２０ｋｅＶ程度、ドーズ量は、１×１０１２〜１×１０１５ｃｍ−２程度である。これにより第１のフッ素含有領域５０および第２のフッ素含有領域５２のフッ素濃度は、１×１０１７〜１×１０２０ｃｍ−３程度となる。 As specific ion implantation conditions, the implantation energy is about 10 to 20 keV, and the dose is about 1 × 10 12 to 1 × 10 15 cm −2 . As a result, the fluorine concentration in the first fluorine-containing region 50 and the second fluorine-containing region 52 is about 1 × 10 17 to 1 × 10 20 cm −3 .

（８）次に、熱処理を行い、フッ素を反応させ、図１に示すように、第１のフッ素含有領域５０、第２のフッ素含有領域５２、および第３のフッ素含有領域３８が形成される。ここでの熱処理温度は、たとえば、４００〜８００℃で行われる。   (8) Next, heat treatment is performed to react fluorine, and as shown in FIG. 1, the first fluorine-containing region 50, the second fluorine-containing region 52, and the third fluorine-containing region 38 are formed. . The heat treatment temperature here is 400 to 800 ° C., for example.

以上の工程により本実施の形態にかかる半導体装置１００を形成することができる。   The semiconductor device 100 according to this embodiment can be formed by the above steps.

３．変形例
本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。以下に変形例の一例を説明する。 3. Modifications The present invention is not limited to the above-described embodiments, and can be modified within the scope of the gist of the present invention. An example of a modification will be described below.

３．１．第１の変形例
上述した半導体装置１００の製造方法では、工程（５）および工程（６）において、第１のシリサイド層３２、第２のシリサイド層３４、および第３のシリサイド層３６を形成した後に、工程（７）、および工程（８）において、第１のフッ素含有領域５０、第２のフッ素含有領域５２、および第３のフッ素含有領域３８を形成している。これにかえて、第１の変形例では、上述した工程（４）の後に、フッ素を半導体層１０に導入する工程（７）を行い、その後、工程（５）および工程（６）を行い、第１のシリサイド層３２、第２のシリサイド層３４、および第３のシリサイド層３６を形成する。第１の変形例では、工程（６）において熱処理を行うため、フッ素導入後の熱処理工程である工程（８）は省略することができる。その他の製造工程については、上述した製造工程と同様であるので、説明を省略する。 3.1. First Modification In the method for manufacturing the semiconductor device 100 described above, the first silicide layer 32, the second silicide layer 34, and the third silicide layer 36 are formed in the steps (5) and (6). Later, in the step (7) and the step (8), the first fluorine-containing region 50, the second fluorine-containing region 52, and the third fluorine-containing region 38 are formed. Instead, in the first modification, after the step (4) described above, the step (7) of introducing fluorine into the semiconductor layer 10 is performed, and then the step (5) and the step (6) are performed. A first silicide layer 32, a second silicide layer 34, and a third silicide layer 36 are formed. In the first modification, since the heat treatment is performed in the step (6), the step (8) that is a heat treatment step after the introduction of fluorine can be omitted. The other manufacturing processes are the same as the manufacturing processes described above, and thus the description thereof is omitted.

このように、フッ素の導入をシリサイド層の形成前に行うことにより、欠陥やボイドの発生頻度の高い位置である、シリサイド層とドレイン領域１４またはソース領域２６との境界に、より容易かつ確実にフッ素を導入することができる。   Thus, by introducing fluorine before the formation of the silicide layer, it is easier and more reliable at the boundary between the silicide layer and the drain region 14 or the source region 26, which is a position where defects and voids are frequently generated. Fluorine can be introduced.

３．２．第２の変形例
次に、図７を用いて第２の変形例にかかる半導体装置２００を説明する。図７は、第２の変形例にかかる半導体装置２００を模式的に示す断面図である。 3.2. Second Modification Next, a semiconductor device 200 according to a second modification will be described with reference to FIG. FIG. 7 is a cross-sectional view schematically showing a semiconductor device 200 according to the second modification.

半導体装置２００のソース領域およびドレイン領域は、エレべーテッド型の構造を有する点で、半導体装置１００と異なる。半導体装置２００は、半導体層１０に形成された第１のドレイン領域１６および第１のソース領域２８と、半導体層１０の上方に形成された第２のドレイン領域１７および第２のソース領域２７とを含む。   The source region and drain region of the semiconductor device 200 are different from the semiconductor device 100 in that they have an elevated structure. The semiconductor device 200 includes a first drain region 16 and a first source region 28 formed in the semiconductor layer 10, a second drain region 17 and a second source region 27 formed above the semiconductor layer 10, including.

第２の変形例において、第１のソース領域２８および第１のドレイン領域１６は、絶縁層８と接していないが、これに限定されず、絶縁層８に接している構造を有してもよい。第２のソース領域２７および第２のドレイン領域１７は、上述した工程（４）により第１のソース領域２８および第１のドレイン領域１６を形成した後に、以下の方法により半導体層１０の上方に半導体層をさらに選択成長させることにより形成することができる。   In the second modification, the first source region 28 and the first drain region 16 are not in contact with the insulating layer 8, but are not limited thereto, and may have a structure in contact with the insulating layer 8. Good. The second source region 27 and the second drain region 17 are formed above the semiconductor layer 10 by the following method after forming the first source region 28 and the first drain region 16 by the above-described step (4). The semiconductor layer can be formed by further selective growth.

まず、半導体層１０の上方に、超高真空ＣＶＤ法により、単結晶シリコン膜をエピタキシャル成長させる。このとき、所定の導電型の不純物を混入させながら成長させてもよいし、半導体層の堆積後にイオン注入法等により、不純物を導入してもよい。   First, a single crystal silicon film is epitaxially grown above the semiconductor layer 10 by an ultrahigh vacuum CVD method. At this time, growth may be performed while mixing impurities of a predetermined conductivity type, or impurities may be introduced by ion implantation or the like after the semiconductor layer is deposited.

さらに半導体装置２００は、第２のソース領域２７の上方に形成された第１のシリサイド層３３と、第２のドレイン領域１７の上方に形成された第２のシリサイド層３５と、第１のシリサイド層３３と第２のソース領域２７との間に形成された第１のフッ素含有領域５４と、第２のシリサイド層３５と第２のドレイン領域１７との間に形成された第２のフッ素含有領域５６と、を含む。   Further, the semiconductor device 200 includes a first silicide layer 33 formed above the second source region 27, a second silicide layer 35 formed above the second drain region 17, and a first silicide layer. A first fluorine-containing region 54 formed between the layer 33 and the second source region 27, and a second fluorine-containing region formed between the second silicide layer 35 and the second drain region 17. Region 56.

その他の半導体装置２００の構成および製造工程については、上述した構成および製造工程と同様であるので、説明を省略する。   Since the configuration and manufacturing process of the other semiconductor device 200 are the same as those described above, the description thereof will be omitted.

３．３．第３の変形例
次に、図８を用いて第３の変形例にかかる半導体装置３００を説明する。図８は、第３の変形例にかかる半導体装置３００を模式的に示す断面図である。 3.3. Third Modification Next, a semiconductor device 300 according to a third modification will be described with reference to FIG. FIG. 8 is a cross-sectional view schematically showing a semiconductor device 300 according to the third modification.

半導体装置３００は、第１のシリサイド層４２および第２のシリサイド層４４が絶縁層８に接している点、およびエクステンション領域１９およびエクステンション領域３０をさらに有する点で、半導体装置１００と異なる。   The semiconductor device 300 is different from the semiconductor device 100 in that the first silicide layer 42 and the second silicide layer 44 are in contact with the insulating layer 8 and that the semiconductor device 300 further includes an extension region 19 and an extension region 30.

第１のシリサイド層４２および第２のシリサイド層４４は、絶縁層８に接していることにより、シリサイド層４２および第２のシリサイド層４４近傍に空格子或いはその集合体であるボイドが発生しやすい。本発明によるフッ素含有領域５８及び６０はその空格子やボイドを抑制するため第３の変形例では特に効果が大きい。その一方で、シリサイド膜厚を半導体層１０の膜厚にまで厚くすることができるので、半導体装置３００の寄生抵抗をより低減することが可能となる。   Since the first silicide layer 42 and the second silicide layer 44 are in contact with the insulating layer 8, voids that are vacancies or aggregates are likely to be generated in the vicinity of the silicide layer 42 and the second silicide layer 44. . The fluorine-containing regions 58 and 60 according to the present invention are particularly effective in the third modification because they suppress vacancies and voids. On the other hand, since the silicide film thickness can be increased to the film thickness of the semiconductor layer 10, the parasitic resistance of the semiconductor device 300 can be further reduced.

半導体装置３００の製造方法は、以下の点において、半導体装置１００の製造方法と異なる。半導体装置３００の製造方法は、上述した半導体装置１００の製造方法の工程（２）の後に、半導体層１０に不純物を導入することにより、エクステンション領域１９およびエクステンション領域３０を形成する工程をさらに含む。具体的には、イオン注入法により、Ｐを１×１０13〜１×１０15cm-2程度のドーズ量で打ち込む。不純物としてＡｓ等を用いても良い。エクステンション領域１９およびエクステンション領域３０の深さは、斜めイオン打ち込み法により、チルト角を７°〜４５°と変化させるか、打ち込みエネルギーの値を設定することで決めることができる。 The manufacturing method of the semiconductor device 300 is different from the manufacturing method of the semiconductor device 100 in the following points. The manufacturing method of the semiconductor device 300 further includes a step of forming the extension region 19 and the extension region 30 by introducing impurities into the semiconductor layer 10 after the step (2) of the manufacturing method of the semiconductor device 100 described above. Specifically, P is implanted at a dose of about 1 × 10 13 to 1 × 10 15 cm −2 by ion implantation. As or the like may be used as an impurity. The depths of the extension region 19 and the extension region 30 can be determined by changing the tilt angle from 7 ° to 45 ° or setting the value of the implantation energy by the oblique ion implantation method.

また、半導体装置３００の製造方法では、第１のシリサイド層４２および第２のシリサイド層４４が絶縁層８に接するように、図５における金属層３２ａの厚さを調整する。半導体装置３００の製造工程における金属層３２ａの厚さは、半導体装置１００の製造工程の金属層３２ａに比べて、厚く調整する。具体的には、チタンシリサイドを形成する場合、チタン膜厚１を堆積すると、形成されるチタンシリサイド膜厚はおよそ２．６になる。よって、半導体層１０の膜厚がチタン膜厚に対して約２．６倍になるように、チタン膜厚を調整する。たとえば、半導体層１０の膜厚５０ｎｍに対し金属層３２ａとして、チタン層を膜厚２０ｎｍ以上（例えば２５ｎｍ）堆積させれば、第１のシリサイド層４２および第２のシリサイド層４４を絶縁層８に接するよう形成することができる。チタンシリサイドの代わりにコバルトシリサイド、ニッケルシリサイドその他を形成する場合は、金属膜厚とシリサイド膜厚の比を考慮して金属層３２ａの膜厚を設定する必要がある。フッ素の導入は工程（７）と同じくして導入しても良いが、工程（４）の後、即ち工程（５）シリサイド形成以前に行っておくと、シリサイド形成時においてフッ素がシリサイドと半導体層界面に析出する偏析現象を利用できるので、フッ素含有領域５８及び６０を形成するのには都合がよい。以上により第３の変形例にかかる半導体装置３００を形成することができる。   Further, in the method for manufacturing the semiconductor device 300, the thickness of the metal layer 32a in FIG. 5 is adjusted so that the first silicide layer 42 and the second silicide layer 44 are in contact with the insulating layer 8. The thickness of the metal layer 32 a in the manufacturing process of the semiconductor device 300 is adjusted to be thicker than that of the metal layer 32 a in the manufacturing process of the semiconductor device 100. Specifically, when forming titanium silicide, if a titanium film thickness 1 is deposited, the formed titanium silicide film thickness is approximately 2.6. Therefore, the titanium film thickness is adjusted so that the film thickness of the semiconductor layer 10 is about 2.6 times the titanium film thickness. For example, if a titanium layer is deposited to a thickness of 20 nm or more (for example, 25 nm) as a metal layer 32a with respect to a thickness of 50 nm of the semiconductor layer 10, the first silicide layer 42 and the second silicide layer 44 are formed as the insulating layer 8. It can be formed in contact. When forming cobalt silicide, nickel silicide, or the like instead of titanium silicide, it is necessary to set the thickness of the metal layer 32a in consideration of the ratio of the metal thickness to the silicide thickness. Fluorine may be introduced in the same manner as in the step (7). However, if it is performed after the step (4), that is, before the silicide formation in the step (5), the fluorine is converted into the silicide and the semiconductor layer at the time of silicide formation. Since the segregation phenomenon that precipitates at the interface can be used, it is convenient to form the fluorine-containing regions 58 and 60. Thus, the semiconductor device 300 according to the third modification can be formed.

その他の半導体装置３００の構成および製造工程については、上述した構成および製造工程と同様であるので、説明を省略する。   Since the configuration and manufacturing process of the other semiconductor device 300 are the same as those described above, the description thereof will be omitted.

本実施の形態にかかる半導体装置を模式的に示す断面図。1 is a cross-sectional view schematically showing a semiconductor device according to an embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 本実施の形態にかかる半導体装置の製造工程を模式的示す断面図。Sectional drawing which shows typically the manufacturing process of the semiconductor device concerning this Embodiment. 第２の変形例にかかる半導体装置を模式的に示す断面図。Sectional drawing which shows typically the semiconductor device concerning a 2nd modification. 第３の変形例にかかる半導体装置を模式的に示す断面図。Sectional drawing which shows typically the semiconductor device concerning a 3rd modification.

符号の説明Explanation of symbols

６ 支持基盤、８ 絶縁層、１０ 半導体層、１２ ボディ領域、１４ ドレイン領域、２０ ゲート絶縁層、２２ ゲート電極、２４ 側壁絶縁層、２６ ソース領域、３２ 第１のシリサイド層、３４ 第２のシリサイド層、３６ 第３のシリサイド層、３８ 第３のフッ素含有領域、１００ 半導体装置 ２００ 半導体装置、３００ 半導体装置   6 support base, 8 insulating layer, 10 semiconductor layer, 12 body region, 14 drain region, 20 gate insulating layer, 22 gate electrode, 24 sidewall insulating layer, 26 source region, 32 first silicide layer, 34 second silicide Layer, 36 third silicide layer, 38 third fluorine-containing region, 100 semiconductor device 200 semiconductor device, 300 semiconductor device

Claims (11)

（ａ）絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層に不純物を導入することにより、ソース領域およびドレイン領域を形成する工程と、
（ｄ）前記半導体層にフッ素を導入する工程と、
（ｅ）前記半導体層の半導体と遷移金属を反応させることにより、低抵抗半導体金属合金層を形成する工程と、
を含む、半導体装置の製造方法。 (A) forming a gate insulating layer above the semiconductor layer provided on the insulating layer;
(B) forming a gate electrode above the gate insulating layer;
(C) forming a source region and a drain region by introducing impurities into the semiconductor layer;
(D) introducing fluorine into the semiconductor layer;
(E) forming a low resistance semiconductor metal alloy layer by reacting the semiconductor of the semiconductor layer with a transition metal;
A method for manufacturing a semiconductor device, comprising: 請求項１において、
前記工程（ｄ）では、
前記ソース領域または前記ドレイン領域と、前記低抵抗半導体金属合金層との境界を含む領域に前記フッ素を導入する、半導体装置の製造方法。 In claim 1,
In the step (d),
A method for manufacturing a semiconductor device, wherein the fluorine is introduced into a region including a boundary between the source region or the drain region and the low-resistance semiconductor metal alloy layer. 請求項１または２において、
前記工程（ｄ）では、
前記工程（ｅ）において形成される前記低抵抗半導体金属合金層の組成及び前記遷移金属の供給量に応じて、
前記半導体層に導入するフッ素の量を定める、半導体装置の製造方法。 In claim 1 or 2,
In the step (d),
According to the composition of the low resistance semiconductor metal alloy layer formed in the step (e) and the supply amount of the transition metal,
A method for manufacturing a semiconductor device, wherein an amount of fluorine introduced into the semiconductor layer is determined. 請求項１ないし３のいずれかにおいて、
前記半導体層は、シリコンからなり、
前記低抵抗半導体金属合金層は、シリサイド化合物からなる、半導体装置の製造方法。 In any one of Claims 1 thru | or 3,
The semiconductor layer is made of silicon,
The method of manufacturing a semiconductor device, wherein the low-resistance semiconductor metal alloy layer is made of a silicide compound. （ａ）絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成する工程と、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成する工程と、
（ｃ）前記半導体層に不純物を導入することにより、ソース領域およびドレイン領域を形成する工程と、
（ｄ）前記半導体層の半導体と遷移金属を反応させることにより、低抵抗半導体金属合金層を形成する工程と、
（ｅ）前記半導体層にフッ素を導入する工程と、
を含む、半導体装置の製造方法。 (A) forming a gate insulating layer above the semiconductor layer provided on the insulating layer;
(B) forming a gate electrode above the gate insulating layer;
(C) forming a source region and a drain region by introducing impurities into the semiconductor layer;
(D) forming a low resistance semiconductor metal alloy layer by reacting the semiconductor of the semiconductor layer with a transition metal;
(E) introducing fluorine into the semiconductor layer;
A method for manufacturing a semiconductor device, comprising: 請求項５において、
前記工程（ｅ）では、
前記ソース領域または前記ドレイン領域と、前記低抵抗半導体金属合金層との境界を含む領域に前記フッ素を導入する、半導体装置の製造方法。 In claim 5,
In the step (e),
A method for manufacturing a semiconductor device, wherein the fluorine is introduced into a region including a boundary between the source region or the drain region and the low-resistance semiconductor metal alloy layer. 請求項５または６において、
前記工程（ｅ）では、
前記工程（ｄ）において形成される前記低抵抗半導体金属合金層の組成及び前記遷移金属の供給量に応じて、
前記半導体層に導入するフッ素の量を定める、半導体装置の製造方法。 In claim 5 or 6,
In the step (e),
According to the composition of the low resistance semiconductor metal alloy layer formed in the step (d) and the supply amount of the transition metal,
A method for manufacturing a semiconductor device, wherein an amount of fluorine introduced into the semiconductor layer is determined. 請求項５ないし７のいずれかにおいて、
前記工程（ｅ）の後に、
熱処理を行う、半導体装置の製造方法。 In any of claims 5 to 7,
After step (e)
A method for manufacturing a semiconductor device, wherein heat treatment is performed. 請求項５ないし８のいずれかにおいて、
前記半導体層は、シリコンからなり、
前記低抵抗半導体金属合金層は、シリサイド化合物からなる、半導体装置の製造方法。 In any one of claims 5 to 8,
The semiconductor layer is made of silicon,
The method of manufacturing a semiconductor device, wherein the low-resistance semiconductor metal alloy layer is made of a silicide compound. 絶縁層と、
前記絶縁層の上方に形成された半導体層と、
前記半導体層の上方に形成されたゲート絶縁層と、
前記ゲート絶縁層の上方に形成されたゲート電極と、
前記半導体層に形成されたソース領域およびドレイン領域と、
前記ソース領域または前記ドレイン領域の上方に形成された低抵抗半導体金属合金層と、
前記半導体層に形成された、フッ素を含有するフッ素含有領域と、
を含む、半導体装置。 An insulating layer;
A semiconductor layer formed above the insulating layer;
A gate insulating layer formed above the semiconductor layer;
A gate electrode formed above the gate insulating layer;
A source region and a drain region formed in the semiconductor layer;
A low resistance semiconductor metal alloy layer formed above the source region or the drain region;
A fluorine-containing region containing fluorine formed in the semiconductor layer;
Including a semiconductor device. 請求項１０において、
前記フッ素含有領域は、前記ソース領域または前記ドレイン領域と、前記低抵抗半導体金属合金層との境界を含む領域である、半導体装置。 In claim 10,
The fluorine-containing region is a semiconductor device that includes a boundary between the source region or the drain region and the low-resistance semiconductor metal alloy layer.
JP2004293606A 2004-10-06 2004-10-06 Semiconductor device and its manufacturing method Withdrawn JP2006108425A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004293606A JP2006108425A (en) 2004-10-06 2004-10-06 Semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004293606A JP2006108425A (en) 2004-10-06 2004-10-06 Semiconductor device and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2006108425A true JP2006108425A (en) 2006-04-20

Family

ID=36377782

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004293606A Withdrawn JP2006108425A (en) 2004-10-06 2004-10-06 Semiconductor device and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2006108425A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009537975A (en) * 2006-05-16 2009-10-29 インターナショナル・ビジネス・マシーンズ・コーポレーション Dual wiring type integrated circuit chip
WO2012062791A1 (en) * 2010-11-11 2012-05-18 International Business Machines Corporation Creating anisotrpically diffused junctions in field effect transistor devices
JP2013251526A (en) * 2012-06-04 2013-12-12 Samsung Display Co Ltd Thin film transistor, thin film transistor display board equipped with the same and manufacturing method of the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261588A (en) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp Semiconductor device
JPH1140803A (en) * 1997-07-15 1999-02-12 Toshiba Corp Semiconductor device and its manufacture
JP2000183355A (en) * 1998-12-18 2000-06-30 Hitachi Ltd Manufacture of semiconductor integrated circuit device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261588A (en) * 1997-03-19 1998-09-29 Mitsubishi Electric Corp Semiconductor device
JPH1140803A (en) * 1997-07-15 1999-02-12 Toshiba Corp Semiconductor device and its manufacture
JP2000183355A (en) * 1998-12-18 2000-06-30 Hitachi Ltd Manufacture of semiconductor integrated circuit device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009537975A (en) * 2006-05-16 2009-10-29 インターナショナル・ビジネス・マシーンズ・コーポレーション Dual wiring type integrated circuit chip
WO2012062791A1 (en) * 2010-11-11 2012-05-18 International Business Machines Corporation Creating anisotrpically diffused junctions in field effect transistor devices
US8633096B2 (en) 2010-11-11 2014-01-21 International Business Machines Corporation Creating anisotropically diffused junctions in field effect transistor devices
US8796771B2 (en) 2010-11-11 2014-08-05 International Business Machines Corporation Creating anisotropically diffused junctions in field effect transistor devices
JP2013251526A (en) * 2012-06-04 2013-12-12 Samsung Display Co Ltd Thin film transistor, thin film transistor display board equipped with the same and manufacturing method of the same
US9793377B2 (en) 2012-06-04 2017-10-17 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel including the same, and manufacturing method thereof
USRE48290E1 (en) 2012-06-04 2020-10-27 Samsung Display Co., Ltd. Thin film transistor array panel

Similar Documents

Publication Publication Date Title
JP5669954B2 (en) Structure and method for Vt tuning and short channel control with high K / metal gate MOSFETs.
US7316960B2 (en) Strain enhanced ultra shallow junction formation
TW445646B (en) Fabrication method of semiconductor device using selective epitaxial growth
US7217603B2 (en) Methods of forming reacted conductive gate electrodes
KR100440840B1 (en) Method of manufacturing semiconductor device and semiconductor device
US6943087B1 (en) Semiconductor on insulator MOSFET having strained silicon channel
US9018739B2 (en) Semiconductor device and method of fabricating the same
TW201137985A (en) Multi-gate semiconductor device with self-aligned epitaxial source and drain
JP2006351581A (en) Manufacturing method of semiconductor device
US20150270222A1 (en) Oxide mediated epitaxial nickel disilicide alloy contact formation
TW200939353A (en) Method for fabricating super-steep retrograde well MOSFET on SOI or bulk silicon substrate, and device fabricated in accordance with the method
WO2011079596A1 (en) Mosfet structure and the manufactring method thereof
JP2008135635A (en) Method for manufacturing semiconductor device
JP4146859B2 (en) Manufacturing method of semiconductor device
JP2001345446A (en) Vertical mos transistor and its manufacturing method
US7495293B2 (en) Semiconductor device and method for manufacturing the same
US7033869B1 (en) Strained silicon semiconductor on insulator MOSFET
WO2011075955A1 (en) Microelectronic device structure and manufacturing method thereof
JP3149414B2 (en) Method of fabricating a semiconductor device having a shallow junction
TWI226132B (en) Semiconductor device and method of manufacturing semiconductor device
JP2007214436A (en) Semiconductor device and manufacturing method therefor
US9293554B2 (en) Self-aligned liner formed on metal semiconductor alloy contacts
US6797614B1 (en) Nickel alloy for SMOS process silicidation
JP2007194277A (en) Method of manufacturing semiconductor device
JP3646718B2 (en) Manufacturing method of semiconductor device

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060112

A621 Written request for application examination

Effective date: 20070726

Free format text: JAPANESE INTERMEDIATE CODE: A621

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100908

A977 Report on retrieval

Effective date: 20100909

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A521 Written amendment

Effective date: 20101108

Free format text: JAPANESE INTERMEDIATE CODE: A523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101124

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20110121