JPH11346160A - ビタビ復号器 - Google Patents

Abstract

(57)【要約】 【課題】 パスメモリやパスメトリックメモリの削減し
て装置の小型化を図ることが可能なビタビ復号器を提供
する。 【解決手段】 状態[2n]及び[2n+1]が状態[n]又は[n+1
6]（n=1,2…15）に遷移するよう設定された３２個の内
部状態を有し、４つのＡＣＳ回路が並列処理するビタビ
復号器２において、パスメトリック（ＰＭ）を格納する
ＰＭメモリは４つのメモリブロック８ａ〜８ｄからな
り、各メモリブロックには、同一状態に遷移する一対の
状態についてのデータ{n}{n+1}が同一番地に格納される
と共に、初期状態の時、図６中の更新回数０の欄に示す
ように各データが格納されている。データ{0}〜{7}，又
は{8}〜{15}，{16}〜{23}，{24}〜{31} 毎に各メモリブ
ロックからデータを読み出して各ＡＣＳ回路で並列処理
し、処理結果を、各状態毎に決められたメモリブロック
に分配し、先にデータが読み出された番地に格納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、畳み込み符号を復
号するビタビ復号器に関し、特にＡＣＳ（Adder-Compar
ator-Selector） 計算を並列に実行するビタビ復号器に
関する。

【０００２】

【従来の技術】ビタビ復号器は、畳み込み符号の最尤復
号法に使用されるものであり、既知の符号系列の中から
受信符号系列に最も近い符号距離を有するものを選択
し、この選択された既知の符号系列から復号データを得
るものであり、訂正能力が高いことから衛星通信方式な
どにおける復号器として使用されている。

【０００３】ここで、畳み込み符号とは、符号器に入力
されるビット毎に、先行するいくつかのビットとのｍｏ
ｄ２での加算結果を出力ビットとした符号であり、同時
にｋビットが入力されｎビットが出力される場合、ｋ／
ｎを符号化率Ｒ、また出力ビットに影響を与えるビット
数Ｋを拘束長と言う。

【０００４】例えば、図８は、拘束長Ｋ＝３，符号化率
Ｒ＝１／２の畳み込み符号器１３０であり、３ビットの
シフトレジスタ１３２と、２つの排他的論理和回路１３
４，１３６からなる。なお、排他的論理和回路１３４，
１３６の入力は、図示したものに限らず任意に設定可能
である。

【０００５】この符号器１３０において、次の時刻に出
力される符号は、過去Ｋ−１ビット（図８では２ビッ
ト）の入力により表される２^K-1 個の内部状態と、入力
ビットとにより確定するため、符号系列は、この入力ビ
ットに従った内部状態の状態遷移により一意に表すこと
ができる。

【０００６】そして、過去Ｋ−１ビットのビット列を、
最も古いビットを最下位ビット（ＬＳＢ）とした数値と
して、この数値をそのまま内部状態を表すものとすれ
ば、新たな入力ビットを受信した時の内部状態の遷移
は、このＫ−１ビットのビット列を、ＬＳＢ側に１ビッ
トシフトし、且つ最上位ビット（ＭＳＢ）として入力ビ
ットを付加したものとなる。

【０００７】例えば、状態［０］（ビット列で表現すれ
ば‘００’）又は［１］（‘０１’）にある場合、入力
ビットが０であれば状態［０］（‘００’）に遷移し、
一方、入力ビットが１であれば状態［２］（‘１０’）
に遷移する。つまり、状態［２ｎ］及び状態［２ｎ＋
１］（ｎ＝０，１，…２^K-2−１） が、それぞれ状態
［ｎ］又は状態［ｎ＋２^K-2 ］に遷移するのである。

【０００８】なお、内部状態を、上記説明とは反対に、
最も古いビットをＭＳＢとした数値で表すように定義し
た場合には、状態［ｎ］及び状態［ｎ＋２^K-2 ］が、状
態［２ｎ］又は状態［２ｎ＋１］に遷移することになる
が、以下の説明では、前者の場合を用いるものとする。

【０００９】また以下では、ある状態から他の状態に遷
移する経路をブランチ、状態遷移に従ってブランチを連
結したものをパスと呼ぶ。更に、あるブランチについ
て、そのブランチに対応する状態遷移が行われた時に生
成されるべき既知の符号と、実際に入力された符号との
距離（ハミング距離など）をブランチメトリック、パス
を構成する全てのブランチのブランチメトリックを積算
したものをパスメトリックと呼ぶ。

【００１０】つまり、パスメトリックは、パスに従って
状態遷移が行われた場合に生成されるべき既知の符号系
列と、実際に入力された符号系列との距離を表してお
り、この距離が小さい（即ち、尤度が大きい）パスほ
ど、そのパスが表す状態遷移の過程は、入力された符号
系列を生成する際に実際に辿った状態遷移の過程に近い
ということになる。

【００１１】なお、上述したように、ある状態に合流す
るブランチ（即ちパス）は、必ず２つずつ存在する。こ
のため、新たな符号が入力される毎に、各内部状態に到
る各一対のパスのパスメトリックをそれぞれ算出し、算
出されたパスメトリックの小さい方を、その内部状態に
ついての生き残りパスとして選択する手順を繰り返すこ
とにより、各時刻毎に各内部状態についての生き残りパ
スを順次定め、最終的に各内部状態の生き残りパスの中
から、尤度が最大であるパスを最尤パスとして選択すれ
ば、この最尤パスから入力された符号系列を特定するこ
とができ、ひいては復号データを生成することができる
のである。

【００１２】ここで、図９は、このような処理を実現す
るビタビ復号器の一般的な構成を表すブロック図であ
る。図９に示すように、このビタビ復号器１０２では、
内部状態毎に該内部状態に到るパスを記憶するパスメモ
リ１０６と、同じく内部状態毎に、パスメモリ１０６に
記憶されたパスのパスメトリックを記憶するパスメトリ
ック（ＰＭ）メモリ１０８と、ＰＭメモリ１０８から同
一状態に遷移する一対の内部状態についてのパスメトリ
ックを読み込んで、ブランチメトリックとの加算を行う
ことにより、新たなブランチが追加された一対のパスの
パスメトリックを算出し、この算出されたパスメトリッ
クの小さい方を生き残りパスとして選択するＡＣＳ計算
を実行し、その処理結果をパスメモリ１０６及びＰＭメ
モリ１０８に書き込むＡＣＳ回路１１０と、ＡＣＳ回路
１１０での処理に従って、パスメモリ１０６及びＰＭメ
モリ１０８のアドレスを制御するアドレス制御回路１２
２ａ，１２２ｂと、決められた長さの符号系列について
の処理を終了する毎に、ＰＭメモリ１０８の記憶内容に
基づいてパスメトリックの最も小さい内部状態を検出す
る最尤パス検出器１２４と、この最尤パス検出器１２４
にて検出された内部状態に対応するパスを、パスメモリ
１０６から読み出して、データを復元し誤り訂正後のデ
ータとして出力する最尤復号器１２６とを備えている。

【００１３】また、パスメモリ１０６は、それぞれが全
ての内部状態についてのデータを格納できるように構成
された一対のメモリブロック１０６ａ，１０６ｂからな
り、一方が読み込みに使用されている時には、他方が書
き込みに使用されるように、セレクタ１２０ａ，１２０
ｂを介して制御され、また、ＰＭメモリ１０８も同様に
一対のメモリブロック１０８ａ，１０８ｂからなり、セ
レクタ１１６ａ，１１６ｂを介して制御されるように構
成されている。

【００１４】このように構成されたビタビ復号器１０２
の動作を、拘束長Ｋ＝６として具体的に説明する。即
ち、このビタビ復号器１０２では、３２（２⁵ ）個（状
態［０］，［１］，…［３１］と表記する）の状態を有
しており、また、各メモリブロック１０６ａ，１０６
ｂ，１０８ａ，１０８ｂでは、状態［ｉ］のデータはｉ
番地といったように、各状態毎に決められたアドレスに
データを格納するようにされている。

【００１５】まず、ＰＭメモリ１０８の一方のメモリブ
ロックを読込用，他方のメモリブロックを書込用に設定
し、読込用に設定されたメモリブロックから、遷移先の
状態が等しくなる一対の状態（例えば［０］，［１］）
についてのパスメトリックを読み込んで、予め計算され
たブランチメトリックとのＡＣＳ計算を行い、その処理
結果を、書込用に設定されたメモリブロックに書き込
む。このとき、各処理結果は、遷移先の状態（［０］，
［１６］）に対応したアドレスに書き込まれる。以下、
同様に、読込用に設定されたメモリブロックから状態
［２ｎ］，［２ｎ＋１］（ｎ＝０，１，…１５）につい
てのパスメトリックを読み込んで、ＡＣＳ計算を行い、
その処理結果を、書込用に設定されたメモリブロック
の、遷移先の状態［ｎ］，［ｎ＋１６］に対応したアド
レスに書き込む処理を順次繰り返すことにより、全ての
状態［０］〜［３１］についてパスメトリックの更新が
一通り終了すると、メモリブロック１０８ａ，１０８ｂ
の設定を読込用と書込用とで入れ替えて、同様の処理を
繰り返す。

【００１６】即ち、このようにＰＭメモリ１０８が一対
のメモリブロック１０８ａ，１０８ｂを必要とするの
は、読み込んだデータが格納されていたアドレスと、処
理後に格納すべきデータのアドレスとが異なっているた
め、メモリブロックが一つしかない場合、読み出されて
いない未処理のデータに新たなデータが上書きされてし
まい、正しく処理をすることができなくなってしまうか
らである。

【００１７】なお、パスメモリ１０６についても、選択
されたパスに従って、一つ前の内部状態のパスを読み込
んで、その内容を、新たに追加されたブランチを表すデ
ータを加えたものに更新し、遷移先の状態に対応したア
ドレスに書き込むといった、ＰＭメモリ１０８とほぼ同
様の手順により内容の更新が行われている。

【００１８】このようなビタビ復号器１０２では、一つ
の符号を受信する毎に、２^K-1 個の各内部状態毎に同様
の処理を行わねばならない。従って、ＡＣＳ回路１１０
では、符号が入力される早さの２^K-1 倍以上のクロック
を使用して、ＡＣＳ計算を行わなければならず、回路設
計が難しいだけでなく、高速に動作する部品を用いて装
置を構成しなければならないため、装置が非常に高価な
ものとなってしまう。

【００１９】そこで、通常は、特開平８−３４０２６２
号に開示されているように、ＡＣＳ回路での動作速度を
抑えるために、上述のＡＣＳ回路１１０を多重化するこ
とが行われている。そして、このようにＡＣＳ回路を多
重化した場合、各ＡＣＳ回路を並列動作させるために、
パスメモリ１０６やＰＭメモリ１０８も、各ＡＣＳ回路
に対応して、独立に制御可能な複数の部分に分割する必
要があり、分割された部分毎に、一対のメモリブロック
が設けられていた。

【００２０】

【発明が解決しようとする課題】ところで、パスメモリ
１０６及びＰＭメモリ１０８では、全データの格納に必
要なワード数（アドレス数）が符号化時の拘束長Ｋによ
り決定され、各ワード毎のビット数が、パスメモリ１０
６では、最尤復号器からデータ出力を行うまでに蓄積さ
れる符号数（以下、フレーム数という）により、ＰＭメ
モリ１０８では１符号当たりのビット数とフレーム数と
により決定される。

【００２１】そして、このようなビタビ復号器１０２を
移動体通信機などにて使用するには、小型で且つできる
だけ高い誤り訂正能力を有することが要求される。しか
し、誤り訂正能力を高くするには、拘束長Ｋやフレーム
数を大きくしたり、符号化率Ｒを小さく（即ち、１符号
当たりのビット数を大きく）する必要があり、従って、
パスメモリ１０６やＰＭメモリ１０８の容量を増大させ
なければならない。しかも、上述の装置では、同じ容量
のものを各一対ずつ用意しなければならないため、パス
メモリ１０６やＰＭメモリ１０８が大型化してしまい、
装置を小型化する要求に反してしまうという問題があっ
た。

【００２２】本発明は、パスメモリやパスメトリックメ
モリの削減して装置の小型化を図ることが可能なビタビ
復号器を提供することを目的とする。

【００２３】

【課題を解決するための手段】上記目的を達成するため
になされた本発明のビタビ復号器では、ブランチメトリ
ック算出手段が、内部状態間の状態遷移を表すブランチ
毎に、ブランチを経由する際に入力されるべき設定符号
と実際に入力された実符号との距離を表すブランチメト
リックをそれぞれ算出する。そして、パス記憶手段に記
憶された、各内部状態に到るまでに選択されたブランチ
の経路であるパスと、パスメトリック記憶手段に記憶さ
れた、パス記憶手段に記憶されたパスについてのブラン
チメトリックの積算値であるパスメトリックとに基づ
き、ＡＣＳ計算手段が、同一の内部状態に遷移する一対
の内部状態についての各パスメトリックに、遷移先の内
部状態に到るブランチのブランチメトリックをそれぞれ
加算することにより、遷移先の内部状態に到る一対のパ
スのパスメトリックを算出し、該算出されたパスメトリ
ックの小さい方のパスを、遷移先の内部状態についての
新たなパスとしてパス記憶手段及びパスメトリック記憶
手段の内容を更新する。

【００２４】なお、本発明では、ＡＣＳ計算手段が２^M
個並列に設けられていると共に、パス記憶手段及びパス
メトリック記憶手段のうち少なくともいずれか一方が、
それぞれを独立に制御可能な２^M 個のメモリブロックＢ
Ｋ０，ＢＫ１，…ＢＫｘ（ｘ＝２^M−１ ）からなるよう
に構成されている。

【００２５】そして、アドレス制御手段により、各メモ
リブロックから連続した２^M+1 個の状態［０＋ｊ・２
^M+1］［１＋ｊ・２^M+1］…［２^M+1−１＋ｊ・２^M+1］に
ついてのデータが並列に読み出され、この読み出された
データは、データ分配手段により、格納されていたメモ
リブロックと予め１対１に対応付けられたＡＣＳ計算手
段にそれぞれ供給され処理される。このＡＣＳ計算手段
での処理結果は、データ分配手段により、半数の各メモ
リブロックＢＫｉ（ｉ＝０，１，…２^M-1 −１）には、 状態［(２・ｉ)＋２^M+1・ｊ］，［(２・ｉ＋１)＋２^M+1・ｊ］ （但し、ｊ＝０，１，…２^K-M-3−１） 状態［(２・ｉ)＋２^M+1・ｊ＋２^M］，［(２・ｉ＋１)＋２^M+1・ｊ＋２^M］ （但し、ｊ＝２^K-M-3，２^K-M-3＋１，…２^K-M-2−１） 残り半数の各メモリブロックＢＫｉ（ｉ＝２^M-1，２^M-1
＋１，…２^M−１ ）には、 状態［(２・ｉ)＋２^M+1・ｊ］，［(２・ｉ)＋２^M+1・ｊ］ （但し、ｊ＝０，１，…２^K-M-3−１） 状態［(２・ｉ)＋２^M+1・ｊ−２^M］，［(２・ｉ＋１)＋２^M+1・ｊ−２^M］ （但し、ｊ＝２^K-M-3，２^K-M-3＋１，…２^K-M-2−１） についてのデータがそれぞれ格納されるよう分配され、
この分配されたデータが、アドレス制御手段により、先
にデータが読み出された同じアドレスに書き込まれる。

【００２６】このように、本発明のビタビ復号器におい
ては、同一状態に遷移する一対の状態［２ｎ］及び［２
ｎ＋１］（ｎ＝０，１，…２^K-2−１） についてのデー
タを、同じメモリブロックから読み出して同じＡＣＳ計
算手段にて処理し、各ＡＣＳ計算手段での処理結果を、
従来装置のように内部状態毎に決められたアドレスに書
き込むのではなく、内部状態毎に決められたメモリブロ
ック、且つ処理のために先にデータが読み出されたアド
レスに書き込むようにされている。

【００２７】つまり、全内部状態についてデータの更新
が一通り終了すると、各データが格納されているアドレ
スは、処理前とは異なったものとなる。しかし、各メモ
リブロックには、それぞれ処理前と同じ内部状態のデー
タが格納されているため、各メモリブロック毎に、アク
セスする順番を変更しさえすれば、各ＡＣＳ計算手段
は、各内部状態についてのデータが、常に同じ組み合わ
せで供給され、同様の処理を繰り返すことができるので
ある。

【００２８】従って、本発明のビタビ復号器によれば、
各ＡＣＳ計算手段毎に、２重にメモリブロックを設けな
くても、全ての内部状態についてのデータを、未処理の
データに処理結果を上書きしてしまうことなく処理する
ことができる。その結果、パス記憶手段及びパスメトリ
ック記憶手段の全体としての記憶容量を半分に削減でき
るため装置を小型化でき、また、従来と同じ記憶容量を
用いるのであれば、より、誤り訂正能力の高い復号を行
うことが可能となる。

【００２９】なお、メモリブロックには、同一状態に遷
移する一対の状態［２ｎ］，［２ｎ＋１］ についての
データが、同一番地にて同時に読み書きが可能なように
格納されていてもよい。この場合、メモリブロックから
の読込時、及びメモリブロックへの書込時に、一回の操
作で実行することができるため、処理の高速化を図るこ
とができる。

【００３０】

【発明の実施の形態】以下に本発明の実施例を図面と共
に説明する。図１は、符号化率Ｒが１／２，拘束長Ｋが
６である畳み込み符号を復号する本実施例のビタビ復号
器２の全体構成を表すブロック図である。

【００３１】即ち、本実施例のビタビ復号器２は、入力
信号１ビット当たり２ビットの符号に符号化された符号
系列を復号するものであり、３２（＝２⁵ ）個の内部状
態（状態［０］，［１］，…［３１］）を有する。但
し、内部状態を識別する数値は、符号化時に次の符号を
決める過去５ビットのビット列を、最も古いビットを最
下位ビット（ＬＳＢ）として数値表現したものであり、
各内部状態は、図２に示すように、右側の状態から矢印
の先に示された左側の状態、例えば、状態［１０］であ
れば、状態［５］又は［２１］に遷移するものとする。

【００３２】図１に示すように、本実施例のビタビ復号
器２は、各内部状態に到る各一対のブランチについて、
そのブランチに対応する状態遷移が行われた時に生成さ
れるべき既知の符号と実際に当該復号器２に入力された
符号との距離、即ちブランチメトリックを算出するブラ
ンチメトリック（ＢＭ）計算回路４と、内部状態毎にそ
の内部状態に到る選択された唯一のパスを記憶するパス
メモリ６（６ａ〜６ｄ）と、同じく内部状態毎にパスメ
モリ６に記憶されたパスのパスメトリックを記憶するパ
スメトリック（ＰＭ）メモリ８（８ａ〜８ｄ）と、ＰＭ
メモリ８から同一状態に遷移する一対の内部状態につい
てのパスメトリックを読み込んで、ブランチメトリック
との加算を行うことにより、新たなブランチが追加され
た同一の内部状態に到る一対のパスのパスメトリックを
算出し、この算出されたパスメトリックの小さい方を生
き残りパスとして選択するＡＣＳ計算を実行し、その処
理結果によりＰＭメモリ８の記憶内容を更新する４個の
ＡＣＳ回路１０（１０ａ〜１０ｄ）と、ＡＣＳ回路１０
での処理結果に基づきパスメモリ６の記憶内容を更新す
る４個のパス更新回路１２（１２ａ〜１２ｄ）とを備え
ている。

【００３３】なお、パスメモリ６は、独立に制御可能な
４つのメモリブロック６ａ〜６ｄからなり、各メモリブ
ロック６ａ〜６ｄから読み出されたデータは、それぞれ
決められたパス更新回路１２ａ〜１２ｄに入力されるよ
うに構成されている。また、ＰＭメモリ８も、独立に制
御可能な４つのメモリブロック８ａ〜８ｄからなり、メ
モリブロック８ａ，８ｂから読み出されたデータは、そ
れぞれ決めれたＡＣＳ回路１０ａ，１０ｂに入力され、
また、メモリブロック８ｃ，８ｄから読み出されたデー
タは、それぞれバッファ９ａ，９ｂを介して決められた
ＡＣＳ回路１０ｃ，１０ｄに入力されるように構成され
ている。

【００３４】また、本実施例のビタビ復号器２は、ＡＣ
Ｓ回路１０ａから出力されるデータを上位ビット、ＡＣ
Ｓ回路１０ｂから出力されるデータを下位ビットとして
合成し、ＰＭメモリ８への書込データを生成する合成回
路１４ａと、ＡＣＳ回路１０ｃから出力されるデータを
上位ビット、ＡＣＳ回路１０ｄから出力されるデータを
下位ビットとして合成し、ＰＭメモリ８への書込データ
を生成する合成回路１４ｂと、ＰＭメモリ８のメモリブ
ロック８ａ〜８ｄ毎に設けられ、選択信号に従って、合
成回路１４ａ，１４ｂのいずれかからの書込データをメ
モリブロック８ａ〜８ｄにそれぞれ供給するセレクタ１
６ａ〜１６ｄと、パス更新回路１２ａから出力されるデ
ータを上位ビット、パス更新回路１２ｂから出力される
データを下位ビットとして合成し、パスメモリ６への書
込データを生成する合成回路１８ａと、パス更新回路１
２ｃから出力されるデータを上位ビット、パス更新回路
１２ｄから出力されるデータを下位ビットとして合成
し、パスメモリ６への書込データを生成する合成回路１
８ｂと、パスメモリ６のメモリブロック６ａ〜６ｄ毎に
設けられ、選択信号に従って、合成回路１８ａ，１８ｂ
のいずれかからの書込データを各メモリブロック６ａ〜
６ｄにそれぞれ供給するセレクタ２０ａ〜２０ｄと、パ
スメモリ６，ＰＭメモリ８のアドレス信号，セレクタ１
６ａ〜１６ｄ，２０ａ〜２０ｄの選択信号や、回路全体
を同期して動作させるためのタイミング信号等を生成す
るアドレス制御回路２２とを備えている。

【００３５】つまり、各ＡＣＳ回路１０ａ〜１０ｄは、
それぞれＰＭメモリ８の決められたメモリブロック８ａ
〜８ｄからデータを読み込んで、任意のメモリブロック
８ａ〜８ｄに処理結果を書き込むことができるように構
成されており、また、同様にパス更新回路１２ａ〜１２
ｄは、それぞれパスメモリ６の決められたメモリブロッ
ク６ａ〜６ｄからデータを読み込んで、任意のメモリブ
ロック６ａ〜６ｄに処理結果を書き込むことができるよ
うに構成されている。

【００３６】更に、本実施例のビタビ復号器２は、決め
られた長さの符号系列（本実施例では１６符号分，以
下、蓄積符号長という）についての処理を終了する毎
に、ＰＭメモリ８の記憶内容に基づいてパスメトリック
の最も小さい内部状態を検出する最尤パス検出器２４
と、この最尤パス検出器にて検出された内部状態に対応
するパスをパスメモリ６から読み出し、この読み出され
たパスに基づいて特定される符号系列に従って復号を行
うことにより誤り訂正された復号データを生成する最尤
復号器２６とを備えている。

【００３７】ここで、図３は、パスメモリ６及びＰＭメ
モリ８の構成を表す説明図であり、図３（ａ）に示すよ
うに、パスメモリ６は、蓄積符号長の２倍のビット幅
（本実施例では３２ビット幅）でデータが読み書きさ
れ、このうち半分（本実施例では１６ビット）ずつに分
割された上位ワードと下位ワードとで、異なる内部状態
のパスを格納するようにされている。

【００３８】また、パスメモリ６の各メモリブロック６
ａ〜６ｄには、内部状態の総数２^{K- 1} （本実施例では３
２（Ｋ＝６））を、メモリブロック数２^M （本実施例で
は４（Ｍ＝２））で割った２^K-1／２^M（本実施例では
８）個分のデータ（パス）がそれぞれ格納され、しか
も、各アドレスには２つの内部状態についてのデータが
格納されるため、各メモリブロック６ａ〜６ｄは、格納
されるデータ数の半分（本実施例では４）のアドレスに
より制御される。

【００３９】なお、パスメモリ６に格納されたデータの
各ビットは、同じ内部状態に到る一対のブランチの一方
を０，他方を１として各内部状態毎に定義された１ビッ
トのデータを表しており、このデータを、ＡＣＳ計算を
繰り返すことにより順次選択されるブランチに対応し
て、順番に並べることによりパスを表している。

【００４０】つまり、本実施例においてパスメモリ６の
各メモリブロック６ａ〜６ｄは、最大１６個のブランチ
からなるパスを８個ずつ格納し、この８個のパスを、４
つのアドレス（０〜３番地）にて一度に２つずつ読み書
きできるように構成されている。

【００４１】一方、ＰＭメモリ８は、図３（ｂ）に示す
ように、蓄積符号長をＮｂ（本実施例では１６）ビッ
ト，１符号当たりのビット数をＮｃ（本実施例では２）
ビットとすると、２・｛（ｌｏｇ₂ Ｎｂ・Ｎｃ）＋１｝
ビット幅（本実施例では１２ビット幅）でデータが読み
書きされ、このうち半分（本実施例では６ビット）ずつ
に分割された上位ワードと下位ワードとで、異なる内部
状態のデータ（パスメトリック）を格納するようにされ
ている。

【００４２】即ち、Ｎｂ個のブランチからなるパスのパ
スメトリックは、最大Ｎｂ・Ｎｃ（本実施例では３２）
の値をとるため、これを２進数で表すには、一つの内部
状態当たり｛（ｌｏｇ₂ Ｎｂ・Ｎｃ）＋１｝ビット幅が
必要となるのである。また、ＰＭメモリ８の各メモリブ
ロック８ａ〜８ｄには、パスメモリ６のメモリブロック
６ａ〜６ｄと全く同様に、２^K-1／２^M（本実施例では
８）個分のデータ（パスメトリック）がそれぞれ格納さ
れ、しかも、各アドレスには各一対のデータが格納され
るため、各メモリブロック８ａ〜８ｄは、それぞれ格納
されるデータ数の半分（本実施例では４）のアドレスに
より制御される。

【００４３】つまり、本実施例においてＰＭメモリ８の
各メモリブロック８ａ〜８ｄは、数値０〜３２で表され
るパスメトリックを８個ずつ格納し、この８個のパスメ
トリックを、４つのアドレス（０〜３番地）にて一度に
２つずつ読み書きできるように構成されている。

【００４４】次に、アドレス制御回路２２は、パスメモ
リ６及びＰＭメモリ８を制御するために、２種類のアド
レス生成回路３０，４０を備えている。このうち、メモ
リブロック６ａ，６ｂ，８ａ，８ｂを制御するためのア
ドレスを生成する第１アドレス生成回路３０は、図４に
示すように、３ビット出力（Ｑ０〜Ｑ２）のアドレスカ
ウンタ３２と、最上位ビットＱ２がLow レベルの時に出
力Ｑ０、Highレベルの時に出力Ｑ１を下位アドレスＡ０
として出力するセレクタ３４と、ビットＱ２がLow レベ
ルの時に出力Ｑ１、Highレベルの時に出力Ｑ０を上位ア
ドレスＡ１として出力するセレクタ３６とからなる。つ
まり、この第１アドレス生成回路３０は、図４中の表Ｈ
１に示すように、０→１→２→３→０→２→１→３の順
序で変化するアドレスを生成するように構成されてい
る。

【００４５】一方、メモリブロック６ｃ，６ｄ，８ｃ，
８ｄを制御するためのアドレスを生成する第２アドレス
生成回路４０は、図５に示すように、４ビット出力（Ｑ
０〜Ｑ３）のアドレスカウンタ４２と、出力Ｑ０，Ｑ１
を反転させた反転出力＊Ｑ０，＊Ｑ１をそれぞれ生成す
る反転回路４７，４８と、アドレスカウンタ４２の出力
Ｑ２，Ｑ３に従って、（Ｑ３，Ｑ２）が（０，０）なら
ばＱ０，（０，１）ならば＊Ｑ１，（１，０）ならば＊
Ｑ０，（１，１）ならばＱ１を選択して、下位アドレス
Ａ０として出力するセレクタ４４と、（Ｑ３，Ｑ２）
が、（０，０）ならばＱ１，（０，１）ならばＱ０，
（１，０）ならば＊Ｑ１，（１，１）ならば＊Ｑ０を選
択して、上位アドレスＡ１として出力するセレクタ４６
とからなる。つまり、この第２アドレス生成回路４０
は、図５中の表Ｈ２に示すように、０→１→２→３→１
→３→０→２→３→２→１→０→２→０→３→１の順序
で変化するアドレスを生成するように構成されている。

【００４６】なお、アドレス制御回路２２には、第２ア
ドレス生成回路４０が生成するアドレスを、一時的に記
憶するアドレスバッファ（図示せず）も設けられてい
る。また、本実施例では、各メモリブロックを制御する
アドレスの数Ｎｍが４の場合を説明しているが、アドレ
スを変化させる順番は、このアドレスの数Ｎｍによって
異なり、一般的に、第１アドレス生成回路は、ｌｏｇ₂
Ｎｍ ビットのカウンタの出力表に従ってアドレスを変
化させ、一通りの変化（即ち、Ｎｍ個のアドレスの出
力）を終了する毎に、出力表の各値を上位ビット側にシ
フトさせ、キャリーアウトした最上位ビットの値を最下
位ビットの値として付加することにより作成される出力
表に順次切り換え、この切り換えた出力表に従ってアド
レスを出力するように構成すればよい。

【００４７】また、第２アドレス生成回路は、同様に一
通りの変化を終了する毎に、出力表の各値を上位ビット
側にシフトさせ、キャリーアウトした最上位ビットの値
を反転させて最下位ビットに付加することにより作成さ
れる出力表に順次切り換え、この切り換えた出力表に従
ってアドレスを出力するように構成すればよい。

【００４８】次に、以上のように構成された本実施例の
ビタビ復号器２の動作を、ＰＭメモリ８へのデータの読
み書きを中心にして説明する。ここで、図６は、ＰＭメ
モリ８の各メモリブロック８ａ〜８ｄでのデータの格納
状態を表す説明図であり、図７は、本実施例のビタビ復
号器２の各部の動作を表すタイミング図である。なお、
以下では、状態［Ｘ］についてのデータを、データ
｛Ｘ｝と表記するものとする。

【００４９】図６に示すように、初期状態（更新回数
０）の時、ＰＭメモリ８のメモリブロック８ａには、０
番地にデータ｛０｝｛１｝，１番地にデータ｛８｝
｛９｝，２番地にデータ｛２０｝｛２１｝，３番地にデ
ータ｛２８｝｛２９｝が格納され、メモリブロック８ｂ
には、０番地にデータ｛２｝｛３｝，１番地にデータ
｛１０｝｛１１｝，２番地にデータ｛２２｝｛２３｝，
３番地にデータ｛３０｝｛３１｝が格納され、メモリブ
ロック８ｃには、０番地にデータ｛４｝｛５｝，１番地
にデータ｛１２｝｛１３｝，２番地にデータ｛１６｝
｛１７｝，３番地にデータ｛２４｝｛２５｝が格納さ
れ、メモリブロック８ｄには、０番地にデータ｛６｝
｛７｝，１番地にデータ｛１４｝｛１５｝，２番地にデ
ータ｛１８｝｛１９｝，３番地にデータ｛２６｝｛２
７｝が格納されている。

【００５０】また、この時、第１及び第２アドレス生成
回路３０，４０のアドレスカウンタ３２，４２はゼロク
リアされており、第１アドレス生成回路３０が生成する
アドレス（以下、第１アドレスという），第２アドレス
生成回路４０が生成するアドレス（以下、第２読出アド
レスという），及びアドレスバッファに格納されたアド
レス（以下、第２書込アドレスという）は、いずれも０
番地に設定されているものとする。

【００５１】この状態から、図７に示すように、まず時
刻ｔ１では、第２読出アドレス（ここでは０番地）に従
って、メモリブロック８ｃ，８ｄからデータ｛４｝
｛５｝及び｛６｝｛７｝を読み出して、バッファ９ａ，
９ｂに格納する。続く時刻ｔ２では、第１アドレス（こ
こでは０番地）に従って、メモリブロック８ａ，８ｂか
らデータ｛０｝｛１｝及び｛２｝｛３｝を読み出してＡ
ＣＳ回路１０ａ，１０ｂに供給すると共に、先にバッフ
ァ９ａ，９ｂに格納されているデータ｛４｝｛５｝及び
｛６｝｛７｝を読み出してＡＣＳ回路１０ｃ，１０ｄに
供給する。

【００５２】この時、ＡＣＳ回路１０ａは、供給された
一対のデータ｛０｝｛１｝に基づきＡＣＳ計算を行って
一対のデータ｛０｝｛１６｝を生成し（図２参照）、こ
の一対のデータのうち一方のデータ｛０｝のみ出力す
る。同様に他のＡＣＳ回路１０ｂ〜１０ｄでも、それぞ
れ供給された各一対のデータ｛２｝｛３｝，｛４｝
｛５｝，｛６｝｛７｝に基づいて、各一対のデータ
｛１｝｛１７｝，｛２｝｛１８｝，｛３｝｛１９｝を生
成し、このうち各一方のデータ｛１｝｛２｝｛３｝のみ
出力する。

【００５３】続く時刻ｔ３では、ＡＣＳ回路１０ａ，１
０ｂから出力され合成回路１４ａにて合成されたデータ
｛０｝｛１｝がメモリブロック８ａに供給され、ＡＣＳ
回路１０ｃ，１０ｄから出力され合成回路１４ｂにて合
成されたデータ｛２｝｛３｝がメモリブロック８ｂに供
給されるようにセレクタ１６ａ，１６ｂを設定し、第１
アドレス（ここでは０番地）に従って、これらデータ
｛０｝｛１｝及び｛２｝｛３｝をメモリブロック８ａ，
８ｂに書き込む。これと共に、各ＡＣＳ回路１０ａ〜１
０ｄから、データ｛０｝〜｛７｝に対するＡＣＳ計算結
果のうち残り半分のデータ｛１６｝〜｛１９｝を出力す
る。

【００５４】更に、アドレス制御回路２２では、第２読
出アドレスをアドレスバッファに格納することで第２書
込アドレスを更新すると共に、第２アドレス生成回路４
０のアドレスカウンタ４２をインクリメントすることに
より第２読出アドレスを更新し、この更新された第２ア
ドレス（ここでは１番地）に従って、メモリブロック８
ｃ，８ｄからデータ｛１２｝｛１３｝及び｛１４｝｛１
５｝を読み出してバッファ９ａ，９ｂに格納する。

【００５５】続く時刻ｔ４では、合成回路１４ａにて合
成されたデータ｛１６｝｛１７｝がメモリブロック８ｃ
に供給され、合成回路１４ｂにて合成されたデータ｛１
８｝｛１９｝がメモリブロック８ｄに供給されるように
セレクタ１６ｃ，１６ｄを設定し、第２書込アドレス
（ここでは０番地）に従って、これらデータ｛１６｝
｛１７｝及び｛１８｝｛１９｝をメモリブロック８ｃ，
８ｄに書き込む。

【００５６】これと共に、アドレス制御回路２２では、
第１アドレス生成回路３０のアドレスカウンタ３２をイ
ンクリメントすることにより第１アドレスを更新し、以
下、先の時刻ｔ２の場合と全く同様に動作して、更新さ
れた第１アドレス（ここでは１番地）に従ってメモリブ
ロック８ａ，８ｂからデータ｛８｝｛９｝及び｛１０｝
｛１１｝の読込、メモリブロック８ａ，８ｂ及びバッフ
ァ９ａ，９ｂから読み込んだデータ｛８｝〜｛１５｝に
対するＡＣＳ計算、各ＡＣＳ回路１０ａ〜１０ｄからＡ
ＣＳ計算結果のうち半分のデータ｛２０｝〜｛２３｝の
出力が行われる。

【００５７】続く時刻ｔ５では、先の時刻ｔ３の場合と
全く同様に動作して、第１アドレス（ここでは１番地）
に従ってメモリブロック８ａ，８ｂへのデータ｛２０｝
｛２１｝及び｛２２｝｛２３｝の書込、各ＡＣＳ回路１
０ａ〜１０ｄからデータ｛８｝〜｛１５｝に対するＡＣ
Ｓ計算結果のうち残り半分のデータ｛４｝〜｛７｝の出
力、第２書込アドレス及び第２読出アドレスの更新、更
新された第２読出アドレス（ここでは２番地）に従って
メモリブロック８ｃ，８ｄから読み出したデータ｛１
６｝｛１７｝及び｛１８｝｛１９｝のバッファ９ａ，９
ｂへの格納が行われる。

【００５８】続く時刻ｔ６では、先の時刻ｔ４の場合と
同様に動作して、第２書込アドレス（ここでは１番地）
に従って、データ｛４｝｛５｝及び｛６｝｛７｝のメモ
リブロックの８ｃ，８ｄへの書込、第１アドレスの更
新、更新された第１アドレス（ここでは２番地）に従っ
てメモリブロック８ａ，８ｂからデータ｛２０｝｛２
１｝及び｛２２｝｛２３｝の読込、メモリブロック８
ａ，８ｂ及びバッファ９ａ，９ｂから読み込んだデータ
｛１６｝〜｛２３｝に対するＡＣＳ計算、各ＡＣＳ回路
１０ａ〜１０ｄからＡＣＳ計算結果のうち半分のデータ
｛１０｝｛１１｝｛８｝｛９｝の出力が行われる。

【００５９】続く時刻ｔ７では、合成回路１４ａにて合
成されたデータがメモリブロック８ｂに供給され、合成
回路１４ｂにて合成された書込データがメモリブロック
８ａに供給されるようにセレクタ１６ａ，１６ｂが設定
される以外は、先の時刻ｔ３，ｔ５の場合と全く同様に
動作する。

【００６０】つまり、第１アドレス（ここでは２番地）
に従って、メモリブロック８ａ，８ｂへのデータ｛８｝
｛９｝及び｛１０｝｛１１｝の書込、各ＡＣＳ回路１０
ａ〜１０ｄからデータ｛１６｝〜｛２３｝に対するＡＣ
Ｓ計算結果のうち残り半分のデータ｛２６｝｛２７｝
｛２４｝｛２５｝の出力、第２書込アドレス及び第２読
出アドレスの更新、更新された第２読出アドレス（ここ
では３番地）に従ってメモリブロック８ｃ，８ｄから読
み出したデータ｛２４｝｛２５｝及び｛２６｝｛２７｝
のバッファ９ａ，９ｂへの格納が行われる。

【００６１】続く時刻ｔ８では、合成回路１４ａにて合
成されたデータ｛２４｝｛２５｝がメモリブロック８ｃ
に供給され、合成回路１４ｂにて合成されたデータ｛２
６｝｛２７｝がメモリブロック８ｄに供給されるように
セレクタ１６ａ，１６ｂが設定される以外は、先の時刻
ｔ４，ｔ６の場合と全く同様に動作する。つまり、第２
書込アドレス（ここでは２番地）に従ってメモリブロッ
クの８ｃ，８ｄへのデータ｛２４｝｛２５｝及び｛２
６｝｛２７｝の書込、第１アドレスの更新、更新された
第１アドレス（ここでは３番地）に従ってメモリブロッ
ク８ａ，８ｂからデータ｛２８｝｛２９｝及び｛３０｝
｛３１｝の読込、メモリブロック８ａ，８ｂ及びバッフ
ァ９ａ，９ｂから読み込んだデータ｛２４｝〜｛３１｝
に対するＡＣＳ計算、各ＡＣＳ回路１０ａ〜１０ｄから
ＡＣＳ計算結果のうち半分のデータ｛３０｝｛３１｝
｛２８｝｛２９｝の出力が行われる。

【００６２】続く時刻ｔ９では先の時刻ｔ７の場合と全
く同様に動作して、第１アドレス（ここでは３番地）に
従ってメモリブロック８ａ，８ｂへのデータ｛２８｝
｛２９｝及び｛３０｝｛３１｝の書込、各ＡＣＳ回路１
０ａ〜１０ｄからデータ｛２４｝〜｛３１｝に対するＡ
ＣＳ計算結果のうち残り半分のデータ｛１４｝｛１５｝
｛１２｝｛１３｝の出力、第２書込アドレス及び第２読
出アドレスの更新、更新された第２アドレス（ここでは
１番地）に従ってメモリブロック８ｃ，８ｄから読み込
んだデータ｛４｝｛５｝及び｛６｝｛７｝のバッファ９
ａ，９ｂへの格納が行われる。

【００６３】続く時刻ｔ１０では先の時刻ｔ８の場合と
全く同様に動作して、第２書込アドレス（ここでは３番
地）に従ってメモリブロックの８ｃ，８ｄへのデータ
｛１２｝｛１３｝及び｛１４｝｛１５｝の書込、第１ア
ドレスの更新、更新された第１アドレス（ここでは０番
地）に従ってメモリブロック８ａ，８ｂからデータ
｛０｝｛１｝及び｛２｝｛３｝の読込、メモリブロック
８ａ，８ｂ及びバッファ９ａ，９ｂから読み込んだデー
タ｛０｝〜｛７｝に対するＡＣＳ計算、各ＡＣＳ回路１
０ａ〜１０ｄからＡＣＳ計算結果のうち半分のデータ
｛０｝｛１｝及び｛２｝｛３｝の出力が行われる。

【００６４】この時刻ｔ１０の時点で、ＰＭメモリ８に
格納された全てのデータについての更新が一通り終了す
ることになり、以後、第１アドレス，第２読出アドレ
ス，第２書込アドレスに従って、上述した時刻ｔ３〜ｔ
１０についての処理が繰り返し実行される。

【００６５】つまり、１回目のデータ更新時には、第１
アドレス生成回路３０からの第１アドレスにより制御さ
れるメモリブロック８ａ，８ｂ、及び第２アドレス生成
回路４０からの第２読出アドレス／第２書込アドレスに
より制御されるメモリブロック８ｃ，８ｄは、いずれも
０→１→２→３の順番で各番地のデータが読み書きされ
る。即ち、まず各メモリブロック８ａ〜８ｄの０番地か
らデータ｛０｝〜｛７｝が読み出され、ＡＣＳ計算の結
果として、ＡＣＳ回路１０ａ〜１０ｄから出力される各
一対のデータ｛０｝｛１６｝，｛１｝｛１７｝，｛２｝
｛１８｝，｛３｝｛１９｝が、データ｛０｝｛１｝，
｛２｝｛３｝，｛１６｝｛１７｝，｛１８｝｛１９｝の
対に組み替えられ、これら組み替えられたデータが、各
メモリブロック８ａ〜８ｄに、初期状態の時に割り当て
られた状態についてのデータがそれぞれ格納されるよう
に分配され、先にデータが読み出された０番地に書き込
まれる。

【００６６】以下、同様に、各メモリブロック８ａ〜８
ｄの１番地からデータ｛８｝〜｛１５｝が読み出され、
ＡＣＳ計算の結果を組み替えたデータ｛２０｝｛２
１｝，｛２２｝｛２３｝，｛４｝｛５｝，｛６｝｛７｝
が、各メモリブロック８ａ〜８ｄに分配され同じ１番地
に書き込まれる。

【００６７】続けて、各メモリブロック８ａ〜８ｄの２
番地からデータ｛１６｝〜｛２３｝が読み出され、ＡＣ
Ｓ計算の結果を組み替えたデータ｛８｝｛９｝，｛１
０｝｛１１｝，｛２４｝｛２５｝，｛２６｝｛２７｝
が、各メモリブロック８ａ〜８ｄに分配され同じ２番地
に書き込まれる。

【００６８】更に、各メモリブロック８ａ〜８ｄの３番
地からデータ｛２４｝〜｛３１｝が読み出され、ＡＣＳ
計算の結果を組み替えたデータ｛２８｝｛２９｝，｛３
０｝｛３１｝，｛１２｝｛１３｝，｛１４｝｛１５｝
が、各メモリブロック８ａ〜８ｄに分配され同じ３番地
に書き込まれる。

【００６９】このようにして、全データについての１回
目のデータ更新が終了した時に、各メモリブロック８ａ
〜８ｄのデータ格納状態は、図６中の更新回数１の欄に
示すようなものとなる。そして、２回目のデータ更新の
時には、メモリブロック８ａ，８ｂでは、０→２→１→
３の順番で、一方、メモリブロック８ｃ，８ｄでは、１
→３→０→２の順番で各番地のデータが読み書きされ
る。

【００７０】図６中の更新回数１の欄に示された各メモ
リブロック８ａ〜８ｄのデータ格納状態から明らかなよ
うに、各回毎に、並列に処理されるデータの組み合わせ
（即ち、データ｛０｝〜｛７｝，｛８｝〜｛１５｝，
｛１６｝〜｛２３｝，｛２４｝〜｛３１｝）は常に同じ
であり、上述と同様に、ＡＣＳ計算の結果の組み替え、
組み替えたデータの分配、読み出したアドレスへの書込
が順次行われることにより、２回目のデータ更新が終了
した時に、各メモリブロック８ａ〜８ｄのデータ格納状
態は、図６中の更新回数２の欄に示すようなものとな
る。

【００７１】この時、メモリブロック８ａ，８ｂのデー
タ格納状態は、初期状態に戻っている。以下同様に、３
回目のデータ更新時には、メモリブロック８ａ，８ｂ
は、１回目のデータ更新時と同様に０→１→２→３番地
の順番で、一方、メモリブロック８ｃ，８ｄでは、３→
２→１→０の順番で各番地のデータが読み書きされるこ
とにより、３回目のデータ更新終了時には図６中の更新
回数３の欄にに示すようなものとなり、更に、４回目の
データ更新時には、メモリブロック８ａ，８ｂは、２回
目のデータ更新時と同様に０→２→１→３の順番で、一
方、メモリブロック８ｃ，８ｄは、２→０→３→１の順
番で各番地のデータが読み書きされることにより、４回
目のデータ更新終了時には図６中の更新回数４の欄に示
すようになものとなる。この時、メモリブロック８ａ，
８ｂだけでなく、メモリブロック８ｃ，８ｄのデータ格
納状態も初期状態に戻っている。

【００７２】つまり、データ更新毎に、メモリブロック
８ａ，８ｂは２つのデータ格納状態を、メモリブロック
８ｃ，８ｄは４つのデータ格納状態を繰り返すことにな
る。なお、ここでは、ＰＭメモリ８について説明した
が、パスメモリ６についてもほぼ同様の手順でデータの
更新が行われる。

【００７３】そして本実施例のビタビ復号器２では、こ
のような処理を符号蓄積数（本実施例では１６）回だけ
繰り返す毎に、最尤パス検出器２４が起動され、ＰＭメ
モリ８に格納されたデータ、即ち各内部状態のパスメト
リックを比較して、最小のパスメトリックとなる内部状
態を検出する。すると、最尤復号器２６では、最尤パス
検出器２４にて検出された内部状態に従って、これに対
応するパスをパスメモリ６から読み出し復号データを生
成する。

【００７４】即ち、最後の内部状態とこの内部状態に到
るパスとがわかっていれば、パスを構成するブランチに
従って、内部状態を逆方向に辿っていくことにより、入
力された符号を特定することができ、ひいてはこの符号
を復号したデータを得ることができるのである。

【００７５】以上、説明したように、本実施例のビタビ
復号器２においては、パスメモリ６及びＰＭメモリ８
が、２つの内部状態についてのデータを同一番地にて同
時に読み書きできるように構成されていると共に、各Ａ
ＣＳ回路１０及びパス更新回路１２から出力されるデー
タを、同一状態に遷移する一対の状態についてのデータ
｛２ｎ｝｛２ｎ＋１｝（ｎ＝０，１，…２^K-2−１） が
一緒になるよう組み替えて合成し、パスメモリ６及びＰ
Ｍメモリ８への書込データとするようにされている。

【００７６】従って、本実施例のビタビ復号器２によれ
ば、パスメモリ６及びＰＭメモリ８の各番地には、常
に、同一状態に遷移する一対の状態についてのデータ
｛２ｎ｝｛２ｎ＋１｝が格納され、これら一対のデータ
｛２ｎ｝｛２ｎ＋１｝を、それぞれ一回の操作で読み書
きできるので、処理の高速化を図ることができる。

【００７７】また、本実施例のビタビ復号器２において
は、各メモリブロックには、常に、初期状態の時に割り
当てられた状態についてのデータがそれぞれ格納される
ように、ＡＣＳ回路１０及びパス更新回路１２での処理
結果からなる書込データが分配され、且つこの書込デー
タは、処理のために先に読み出されたデータと同じ番地
に書き込まれるようにされていると共に、データ更新が
一通り終了する毎に変化するデータの格納状態に応じ
て、メモリブロック毎にデータを読み出す順番を変化さ
せ、各内部状態についてのデータが、常に同じ組み合わ
せで読み出されるようにされている。

【００７８】従って、本発明のビタビ復号器によれば、
パスメモリ６やＰＭメモリ８を２重に設けたり、ＡＣＳ
回路１０やパス更新回路１２での処理を複雑にすること
なく、パスメモリ６やＰＭメモリに格納されたデータの
更新を繰り返し実行することができる。

【００７９】その結果、パスメモリ６及びＰＭメモリ８
が２重化されている従来装置に比べて、全体の記憶容量
を半分に削減できるため、装置を小型化でき、また、従
来と同じ記憶容量を用いるのであれば、より、誤り訂正
能力の高い復号を行うことが可能な装置を構成すること
ができる。

【００８０】なお、本実施例において、ブランチメトリ
ック計算回路４がブランチメトリック算出手段に相当
し、また、パスメモリ６がパス記憶手段、ＰＭメモリ８
がパスメトリック記憶手段、ＡＣＳ回路１０及びパス更
新回路１２がＡＣＳ計算手段、合成回路１４ａ，１４
ｂ，１８ａ，１８ｂ及びセレクタ１６ａ〜１６ｄ，２０
ａ〜２０ｄがデータ分配手段、アドレス制御回路２２が
アドレス制御手段にそれぞれ相当する。

【図面の簡単な説明】

【図１】 実施例のビタビ復号器の全体構成を表すブロ
ック図である。

【図２】 状態遷移の様子を表す説明図である。

【図３】 メモリブロックの構成を表す説明図である。

【図４】 第１アドレス生成回路の構成及び動作を表す
説明図である。

【図５】 第２アドレス生成回路の構成及び動作を表す
説明図である。

【図６】 メモリブロックのデータの格納状態が変化す
る様子を表す説明図である。

【図７】 実施例のビタビ復号器の各部の動作を表すタ
イミング図である。

【図８】 畳み込み符号を生成する符号器の構成図であ
る。

【図９】 従来のビタビ復号器の構成を表すブロック図
である。

【符号の説明】

２…ビタビ復号器 ４…ブランチメトリック計算回路 ６（６ａ〜６ｄ）…パスメモリ ９ａ，９ｂ…バッ
ファ ８（８ａ〜８ｄ）…パスメトリック（ＰＭ）メモリ １０（１０ａ〜１０ｄ）…ＡＣＳ回路 １２（１２ａ〜１２ｄ）…パス更新回路 １４ａ，１４ｂ，１８ａ，１８ｂ…合成回路 １６ａ〜１６ｄ，２０ａ〜２０ｄ…セレクタ ２２…アドレス制御回路 ２４…最尤パス検出器
２６…最尤復号器 ３０…第１アドレス生成回路 ３２，４２…アドレス
カウンタ ３４，３６，４４，４６…セレクタ ４０…第２アド
レス生成回路 ４７，４８…反転回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 状態［２ｎ］及び状態［２ｎ＋１］が、
   それぞれ状態［ｎ］又は状態［ｎ＋２^K-2］（ｎ＝０，
   １，…２^K-2−１）に遷移するよう設定された２ ^K-1 個
   の内部状態を有し、拘束長ｋの畳み込み符号からなる符
   号系列を復号するビタビ復号器であって、 前記内部状態間の状態遷移を表すブランチ毎に、該ブラ
   ンチを経由する際に入力されるべき既知の符号と実際に
   入力された符号との距離を表すブランチメトリックを算
   出するブランチメトリック算出手段と、 前記内部状態毎に、該内部状態に到るまでに選択された
   ブランチの経路であるパスを記憶するパス記憶手段と、 前記内部状態毎に、前記パス記憶手段に記憶されたパス
   についての前記ブランチメトリックの積算値であるパス
   メトリックを記憶するパスメトリック記憶手段と、 同一の内部状態に遷移する一対の内部状態についての各
   パスメトリックに、遷移先の内部状態に到るブランチの
   ブランチメトリックをそれぞれ加算することにより、遷
   移先の内部状態に到る一対のパスのパスメトリックを算
   出し、該算出されたパスメトリックの小さい方のパス
   を、遷移先の内部状態についての新たなパスとして前記
   パス記憶手段及び前記パスメトリック記憶手段の内容を
   更新する２ ^M （Ｍ≧１）個のＡＣＳ計算手段と、 前記パス記憶手段及び前記パスメトリック記憶手段に対
   するデータの読み書きを制御するメモリ制御手段と、 を備え、 前記パス記憶手段及び前記パスメトリック記憶手段のう
   ち少なくともいずれか一方が、それぞれを独立に制御可
   能な２^M 個のメモリブロックＢＫ０，ＢＫ１，…ＢＫｘ
   （ｘ＝２^M−１ ）からなり、 前記メモリ制御手段に、 前記各メモリブロックから読み出した記憶内容が、該メ
   モリブロックに予め１対１に対応付けられた前記ＡＣＳ
   計算手段のいずれかにそれぞれ供給され、且つ半数の各
   メモリブロックＢＫｉ（ｉ＝０，１，…２^M-1−１ ）に
   は、 状態［(２・ｉ)＋２^M+1・ｊ］，［(２・ｉ＋１)＋２^M+1・ｊ］ （但し、ｊ＝０，１，…２^K-M-3−１） 状態［(２・ｉ)＋２^M+1・ｊ＋２^M］，［(２・ｉ＋１)＋２^M+1・ｊ＋２^M］ （但し、ｊ＝２^K-M-3，２^K-M-3＋１，…２^K-M-2−１） 残り半数の各メモリブロックＢＫｉ（ｉ＝２^M-1，２^M-1
   ＋１，…２^M−１ ）には、 状態［(２・ｉ)＋２^M+1・ｊ］，［(２・ｉ)＋２^M+1・ｊ］ （但し、ｊ＝０，１，…２^K-M-3−１） 状態［(２・ｉ)＋２^M+1・ｊ−２^M］，［(２・ｉ＋１)＋２^M+1・ｊ−２^M］ （但し、ｊ＝２^K-M-3，２^K-M-3＋１，…２^K-M-2−１） についてのデータがそれぞれ格納されるよう、前記ＡＣ
   Ｓ計算手段での処理結果を分配するデータ分配手段と、 前記各メモリブロックから、連続した２^M+1 個の状態
   ［０＋２^M+1・ｊ］［１＋２^M+1・ｊ］…［２^M+1−１＋
   ２^M+1・ｊ］についてのデータが並列に読み出され、該
   データが読み出されたアドレスに前記ＡＣＳ計算手段で
   の処理結果が書き込まれるよう前記各メモリブロックの
   アドレスを制御するアドレス制御手段と、 を設けたことを特徴とするビタビ復号器。
2. 【請求項２】 前記メモリブロックには、同一状態に遷
   移する一対の状態［２ｎ］，［２ｎ＋１］ についての
   データが、同一アドレスにて同時に読み書きが可能なよ
   うに格納されていることを特徴とする請求項１に記載の
   ビタビ復号器。