JPH11345981A - Manufacture of semiconductor device - Google Patents
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- JPH11345981A JPH11345981A JP13921699A JP13921699A JPH11345981A JP H11345981 A JPH11345981 A JP H11345981A JP 13921699 A JP13921699 A JP 13921699A JP 13921699 A JP13921699 A JP 13921699A JP H11345981 A JPH11345981 A JP H11345981A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は絶縁基板上に形成さ
れる半導体装置の静電気保護回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic protection circuit for a semiconductor device formed on an insulating substrate.
【０００２】[0002]
【従来の技術】従来は絶縁基板上に薄膜トランジスタを
形成した場合に寄生ダイオードが同時形成されるという
ことはなかった。これは半導体基板上にバイポーラトラ
ンジスタやＭＯＳトランジスタを形成すると同時に寄生
ダイオードが形成されるのとは大きな相違点であった。2. Description of the Related Art Conventionally, when a thin film transistor is formed on an insulating substrate, a parasitic diode has not been formed at the same time. This is a big difference from forming a bipolar transistor or a MOS transistor on a semiconductor substrate and forming a parasitic diode at the same time.
【０００３】半導体基板上に形成される半導体装置の静
電気保護回路は前記寄生ダイオードを利用して構成され
ていた。A static electricity protection circuit of a semiconductor device formed on a semiconductor substrate has been configured using the parasitic diode.
【０００４】[0004]
【発明が解決しようとする課題】しかし、絶縁基板上で
は薄膜トランジスタを形成する際に、寄生ダイオードが
同時形成されることがないので、製造工程数を増やさず
に、ダイオードを用いた、静電気保護性能が高い静電気
保護回路を構成できないという問題点を有する。However, when a thin film transistor is formed on an insulating substrate, a parasitic diode is not formed at the same time. Therefore, without increasing the number of manufacturing steps, the static electricity protection performance using the diode is reduced. However, there is a problem that a high static electricity protection circuit cannot be formed.
【０００５】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは、絶縁基板上に形成
される半導体装置に形成される薄膜トランジスタの製造
工程と同時に形成されかつ静電気保護性能が高い静電気
保護回路を提供するところにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances and has as its object to form a thin film transistor simultaneously with a process of manufacturing a thin film transistor formed on a semiconductor device formed on an insulating substrate. To provide a high static electricity protection circuit.
【０００６】[0006]
【課題を解決するための手投】本発明の静電気保護回路
は、絶縁基板上に形成されるものであって、薄膜トラン
ジスタのソース、ゲート、ドレイン部として形成される
イオンドープされた非結晶シリコン材料と同一の材料で
かつ薄膜トランジスタのソース、ゲート、ドレイン部と
同一の製造工程で形成される静電気保護回路の入力抵抗
を有することを特徴とする。An electrostatic protection circuit according to the present invention is formed on an insulating substrate, and is formed of an ion-doped amorphous silicon material formed as a source, a gate, and a drain of a thin film transistor. And the input resistance of an electrostatic protection circuit formed in the same manufacturing process as the source, gate and drain of the thin film transistor.
【０００７】[0007]
【実施例】第１図は本発明の実施例における静電気保護
回路を用いた半導体装置の断面図である。第１図におい
て１は絶縁基板である。機能的には透明基板でも良く、
導電体で裏打ちされた絶縁基板でも良い。材料的には石
英板、サファイヤ基板、水晶板、ガラス板など特に制限
は無く、前記材料を多層化したものでも良い。２、３
０、３１、３２は非結晶シリコン材料が、たとえば１０
００オングストロームから５０００オングストローム程
度の厚さで絶縁基板１上成膜され、次に所用のパターン
にフォトリソグラフグラフィ技術によってパターニング
され、次に非結晶シリコン薄膜２、３０、３１、３２の
表面を酸化してゲート酸化膜４を１０００オングストロ
ーム程度成膜する。次に非結晶シリコン材料をたとえば
６０００オングストロームから１μｍ程度の厚さで成膜
して所用のパターンでエッチングしてゲート部５を形成
する。次にゲート部５をマスクとしてイオンドープをす
ることによって薄膜トランジスタ８のソース部３０、ド
レイン部３１が活性化され、ゲート部５にマスクされた
部分がチャネル部２として機能する。イオンドープする
ことによって入力抵抗３２、ソース部３０、ドレイン部
３１のシート抵抗は３Ｋ〜５０ＫΩ／□程度の値にな
る。またゲート部のシート抵抗は２０〜４０Ω／□程度
になるように不純物を混入して成膜される。これらのシ
ート抵抗値は膜厚、イオンドープする材料及びイオンド
ープ量によって前後するのは当然である。６は層間絶縁
膜であり、７０、７１、７２は金属配線膜である。層間
絶縁膜６は例えばＣＶＤＳｉＯ2が１μｍ程度成膜され
る。また金属配線膜７０、７１、７２はアルミニウムな
どを１μｍ程度スパッタして形成し、そのシート抵抗は
０．２Ω／□程度である。なお第１図においてパッシベ
ーション膜は省略してある。1 is a sectional view of a semiconductor device using an electrostatic protection circuit according to an embodiment of the present invention. In FIG. 1, reference numeral 1 denotes an insulating substrate. Functionally, it may be a transparent substrate,
An insulating substrate lined with a conductor may be used. The material is not particularly limited, such as a quartz plate, a sapphire substrate, a quartz plate, and a glass plate, and a multilayer of the above materials may be used. Two, three
0, 31, 32 are amorphous silicon materials, for example, 10
A film is formed on the insulating substrate 1 to a thickness of about 00 Å to 5000 Å, then patterned into a desired pattern by a photolithographic technique, and then the surfaces of the amorphous silicon thin films 2, 30, 31, 32 are oxidized. Then, a gate oxide film 4 is formed to a thickness of about 1000 angstroms. Next, a gate portion 5 is formed by etching an amorphous silicon material to a thickness of, for example, about 6000 Å to about 1 μm and etching it in a required pattern. Next, the source portion 30 and the drain portion 31 of the thin film transistor 8 are activated by ion doping using the gate portion 5 as a mask, and the portion masked by the gate portion 5 functions as the channel portion 2. By the ion doping, the sheet resistance of the input resistor 32, the source section 30, and the drain section 31 becomes a value of about 3K to 50KΩ / □. Further, the film is formed by mixing impurities so that the sheet resistance of the gate portion is about 20 to 40 Ω / □. Naturally, these sheet resistance values vary depending on the film thickness, the material to be ion-doped, and the ion doping amount. 6 is an interlayer insulating film, and 70, 71 and 72 are metal wiring films. The interlayer insulating film 6 is formed, for example, by CVD SiO 2 of about 1 μm. The metal wiring films 70, 71, and 72 are formed by sputtering aluminum or the like at about 1 μm, and have a sheet resistance of about 0.2 Ω / □. In FIG. 1, the passivation film is omitted.
【０００８】以上のような構造および製造過程によって
静電気保護回路は提供されるわけであるが、次に第２図
に示す本発明の静電気保護回路の実施例の回路図を説明
する。第２図は薄膜トランジスタが相補型で形成される
ＣＭＯＳ構成の回路を用いている。第１図と対応する部
分は同一番号を付した。２０２はＮチャネル薄膜トラン
ジスタ、２０３はＰチャネル薄膜トランジスタ、２０６
は電源、２０５は入力インバータである。７２は外部入
力端子であり、静電気保護回路はこの外部入力端子７２
に印加される過大な電気ストレス（電圧や電荷の形で印
加される。）に対して半導体装置内部の素子が破壊しな
いように保護する機能を有するものである。３２は入力
抵抗である。第１図の実施例では、入力抵抗３２を、ソ
ース部３０とドレイン部３１と一括形成しているが、入
力抵抗３２をゲート部３２と一括形成しても良い。また
ドレイン部３１と入力抵抗３２を金属配線膜７１で接続
する代りに、ドレイン部３１あるいはソース部３０を入
力抵抗３２と連続したパターンとして形成しても良い。
入力抵抗３２はＰチャネル薄膜トランジスタ２０３、Ｎ
チャネル薄膜トランジスタ２０２、どちらのトランジス
タのソース部、ゲート部、ドレイン部と同一工程で形成
しても良い。通常ＣＭＯＳ構成の半導体装置の場合、イ
オンドープがＰチャネルあるいはＮチャネルのトランジ
スタのどちらかに対して２度行なわれる場合がある。２
度イオンドープしたソース部、ドレイン部のシート抵抗
はバラツキが大きくなるので、イオンドープが１回だけ
行なわれたソース部、ドレイン部と一括して形成される
入力抵抗３２が望ましい。An electrostatic protection circuit is provided by the above-described structure and manufacturing process. Next, a circuit diagram of an embodiment of the electrostatic protection circuit of the present invention shown in FIG. 2 will be described. FIG. 2 uses a circuit having a CMOS structure in which thin film transistors are formed in a complementary manner. Parts corresponding to those in FIG. 1 are given the same numbers. 202 is an N-channel thin film transistor, 203 is a P-channel thin film transistor, 206
Is a power supply and 205 is an input inverter. Reference numeral 72 denotes an external input terminal.
Has a function of protecting the elements inside the semiconductor device from being destroyed against excessive electric stress (applied in the form of voltage or electric charge) applied to the semiconductor device. 32 is an input resistance. In the embodiment of FIG. 1, the input resistor 32 is formed integrally with the source portion 30 and the drain portion 31. However, the input resistor 32 may be formed integrally with the gate portion 32. Instead of connecting the drain portion 31 and the input resistor 32 with the metal wiring film 71, the drain portion 31 or the source portion 30 may be formed as a pattern continuous with the input resistor 32.
The input resistance 32 is a P-channel thin film transistor 203, N
The channel thin film transistor 202 and the source, gate, and drain of any of the transistors may be formed in the same step. Normally, in the case of a semiconductor device having a CMOS structure, ion doping may be performed twice on either a P-channel or N-channel transistor. 2
Since the sheet resistance of the source portion and the drain portion that are heavily ion-doped greatly varies, the input resistor 32 that is formed collectively with the source portion and the drain portion that are ion-doped only once is desirable.
【０００９】次に第３、４図を用いて第２図に示した本
発明の静電気保護回路の回路動作をを説明する。第３図
は本発明の静電気保護回路の等価回路を示す回路図であ
る。抵抗ＲTは第２図におけるＰチャネル薄膜トランジ
スタ２０３とＮチャネル薄膜トランジスタ２０２を電圧
可変抵抗として置換したものである。また抵抗ＲTに印
加される電圧ＶTと電流ＩTの関係を示した特性図が第４
図である。入力静電容量ＣINは入力インバータ２０５の
入力静電容量とＰチャネル薄膜トランジスタ２０３とＮ
チャネル薄膜トランジスタ２０２のドレインゲート間静
電気容量を置換したコンデンサである。またコンデンサ
ＣDは疑似的に初期電圧Ｖを蓄えた電気ストレス源であ
る。スイッチＳを閉じると入力端子７２に初期電圧Ｖが
印加される。その際に入力抵抗３２に流れる電流をｉと
し、入力抵抗３２の値をＲ３２とするとｉ＝Ｖ／Ｒ３２
（時間はスイッチＳを閉じた時間）である。この電流値
ｉ＝Ｖ／Ｒ３２は入力静電容量ＣINをすべて流れる。入
力静電容量ＣINがある程度充電されて、端子７１の電圧
が上昇するに従って抵抗ＲTからコンデンサＣD及入力静
電容量ＣINの電荷が放電（第４図参照）される。抵抗Ｒ
Tの端子電圧は端子７１の電圧に示されるように０から
ＶPまで上昇し次に０まで下降する。すなわち抵抗ＲTの
動作点は第４図において電圧ＶT＝０からＶT＝ＶPに移
動し、次にＴT＝０に移動する。Next, the circuit operation of the electrostatic protection circuit of the present invention shown in FIG. 2 will be described with reference to FIGS. FIG. 3 is a circuit diagram showing an equivalent circuit of the electrostatic protection circuit of the present invention. The resistor RT is obtained by replacing the P-channel thin film transistor 203 and the N-channel thin film transistor 202 in FIG. 2 with a voltage variable resistor. The characteristic diagram showing the relationship between the resistor R the voltage applied to the T V T and the current I T is the fourth
FIG. The input capacitance C IN is the input capacitance of the input inverter 205, the P-channel thin film transistor 203, and N
This is a capacitor in which the capacitance between the drain and the gate of the channel thin film transistor 202 is replaced. The capacitor C D is an electric source of stress which artificially stored the initial voltage V. When the switch S is closed, the initial voltage V is applied to the input terminal 72. At this time, if the current flowing through the input resistor 32 is i and the value of the input resistor 32 is R32, i = V / R32
(The time is the time when the switch S is closed.) This current value i = V / R32 flows through the entire input capacitance C IN . Is charged to a certain extent the input capacitance C IN, the charge of the capacitor C D及入force the capacitance C IN from R T resistor according to the voltage on the terminal 71 is increased is discharged (see FIG. 4). Resistance R
The terminal voltage of the T drops from 0 as shown in the voltage at the terminal 71 to zero elevated to the next until V P. That operating point of the R T resistor is moved from the voltage V T = 0 to V T = V P in FIG. 4, then moves to T T = 0.
【００１０】前述の説明のとおり、電流ｉの尖頭値Ｎ／
Ｒ32はすべて入力静電容量ＣINを流れる。（端子７１の
電圧の初期値が０なので）ここで入力静電容量ＣINとは
第１図に示すゲート酸化膜４が誘電体としてサンドイッ
チされているコンデンサである。非結晶シリコンを酸化
させて形成したゲート酸化膜は従来の単結晶シリコンの
酸化膜に比べてピンホールが多く、欠陥も多いので、耐
圧が低く、大きな充電電流に耐えられず、静電気ストレ
スに弱かった。そこで入力抵抗３２の値を大きく設定し
電流ｉの尖頭値Ｖ／Ｒ32の値を小さくすると静電気スト
レスに強くなることがわかった。また、入力抵抗３２を
大きくすると、入力抵抗３２と入力静電容量ＣINの積に
比例する入力遅延が大きくなる。そこで入力インバータ
２０５のトランジスタサイズを小さくして入力静電容量
ＣINを小さくする。また抵抗ＲTの最小値ＲTminの１０
倍程度の大きさ以上に入力抵抗３２の抵抗値Ｒ３２を設
定すると端子７１の尖頭電圧ＶPは印可電圧Ｖの０．１
倍以下になるので望ましい。絶縁基板上に形成された半
導体装置では寄生ダイオードが存在しないので、不要な
入力容量がつかず、そのため入力抵抗３２を大きくして
静電気保護性能を高めることができる。入力インバータ
２０５のトランジスタサイズを小さくして入力抵抗３２
の値を大きくすることによって静電気保護性能が高まる
が、入力インバータ２０５のトランジスタサイズを小さ
くすると、ゲート酸化膜４の欠陥が含まれる確率が低く
なるので飛躍的に静電気ストレスに強くなる。入力抵抗
３２が特に、薄膜トランジスタのソース部、ドレイン部
と一括して形成される場合には次のような効果がある。
ゲート部に比ベシート抵抗が１００倍程度高いので同
じ抵抗値を形成する場合スペースを必要としない。また
浮遊静電容量がほとんどなくなるので、入力静電容量Ｃ
INが小さくなり、入力遅延が減少する。ゲート酸化膜
４におおわれているので抵抗値の安定性が良い。As described above, the peak value N /
R 32 all flow through the input capacitance C IN . Here, the input capacitance C IN is a capacitor in which the gate oxide film 4 shown in FIG. 1 is sandwiched as a dielectric (because the initial value of the voltage of the terminal 71 is 0). A gate oxide film formed by oxidizing amorphous silicon has more pinholes and more defects than a conventional single-crystal silicon oxide film, so it has a low withstand voltage, cannot withstand a large charging current, and is susceptible to electrostatic stress. Was. Therefore set to a large value of the input resistor 32 Lower values of peak value V / R 32 of the current i was found to be resistant to electrostatic stress. When the input resistance 32 is increased, the input delay proportional to the product of the input resistance 32 and the input capacitance C IN increases. Therefore, the transistor size of the input inverter 205 is reduced to reduce the input capacitance C IN . In addition, the minimum value R Tmin of the resistance R T is 10
Setting the resistance value R32 of the input resistor 32 to the above about doubled magnitude peak voltage V P of the terminal 71 of the applied voltage V 0.1
It is desirable because it becomes twice or less. In the semiconductor device formed on the insulating substrate, there is no parasitic diode, so that an unnecessary input capacitance is not applied. Therefore, the input resistance 32 can be increased to improve the electrostatic protection performance. Reduce the transistor size of the input inverter 205 and reduce the input resistance 32
Is increased by increasing the value of .times., But when the transistor size of the input inverter 205 is reduced, the probability that a defect of the gate oxide film 4 is included is reduced, so that the resistance is dramatically increased. The following effects are obtained particularly when the input resistor 32 is formed integrally with the source and drain portions of the thin film transistor.
Since the sheet resistance is about 100 times higher than that of the gate, no space is required for forming the same resistance. Also, since the floating capacitance almost disappears, the input capacitance C
IN is smaller and input delay is reduced. Since it is covered with the gate oxide film 4, the resistance value is stable.
【００１１】[0011]
【発明の効果】以上のように本発明によれば次のような
効果を有する。静電気保護回路の入力抵抗は薄膜トラン
ジスタのソース部、ゲート部、ドレイン部と一括形成さ
れるので、製造工程が簡略である。絶縁基板上に形成さ
れる半導体装置の特徴を生かして、抵抗ＲTの最小値Ｒ
Tminの１０倍程度の大きさ以上に入力抵抗３２の値をす
ることによって静電気保護性能が向上する。As described above, the present invention has the following effects. Since the input resistance of the static electricity protection circuit is formed collectively with the source, gate, and drain of the thin film transistor, the manufacturing process is simplified. By taking advantage of the semiconductor device formed on an insulating substrate, the minimum value R of the R T resistor
By setting the value of the input resistor 32 to at least about 10 times Tmin, the electrostatic protection performance is improved.
【００１２】本発明はドライバー内蔵アクティブマトリ
ックスディスプレイ、イメージセンサなどに効果的であ
る。The present invention is effective for active matrix displays with built-in drivers, image sensors, and the like.
【図１】本発明の静電気保護回路を用いた半導体装置の
一実施例を示す断面図。FIG. 1 is a cross-sectional view showing one embodiment of a semiconductor device using an electrostatic protection circuit of the present invention.
【図２】本発明の静電気保護回路の一実施例を示す回路
図。FIG. 2 is a circuit diagram showing an embodiment of an electrostatic protection circuit according to the present invention.
【図３】本発明の静電気保護回路を説明するための等価
回路図。FIG. 3 is an equivalent circuit diagram for explaining the electrostatic protection circuit of the present invention.
【図４】抵抗ＲTの電圧電流特製図。FIG. 4 is a special drawing of the voltage and current of the resistor RT .
１…絶縁基板 ２…薄膜トランジスタ ３０…ソース部 ５…ゲート部 ３１…ドレイン部 ３２…入力抵抗 DESCRIPTION OF SYMBOLS 1 ... Insulating substrate 2 ... Thin film transistor 30 ... Source part 5 ... Gate part 31 ... Drain part 32 ... Input resistance
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１１年６月３日[Submission date] June 3, 1999
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】発明の名称[Correction target item name] Name of invention
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【発明の名称】 半導体装置の製造方法Patent application title: Method of manufacturing semiconductor device
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００１[Correction target item name] 0001
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００１】[0001]
【発明の属する技術分野】本発明は基板上に形成される
半導体装置の静電気保護回路の製造方法に関する。The present invention relates to a method for manufacturing an electrostatic protection circuit for a semiconductor device formed on a substrate.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００６[Correction target item name] 0006
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００６】[0006]
【課題を解決するための手段】本発明は基板上に形成さ
れる半導体装置の製造方法において、薄膜トランジスタ
のソース・ドレインとなる領域と、静電気保護回路の入
力抵抗となる領域を非結晶シリコンで同時に形成する工
程と、前記非結晶シリコンにイオンドープする工程とを
有することを特徴とする。本発明は基板上に形成される
半導体装置の製造方法において、薄膜トランジスタのゲ
ートとなる領域と、静電気保護回路の入力抵抗となる領
域とを同時に同一材料で形成する工程を有することを特
徴とする。According to the present invention, in a method of manufacturing a semiconductor device formed on a substrate, a region serving as a source / drain of a thin film transistor and a region serving as an input resistance of an electrostatic protection circuit are simultaneously formed of amorphous silicon. Forming, and a step of ion-doping the amorphous silicon. According to the present invention, in a method for manufacturing a semiconductor device formed over a substrate, a step of simultaneously forming a region to be a gate of a thin film transistor and a region to be an input resistance of an electrostatic protection circuit with the same material is provided.
【手続補正５】[Procedure amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１１[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１１】[0011]
【発明の効果】以上のように本発明によれば静電気保護
回路の入力抵抗は薄膜トランジスタのソース・ドレイン
部、あるいはゲート部と一括形成されるので製造工程を
簡略化できる。As described above, according to the present invention, since the input resistance of the static electricity protection circuit is formed together with the source / drain portion or the gate portion of the thin film transistor, the manufacturing process can be simplified.
Claims (1)
気保護回路において、薄膜トランジスタのソース、ゲー
ト、ドレイン部として形成されるイオンドープされた非
結晶シリコン材料と同一の材料でかつ薄膜トランジスタ
のソース、ゲート、ドレイン部と同一工程で形成される
入力抵抗を有する静電気保護回路。In a static electricity protection circuit for a semiconductor device formed on an insulating substrate, the source, the gate, and the drain of the thin film transistor are formed of the same material as the ion-doped amorphous silicon material formed as the source, gate, and drain of the thin film transistor. An electrostatic protection circuit having an input resistance formed in the same process as the gate and drain portions.
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| JPH11345981A true JPH11345981A (en) | 1999-12-14 |
| JP3065077B2 JP3065077B2 (en) | 2000-07-12 |
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| US11101299B2 (en) | 2002-04-09 | 2021-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| US8946717B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US8946718B2 (en) | 2002-04-09 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9105727B2 (en) | 2002-04-09 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10854642B2 (en) | 2002-04-09 | 2020-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US9406806B2 (en) | 2002-04-09 | 2016-08-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10700106B2 (en) | 2002-04-09 | 2020-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| US10083995B2 (en) | 2002-04-09 | 2018-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device |
| JP2003308027A (en) * | 2002-04-15 | 2003-10-31 | Semiconductor Energy Lab Co Ltd | Semiconductor display device |
| JP2004004757A (en) * | 2002-04-15 | 2004-01-08 | Semiconductor Energy Lab Co Ltd | Display device and its manufacturing method |
| US10133139B2 (en) | 2002-05-17 | 2018-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10527903B2 (en) | 2002-05-17 | 2020-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9366930B2 (en) | 2002-05-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with capacitor elements |
| US11422423B2 (en) | 2002-05-17 | 2022-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8328105B2 (en) | 2009-03-31 | 2012-12-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN108172631B (en) * | 2018-01-02 | 2020-08-25 | 上海天马微电子有限公司 | Thin film transistor, manufacturing method thereof and array substrate |
| CN108172631A (en) * | 2018-01-02 | 2018-06-15 | 上海天马微电子有限公司 | Thin film transistor (TFT) and preparation method thereof and array substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3065077B2 (en) | 2000-07-12 |
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