JPH11345981A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH11345981A
JPH11345981A JP13921699A JP13921699A JPH11345981A JP H11345981 A JPH11345981 A JP H11345981A JP 13921699 A JP13921699 A JP 13921699A JP 13921699 A JP13921699 A JP 13921699A JP H11345981 A JPH11345981 A JP H11345981A
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Yoshio Nakazawa
良雄 中澤
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Abstract

PROBLEM TO BE SOLVED: To simplify the manufacturing process of the static electricity protective circuit of a semiconductor device by simultaneously forming the area which becomes the source-drain of a thin film transistor and the area which becomes the input resistor of the static electricity protective circuit by using amorphous silicon, and doping the amorphous silicon with ions.
SOLUTION: After an amorphous silicon thin film 2 is formed to a prescribed thickness on an insulating substrate 1 by using an amorphous silicon material, a gate oxide film 4 is formed by patterning the thin film 2 in a required pattern and oxidizing the surface of the thin film 2. Then a gate section 5 is formed by forming a film of an amorphous material and etching the film in a required pattern. Thereafter, the source section 30 and drain section 31 of a thin film transistor 8 are activated by doping the sections 30 and 31 with ions by using the gate section 5 as a mask. As a result, the portion masked with the gate section 5 functions as a channel. Thus, the input resistor 32 of a static electricity protective circuit is collectively formed together with the source section, gate section 5, and drain section 31 of the transistor 8.
COPYRIGHT: (C)1999,JPO

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は絶縁基板上に形成される半導体装置の静電気保護回路に関する。 The present invention relates to relates to electrostatic discharge protection circuit for a semiconductor device formed on an insulating substrate.

【0002】 [0002]

【従来の技術】従来は絶縁基板上に薄膜トランジスタを形成した場合に寄生ダイオードが同時形成されるということはなかった。 Conventionally was not that the parasitic diodes are simultaneously formed when forming a thin film transistor on an insulating substrate. これは半導体基板上にバイポーラトランジスタやMOSトランジスタを形成すると同時に寄生ダイオードが形成されるのとは大きな相違点であった。 This was a big difference as at the same time the parasitic diode to form a bipolar transistor and MOS transistors on a semiconductor substrate.

【0003】半導体基板上に形成される半導体装置の静電気保護回路は前記寄生ダイオードを利用して構成されていた。 [0003] electrostatic protection circuit of a semiconductor device formed on a semiconductor substrate was composed by using the parasitic diodes.

【0004】 [0004]

【発明が解決しようとする課題】しかし、絶縁基板上では薄膜トランジスタを形成する際に、寄生ダイオードが同時形成されることがないので、製造工程数を増やさずに、ダイオードを用いた、静電気保護性能が高い静電気保護回路を構成できないという問題点を有する。 [0008] However, when forming a thin film transistor on an insulating substrate, the parasitic diode is prevented from being simultaneously formed, without increasing the number of manufacturing steps, using diodes, electrostatic protection performance It has a problem that can not be constructed a high electrostatic discharge protection circuit.

【0005】そこで本発明はこのような問題点を解決するもので、その目的とするところは、絶縁基板上に形成される半導体装置に形成される薄膜トランジスタの製造工程と同時に形成されかつ静電気保護性能が高い静電気保護回路を提供するところにある。 [0005] The present invention is intended to solve such a problem, where the manufacturing process of the thin film transistor formed in a semiconductor device formed on an insulating substrate and is formed simultaneously and electrostatic protection performance for its intended It is to provide a high electrostatic discharge protection circuit.

【0006】 [0006]

【課題を解決するための手投】本発明の静電気保護回路は、絶縁基板上に形成されるものであって、薄膜トランジスタのソース、ゲート、ドレイン部として形成されるイオンドープされた非結晶シリコン材料と同一の材料でかつ薄膜トランジスタのソース、ゲート、ドレイン部と同一の製造工程で形成される静電気保護回路の入力抵抗を有することを特徴とする。 Electrostatic protection circuit of the present invention Teto for Solving the Problems] is, there is formed on an insulating substrate, an amorphous silicon material which is ion doped is formed the source of the thin film transistor, a gate, a drain portion characterized in that it has the same material a and the source of the thin film transistor, the gate, the input resistance of the electrostatic protection circuit formed in the same manufacturing process as the drain portion and.

【0007】 [0007]

【実施例】第1図は本発明の実施例における静電気保護回路を用いた半導体装置の断面図である。 EXAMPLES Figure 1 is a cross-sectional view of a semiconductor device using the electrostatic protection circuit in the embodiment of the present invention. 第1図において1は絶縁基板である。 1 is an insulating substrate in Figure 1. 機能的には透明基板でも良く、 Functionally it may be a transparent substrate,
導電体で裏打ちされた絶縁基板でも良い。 A conductor may be lined insulating substrate. 材料的には石英板、サファイヤ基板、水晶板、ガラス板など特に制限は無く、前記材料を多層化したものでも良い。 Materials thereof include a quartz plate, a sapphire substrate, a quartz plate, a glass plate, etc. is not particularly limited, and may be obtained by multilayered said material. 2、3 2, 3
0、31、32は非結晶シリコン材料が、たとえば10 0,31,32 The non-crystalline silicon material, for example, 10
00オングストロームから5000オングストローム程度の厚さで絶縁基板1上成膜され、次に所用のパターンにフォトリソグラフグラフィ技術によってパターニングされ、次に非結晶シリコン薄膜2、30、31、32の表面を酸化してゲート酸化膜4を1000オングストローム程度成膜する。 00 angstroms of about 5000 angstroms thick insulated substrate 1 Uwanaro film, then it is patterned into a pattern of Shoyo photolithographically photography technique, then oxidizing the surface of the amorphous silicon thin film 2,30,31,32 the gate oxide film 4 is formed about 1000 angstroms Te. 次に非結晶シリコン材料をたとえば6000オングストロームから1μm程度の厚さで成膜して所用のパターンでエッチングしてゲート部5を形成する。 Then from the non-crystalline silicon material, for example 6000 Å was deposited to a thickness of about 1μm to form the gate portion 5 is etched in a pattern of Shoyo. 次にゲート部5をマスクとしてイオンドープをすることによって薄膜トランジスタ8のソース部30、ドレイン部31が活性化され、ゲート部5にマスクされた部分がチャネル部2として機能する。 Then the source 30 of the thin film transistor 8 by the ion doping of the gate portion 5 as a mask, the drain unit 31 is activated, masked portion in the gate part 5 serves as a channel unit 2. イオンドープすることによって入力抵抗32、ソース部30、ドレイン部31のシート抵抗は3K〜50KΩ/□程度の値になる。 Input resistor 32 by ion doping, the source unit 30, the sheet resistance of the drain portion 31 becomes a value of 3K~50KΩ / □ extent. またゲート部のシート抵抗は20〜40Ω/□程度になるように不純物を混入して成膜される。 The sheet resistance of the gate portion is formed by doping impurity so as to 20~40Ω / □ extent. これらのシート抵抗値は膜厚、イオンドープする材料及びイオンドープ量によって前後するのは当然である。 These sheet resistance film thickness, it is natural to longitudinal by the material and the ion doping amount of ion doping. 6は層間絶縁膜であり、70、71、72は金属配線膜である。 6 is an interlayer insulating film, 70, 71, 72 is a metal wiring film. 層間絶縁膜6は例えばCVDSiO 2が1μm程度成膜される。 Interlayer insulating film 6 is, for example, CVD SiO 2 is 1μm about deposition. また金属配線膜70、71、72はアルミニウムなどを1μm程度スパッタして形成し、そのシート抵抗は0.2Ω/□程度である。 The metal wiring film 70, 71, 72 formed by 1μm about sputtering aluminum, the sheet resistance is 0.2 [Omega] / □ extent. なお第1図においてパッシベーション膜は省略してある。 Note passivation film in Figure 1 is omitted.

【0008】以上のような構造および製造過程によって静電気保護回路は提供されるわけであるが、次に第2図に示す本発明の静電気保護回路の実施例の回路図を説明する。 [0008] ESD protection circuit according to the structure and the manufacturing process such as described above but not provided, then the circuit diagram of an embodiment of the electrostatic protection circuit of the present invention shown in Figure 2 will be described. 第2図は薄膜トランジスタが相補型で形成されるCMOS構成の回路を用いている。 Figure 2 uses a circuit of a CMOS configuration in which a thin film transistor is formed complementary. 第1図と対応する部分は同一番号を付した。 Portions corresponding to the first figure given the same numbers. 202はNチャネル薄膜トランジスタ、203はPチャネル薄膜トランジスタ、206 202 N-channel thin film transistor, 203 is a P-channel TFT, 206
は電源、205は入力インバータである。 Power, 205 is an input inverter. 72は外部入力端子であり、静電気保護回路はこの外部入力端子72 72 is an external input terminal, the electrostatic protection circuit is the external input terminal 72
に印加される過大な電気ストレス(電圧や電荷の形で印加される。)に対して半導体装置内部の素子が破壊しないように保護する機能を有するものである。 The semiconductor device inside the device has a function of protecting so as not to destroy against excessive electrical stress applied to the (. Is applied in the form of voltage and charge). 32は入力抵抗である。 32 is an input resistance. 第1図の実施例では、入力抵抗32を、ソース部30とドレイン部31と一括形成しているが、入力抵抗32をゲート部32と一括形成しても良い。 In the embodiment of FIG. 1, an input resistor 32, but collectively form the source part 30 and the drain unit 31, an input resistor 32 and the gate portion 32 may be formed together. またドレイン部31と入力抵抗32を金属配線膜71で接続する代りに、ドレイン部31あるいはソース部30を入力抵抗32と連続したパターンとして形成しても良い。 The drain portion 31 of the input resistor 32 instead of connecting a metal wiring film 71 may be formed drain 31 or the source 30 as the continuous pattern and the input resistor 32.
入力抵抗32はPチャネル薄膜トランジスタ203、N Input resistor 32 is P-channel thin film transistor 203, N
チャネル薄膜トランジスタ202、どちらのトランジスタのソース部、ゲート部、ドレイン部と同一工程で形成しても良い。 Channel TFT 202, the source of both transistors, the gate portion may be formed in the drain portion and the same step. 通常CMOS構成の半導体装置の場合、イオンドープがPチャネルあるいはNチャネルのトランジスタのどちらかに対して2度行なわれる場合がある。 For the semiconductor device of the normal CMOS structure, there is a case where ion doping is performed twice for either of the transistors of the P-channel or N-channel. 2
度イオンドープしたソース部、ドレイン部のシート抵抗はバラツキが大きくなるので、イオンドープが1回だけ行なわれたソース部、ドレイン部と一括して形成される入力抵抗32が望ましい。 Source section that time-ion-doped, since the sheet resistance of the drain section variation is large, the source part ion doping is performed only once, the input resistor 32 which is formed together with the drain portion is desirable.

【0009】次に第3、4図を用いて第2図に示した本発明の静電気保護回路の回路動作をを説明する。 [0009] Next, the circuit operation of the electrostatic protection circuit of the present invention will be described as shown in Figure 2 with reference to the third and fourth FIG. 第3図は本発明の静電気保護回路の等価回路を示す回路図である。 FIG. 3 is a circuit diagram showing an equivalent circuit of the electrostatic protection circuit of the present invention. 抵抗R Tは第2図におけるPチャネル薄膜トランジスタ203とNチャネル薄膜トランジスタ202を電圧可変抵抗として置換したものである。 R T resistor is obtained by replacing the P-channel thin film transistor 203 and the N-channel thin film transistor 202 in Figure 2 as a voltage variable resistor. また抵抗R Tに印加される電圧V Tと電流I Tの関係を示した特性図が第4 The characteristic diagram showing the relationship between the resistor R the voltage applied to the T V T and the current I T is the fourth
図である。 It is a diagram. 入力静電容量C INは入力インバータ205の入力静電容量とPチャネル薄膜トランジスタ203とN Input capacitance and P-channel thin film transistor 203 of the input capacitance C IN is input inverter 205 and N
チャネル薄膜トランジスタ202のドレインゲート間静電気容量を置換したコンデンサである。 The drain-gate electrostatic capacitance of the channel thin 202 is substituted capacitor. またコンデンサC Dは疑似的に初期電圧Vを蓄えた電気ストレス源である。 The capacitor C D is an electric source of stress which artificially stored the initial voltage V. スイッチSを閉じると入力端子72に初期電圧Vが印加される。 Initial voltage V is applied to the input terminal 72 and closing the switch S. その際に入力抵抗32に流れる電流をiとし、入力抵抗32の値をR32とするとi=V/R32 The current flowing through the input resistor 32 at that time and i, when the value of the input resistor 32 and R32 i = V / R32
(時間はスイッチSを閉じた時間)である。 (Time was closing the switch S time) is. この電流値i=V/R32は入力静電容量C INをすべて流れる。 The current i = V / R32 flows all the input capacitance C IN. 入力静電容量C INがある程度充電されて、端子71の電圧が上昇するに従って抵抗R TからコンデンサC D及入力静電容量C INの電荷が放電(第4図参照)される。 Is charged to a certain extent the input capacitance C IN, the charge of the capacitor C D及入force the capacitance C IN from R T resistor according to the voltage on the terminal 71 is increased is discharged (see FIG. 4). 抵抗R Resistance R
Tの端子電圧は端子71の電圧に示されるように0からV Pまで上昇し次に0まで下降する。 The terminal voltage of the T drops from 0 as shown in the voltage at the terminal 71 to zero elevated to the next until V P. すなわち抵抗R Tの動作点は第4図において電圧V T =0からV T =V Pに移動し、次にT T =0に移動する。 That operating point of the R T resistor is moved from the voltage V T = 0 to V T = V P in FIG. 4, then moves to T T = 0.

【0010】前述の説明のとおり、電流iの尖頭値N/ [0010] As the foregoing description, the current i peak value N /
32はすべて入力静電容量C INを流れる。 R 32 flows through all input capacitance C IN. (端子71の電圧の初期値が0なので)ここで入力静電容量C INとは第1図に示すゲート酸化膜4が誘電体としてサンドイッチされているコンデンサである。 A capacitor gate oxide film 4 shown in FIG. 1 is an input capacitance C IN (the initial value of the voltage at the terminal 71 is zero, so) here is sandwiched as a dielectric. 非結晶シリコンを酸化させて形成したゲート酸化膜は従来の単結晶シリコンの酸化膜に比べてピンホールが多く、欠陥も多いので、耐圧が低く、大きな充電電流に耐えられず、静電気ストレスに弱かった。 A gate oxide film formed by oxidizing the amorphous silicon has many pinholes than the oxide film of the conventional single-crystal silicon, since defects often, the breakdown voltage is low, not withstand the large charging current, weak to electrostatic stress It was. そこで入力抵抗32の値を大きく設定し電流iの尖頭値V/R 32の値を小さくすると静電気ストレスに強くなることがわかった。 Therefore set to a large value of the input resistor 32 Lower values of peak value V / R 32 of the current i was found to be resistant to electrostatic stress. また、入力抵抗32を大きくすると、入力抵抗32と入力静電容量C INの積に比例する入力遅延が大きくなる。 Also, increasing the input resistance 32, input delay that is proportional to the product of the input capacitance C IN and the input resistor 32 is increased. そこで入力インバータ205のトランジスタサイズを小さくして入力静電容量C INを小さくする。 Therefore to reduce the transistor size of the input inverter 205 to reduce the input capacitance C IN and. また抵抗R Tの最小値R Tminの10 The 10 of the minimum value R Tmin of R T resistor
倍程度の大きさ以上に入力抵抗32の抵抗値R32を設定すると端子71の尖頭電圧V Pは印可電圧Vの0.1 Setting the resistance value R32 of the input resistor 32 to the above about doubled magnitude peak voltage V P of the terminal 71 of the applied voltage V 0.1
倍以下になるので望ましい。 Since doubled less than desirable. 絶縁基板上に形成された半導体装置では寄生ダイオードが存在しないので、不要な入力容量がつかず、そのため入力抵抗32を大きくして静電気保護性能を高めることができる。 Since the semiconductor device formed on an insulating substrate there is no parasitic diode, unnecessary input capacitance Tsukazu can therefore that by increasing the input resistance 32 increase the static electricity protection performance. 入力インバータ205のトランジスタサイズを小さくして入力抵抗32 Input resistance by reducing the transistor size of the input inverter 205 32
の値を大きくすることによって静電気保護性能が高まるが、入力インバータ205のトランジスタサイズを小さくすると、ゲート酸化膜4の欠陥が含まれる確率が低くなるので飛躍的に静電気ストレスに強くなる。 Although enhanced electrostatic protection performance by increasing the value, reducing the transistor size of the input inverter 205, the probability that contain defects in the gate oxide film 4 is increased to remarkably electrostatic stress becomes lower. 入力抵抗32が特に、薄膜トランジスタのソース部、ドレイン部と一括して形成される場合には次のような効果がある。 In particular the input resistor 32, the source of the thin film transistor, have the following effects when they are formed together with the drain portion.
ゲート部に比ベシート抵抗が100倍程度高いので同じ抵抗値を形成する場合スペースを必要としない。 Since specific Beshito resistance gate portion about 100 times higher it does not require a space in the case of forming the same resistance value. また浮遊静電容量がほとんどなくなるので、入力静電容量C Also, since the stray capacitance is almost eliminated, input capacitance C
INが小さくなり、入力遅延が減少する。 IN becomes smaller, the input delay is reduced. ゲート酸化膜4におおわれているので抵抗値の安定性が良い。 Because they are covered with a gate oxide film 4 is good stability of the resistance value.

【0011】 [0011]

【発明の効果】以上のように本発明によれば次のような効果を有する。 According to the present invention as described above, according to the present invention has the following effects. 静電気保護回路の入力抵抗は薄膜トランジスタのソース部、ゲート部、ドレイン部と一括形成されるので、製造工程が簡略である。 The source of the input resistance of the electrostatic protection circuit TFT, the gate portion, since the drain portion are collectively formed, the manufacturing process is simplified. 絶縁基板上に形成される半導体装置の特徴を生かして、抵抗R Tの最小値R By taking advantage of the semiconductor device formed on an insulating substrate, the minimum value R of the R T resistor
Tminの10倍程度の大きさ以上に入力抵抗32の値をすることによって静電気保護性能が向上する。 ESD protection performance is improved by making the value of the input resistor 32 to the above the size of 10 times the Tmin.

【0012】本発明はドライバー内蔵アクティブマトリックスディスプレイ、イメージセンサなどに効果的である。 [0012] The present invention is a driver built active matrix display, effectively including the image sensor.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の静電気保護回路を用いた半導体装置の一実施例を示す断面図。 Sectional view showing an embodiment of a semiconductor device using an electrostatic protection circuit of the present invention; FIG.

【図2】本発明の静電気保護回路の一実施例を示す回路図。 Circuit diagram showing an embodiment of the electrostatic protection circuit of the invention; FIG.

【図3】本発明の静電気保護回路を説明するための等価回路図。 [3] equivalent circuit diagram for explaining an electrostatic protection circuit of the present invention.

【図4】抵抗R Tの電圧電流特製図。 [Figure 4] voltage current special view of the resistance R T.

【符号の説明】 DESCRIPTION OF SYMBOLS

1…絶縁基板 2…薄膜トランジスタ 30…ソース部 5…ゲート部 31…ドレイン部 32…入力抵抗 1 ... insulating substrate 2 ... TFT 30 ... source unit 5 ... gate portion 31 ... drain portion 32 ... input resistor

───────────────────────────────────────────────────── ────────────────────────────────────────────────── ───

【手続補正書】 [Procedure amendment]

【提出日】平成11年6月3日 [Filing date] 1999 June 3

【手続補正1】 [Amendment 1]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】発明の名称 [Correction target item name] name of the invention

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【発明の名称】 半導体装置の製造方法 [Title of the Invention The method of manufacturing a semiconductor device

【手続補正2】 [Amendment 2]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】特許請求の範囲 [Correction target item name] the scope of the appended claims

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【特許請求の範囲】 [The claims]

【手続補正3】 [Amendment 3]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】0001 [Correction target item name] 0001

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【0001】 [0001]

【発明の属する技術分野】本発明は基板上に形成される半導体装置の静電気保護回路の製造方法に関する。 The present invention relates to relates to a manufacturing method of the electrostatic protection circuit of a semiconductor device formed on the substrate.

【手続補正4】 [Amendment 4]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】0006 [Correction target item name] 0006

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【0006】 [0006]

【課題を解決するための手段】本発明は基板上に形成される半導体装置の製造方法において、薄膜トランジスタのソース・ドレインとなる領域と、静電気保護回路の入力抵抗となる領域を非結晶シリコンで同時に形成する工程と、前記非結晶シリコンにイオンドープする工程とを有することを特徴とする。 A solution for the present invention in a method of manufacturing a semiconductor device formed on a substrate, a region serving as source and drain of the thin film transistor, at the same time the region serving as the input resistance of the electrostatic protection circuit in a non-crystalline silicon forming, characterized in that a step of ion-doped into the amorphous silicon. 本発明は基板上に形成される半導体装置の製造方法において、薄膜トランジスタのゲートとなる領域と、静電気保護回路の入力抵抗となる領域とを同時に同一材料で形成する工程を有することを特徴とする。 The present invention is method of manufacturing a semiconductor device formed on a substrate, and having a region to be the gate of the thin film transistor, a step of forming a region serving as the input resistance of the electrostatic protection circuit at the same time by using the same material.

【手続補正5】 [Amendment 5]

【補正対象書類名】明細書 [Correction target document name] specification

【補正対象項目名】0011 [Correction target item name] 0011

【補正方法】変更 [Correction method] change

【補正内容】 [Correction contents]

【0011】 [0011]

【発明の効果】以上のように本発明によれば静電気保護回路の入力抵抗は薄膜トランジスタのソース・ドレイン部、あるいはゲート部と一括形成されるので製造工程を簡略化できる。 Input resistance of the electrostatic protection circuit according to the present invention as described above, according to the present invention can simplify the manufacturing process since the source and drain portions of the thin film transistor, or a gate portion are collectively formed.

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】絶縁基板上に形成される半導体装置の静電気保護回路において、薄膜トランジスタのソース、ゲート、ドレイン部として形成されるイオンドープされた非結晶シリコン材料と同一の材料でかつ薄膜トランジスタのソース、ゲート、ドレイン部と同一工程で形成される入力抵抗を有する静電気保護回路。 1. A static electricity protection circuit of a semiconductor device formed on an insulating substrate, the source of the thin film transistor, the gate, the same material a and the source of the thin film transistor and the amorphous silicon material which is ion doped is formed as a drain part, gate, the electrostatic protection circuit having an input resistance which is formed by the drain section and the same step.
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