JPH11345947A - Semiconductor integrated circuit device and manufacture thereof - Google Patents
Semiconductor integrated circuit device and manufacture thereofInfo
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- JPH11345947A JPH11345947A JP10152538A JP15253898A JPH11345947A JP H11345947 A JPH11345947 A JP H11345947A JP 10152538 A JP10152538 A JP 10152538A JP 15253898 A JP15253898 A JP 15253898A JP H11345947 A JPH11345947 A JP H11345947A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）に適用して有効な技術に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and its manufacturing technique, and more particularly to a DRAM (Dynami
c Random Access Memory).
【０００２】[0002]
【従来の技術】ＭＩＳＦＥＴ（Metal Insulator Semico
nductor Field Effect Transistor ）のしきい値電圧の
制御方法としては、例えば半導体基板のチャネル領域に
不純物イオンを注入し、チャネル領域の不純物濃度を調
整することによってしきい値電圧を制御する方法があ
り、例えば、日経マグロウヒル社発行「ＭＯＳＬＳＩ製
造技術」昭和６０年６月２０日発行、Ｐ９１〜９２など
に記載されている。2. Description of the Related Art MISFET (Metal Insulator Semico)
As a method of controlling the threshold voltage of the nductor field effect transistor), for example, there is a method of controlling the threshold voltage by implanting impurity ions into a channel region of a semiconductor substrate and adjusting the impurity concentration of the channel region. For example, it is described in “MOSLSI manufacturing technology” published by Nikkei McGraw-Hill, published on June 20, 1985, pages 91-92.
【０００３】また、ＭＩＳＦＥＴのソース、ドレインを
構成する一対の半導体領域の内側に、半導体基板と同じ
導電型の不純物イオンを注入し、ポケット領域を設ける
ことによってしきい値電圧を制御する方法もあり、例え
ば、特願平４−１８３４４８号公報などに記載されてい
る。There is also a method of controlling a threshold voltage by implanting impurity ions of the same conductivity type as a semiconductor substrate into a pair of semiconductor regions constituting a source and a drain of a MISFET and providing a pocket region. For example, it is described in Japanese Patent Application No. 4-183448.
【０００４】ところで、ＤＲＡＭの高集積化に伴って、
メモリセルアレイを構成するメモリセル選択用ＭＩＳＦ
ＥＴの微細化が進み、現在、0.３μｍ以下のゲート長を
有するメモリセル選択用ＭＩＳＦＥＴが形成されてい
る。しかし、このメモリセル選択用ＭＩＳＦＥＴにおい
て、1.０Ｖのしきい値電圧を得るためには、少なくとも
データ線が形成される側（データ線側）の半導体基板の
不純物濃度を５×１０17ｃｍ-3程度と高濃度にする必要
がある。By the way, with the high integration of DRAM,
MISF for selecting a memory cell constituting a memory cell array
With the progress of miniaturization of ET, a memory cell selecting MISFET having a gate length of 0.3 μm or less is currently formed. However, in order to obtain a threshold voltage of 1.0 V in the memory cell selecting MISFET, at least the impurity concentration of the semiconductor substrate on the data line side (data line side) must be 5 × 10 17 cm − It is necessary to make the concentration as high as about 3 .
【０００５】しかしながら、通常、メモリセル選択用Ｍ
ＩＳＦＥＴの情報蓄積用容量素子が形成される側（情報
蓄積用容量素子側）の半導体基板の不純物濃度とデータ
線側の半導体基板の不純物濃度とは同じである。このた
め、メモリセル選択用ＭＩＳＦＥＴのオフ時のゲート電
極の情報蓄積用容量素子側の端部での接合電界強度が、
データ線側と同様に、0.６ＭＶ／ｃｍ以上と大きくな
り、ゲート電極の情報蓄積用容量素子側の端部での接合
電界強度の増加によってリフレッシュ不良の発生率が増
大する。However, the memory cell selection M
The impurity concentration of the semiconductor substrate on the side where the information storage capacitance element of the ISFET is formed (the information storage capacitance element side) is the same as the impurity concentration of the semiconductor substrate on the data line side. Therefore, when the memory cell selection MISFET is off, the junction electric field strength at the end of the gate electrode on the side of the information storage capacitor element is
As in the case of the data line side, it becomes as large as 0.6 MV / cm or more, and the occurrence rate of the refresh failure increases due to the increase of the junction electric field strength at the end of the gate electrode on the information storage capacitor side.
【０００６】さらに、半導体基板の不純物濃度を高くす
るためには半導体基板へ注入される不純物イオンの注入
量を増やす必要があるが、イオン注入によって半導体基
板が損傷（結晶欠陥）し、結晶欠陥起因の接合リーク電
流の増加が起こり、リフレッシュ時間が短くなるという
問題が生ずる。Further, in order to increase the impurity concentration of the semiconductor substrate, it is necessary to increase the amount of impurity ions to be implanted into the semiconductor substrate. However, the semiconductor substrate is damaged (crystal defects) by the ion implantation, resulting in crystal defects. Increases the junction leakage current, and the refresh time is shortened.
【０００７】そこで、メモリセル選択用ＭＩＳＦＥＴの
しきい値電圧を制御すると同時に、ゲート電極の端部で
の接合電界強度の増加を抑えるために、（１）ゲート絶
縁膜を厚くする、（２）ゲート電極の側壁に設けられる
サイドウォールスペーサのスペーサ長を長くする、
（３）しきい値電圧を制御するために導入される不純物
が半導体基板の表面で最大となるように不純物濃度分布
を設定する、（４）ソース、ドレインを構成する半導体
領域の不純物濃度を低減する、（５）情報蓄積用容量素
子側の半導体基板に形成された半導体領域の下部に電界
緩和層を設けるなどの接合電界低減方法が採用されてい
る。Therefore, in order to control the threshold voltage of the memory cell selection MISFET and to suppress an increase in the junction electric field strength at the end of the gate electrode, (1) increase the thickness of the gate insulating film; Increase the spacer length of the sidewall spacer provided on the side wall of the gate electrode,
(3) The impurity concentration distribution is set so that the impurity introduced for controlling the threshold voltage is maximized on the surface of the semiconductor substrate. (4) The impurity concentration of the semiconductor region forming the source and drain is reduced. (5) A method of reducing a junction electric field, such as providing an electric field relaxation layer below a semiconductor region formed on a semiconductor substrate on a side of an information storage capacitor element.
【０００８】なお、前記接合電界低減方法については、
例えば特願平９−２５９１０５号公報などに記載されて
いる。[0008] The method for reducing the junction electric field is as follows.
For example, it is described in Japanese Patent Application No. 9-259105.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、本発明
者が、前記接合電界低減方式を検討したところ、以下の
問題が生じることが明かとなった。However, when the present inventor studied the above-mentioned junction electric field reduction system, it became clear that the following problems occurred.
【００１０】（１）ゲート絶縁膜を厚くする方法では、
半導体基板の不純物濃度を低減することができて、接合
電界強度を抑えることができるが、短チャネル効果が生
じやすくなる。さらに、ＤＲＡＭの周辺回路に形成され
るＭＩＳＦＥＴのゲート絶縁膜を高速化のために薄くす
る必要がある場合は、２種類の厚さのゲート絶縁膜を形
成しなくてはならず、製造工程が複雑になる。(1) In the method of thickening the gate insulating film,
Although the impurity concentration of the semiconductor substrate can be reduced and the junction electric field strength can be suppressed, a short channel effect is likely to occur. Further, when it is necessary to reduce the thickness of the gate insulating film of the MISFET formed in the peripheral circuit of the DRAM in order to increase the speed, it is necessary to form two types of gate insulating films. It gets complicated.
【００１１】（２）ゲート電極の側壁に設けられるサイ
ドウォールスペーサのスペーサ長を長くする方法では、
メモリセル選択用ＭＩＳＦＥＴのサイドウォールスペー
サの間隔が狭くなり、メモリセル選択用ＭＩＳＦＥＴ上
に層間絶縁膜を堆積した後、蓄積電極を半導体基板に接
続するためのコンタクトホールを上記層間絶縁膜に形成
する際、コンタクトホールが開かなくなる可能性があ
る。従って、サイドウォールスペーサのスペーサ長を極
端に長くすることは難しく、接合電界強度の低減には限
界がある。(2) In the method of increasing the spacer length of the side wall spacer provided on the side wall of the gate electrode,
After the interval between the side wall spacers of the memory cell selecting MISFET is reduced and an interlayer insulating film is deposited on the memory cell selecting MISFET, a contact hole for connecting the storage electrode to the semiconductor substrate is formed in the interlayer insulating film. In this case, the contact hole may not be opened. Therefore, it is difficult to make the spacer length of the sidewall spacer extremely long, and there is a limit in reducing the junction electric field strength.
【００１２】（３）しきい値電圧を制御するために導入
される不純物が半導体基板の表面で最大となるように不
純物濃度分布を設定する方法では、不純物イオンを浅く
注入する必要があるが、注入された不純物イオンに後方
散乱または熱処理後に外方拡散が生じて半導体基板の表
面での不純物濃度が低下しやすい。このため、半導体基
板の表面における不純物濃度の制御が困難となり、しき
い値電圧のばらつきが大きくなる。(3) In the method of setting the impurity concentration distribution such that the impurity introduced for controlling the threshold voltage is maximized on the surface of the semiconductor substrate, it is necessary to implant impurity ions shallowly. Outward diffusion occurs after back scattering or heat treatment of the implanted impurity ions, so that the impurity concentration on the surface of the semiconductor substrate tends to decrease. For this reason, it becomes difficult to control the impurity concentration on the surface of the semiconductor substrate, and the variation in the threshold voltage increases.
【００１３】（４）ソース、ドレインを構成する半導体
領域の不純物濃度を低減する方法では、ＭＩＳＦＥＴの
動作速度が遅くなるという問題が生ずる。さらに、高速
化のためにＤＲＡＭの周辺回路に形成されるＭＩＳＦＥ
Ｔのソース、ドレインを構成する半導体領域を高濃度化
する必要がある場合は、メモリセル選択用ＭＩＳＦＥＴ
のソース、ドレインを構成する半導体領域と周辺回路の
ＭＩＳＦＥＴのソース、ドレインを構成する半導体領域
とを別々に形成する必要があり、製造工程が複雑にな
る。(4) The method of reducing the impurity concentration of the semiconductor region forming the source and the drain has a problem that the operating speed of the MISFET is reduced. Further, MISFE formed in a peripheral circuit of the DRAM for speeding up the operation.
If it is necessary to increase the concentration of the semiconductor region constituting the source and drain of T, a MISFET for selecting a memory cell
It is necessary to separately form a semiconductor region forming the source and drain of the MISFET of the peripheral circuit and a semiconductor region forming the source and drain of the MISFET of the peripheral circuit, which complicates the manufacturing process.
【００１４】（５）情報蓄積用容量素子側の半導体基板
に形成された半導体領域の下部に電界緩和層を設ける方
法では、電界緩和層を形成するためのイオン打ち込みが
必要となり、製造工程が複雑になる。また、メモリセル
選択用ＭＩＳＦＥＴの情報蓄積用容量素子側だけでなく
データ線側にも電界緩和層を形成する場合は、電界緩和
層が深く形成されるため、パンチスルー現象が生じやす
く、しきい値電圧が低下しやすくなる。(5) In the method of providing the electric field relaxation layer below the semiconductor region formed on the semiconductor substrate on the information storage capacitor element side, ion implantation for forming the electric field relaxation layer is required, and the manufacturing process is complicated. become. Further, when the electric field relaxation layer is formed not only on the information storage capacitor element side of the memory cell selection MISFET but also on the data line side, since the electric field relaxation layer is formed deeply, a punch-through phenomenon is likely to occur, and the threshold is increased. The value voltage tends to decrease.
【００１５】従って、前記接合電界低減方式では、大幅
な接合電界強度の低減を実現することが難しく、例え
ば、0.３μｍ以下のゲート長を有するメモリセル選択用
ＭＩＳＦＥＴにおいて1.０Ｖのしきい値電圧を得るため
には、オフ時のゲート電極の情報蓄積用容量素子側の端
部での接合電界強度は、0.４ＭＶ／ｃｍ程度までしか低
減できない。Therefore, it is difficult to greatly reduce the junction electric field strength by the above-mentioned junction electric field reduction method. For example, in a memory cell selecting MISFET having a gate length of 0.3 μm or less, a threshold voltage of 1.0 V is used. In order to obtain the voltage, the junction electric field strength at the end of the gate electrode on the information storage capacitor side at the time of off can be reduced only to about 0.4 MV / cm.
【００１６】本発明の目的は、製造工程を複雑にするこ
となく、リフレッシュ特性を向上させて、高信頼度のＤ
ＲＡＭを実現することができる技術を提供することにあ
る。An object of the present invention is to improve the refresh characteristics without complicating the manufacturing process, and achieve a highly reliable D
An object of the present invention is to provide a technology capable of realizing a RAM.
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１８】[0018]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、（１）本発明の半導体集
積回路装置は、メモリセル選択用ＭＩＳＦＥＴと情報蓄
積用容量素子とからなり、メモリセル選択用ＭＩＳＦＥ
Ｔの一方の半導体領域の上方に情報を転送するデータ線
が設けられ、メモリセル選択用ＭＩＳＦＥＴの他方の半
導体領域の上方に情報蓄積用容量素子が設けられたメモ
リセルを備えたＤＲＡＭを有しており、メモリセル選択
用ＭＩＳＦＥＴの情報蓄積用容量素子側の半導体基板の
不純物濃度が、メモリセル選択用ＭＩＳＦＥＴのデータ
線側の半導体基板の不純物濃度よりも低く設定されてい
るものである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows. That is, (1) The semiconductor integrated circuit device of the present invention comprises a memory cell selecting MISFET and an information storage capacitor, and the memory cell selecting MISFE.
A data line for transferring information is provided above one semiconductor region of T, and a DRAM is provided with a memory cell having an information storage capacitor provided above the other semiconductor region of the memory cell selecting MISFET. In this case, the impurity concentration of the semiconductor substrate on the information storage capacitor side of the memory cell selecting MISFET is set lower than the impurity concentration of the semiconductor substrate on the data line side of the memory cell selecting MISFET.
【００１９】（２）本発明の半導体集積回路装置は、メ
モリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子とか
らなり、メモリセル選択用ＭＩＳＦＥＴの一方の半導体
領域の上方に情報を転送するデータ線が設けられ、メモ
リセル選択用ＭＩＳＦＥＴの他方の半導体領域の上方に
情報蓄積用容量素子が設けられたメモリセルを備えたＤ
ＲＡＭを有しており、メモリセル選択用ＭＩＳＦＥＴの
情報蓄積用容量素子側の半導体基板の不純物濃度が、メ
モリセル選択用ＭＩＳＦＥＴのデータ線側の半導体基板
の不純物濃度よりも低く設定されており、さらに、メモ
リセル選択用ＭＩＳＦＥＴのゲート電極の情報蓄積用容
量素子側の側壁に設けられた絶縁膜の厚さが、メモリセ
ル選択用ＭＩＳＦＥＴのゲート電極のデータ線側の側壁
に設けられた絶縁膜の厚さよりも厚いものである。(2) The semiconductor integrated circuit device of the present invention comprises a MISFET for selecting a memory cell and a capacitance element for storing information, and a data line for transferring information is provided above one semiconductor region of the MISFET for selecting a memory cell. And a memory cell provided with an information storage capacitive element above the other semiconductor region of the memory cell selecting MISFET.
The semiconductor device has a RAM, and the impurity concentration of the semiconductor substrate on the information storage capacitor element side of the memory cell selection MISFET is set lower than the impurity concentration of the semiconductor substrate on the data line side of the memory cell selection MISFET, Further, the thickness of the insulating film provided on the side wall of the gate electrode of the memory cell selecting MISFET on the side of the information storage capacitor element is the same as that of the insulating film provided on the side wall of the gate electrode of the memory cell selecting MISFET on the data line side. It is thicker than the thickness of
【００２０】（３）本発明の半導体集積回路装置の製造
方法は、前記（１）のＤＲＡＭの製造方法において、ま
ず、メモリセル選択用ＭＩＳＦＥＴが形成される半導体
基板と、メモリセル選択用ＭＩＳＦＥＴのチャネルと同
じ導電型のチャネルを有する周辺回路の何れかのＭＩＳ
ＦＥＴが形成される半導体基板とに第１の不純物イオン
を注入した後、メモリセル選択用ＭＩＳＦＥＴを構成す
るゲート絶縁膜およびゲート電極を順次形成し、次い
で、メモリセル選択用ＭＩＳＦＥＴのデータ線側の半導
体基板のみに前記メモリセル選択用ＭＩＳＦＥＴが形成
される半導体基板と同じ導電型の第２の不純物イオンを
注入するものである。(3) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, in the method of manufacturing a DRAM of (1), first, a semiconductor substrate on which a MISFET for selecting a memory cell is formed; MIS of any peripheral circuit having a channel of the same conductivity type as the channel
After the first impurity ions are implanted into the semiconductor substrate on which the FET is formed, a gate insulating film and a gate electrode constituting the memory cell selecting MISFET are sequentially formed, and then the data line side of the memory cell selecting MISFET is formed. Second impurity ions of the same conductivity type as the semiconductor substrate on which the memory cell selecting MISFET is formed are implanted only into the semiconductor substrate.
【００２１】（４）本発明の半導体集積回路装置の製造
方法は、前記（２）のＤＲＡＭの製造方法において、ま
ず、メモリセル選択用ＭＩＳＦＥＴが形成される半導体
基板と、メモリセル選択用ＭＩＳＦＥＴのチャネルと同
じ導電型のチャネルを有する周辺回路の何れかのＭＩＳ
ＦＥＴが形成される半導体基板とに第１の不純物イオン
を注入した後、メモリセル選択用ＭＩＳＦＥＴを構成す
るゲート絶縁膜およびゲート電極を順次形成し、次い
で、メモリセル選択用ＭＩＳＦＥＴ上に第１の絶縁膜お
よび層間絶縁膜を順次堆積する。次に、層間絶縁膜およ
び第１の絶縁膜を順次加工して、情報蓄積用容量素子を
接続するためのコンタクトホールをメモリセル選択用Ｍ
ＩＳＦＥＴの他方の半導体領域に接して形成した後、層
間絶縁膜上に第２の絶縁膜を堆積し、次いで、第２の絶
縁膜をエッチバックして、上記コンタクトホールの内壁
に第２の絶縁膜によって構成されるサイドウォールスペ
ーサを形成するものである。(4) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, in the method of manufacturing a DRAM of (2), first, a semiconductor substrate on which a MISFET for selecting a memory cell is formed; MIS of any peripheral circuit having a channel of the same conductivity type as the channel
After the first impurity ions are implanted into the semiconductor substrate on which the FET is formed, a gate insulating film and a gate electrode constituting the memory cell selecting MISFET are sequentially formed, and then the first impurity ion is formed on the memory cell selecting MISFET. An insulating film and an interlayer insulating film are sequentially deposited. Next, the interlayer insulating film and the first insulating film are sequentially processed to form a contact hole for connecting the information storage capacitor element to the memory cell selecting M.
After being formed in contact with the other semiconductor region of the ISFET, a second insulating film is deposited on the interlayer insulating film, and then the second insulating film is etched back to form a second insulating film on the inner wall of the contact hole. This is to form a sidewall spacer composed of a film.
【００２２】上記した手段によれば、製造工程を複雑に
することなく、メモリセル選択用ＭＩＳＦＥＴのデータ
線側の半導体基板の不純物濃度を所望のしきい値電圧を
得るために必要な高濃度に設定できると同時に、メモリ
セル選択用ＭＩＳＦＥＴの情報蓄積用容量素子側の半導
体基板の不純物濃度が低くできて、ゲート電極の情報蓄
積用容量素子側の端部での接合電界強度を低減すること
ができ、さらに、結晶欠陥の発生を低減することができ
る。According to the above-mentioned means, the impurity concentration of the semiconductor substrate on the data line side of the memory cell selecting MISFET can be reduced to a high concentration necessary for obtaining a desired threshold voltage without complicating the manufacturing process. At the same time as setting, the impurity concentration of the semiconductor substrate on the information storage capacitor side of the memory cell selection MISFET can be reduced, and the junction electric field strength at the end of the gate electrode on the information storage capacitor side can be reduced. And the occurrence of crystal defects can be reduced.
【００２３】[0023]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２４】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。In all of the drawings for describing the embodiments, components having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.
【００２５】（実施の形態１）図１は、本実施の形態１
であるＤＲＡＭを示す半導体基板の要部断面図である。(Embodiment 1) FIG. 1 shows Embodiment 1 of the present invention.
FIG. 2 is a cross-sectional view of a main part of a semiconductor substrate showing a DRAM as a first embodiment.
【００２６】Ｑｓはメモリセルアレイに形成されたメモ
リセル選択用ＭＩＳＦＥＴであり、ＱｎおよびＱｐは周
辺回路に形成されたｎチャネル型ＭＩＳＦＥＴおよびｐ
チャネル型ＭＩＳＦＥＴである。Qs is a memory cell selecting MISFET formed in the memory cell array, and Qn and Qp are n-channel MISFETs and p formed in peripheral circuits.
It is a channel type MISFET.
【００２７】図１に示すように、シリコン単結晶からな
る半導体基板１の主面上の素子分離領域には、溝型素子
分離用絶縁膜２が形成され、さらに、メモリセルを形成
する領域（メモリセルアレイ）の半導体基板１の深くに
ｎ型埋め込みウエル３、メモリセルアレイと周辺回路の
一部（ｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域）
にｐ型ウエル４、周辺回路の他の一部（ｐチャネル型Ｍ
ＩＳＦＥＴＱｐを形成する領域）にｎ型ウエル５が形成
されている。As shown in FIG. 1, in a device isolation region on a main surface of a semiconductor substrate 1 made of silicon single crystal, a groove type device isolation insulating film 2 is formed, and further, a region for forming a memory cell ( An n-type buried well 3 deep in the semiconductor substrate 1 of the memory cell array), and a part of the memory cell array and peripheral circuits (region for forming the n-channel MISFET Qn)
The p-type well 4 and another part of the peripheral circuit (p-channel type M
An n-type well 5 is formed in a region where ISFET Qp is formed).
【００２８】上記メモリセル選択用ＭＩＳＦＥＴＱｓは
酸化シリコン膜によって構成されるゲート絶縁膜６、ゲ
ート電極７およびソース、ドレインを構成する一対のｎ
- 型半導体領域８によって構成されており、ゲート電極
７は、メモリセルを選択するワード線と一体に構成され
ている。The memory cell selecting MISFET Qs has a gate insulating film 6, a gate electrode 7, and a pair of n forming a source and a drain, each of which is formed of a silicon oxide film.
The gate electrode 7 is formed integrally with a word line for selecting a memory cell.
【００２９】上記ｎチャネル型ＭＩＳＦＥＴＱｎはゲー
ト絶縁膜６、ゲート電極７ならびにソース、ドレインを
構成する一対のｎ- 型半導体領域８および一対のｎ+ 型
半導体領域９によって構成されており、上記ｐチャネル
型ＭＩＳＦＥＴＱｐはゲート絶縁膜６、ゲート電極７な
らびにソース、ドレインを構成する一対のｐ- 型半導体
領域１０および一対のｐ+ 型半導体領域１１によって構
成されている。The n-channel MISFET Qn includes a gate insulating film 6, a gate electrode 7, a pair of n − -type semiconductor regions 8 and a pair of n + -type semiconductor regions 9 constituting a source and a drain. The type MISFET Qp includes a gate insulating film 6, a gate electrode 7, a pair of p − type semiconductor regions 10 and a pair of p + type semiconductor regions 11 forming a source and a drain.
【００３０】上記ゲート電極７は、ｎ型の不純物が導入
された多結晶シリコン膜７ａによって構成されており、
多結晶シリコン膜７ａの上部には抵抗値を低減するため
のタングステンシリサイド膜７ｂが形成されている。ゲ
ート電極７のゲート長方向の側壁には、窒化シリコン膜
によって構成されるサイドウォールスペーサ１２が形成
されている。The gate electrode 7 is composed of a polycrystalline silicon film 7a into which an n-type impurity has been introduced.
On the polycrystalline silicon film 7a, a tungsten silicide film 7b for reducing a resistance value is formed. Sidewall spacers 12 made of a silicon nitride film are formed on side walls of the gate electrode 7 in the gate length direction.
【００３１】ゲート電極７およびサイドウォールスペー
サ１２の上層には、酸化シリコン膜によって構成される
層間絶縁膜１３が形成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ- 型半導体領域８上の層間絶縁膜１
３およびゲート絶縁膜６と同一層の絶縁膜にはコンタク
トホール１４，１５が形成されており、このコンタクト
ホール１４，１５には、ｎ型の不純物が導入された多結
晶シリコン膜によって構成されるプラグ１６ａ，１６ｂ
がそれぞれ埋め込まれている。An interlayer insulating film 13 made of a silicon oxide film is formed on the gate electrode 7 and the sidewall spacers 12. M for memory cell selection
Interlayer insulating film 1 on n − type semiconductor region 8 of ISFET Qs
Contact holes 14 and 15 are formed in the same insulating film as the gate insulating film 3 and the gate insulating film 6, and the contact holes 14 and 15 are formed of a polycrystalline silicon film into which an n-type impurity is introduced. Plugs 16a, 16b
Are embedded respectively.
【００３２】層間絶縁膜１３の上層には、酸化シリコン
膜１７が形成されている。さらに、この酸化シリコン膜
１７の上層にはｎ型の不純物が導入された多結晶シリコ
ン膜によって構成されたデータ線１８が形成されてい
る。A silicon oxide film 17 is formed on the interlayer insulating film 13. Further, a data line 18 made of a polycrystalline silicon film into which an n-type impurity is introduced is formed on the silicon oxide film 17.
【００３３】データ線１８は、上記層間絶縁膜１３に形
成されたコンタクトホール１９ａを通してプラグ１６ａ
に接続されており、さらに、プラグ１６ａを介してメモ
リセル選択用ＭＩＳＦＥＴＱｓの一方のｎ- 型半導体領
域８に接続されている。The data line 18 is connected to a plug 16a through a contact hole 19a formed in the interlayer insulating film 13.
And is connected to one n − -type semiconductor region 8 of the memory cell selecting MISFET Qs via a plug 16a.
【００３４】さらに、データ線１８と同一層の多結晶シ
リコン膜によって、周辺回路の第１層配線２０が構成さ
れており、第１層配線２０は、酸化シリコン膜１７、層
間絶縁膜１３およびゲート絶縁膜６と同一層の絶縁膜に
形成されたコンタクトホール１９ｂ，１９ｃを通じて、
ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域９お
よびｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域
１１にそれぞれ接続されている。Further, the first layer wiring 20 of the peripheral circuit is constituted by a polycrystalline silicon film of the same layer as the data line 18, and the first layer wiring 20 is composed of the silicon oxide film 17, the interlayer insulating film 13, and the gate. Through contact holes 19b and 19c formed in the same insulating film as insulating film 6,
It is connected to the n + -type semiconductor region 9 of the n-channel MISFET Qn and the p + -type semiconductor region 11 of the p-channel MISFET Qp, respectively.
【００３５】データ線１８の上層には層間絶縁膜２１が
形成されている。さらに、この層間絶縁膜２１の上層に
は情報蓄積用容量素子の蓄積電極２２が形成されてお
り、蓄積電極２２はｎ型の不純物が導入された多結晶シ
リコン膜によって構成されている。An interlayer insulating film 21 is formed above the data line 18. Further, a storage electrode 22 of an information storage capacitor is formed on the interlayer insulating film 21. The storage electrode 22 is formed of a polycrystalline silicon film into which an n-type impurity is introduced.
【００３６】上記蓄積電極２２は、上記層間絶縁膜２１
および酸化シリコン膜１７に形成されたスルーホール２
３を通じてプラグ１６ｂに接続されており、さらに、プ
ラグ１６ｂを介してメモリセル選択用ＭＩＳＦＥＴＱｓ
の他方のｎ- 型半導体領域８に接続されている。The storage electrode 22 is formed of the interlayer insulating film 21
And through hole 2 formed in silicon oxide film 17
3 is connected to the plug 16b, and further, through the plug 16b, the memory cell selecting MISFET Qs
Is connected to the other n − type semiconductor region 8.
【００３７】さらに、メモリセル選択用ＭＩＳＦＥＴＱ
ｓのデータ線１８側のｐ型ウエル４には、しきい値電圧
を調整するためのｐ型半導体領域２４が形成されてお
り、データ線１８側のｐ型ウエル４の不純物濃度が情報
蓄積用容量素子側のｐ型ウエル４の不純物濃度よりも高
くなっている。Further, the memory cell selecting MISFET Q
A p-type semiconductor region 24 for adjusting the threshold voltage is formed in the p-type well 4 on the s data line 18 side, and the impurity concentration of the p-type well 4 on the data line 18 side is used for information storage. The impurity concentration is higher than the impurity concentration of the p-type well 4 on the capacitance element side.
【００３８】情報蓄積用容量素子側のｐ型ウエル４の不
純物濃度は、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎ
のｐ型ウエル４の不純物濃度と同じである。また、デー
タ線１８側のｐ型ウエル４に設けられたｐ型半導体領域
２４の不純物濃度は、図には示していないが、ｎチャネ
ル型ＭＩＳＦＥＴＱｎに設けられるポケット領域の不純
物濃度と同じである。The impurity concentration of the p-type well 4 on the information storage capacitive element side is determined by the n-channel MISFET Qn of the peripheral circuit.
Is the same as the impurity concentration of the p-type well 4. Although not shown, the impurity concentration of the p-type semiconductor region 24 provided in the p-type well 4 on the data line 18 side is the same as the impurity concentration of the pocket region provided in the n-channel MISFET Qn.
【００３９】次に、上記のように構成された本実施の形
態１のＤＲＡＭの製造方法を図２〜図８を用いて工程順
に説明する。Next, a method of manufacturing the DRAM having the above-described structure according to the first embodiment will be described in the order of steps with reference to FIGS.
【００４０】まず、図２に示すように、ｐ型で比抵抗が
１０Ωｃｍ程度の半導体基板１に酸化シリコン膜によっ
て構成される溝型素子分離用絶縁膜２を形成する。次い
で、メモリセルアレイの半導体基板１にｎ型不純物、例
えばリン（Ｐ）をイオン打ち込みしてｎ型埋め込みウエ
ル３を形成し、メモリセルアレイと周辺回路のｎチャネ
ル型ＭＩＳＦＥＴＱｎを形成する領域にｐ型不純物、例
えばボロン（Ｂ）をイオン打ち込みしてｐ型ウエル４を
形成し、周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐを形
成する領域にｎ型不純物、例えばＰをイオン打ち込みし
てｎ型ウエル５を形成する。First, as shown in FIG. 2, a trench type element isolation insulating film 2 made of a silicon oxide film is formed on a p-type semiconductor substrate 1 having a specific resistance of about 10 Ωcm. Next, an n-type impurity, for example, phosphorus (P) is ion-implanted into the semiconductor substrate 1 of the memory cell array to form an n-type buried well 3, and a p-type impurity is formed in a region where an n-channel MISFET Qn of the memory cell array and peripheral circuits is formed. For example, the p-type well 4 is formed by ion-implanting boron (B), and an n-type impurity, for example, P is ion-implanted in a region of the peripheral circuit where the p-channel MISFET Qp is formed to form the n-type well 5.
【００４１】ここで、ｎ型埋め込みウエル３は、例えば
Ｐイオンを１ＭｅＶの加速エネルギーで１×１０13ｃｍ
-2程度注入することによって形成され、ｐ型ウエル４
は、例えばＢイオンを３００ｋｅＶの加速エネルギーで
１×１０13ｃｍ-2程度、１５０ｋｅＶの加速エネルギー
で２×１０12ｃｍ-2程度、続いて４０ｋｅＶの加速エネ
ルギーで５×１０11ｃｍ-2程度注入することによって形
成され、ｎ型ウエル５は、例えばＰイオンを５００ｋｅ
Ｖの加速エネルギーで２×１０13ｃｍ-2程度および２５
０ｋｅＶの加速エネルギーで５×１０12ｃｍ-2程度注入
することによって形成される。Here, the n-type buried well 3 is formed, for example, by implanting P ions at 1 × 10 13 cm at an acceleration energy of 1 MeV.
Formed by injecting about -2 , p-type well 4
For example, B ions are implanted at approximately 1 × 10 13 cm −2 at an acceleration energy of 300 keV, at approximately 2 × 10 12 cm −2 at an acceleration energy of 150 keV, and subsequently at approximately 5 × 10 11 cm −2 at an acceleration energy of 40 keV. The n-type well 5 is formed by, for example,
About 2 × 10 13 cm -2 and 25 at acceleration energy of V
It is formed by implanting about 5 × 10 12 cm −2 at an acceleration energy of 0 keV.
【００４２】上記不純物イオンを半導体基板１に注入し
た後、不純物イオンの活性化、半導体基板１に生じた結
晶欠陥の回復または最適な不純物濃度分布を得るなどの
ために、半導体基板１に１０００℃で約３０分の熱処理
が施こされる。After the impurity ions are implanted into the semiconductor substrate 1, the semiconductor substrate 1 is subjected to 1000 ° C. in order to activate the impurity ions, recover crystal defects generated in the semiconductor substrate 1 or obtain an optimum impurity concentration distribution. For about 30 minutes.
【００４３】次に、図３に示すように、ＭＩＳＦＥＴの
しきい値電圧を調整するための不純物、例えばＢイオン
２５をｐ型ウエル４およびｎ型ウエル５にイオン打ち込
みする。まず、メモリセル選択用ＭＩＳＦＥＴＱｓとｎ
チャネル型ＭＩＳＦＥＴＱｎにＢイオン２５ａを２０ｋ
ｅＶの加速エネルギーで３×１０12ｃｍ-2程度注入し、
続いて、ｐチャネル型ＭＩＳＦＥＴＱｐにＢイオン２５
ｂを注入する。Next, as shown in FIG. 3, impurities for adjusting the threshold voltage of the MISFET, for example, B ions 25 are ion-implanted into the p-type well 4 and the n-type well 5. First, the memory cell selecting MISFETs Qs and n
20k B ion 25a in channel type MISFET Qn
Inject about 3 × 10 12 cm -2 with eV acceleration energy,
Subsequently, B ions 25 are added to the p-channel type MISFET Qp.
Inject b.
【００４４】ここで、メモリセル選択用ＭＩＳＦＥＴＱ
ｓへのＢイオン２５ａの注入条件は、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのしきい値電圧調整用のイオン注入条件と
同じとしたが、ｐチャネル型ＭＩＳＦＥＴＱｐのしきい
値電圧調整用のイオン注入条件と同じでもよい。Here, the memory cell selecting MISFET Q
The conditions for implanting B ions 25a into s are as follows:
Although the ion implantation conditions for adjusting the threshold voltage of the SFET Qn are the same, the ion implantation conditions for adjusting the threshold voltage of the p-channel MISFET Qp may be the same.
【００４５】次に、図４に示すように、ｐ型ウエル４お
よびｎ型ウエル５の各表面に、水素燃焼方式を用いて約
７ｎｍの厚さの清浄なゲート絶縁膜６を形成した後、半
導体基板１上に約１００ｎｍの厚さの多結晶シリコン膜
７ａおよび約１５０ｎｍの厚さのタングステンシリサイ
ド膜７ｂを順次堆積し、次いで、フォトレジストパター
ンをマスクとしてこれらの膜を加工することによって、
上記タングステンシリサイド膜７ｂおよび上記多結晶シ
リコン膜７ａからなるゲート電極７を形成する。Next, as shown in FIG. 4, a clean gate insulating film 6 having a thickness of about 7 nm is formed on each surface of the p-type well 4 and the n-type well 5 by using a hydrogen combustion method. By sequentially depositing a polycrystalline silicon film 7a having a thickness of about 100 nm and a tungsten silicide film 7b having a thickness of about 150 nm on the semiconductor substrate 1, and then processing these films using a photoresist pattern as a mask,
A gate electrode 7 composed of the tungsten silicide film 7b and the polycrystalline silicon film 7a is formed.
【００４６】この後、フォトレジストパターン２６をマ
スクとして、データ線が形成される側のメモリセル選択
用ＭＩＳＦＥＴＱｓのｐ型ウエル４にＢイオンを、例え
ば１０ｋｅＶの加速エネルギーで７×１０13ｃｍ-2程度
注入し、ｐ型半導体領域２４を形成する。Thereafter, using the photoresist pattern 26 as a mask, B ions are applied to the p-type well 4 of the memory cell selecting MISFET Qs on the side where the data line is to be formed, for example, at 7 × 10 13 cm −2 at an acceleration energy of 10 keV. Implantation to form a p-type semiconductor region 24.
【００４７】このＢイオンの注入は、ｎチャネル型ＭＩ
ＳＦＥＴＱｎのポケット領域を形成するイオン注入も兼
ねている。従って、本実施の形態１では、上記Ｂイオン
のイオン注入条件は、ｎチャネル型ＭＩＳＦＥＴＱｎの
ポケット領域を形成する際のイオン注入条件と同じとし
たが、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値電
圧は、上記Ｂイオンの注入とＢイオン２５の注入条件に
よって決まるため、上記Ｂイオンのイオン注入条件は上
記条件に限定されるものではない。This B ion implantation is performed by an n-channel type MI.
It also serves as ion implantation for forming the pocket region of the SFET Qn. Therefore, in the first embodiment, the ion implantation conditions for the B ions are the same as the ion implantation conditions for forming the pocket region of the n-channel MISFET Qn, but the threshold voltage of the memory cell selecting MISFET Qs is The ion implantation conditions for the B ions are not limited to the above conditions because the conditions are determined by the implantation conditions of the B ions and the implantation conditions of the B ions 25.
【００４８】次に、図５に示すように、ｐ型ウエル４に
ｎ型不純物、例えばＰイオンを３０ｋｅＶの加速エネル
ギーで２×１０13ｃｍ-2程度注入することによって、メ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７および
ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極７の両側の
ｐ型ウエル４に、ソース、ドレインの一部を構成するｎ
- 型半導体領域８を形成する。さらに、ｎ型ウエル５に
ｐ型不純物、例えばＢイオンを注入することによってｐ
チャネル型ＭＩＳＦＥＴＱｐのゲート電極７の両側のｎ
型ウエル５に、ソース、ドレインの一部を構成するｐ-
型半導体領域１０を形成する。その後、半導体基板１に
９５０℃で約２０秒の熱処理を施す。Next, as shown in FIG. 5, about 2 × 10 13 cm −2 of an n-type impurity, for example, P ion is implanted into the p-type well 4 at an acceleration energy of 30 keV, so that the MISFET Qs for selecting a memory cell is formed. The p-type well 4 on both sides of the gate electrode 7 and the gate electrode 7 of the n-channel type MISFET Qn has n
The- type semiconductor region 8 is formed. Further, by implanting a p-type impurity, for example, B ion into the n-type well 5,
N on both sides of the gate electrode 7 of the channel type MISFET Qp
In the well 5, p − constituting a part of the source and the drain is provided.
A type semiconductor region 10 is formed. After that, the semiconductor substrate 1 is subjected to a heat treatment at 950 ° C. for about 20 seconds.
【００４９】次いで、半導体基板１上にＣＶＤ（Chemic
al Vapor Deposition ）法によって約８０ｎｍの厚さの
窒化シリコン膜（図示せず）を堆積した後、この窒化シ
リコン膜を異方性エッチングすることによって、ゲート
電極７の側壁にサイドウォールスペーサ１２を形成す
る。Next, a CVD (Chemic) is formed on the semiconductor substrate 1.
After a silicon nitride film (not shown) having a thickness of about 80 nm is deposited by an Al Vapor Deposition method, the silicon nitride film is anisotropically etched to form sidewall spacers 12 on the side walls of the gate electrode 7. I do.
【００５０】次に、図６に示すように、周辺回路のｐ型
ウエル４にｎ型不純物、例えば砒素（Ａｓ）イオンを注
入することによってｎチャネル型ＭＩＳＦＥＴＱｎのソ
ース、ドレインの他の一部を構成するｎ+ 型半導体領域
９を形成し、周辺回路のｎ型ウエル５にｐ型不純物、例
えばＢイオンを注入することによってｐチャネル型ＭＩ
ＳＦＥＴＱｐのソース、ドレインの他の一部を構成する
ｐ+ 型半導体領域１１を形成する。その後、半導体基板
１に８００℃で約６０秒の熱処理を施す。Next, as shown in FIG. 6, by implanting an n-type impurity, for example, arsenic (As) ions into the p-type well 4 of the peripheral circuit, the other part of the source and drain of the n-channel MISFET Qn is removed. An n + -type semiconductor region 9 is formed, and ap-type impurity, for example, B ion is implanted into the n-type well 5 of the peripheral circuit, thereby forming a p-channel type MI.
A p + type semiconductor region 11 that forms another part of the source and the drain of the SFET Qp is formed. After that, the semiconductor substrate 1 is subjected to a heat treatment at 800 ° C. for about 60 seconds.
【００５１】これにより、周辺回路にｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。As a result, the n-channel MI
An SFET Qn and a p-channel MISFET Qp are formed.
【００５２】次に、半導体基板１上に酸化シリコン膜
（図示せず）を堆積した後、この酸化シリコン膜の表面
を化学的機械研磨（ChemicalMechanical Polishing；Ｃ
ＭＰ）法で研磨してその表面を平坦化することにより、
酸化シリコン膜によって構成される層間絶縁膜１３を形
成する。上記酸化シリコン膜は、例えばオゾン（Ｏ3 ）
とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに
用いたプラズマＣＶＤ法によって堆積される。Next, after depositing a silicon oxide film (not shown) on the semiconductor substrate 1, the surface of this silicon oxide film is subjected to chemical mechanical polishing (C).
By polishing by the MP) method to flatten the surface,
An interlayer insulating film 13 composed of a silicon oxide film is formed. The silicon oxide film is made of, for example, ozone (O 3 ).
And tetraethoxysilane (TEOS) are deposited by a plasma CVD method using a source gas.
【００５３】次いで、フォトレジストパターンをマスク
としたドライエッチングでメモリセル選択用ＭＩＳＦＥ
ＴＱｓのｎ- 型半導体領域８上の層間絶縁膜１３および
ゲート絶縁膜６と同一層の絶縁膜を順次除去することに
よって、一方のｎ- 型半導体領域８に達するコンタクト
ホール１４を形成し、他方のｎ- 型半導体領域８に達す
るコンタクトホール１５を形成する。Next, MISFE for selecting a memory cell is performed by dry etching using a photoresist pattern as a mask.
By sequentially removing the insulating film in the same layer as the interlayer insulating film 13 and the gate insulating film 6 on the n − type semiconductor region 8 of TQs, a contact hole 14 reaching one n − type semiconductor region 8 is formed, and the other is formed. The contact hole 15 reaching the n − type semiconductor region 8 is formed.
【００５４】このエッチングは、サイドウォールスペー
サ１２を構成する窒化シリコン膜が異方的にエッチング
される条件で行い、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極７の側壁に上記窒化シリコン膜が残るよう
にする。これにより、フォトリソグラフィの解像限界以
下の微細な径を有するコンタクトホール１４，１５がメ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７に対し
て自己整合で形成される。This etching is performed under the condition that the silicon nitride film forming the sidewall spacer 12 is anisotropically etched, and the memory cell selecting MISFET Qs
The silicon nitride film is left on the side wall of the gate electrode 7. As a result, contact holes 14 and 15 having a fine diameter equal to or smaller than the resolution limit of photolithography are formed by self-alignment with the gate electrode 7 of the memory cell selecting MISFET Qs.
【００５５】次いで、コンタクトホール１４，１５の内
部にプラグ１６ａ，１６ｂをそれぞれ形成する。プラグ
１６ａ，１６ｂは、層間絶縁膜１３上にｎ型不純物、例
えばＰを１×１０20ｃｍ-3程度導入した多結晶シリコン
膜をＣＶＤ法で堆積した後、この多結晶シリコン膜の表
面をＣＭＰ法で研磨し、コンタクトホール１４，１５の
内部に多結晶シリコン膜を残すことによって形成する。Next, plugs 16a and 16b are formed inside the contact holes 14 and 15, respectively. The plugs 16a and 16b are formed by depositing a polycrystalline silicon film in which an n-type impurity, for example, P is introduced at a concentration of about 1 × 10 20 cm −3 , on the interlayer insulating film 13 by a CVD method. It is formed by polishing by a method and leaving a polycrystalline silicon film inside the contact holes 14 and 15.
【００５６】ここで、コンタクトホール１４，１５を形
成した後、情報蓄積用容量素子側のｐ型ウエル４に、例
えばＰイオンを５０ｋｅＶの加速エネルギーで５×１０
12ｃｍ-2程度注入し、電界緩和層を形成してもよい。Here, after forming the contact holes 14 and 15, for example, P ions are injected into the p-type well 4 on the information storage capacitor element side at an acceleration energy of 50 keV and 5 × 10 5.
Implantation of about 12 cm -2 may be performed to form an electric field relaxation layer.
【００５７】次に、図７に示すように、層間絶縁膜１３
上に酸化シリコン膜１７を堆積する。酸化シリコン膜１
７は、例えばＯ3 とＴＥＯＳとをソースガスに用いたプ
ラズマＣＶＤ法によって堆積する。Next, as shown in FIG.
A silicon oxide film 17 is deposited thereon. Silicon oxide film 1
7 is deposited by, for example, a plasma CVD method using O 3 and TEOS as a source gas.
【００５８】次に、フォトレジストパターンをマスクと
したドライエッチングで前記コンタクトホール１４上の
酸化シリコン膜１７を除去してコンタクトホール１９ａ
を形成し、プラグ１６ａの表面を露出させる。同時に、
フォトレジストパターンをマスクとしたドライエッチン
グで周辺回路の酸化シリコン膜１７、層間絶縁膜１３お
よびゲート絶縁膜６と同一層の絶縁膜を順次除去するこ
とによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半
導体領域９に達するコンタクトホール１９ｂを形成し、
ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１
に達するコンタクトホール１９ｃを形成する。Next, the silicon oxide film 17 on the contact hole 14 is removed by dry etching using a photoresist pattern as a mask to form a contact hole 19a.
Is formed to expose the surface of the plug 16a. at the same time,
The insulating film of the same layer as the silicon oxide film 17, the interlayer insulating film 13, and the gate insulating film 6 of the peripheral circuit is sequentially removed by dry etching using the photoresist pattern as a mask, thereby forming the n + -type semiconductor region of the n-channel MISFET Qn. 9 to form a contact hole 19b,
p + type semiconductor region 11 of p channel type MISFET Qp
Is formed.
【００５９】次に、コンタクトホール１９ａを通してプ
ラグ１６ａに接するメモリセルアレイのデータ線１８
と、コンタクトホール１９ｂを通してｎチャネル型ＭＩ
ＳＦＥＴＱｎのｎ+ 型半導体領域９に接する第１層配線
２０と、コンタクトホール１９ｃを通してｐチャネル型
ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１に接する第１
層配線２０とを形成する。データ線１８および第１層配
線２０は、酸化シリコン膜１７の上部に導電膜（図示せ
ず）を堆積した後、フォトレジストパターンをマスクと
して上記導電膜を加工することにより形成される。Next, the data line 18 of the memory cell array in contact with the plug 16a through the contact hole 19a
And an n-channel type MI through the contact hole 19b.
A first layer wiring 20 in contact with the n + -type semiconductor region 9 of the SFET Qn, and a first layer in contact with the p + -type semiconductor region 11 of the p-channel MISFET Qp through the contact hole 19c.
The layer wiring 20 is formed. The data line 18 and the first layer wiring 20 are formed by depositing a conductive film (not shown) on the silicon oxide film 17 and then processing the conductive film using a photoresist pattern as a mask.
【００６０】次に、図８に示すように、上記データ線１
８および第１層配線２０上に酸化シリコン膜（図示せ
ず）を堆積した後、この酸化シリコン膜の表面をＣＭＰ
法で研磨してその表面を平坦化し、層間絶縁膜２１を形
成する。Next, as shown in FIG.
8 and a first layer wiring 20, a silicon oxide film (not shown) is deposited, and the surface of the silicon oxide film is
The surface is flattened by polishing by a method, and an interlayer insulating film 21 is formed.
【００６１】次に、フォトレジストパターンをマスクと
したドライエッチングでプラグ１６ｂ上の層間絶縁膜２
１および酸化シリコン膜１７を順次除去して、プラグ１
６ｂに達するスルーホール２３を形成した後、層間絶縁
膜２１の上部にｎ型不純物、例えばＰを１×１０20ｃｍ
-3程度導入した多結晶シリコン膜（図示せず）を堆積す
る。次いで、フォトレジストパターンをマスクとしたド
ライエッチングでこの多結晶シリコン膜を加工し、情報
蓄積用容量素子の蓄積電極２２を形成して、前記図１に
示したＤＲＡＭが形成される。Next, the interlayer insulating film 2 on the plug 16b is dry-etched using the photoresist pattern as a mask.
1 and the silicon oxide film 17 are sequentially removed to form the plug 1
After forming the through hole 23 reaching 6b, an n-type impurity, for example, P is added to the upper portion of the interlayer insulating film 21 at 1 × 10 20 cm.
A polycrystalline silicon film (not shown) introduced by about -3 is deposited. Next, the polycrystalline silicon film is processed by dry etching using a photoresist pattern as a mask to form the storage electrode 22 of the information storage capacitor element, and the DRAM shown in FIG. 1 is formed.
【００６２】この後は、通常の製造方法により情報蓄積
用容量素子の形成および配線層の形成を行なうことによ
ってＤＲＡＭが完成する。Thereafter, a DRAM is completed by forming an information storage capacitor and a wiring layer by a normal manufacturing method.
【００６３】このように、本実施の形態１によれば、メ
モリセル選択用ＭＩＳＦＥＴＱｓのデータ線１８側のｐ
型ウエル４にｐ型半導体領域２４を形成することによっ
て、1.１Ｖのメモリセル選択用ＭＩＳＦＥＴＱｓのしき
い値電圧が得られると同時に、情報蓄積用容量素子側の
ｐ型ウエル４にはｐ型半導体領域２４を形成せずに、情
報蓄積用容量素子側のｐ型ウエル４の不純物濃度を低く
設定しているので、ゲート電極７の情報蓄積用容量素子
側の端部における接合電界強度は0.３２〜0.３５ＭＶ／
ｃｍと低くなり、１つの半導体チップ内における最短ビ
ットのリフレッシュ時間は0.２秒程度となる。As described above, according to the first embodiment, the p of the MISFET Qs for memory cell selection on the data line 18 side is
By forming the p-type semiconductor region 24 in the p-type well 4, a threshold voltage of the memory cell selecting MISFET Qs of 1.1 V can be obtained, and at the same time, the p-type well 4 on the information storage capacitor element side has a p-type. Since the impurity concentration of the p-type well 4 on the information storage capacitor side is set low without forming the semiconductor region 24, the junction electric field strength at the end of the gate electrode 7 on the information storage capacitor side is zero. .32-0.35MV /
cm, and the refresh time of the shortest bit in one semiconductor chip is about 0.2 seconds.
【００６４】なお、本実施の形態１では、ゲート電極７
を加工した後にｐ型半導体領域２４をデータ線１８側の
ｐ型ウエル４に形成することによって、データ線１８側
のｐ型ウエル４の不純物濃度を情報蓄積用容量素子側の
ｐ型ウエル４の不純物濃度よりも高くしたが、コンタク
トホール１９ａを形成した後、その表面が露出したプラ
グ１６ａにＢイオンを５０ｋｅＶの加速エネルギーで２
×１０14ｃｍ-2程度打ち込み、次いで、半導体基板１に
８００℃で１０分の熱処理を施してもデータ線１８側の
ｐ型ウエル４の不純物濃度を高くすることができる。こ
の場合には、上記Ｂイオン２５ａの注入量を少なくする
ことが可能となるので、さらに接合電界強度を低減する
ことができる。In the first embodiment, the gate electrode 7
After the p-type semiconductor region 24 is formed in the p-type well 4 on the data line 18 side, the impurity concentration of the p-type well 4 on the data line 18 side is reduced. After the contact hole 19a was formed, B ions were applied to the exposed plug 16a at an acceleration energy of 50 keV for 2 hours.
The impurity concentration of the p-type well 4 on the side of the data line 18 can be increased by implanting about 10 14 cm -2 and then subjecting the semiconductor substrate 1 to a heat treatment at 800 ° C. for 10 minutes. In this case, the injection amount of the B ions 25a can be reduced, so that the junction electric field strength can be further reduced.
【００６５】（実施の形態２）図９は、本実施の形態２
であるＤＲＡＭを示す半導体基板の要部断面図である。(Embodiment 2) FIG. 9 shows Embodiment 2 of the present invention.
FIG. 2 is a cross-sectional view of a main part of a semiconductor substrate showing a DRAM as a first embodiment.
【００６６】前記実施の形態１と同様に、メモリセル選
択用ＭＩＳＦＥＴＱｓのデータ線１８側のｐ型ウエル４
には、しきい値電圧を調整するためのｐ型半導体領域２
４が形成されており、データ線１８側のｐ型ウエル４の
不純物濃度が情報蓄積用容量素子側のｐ型ウエル４の不
純物濃度よりも高くなっている。As in the first embodiment, the p-type well 4 on the data line 18 side of the memory cell selecting MISFET Qs
Includes a p-type semiconductor region 2 for adjusting a threshold voltage.
4 are formed, and the impurity concentration of the p-type well 4 on the data line 18 side is higher than the impurity concentration of the p-type well 4 on the information storage capacitor element side.
【００６７】次に、本実施の形態２のＤＲＡＭの製造方
法を図１０〜図１１を用いて簡単に説明する。Next, a method of manufacturing the DRAM according to the second embodiment will be briefly described with reference to FIGS.
【００６８】まず、前記実施の形態１と同様な製造方法
で、前記図３に示したように、半導体基板１に酸化シリ
コン膜によって構成される溝型素子分離用絶縁膜２を形
成した後、メモリセルアレイの半導体基板１にｎ型埋め
込みウエル３を形成し、メモリセルアレイおよび周辺回
路のｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域にｐ
型ウエル４を形成し、周辺回路のｐチャネル型ＭＩＳＦ
ＥＴＱｐを形成する領域にｎ型ウエル５を形成する。次
いで、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物をｐ型ウエル４およびｎ型ウエル５にそれぞれイオ
ン打ち込みする。First, as shown in FIG. 3, a trench type element isolation insulating film 2 made of a silicon oxide film is formed on the semiconductor substrate 1 by the same manufacturing method as in the first embodiment. An n-type buried well 3 is formed in a semiconductor substrate 1 of a memory cell array, and a p-type buried well 3 is formed in a region where an n-channel MISFET Qn of a memory cell array and peripheral circuits is formed.
Forming well 4 and forming p-channel type MISF of peripheral circuit
An n-type well 5 is formed in a region where ETQp is to be formed. Next, impurities for adjusting the threshold voltage of the MISFET are ion-implanted into the p-type well 4 and the n-type well 5, respectively.
【００６９】次に、図１０に示すように、ゲート絶縁膜
６およびゲート電極７を順次形成した後、メモリセル選
択用ＭＩＳＦＥＴＱｓのゲート電極７およびｎチャネル
型ＭＩＳＦＥＴＱｎのゲート電極７の両側のｐ型ウエル
４に、ソース、ドレインの一部を構成するｎ- 型半導体
領域８を形成する。さらに、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐのゲート電極７の両側のｎ型ウエル５に、ソース、
ドレインの一部を構成するｐ- 型半導体領域１０を形成
する。その後、半導体基板１に９５０℃で約２０秒の熱
処理を施す。Next, as shown in FIG. 10, after a gate insulating film 6 and a gate electrode 7 are sequentially formed, p-type gate electrodes 7 on both sides of the gate electrode 7 of the memory cell selecting MISFET Qs and the gate electrode 7 of the n-channel MISFET Qn are formed. In the well 4, an n − type semiconductor region 8 forming a part of the source and the drain is formed. Furthermore, a p-channel type MISFET
Sources are provided in the n-type wells 5 on both sides of the gate electrode 7 of Qp.
A p − type semiconductor region 10 constituting a part of the drain is formed. After that, the semiconductor substrate 1 is subjected to a heat treatment at 950 ° C. for about 20 seconds.
【００７０】次いで、ゲート電極７の側壁に窒化シリコ
ン膜によって構成されるサイドウォールスペーサ１２を
形成する。Next, a side wall spacer 12 made of a silicon nitride film is formed on the side wall of the gate electrode 7.
【００７１】次に、図１１に示すように、周辺回路のｐ
型ウエル４にｎチャネル型ＭＩＳＦＥＴＱｎのソース、
ドレインの他の一部を構成するｎ+ 型半導体領域９を形
成し、周辺回路のｎ型ウエル５にｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレインの他の一部を構成するｐ+
型半導体領域１１を形成する。その後、半導体基板１に
８００℃で約６０秒の熱処理を施す。Next, as shown in FIG.
The source of the n-channel type MISFET Qn
An n + -type semiconductor region 9 constituting another part of the drain is formed, and a p-channel type MISF is formed in the n-type well 5 of the peripheral circuit.
P + which constitutes another part of the source and drain of ETQp
The type semiconductor region 11 is formed. After that, the semiconductor substrate 1 is subjected to a heat treatment at 800 ° C. for about 60 seconds.
【００７２】これにより、周辺回路にｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。Thus, the n-channel type MI is
An SFET Qn and a p-channel MISFET Qp are formed.
【００７３】次に、半導体基板１上に層間絶縁膜１３を
形成した後、フォトレジストパターンをマスクとしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
データ線が形成される側のｎ- 型半導体領域８上の層間
絶縁膜１３およびゲート絶縁膜６と同一層の絶縁膜を順
次除去することによって、一方のｎ- 型半導体領域８に
達するコンタクトホール２７を形成する。Next, after an interlayer insulating film 13 is formed on the semiconductor substrate 1, the n − type semiconductor region 8 on the side where the data line of the memory cell selecting MISFET Qs is formed by dry etching using a photoresist pattern as a mask. By sequentially removing the insulating film in the same layer as the upper interlayer insulating film 13 and the gate insulating film 6, a contact hole 27 reaching one n − type semiconductor region 8 is formed.
【００７４】次いで、コンタクトホール２７を通してｐ
型の不純物、例えばＢイオンを２０ｋｅＶの加速エネル
ギーで１×１０14ｃｍ-2程度注入し、ｐ型半導体領域２
４を形成した後、コンタクトホール２７を通して一方の
ｎ- 型半導体領域８に接するデータ線１８を形成する。Then, through contact hole 27, p
Type impurities, for example, B ions are implanted at an acceleration energy of 20 keV to about 1 × 10 14 cm −2 , and the p-type semiconductor region 2
After the formation of 4, the data line 18 in contact with one of the n − -type semiconductor regions 8 through the contact hole 27 is formed.
【００７５】次に、半導体基板１上に層間絶縁膜２８を
形成した後、フォトレジストパターンをマスクとしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
情報蓄積用容量素子が形成される側のｎ- 型半導体領域
８上の層間絶縁膜２８，１３およびゲート絶縁膜６と同
一層の絶縁膜を順次除去することによって、他方のｎ-
型半導体領域８に達するコンタクトホール２９を形成す
る。ここで、情報蓄積用容量素子側のｐ型ウエル４に、
例えばＰイオンを１００ｋｅＶの加速エネルギーで１×
１０13ｃｍ-2程度注入し、電界緩和層３０を形成しても
よい。Next, after the interlayer insulating film 28 is formed on the semiconductor substrate 1, dry etching is performed using a photoresist pattern as a mask, and the n − -type on the side where the information storage capacitor element of the memory cell selecting MISFET Qs is formed. By sequentially removing the insulating film in the same layer as the interlayer insulating films 28 and 13 and the gate insulating film 6 on the semiconductor region 8, the other n −
A contact hole 29 reaching the type semiconductor region 8 is formed. Here, the p-type well 4 on the information storage capacitor element side includes:
For example, a P ion is accelerated by 100 keV to 1 ×
The electric field relaxation layer 30 may be formed by implanting about 10 13 cm −2 .
【００７６】次いで、コンタクトホール２９の内部に他
方のｎ- 型半導体領域８に接するプラグ１６ｂを形成す
る。Next, a plug 16b is formed inside the contact hole 29 so as to be in contact with the other n − type semiconductor region 8.
【００７７】この後、前記実施の形態１に記載された製
造方法と同様にして、前記図９に示したＤＲＡＭが形成
される。Thereafter, the DRAM shown in FIG. 9 is formed in the same manner as in the manufacturing method described in the first embodiment.
【００７８】このように、本実施の形態２によれば、本
実施の形態１と同様に、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓのゲート電極７の情報蓄積用容量素子側の端部にお
ける接合電界強度が低減できて、１つの半導体チップ内
における最短ビットのリフレッシュ時間を0.２秒程度と
することができる。As described above, according to the second embodiment, similarly to the first embodiment, the memory cell selecting MISFET
The junction electric field strength at the end of the gate electrode 7 of Qs on the information storage capacitor element side can be reduced, and the refresh time of the shortest bit in one semiconductor chip can be reduced to about 0.2 seconds.
【００７９】なお、本実施の形態２では、データ線１８
を形成した後にプラグ１６ｂを形成したが、プラグ１６
ｂを形成した後にデータ線１８を形成してもよい。In the second embodiment, the data lines 18
After the plug 16b is formed, the plug 16b is formed.
The data line 18 may be formed after the formation of b.
【００８０】（実施の形態３）図１２は、本実施の形態
３であるＤＲＡＭを示す半導体基板の要部断面図であ
る。(Third Embodiment) FIG. 12 is a cross-sectional view of a main part of a semiconductor substrate showing a DRAM according to a third embodiment.
【００８１】前記実施の形態１と同様に、メモリセル選
択用ＭＩＳＦＥＴＱｓのデータ線１８側のｐ型ウエル４
には、しきい値電圧を調整するためのｐ型半導体領域２
４が形成されており、データ線１８側のｐ型ウエル４の
不純物濃度が情報蓄積用容量素子側のｐ型ウエル４の不
純物濃度よりも高くなっている。As in the first embodiment, the p-type well 4 on the data line 18 side of the memory cell selecting MISFET Qs
Includes a p-type semiconductor region 2 for adjusting a threshold voltage.
4 are formed, and the impurity concentration of the p-type well 4 on the data line 18 side is higher than the impurity concentration of the p-type well 4 on the information storage capacitor element side.
【００８２】また、メモリセル選択用ＭＩＳＦＥＴＱｓ
のゲート電極７の情報蓄積用容量素子側の間隔３１ｂが
ゲート電極７のデータ線側の間隔３１ａよりも広くなっ
ている。さらに、ゲート電極７の情報蓄積用容量素子側
の側壁に設けられた絶縁膜は、窒化シリコン膜３２とサ
イドウォールスペーサ３３を構成する酸化シリコン膜と
によって構成され、一方、ゲート電極７のデータ線側の
側壁に設けられた絶縁膜は、窒化シリコン膜３２のみに
よって構成されて、ゲート電極７の情報蓄積用容量素子
側の側壁に設けられた絶縁膜の厚さが、ゲート電極７の
データ線側の側壁に設けられた絶縁膜の厚さよりも厚く
なっている。The memory cell selecting MISFET Qs
The interval 31b of the gate electrode 7 on the information storage capacitor side is wider than the interval 31a of the gate electrode 7 on the data line side. Further, the insulating film provided on the side wall of the gate electrode 7 on the side of the information storage capacitor element is composed of the silicon nitride film 32 and the silicon oxide film forming the side wall spacer 33, while the data line of the gate electrode 7 is formed. The insulating film provided on the side wall on the side of the gate electrode 7 is constituted only by the silicon nitride film 32, and the thickness of the insulating film provided on the side wall on the side of the gate electrode 7 on the side of the information storage capacitor element corresponds to the data line It is thicker than the thickness of the insulating film provided on the side wall on the side.
【００８３】次に、本実施の形態３のＤＲＡＭの製造方
法を図１３〜図１７を用いて説明する。Next, a method of manufacturing the DRAM of the third embodiment will be described with reference to FIGS.
【００８４】まず、前記実施の形態１と同様な製造方法
で、前記図３に示したように、半導体基板１に酸化シリ
コン膜によって構成された溝型素子分離用絶縁膜２を形
成した後、メモリセルアレイの半導体基板１にｎ型埋め
込みウエル３を形成し、メモリセルアレイおよび周辺回
路のｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域にｐ
型ウエル４を形成し、周辺回路のｐチャネル型ＭＩＳＦ
ＥＴＱｐを形成する領域にｎ型ウエル５を形成する。次
いで、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物をｐ型ウエル４およびｎ型ウエル５にそれぞれイオ
ン打ち込みする。First, as shown in FIG. 3, a trench type element isolation insulating film 2 composed of a silicon oxide film is formed on the semiconductor substrate 1 by the same manufacturing method as in the first embodiment. An n-type buried well 3 is formed in a semiconductor substrate 1 of a memory cell array, and a p-type buried well 3 is formed in a region where an n-channel MISFET Qn of a memory cell array and peripheral circuits is formed.
Forming well 4 and forming p-channel type MISF of peripheral circuit
An n-type well 5 is formed in a region where ETQp is to be formed. Next, impurities for adjusting the threshold voltage of the MISFET are ion-implanted into the p-type well 4 and the n-type well 5, respectively.
【００８５】次に、図１３に示すように、ゲート絶縁膜
６およびゲート電極７を順次形成する。ここで、メモリ
セル選択用ＭＩＳＦＥＴＱｓのゲート電極７のゲート長
は約0.２５μｍであるが、データ線が形成される側のゲ
ート電極７の間隔３１ａを0.２μｍ、情報蓄積用容量素
子が形成される側のゲート電極の間隔３１ｂを0.３μｍ
としている。Next, as shown in FIG. 13, a gate insulating film 6 and a gate electrode 7 are sequentially formed. Here, the gate length of the gate electrode 7 of the memory cell selection MISFET Qs is about 0.25 μm, but the interval 31a between the gate electrodes 7 on the data line side is 0.2 μm, and the information storage capacitor is formed. The distance 31b between the gate electrodes on the side to be
And
【００８６】次いで、フォトレジストパターン２６をマ
スクとして、メモリセル選択用ＭＩＳＦＥＴＱｓのデー
タ線が形成される側のｐ型ウエル４にＢイオンを、例え
ば１０ｋｅＶの加速エネルギーで７×１０13ｃｍ-2程度
注入し、ｐ型半導体領域２４を形成する。Next, using the photoresist pattern 26 as a mask, B ions are applied to the p-type well 4 on the side where the data line of the memory cell selecting MISFET Qs is formed, for example, at about 7 × 10 13 cm −2 at an acceleration energy of 10 keV. By implanting, a p-type semiconductor region 24 is formed.
【００８７】次に、図１４に示すように、ｐ型ウエル４
にｎ型不純物を注入することによって、メモリセル選択
用ＭＩＳＦＥＴＱｓのゲート電極７およびｎチャネル型
ＭＩＳＦＥＴＱｎのゲート電極７の両側のｐ型ウエル４
に、ソース、ドレインの一部を構成するｎ- 型半導体領
域８を形成する。さらに、ｎ型ウエル５にｐ型不純物を
注入することによって、ｐチャネル型ＭＩＳＦＥＴＱｐ
のゲート電極７の両側のｎ型ウエル５に、ソース、ドレ
インの一部を構成するｐ- 型半導体領域１０を形成す
る。その後、半導体基板１に９５０℃で約２０秒の熱処
理を施す。Next, as shown in FIG.
Is implanted into the p-type well 4 on both sides of the gate electrode 7 of the memory cell selecting MISFET Qs and the gate electrode 7 of the n-channel MISFET Qn.
Then, an n − type semiconductor region 8 constituting a part of the source and the drain is formed. Further, by implanting a p-type impurity into the n-type well 5, the p-channel MISFET Qp
In the n-type well 5 on both sides of the gate electrode 7, ap − type semiconductor region 10 constituting a part of the source and the drain is formed. After that, the semiconductor substrate 1 is subjected to a heat treatment at 950 ° C. for about 20 seconds.
【００８８】次いで、半導体基板１上にＣＶＤ法によっ
て約４０ｎｍの厚さの窒化シリコン膜３２を堆積する。
溝型素子分離用絶縁膜２上の窒化シリコン膜３２は、こ
の後の製造工程でも除去されることはなく、ＤＲＡＭが
完成した後も溝型素子分離用絶縁膜２上に残存する。Next, a silicon nitride film 32 having a thickness of about 40 nm is deposited on the semiconductor substrate 1 by the CVD method.
The silicon nitride film 32 on the groove-type element isolation insulating film 2 is not removed in the subsequent manufacturing steps, and remains on the groove-type element isolation insulating film 2 even after the DRAM is completed.
【００８９】次に、図１５に示すように、周辺回路のｐ
型ウエル４にｎチャネル型ＭＩＳＦＥＴＱｎのソース、
ドレインの他の一部を構成するｎ+ 型半導体領域９を形
成し、周辺回路のｎ型ウエル５にｐチャネル型ＭＩＳＦ
ＥＴＱｐのソース、ドレインの他の一部を構成するｐ+
型半導体領域１１を形成する。その後、半導体基板１に
８００℃で約６０秒の熱処理を施す。Next, as shown in FIG.
The source of the n-channel type MISFET Qn
An n + -type semiconductor region 9 constituting another part of the drain is formed, and a p-channel type MISF is formed in the n-type well 5 of the peripheral circuit.
P + which constitutes another part of the source and drain of ETQp
The type semiconductor region 11 is formed. After that, the semiconductor substrate 1 is subjected to a heat treatment at 800 ° C. for about 60 seconds.
【００９０】これにより、周辺回路にｎチャネル型ＭＩ
ＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形
成される。As a result, the n-channel MI
An SFET Qn and a p-channel MISFET Qp are formed.
【００９１】次に、半導体基板１上に層間絶縁膜１３を
形成した後、フォトレジストパターンをマスクとしたド
ライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓの
情報蓄積用容量素子が形成される側のｎ- 型半導体領域
８上の層間絶縁膜１３およびゲート絶縁膜６と同一層の
絶縁膜を順次除去することによって、他方のｎ- 型半導
体領域８に達するコンタクトホール１５を形成する。Next, after the interlayer insulating film 13 is formed on the semiconductor substrate 1, dry etching is performed using a photoresist pattern as a mask, and the n − -type on the side where the information storage capacitor of the memory cell selecting MISFET Qs is formed. By sequentially removing the insulating film of the same layer as the interlayer insulating film 13 and the gate insulating film 6 on the semiconductor region 8, a contact hole 15 reaching the other n − type semiconductor region 8 is formed.
【００９２】次に、図１６に示すように、半導体基板１
上に約６０ｎｍの厚さの酸化シリコン膜（図示せず）を
堆積した後、この酸化シリコン膜を異方性エッチングす
ることにより、コンタクトホール１５の内壁にサイドウ
ォールスペーサ３３を形成する。Next, as shown in FIG.
After a silicon oxide film (not shown) having a thickness of about 60 nm is deposited thereon, the silicon oxide film is anisotropically etched to form a sidewall spacer 33 on the inner wall of the contact hole 15.
【００９３】次いで、コンタクトホール１５の内部にプ
ラグ１６ｂを形成する。プラグ１６ｂは、層間絶縁膜１
３上にｎ型不純物を導入した多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜の表面をＣＭＰ
法で研磨し、コンタクトホール１５の内部に多結晶シリ
コン膜を残すことによって形成される。Next, a plug 16b is formed inside the contact hole 15. The plug 16b is made of the interlayer insulating film 1
CVD polycrystalline silicon film with n-type impurity introduced
After deposition by the CVD method, the surface of this polycrystalline silicon film is subjected to CMP.
It is formed by polishing by a method and leaving a polycrystalline silicon film inside the contact hole 15.
【００９４】この結果、情報蓄積用容量素子が形成され
る側のゲート電極７の側壁に設けられた絶縁膜は、窒化
シリコン膜３２とサイドウォールスペーサ３３を構成す
る酸化シリコン膜とによって構成され、一方、データ線
が形成される側のゲート電極７の側壁に設けられた絶縁
膜は、窒化シリコン膜３２のみによって構成される。従
って、情報蓄積用容量素子が形成される側のゲート電極
７の側壁に設けられた絶縁膜の厚さは、データ線が形成
される側のゲート電極７の側壁に設けられた絶縁膜の厚
さよりも厚い。As a result, the insulating film provided on the side wall of the gate electrode 7 on which the information storage capacitance element is formed is constituted by the silicon nitride film 32 and the silicon oxide film forming the side wall spacer 33. On the other hand, the insulating film provided on the side wall of the gate electrode 7 on the side where the data line is formed is constituted only by the silicon nitride film 32. Therefore, the thickness of the insulating film provided on the side wall of the gate electrode 7 on which the information storage capacitor is formed is the same as the thickness of the insulating film provided on the side wall of the gate electrode 7 on which the data line is formed. Thicker than it is.
【００９５】なお、サイドウォールスペーサ３３を窒化
シリコン膜によって構成してもゲート電極７の端部での
接合電界強度を低減することは可能であるが、酸化シリ
コン膜の方が、その応力が窒化シリコン膜の応力よりも
小さいため溝型素子分離用絶縁膜２と半導体基板１との
界面での準位発生が少なく、界面準位に起因した接合リ
ーク電流を小さくすることができる。Although the side wall spacers 33 can be formed of a silicon nitride film, the junction electric field strength at the end of the gate electrode 7 can be reduced, but the stress of the silicon oxide film is lower than that of the silicon oxide film. Since the stress is smaller than the stress of the silicon film, the generation of a level at the interface between the groove type element isolation insulating film 2 and the semiconductor substrate 1 is small, and the junction leak current caused by the interface level can be reduced.
【００９６】次に、図１７に示すように、層間絶縁膜１
３上に酸化シリコン膜１７を堆積する。その後、フォト
レジストパターンをマスクとしたドライエッチングで酸
化シリコン膜１７、層間絶縁膜１３、窒化シリコン膜３
２およびゲート絶縁膜６と同一層の絶縁膜を順次加工し
て、メモリセル選択用ＭＩＳＦＥＴＱｓのデータ線が形
成される側の一方のｎ- 型半導体領域８に達するコンタ
クトホール１９ａを形成する。同時に、周辺回路の酸化
シリコン膜１７、層間絶縁膜１３、窒化シリコン膜３２
およびゲート絶縁膜６と同一層の絶縁膜を順次加工し
て、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域
９上にコンタクトホール１９ｂを形成し、ｐチャネル型
ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１上にコンタク
トホール１９ｃを形成する。Next, as shown in FIG.
A silicon oxide film 17 is deposited on 3. Thereafter, the silicon oxide film 17, the interlayer insulating film 13, and the silicon nitride film 3 are dry-etched using the photoresist pattern as a mask.
2 and the insulating film of the same layer as the gate insulating film 6 are sequentially processed to form a contact hole 19a reaching one n − type semiconductor region 8 on the side where the data line of the memory cell selecting MISFET Qs is formed. At the same time, the peripheral circuit silicon oxide film 17, the interlayer insulating film 13, and the silicon nitride film 32
And an insulating film of the same layer as the gate insulating film 6 is sequentially processed to form a contact hole 19b on the n + -type semiconductor region 9 of the n-channel MISFET Qn and on the p + -type semiconductor region 11 of the p-channel MISFET Qp A contact hole 19c is formed.
【００９７】その後、メモリセルアレイのデータ線１８
と周辺回路の第１層配線２０とを形成する。次いで、半
導体基板１上に酸化シリコン膜によって構成される層間
絶縁膜２１を形成した後、メモリセル選択用ＭＩＳＦＥ
ＴＱｓのプラグ１６ｂ上の層間絶縁膜２１および酸化シ
リコン膜１７を順次除去してプラグ１６ｂの表面に達す
るスルーホール２３を形成する。Thereafter, the data line 18 of the memory cell array is
And the first layer wiring 20 of the peripheral circuit are formed. Next, after an interlayer insulating film 21 made of a silicon oxide film is formed on the semiconductor substrate 1, the memory cell selecting MISFE is formed.
The interlayer insulating film 21 and the silicon oxide film 17 on the TQs plug 16b are sequentially removed to form a through hole 23 reaching the surface of the plug 16b.
【００９８】この後、前記実施の形態１に記載された製
造方法と同様にして、前記図１２に示したＤＲＡＭが完
成する。Thereafter, the DRAM shown in FIG. 12 is completed in the same manner as in the manufacturing method described in the first embodiment.
【００９９】このように、本実施の形態３によれば、メ
モリセル選択用ＭＩＳＦＥＴＱｓのゲート電極７の情報
蓄積用容量素子側の端部における接合電界強度を0.２〜
0.３ＭＶ／ｃｍまで低減することができて、１つの半導
体チップ内における最短ビットのリフレッシュ時間を0.
２〜0.３秒まで長くすることができる。As described above, according to the third embodiment, the junction electric field strength at the end of the gate electrode 7 of the memory cell selecting MISFET Qs on the information storage capacitance element side is set to 0.2 to 0.2.
0.3 MV / cm and the refresh time of the shortest bit in one semiconductor chip can be reduced to 0.3 MV / cm.
It can be as long as 2 to 0.3 seconds.
【０１００】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【０１０１】[0101]
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows.
【０１０２】本発明によれば、製造工程を複雑にするこ
となく、しきい値電圧の低下を抑えると同時に、半導体
基板における結晶欠陥の発生を防ぎ、情報蓄積用容量素
子側の接合電界強度を低減することができるので、良好
なリフレッシュ特性を有するＤＲＡＭを実現することが
できる。According to the present invention, the reduction of the threshold voltage is suppressed without complicating the manufacturing process, and at the same time, the occurrence of crystal defects in the semiconductor substrate is prevented, and the junction electric field strength on the information storage capacitor element side is reduced. Since the number of pixels can be reduced, a DRAM having good refresh characteristics can be realized.
【図１】本発明の一実施の形態であるＤＲＡＭを示す半
導体基板の要部断面図である。FIG. 1 is a cross-sectional view of a main part of a semiconductor substrate showing a DRAM according to an embodiment of the present invention.
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図８】本発明の他の実施の形態であるＤＲＡＭを示す
半導体基板の要部断面図である。FIG. 8 is a cross-sectional view of a main part of a semiconductor substrate showing a DRAM according to another embodiment of the present invention.
【図９】本発明の他の実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method of manufacturing a DRAM according to another embodiment of the present invention;
【図１０】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。FIG. 10 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method of manufacturing a DRAM according to another embodiment of the present invention;
【図１１】本発明の他の実施の形態であるＤＲＡＭを示
す半導体基板の要部断面図である。FIG. 11 is a cross-sectional view of a principal part of a semiconductor substrate showing a DRAM according to another embodiment of the present invention.
【図１２】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method of manufacturing a DRAM according to another embodiment of the present invention;
【図１３】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。FIG. 13 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method of manufacturing a DRAM according to another embodiment of the present invention;
【図１４】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。FIG. 14 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method of manufacturing a DRAM according to another embodiment of the present invention;
【図１５】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。FIG. 15 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method of manufacturing a DRAM according to another embodiment of the present invention;
【図１６】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。FIG. 16 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating a method of manufacturing a DRAM according to another embodiment of the present invention;
【図１７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。FIG. 17 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to another embodiment of the present invention;
１ 半導体基板 ２ 溝型素子分離用絶縁膜 ３ ｎ型埋め込みウエル ４ ｐ型ウエル ５ ｎ型ウエル ６ ゲート絶縁膜 ７ ゲート電極 ７ａ 多結晶シリコン膜 ７ｂ タングステンシリサイド膜 ８ ｎ- 型半導体領域 ９ ｎ+ 型半導体領域 １０ ｐ- 型半導体領域 １１ ｐ+ 型半導体領域 １２ サイドウォールスペーサ １３ 層間絶縁膜 １４ コンタクトホール １５ コンタクトホール １６ａ プラグ １６ｂ プラグ １７ 酸化シリコン膜 １８ データ線 １９ａ コンタクトホール １９ｂ コンタクトホール １９ｃ コンタクトホール ２０ 第１層配線 ２１ 層間絶縁膜 ２２ 蓄積電極 ２３ スルーホール ２４ ｐ型半導体領域 ２５ ボロンイオン ２５ａ ボロンイオン ２５ｂ ボロンイオン ２６ フォトレジストパターン ２７ コンタクトホール ２８ 層間絶縁膜 ２９ コンタクトホール ３０ 電界緩和層 ３１ａ ゲート電極の間隔 ３１ｂ ゲート電極の間隔 ３２ 窒化シリコン膜 ３３ サイドウォールスペーサ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴREFERENCE SIGNS LIST 1 semiconductor substrate 2 trench-type element isolation insulating film 3 n-type buried well 4 p-type well 5 n-type well 6 gate insulating film 7 gate electrode 7 a polycrystalline silicon film 7 b tungsten silicide film 8 n − type semiconductor region 9 n + type Semiconductor region 10 p − type semiconductor region 11 p + type semiconductor region 12 sidewall spacer 13 interlayer insulating film 14 contact hole 15 contact hole 16a plug 16b plug 17 silicon oxide film 18 data line 19a contact hole 19b contact hole 19c contact hole 20th Single-layer wiring 21 Interlayer insulating film 22 Storage electrode 23 Through hole 24 P-type semiconductor region 25 Boron ion 25a Boron ion 25b Boron ion 26 Photoresist pattern 27 Contact hole 28 Interlayer insulating film 29 Tact hole 30 Electric field relaxation layer 31a Gate electrode spacing 31b Gate electrode spacing 32 Silicon nitride film 33 Sidewall spacer Qs Memory cell selection MISFET Qn N-channel MISFET Qp P-channel MISFET
Claims (11)
積用容量素子とからなり、前記メモリセル選択用ＭＩＳ
ＦＥＴの一方の半導体領域の上方に情報を転送するデー
タ線が設けられ、前記メモリセル選択用ＭＩＳＦＥＴの
他方の半導体領域の上方に前記情報蓄積用容量素子が設
けられたメモリセルを備えたＤＲＡＭを有する半導体集
積回路装置であって、前記メモリセル選択用ＭＩＳＦＥ
Ｔの情報蓄積用容量素子側の半導体基板の不純物濃度
が、前記メモリセル選択用ＭＩＳＦＥＴのデータ線側の
半導体基板の不純物濃度よりも低いことを特徴とする半
導体集積回路装置。1. The memory cell selecting MISFET comprising a memory cell selecting MISFET and an information storage capacitive element.
A data line for transferring information is provided above one semiconductor region of the FET, and a DRAM having a memory cell provided with the information storage capacitor above the other semiconductor region of the memory cell selecting MISFET is provided. MISFE for selecting a memory cell
A semiconductor integrated circuit device, wherein the impurity concentration of the semiconductor substrate on the information storage capacitor element side of T is lower than the impurity concentration of the semiconductor substrate on the data line side of the memory cell selecting MISFET.
いて、前記メモリセル選択用ＭＩＳＦＥＴの情報蓄積用
容量素子側の半導体基板の不純物濃度が、前記メモリセ
ル選択用ＭＩＳＦＥＴのチャネルと同じ導電型のチャネ
ルを有する周辺回路の何れかのＭＩＳＦＥＴが形成され
た半導体基板の不純物濃度と同じであることを特徴とす
る半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein an impurity concentration of a semiconductor substrate on the information storage capacitor side of said memory cell selecting MISFET is of the same conductivity type as a channel of said memory cell selecting MISFET. A semiconductor integrated circuit device having the same impurity concentration as a semiconductor substrate on which any MISFET of a peripheral circuit having a channel is formed.
いて、前記メモリセル選択用ＭＩＳＦＥＴのデータ線側
の半導体基板の不純物濃度が、前記メモリセル選択用Ｍ
ＩＳＦＥＴのチャネルと同じ導電型のチャネルを有する
周辺回路の何れかのＭＩＳＦＥＴに設けられたポケット
領域の不純物濃度と同じであることを特徴とする半導体
集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein an impurity concentration of a semiconductor substrate on a data line side of said memory cell selecting MISFET is equal to said memory cell selecting MISFET.
A semiconductor integrated circuit device having the same impurity concentration as a pocket region provided in any MISFET of a peripheral circuit having a channel of the same conductivity type as a channel of an ISFET.
いて、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極
の情報蓄積用容量素子側の側壁に設けられた絶縁膜の厚
さが、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極
のデータ線側の側壁に設けられた絶縁膜の厚さよりも厚
いことを特徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 1, wherein a thickness of an insulating film provided on a side wall of the gate electrode of the memory cell selecting MISFET on the side of the information storage capacitor element is equal to the thickness of the memory cell selecting MISFET. A semiconductor integrated circuit device characterized by being thicker than an insulating film provided on a data line side wall of a gate electrode of a MISFET.
いて、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極
の情報蓄積用容量素子側の側壁に設けられた絶縁膜が第
１の絶縁膜と第２の絶縁膜によって構成され、前記第１
の絶縁膜は素子分離用絶縁膜の直上に形成されているこ
とを特徴とする半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 1, wherein the insulating film provided on the side wall of the gate electrode of the memory cell selecting MISFET on the side of the information storage capacitor element is a first insulating film and a second insulating film. An insulating film, wherein the first
Wherein the insulating film is formed immediately above the isolation insulating film.
装置において、前記メモリセル選択用ＭＩＳＦＥＴのゲ
ート電極の情報蓄積用容量素子側の間隔が、前記メモリ
セル選択用ＭＩＳＦＥＴのゲート電極のデータ線側の間
隔よりも広いことを特徴とする半導体集積回路装置。6. The semiconductor integrated circuit device according to claim 4, wherein an interval between a gate electrode of said memory cell selecting MISFET and an information storage capacitor side is a data line of a gate electrode of said memory cell selecting MISFET. A semiconductor integrated circuit device characterized by being wider than the gap on the side.
装置の製造方法であって、(a).メモリセル選択用ＭＩＳ
ＦＥＴが形成される半導体基板と、前記メモリセル選択
用ＭＩＳＦＥＴのチャネルと同じ導電型のチャネルを有
する周辺回路の何れかのＭＩＳＦＥＴが形成される半導
体基板とに第１の不純物イオンを注入する工程と、(b).
前記メモリセル選択用ＭＩＳＦＥＴを構成する少なくと
もゲート絶縁膜およびゲート電極を順次形成する工程
と、(c).前記メモリセル選択用ＭＩＳＦＥＴのデータ線
側の半導体基板のみに、前記メモリセル選択用ＭＩＳＦ
ＥＴが形成される半導体基板と同じ導電型の第２の不純
物イオンを注入する工程とを有することを特徴とする半
導体集積回路装置の製造方法。7. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein (a) a MIS for selecting a memory cell.
Implanting first impurity ions into a semiconductor substrate on which an FET is formed and a semiconductor substrate on which any MISFET of a peripheral circuit having a channel of the same conductivity type as the channel of the memory cell selecting MISFET is formed; , (B).
(C) sequentially forming at least a gate insulating film and a gate electrode constituting the memory cell selection MISFET; and (c) providing the memory cell selection MISFET only on the semiconductor substrate on the data line side of the memory cell selection MISFET.
Implanting a second impurity ion of the same conductivity type as that of the semiconductor substrate on which the ET is to be formed.
装置の製造方法であって、(a).メモリセル選択用ＭＩＳ
ＦＥＴが形成される半導体基板と、前記メモリセル選択
用ＭＩＳＦＥＴのチャネルと同じ導電型のチャネルを有
する周辺回路の何れかのＭＩＳＦＥＴが形成される半導
体基板とに第１の不純物イオンを注入する工程と、(b).
前記メモリセル選択用ＭＩＳＦＥＴを構成する少なくと
もゲート絶縁膜およびゲート電極を順次形成する工程
と、(c).前記メモリセル選択用ＭＩＳＦＥＴ上に形成さ
れた絶縁膜を加工して、データ線を通すためのコンタク
トホールを前記メモリセル選択用ＭＩＳＦＥＴの一方の
半導体領域に接して形成する工程と、(d).前記メモリセ
ル選択用ＭＩＳＦＥＴのデータ線側の半導体基板のみ
に、前記メモリセル選択用ＭＩＳＦＥＴが形成される半
導体基板と同じ導電型の第２の不純物イオンを注入する
工程とを有することを特徴とする半導体集積回路装置の
製造方法。8. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein (a) the MIS for selecting a memory cell.
Implanting first impurity ions into a semiconductor substrate on which an FET is formed and a semiconductor substrate on which any MISFET of a peripheral circuit having a channel of the same conductivity type as the channel of the memory cell selecting MISFET is formed; , (B).
Sequentially forming at least a gate insulating film and a gate electrode constituting the memory cell selecting MISFET; and (c) processing the insulating film formed on the memory cell selecting MISFET to pass data lines. Forming a contact hole in contact with one of the semiconductor regions of the memory cell selecting MISFET; and (d) forming the memory cell selecting MISFET only on the semiconductor substrate on the data line side of the memory cell selecting MISFET. Implanting a second impurity ion of the same conductivity type as that of the semiconductor substrate to be formed.
装置の製造方法であって、(a).メモリセル選択用ＭＩＳ
ＦＥＴ上に堆積された絶縁膜を加工して、データ線を通
すためのコンタクトホールを前記メモリセル選択用ＭＩ
ＳＦＥＴの一方の半導体領域に接して形成する工程と、
(b).前記コンタクトホールに前記データ線を構成する半
導体膜を埋め込む工程と、(c).前記半導体膜に前記メモ
リセル選択用ＭＩＳＦＥＴが形成される半導体基板と同
じ導電型の不純物を導入する工程と、(d).前記半導体基
板に熱処理を施す工程とを有することを特徴とする半導
体集積回路装置の製造方法。9. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein (a) a MIS for selecting a memory cell.
By processing an insulating film deposited on the FET, a contact hole for passing a data line is formed in the memory cell selecting MI.
A step of forming in contact with one semiconductor region of the SFET;
(b) a step of burying a semiconductor film constituting the data line in the contact hole; and (c) introducing an impurity of the same conductivity type as the semiconductor substrate on which the memory cell selecting MISFET is formed into the semiconductor film. And (d) performing a heat treatment on the semiconductor substrate.
路装置の製造方法であって、(a).メモリセル選択用ＭＩ
ＳＦＥＴが形成される半導体基板と、前記メモリセル選
択用ＭＩＳＦＥＴのチャネルと同じ導電型のチャネルを
有する周辺回路の何れかのＭＩＳＦＥＴが形成される半
導体基板とに第１の不純物イオンを注入する工程と、
(b).前記メモリセル選択用ＭＩＳＦＥＴを構成する少な
くともゲート絶縁膜およびゲート電極を順次形成する工
程と、(c).前記メモリセル選択用ＭＩＳＦＥＴのデータ
線側の半導体基板のみに、前記メモリセル選択用ＭＩＳ
ＦＥＴが形成される半導体基板と同じ導電型の第２の不
純物イオンを注入する工程と、(d).前記メモリセル選択
用ＭＩＳＦＥＴ上に第１の絶縁膜および層間絶縁膜を順
次堆積する工程と、(e).前記層間絶縁膜および前記第１
の絶縁膜を順次加工して、情報蓄積用容量素子を接続す
るためのコンタクトホールを前記メモリセル選択用ＭＩ
ＳＦＥＴの他方の半導体領域に接して形成する工程と、
(f).前記層間絶縁膜上に第２の絶縁膜を形成する工程
と、(g).前記第２の絶縁膜をエッチバックして、前記コ
ンタクトホールの内壁に前記第２の絶縁膜によって構成
されるサイドウォールスペーサを形成する工程とを有す
ることを特徴とする半導体集積回路装置の製造方法。10. The method of manufacturing a semiconductor integrated circuit device according to claim 4, wherein (a) the MI for selecting a memory cell.
Implanting first impurity ions into a semiconductor substrate on which an SFET is formed and a semiconductor substrate on which any MISFET of a peripheral circuit having a channel of the same conductivity type as the channel of the memory cell selecting MISFET is formed; ,
(b) a step of sequentially forming at least a gate insulating film and a gate electrode which constitute the memory cell selecting MISFET; and (c). MIS for selection
Implanting a second impurity ion of the same conductivity type as the semiconductor substrate on which the FET is formed; and (d) sequentially depositing a first insulating film and an interlayer insulating film on the memory cell selecting MISFET. (E) the interlayer insulating film and the first
Are sequentially processed to form a contact hole for connecting an information storage capacitive element to the memory cell selecting MI.
Forming a contact with the other semiconductor region of the SFET;
(f) forming a second insulating film on the interlayer insulating film; and (g) etching back the second insulating film so that the second insulating film is formed on the inner wall of the contact hole. Forming a configured side wall spacer.
路装置の製造方法において、前記第２の不純物イオン
は、前記メモリセル選択用ＭＩＳＦＥＴのチャネルと同
じ導電型のチャネルを有する周辺回路の何れかのＭＩＳ
ＦＥＴが形成される半導体基板に、ポケット領域を形成
するために注入される不純物イオンであることを特徴と
する半導体集積回路装置の製造方法。11. The method of manufacturing a semiconductor integrated circuit device according to claim 7, wherein the second impurity ions are any one of a peripheral circuit having a channel of the same conductivity type as a channel of the memory cell selecting MISFET. MIS
A method of manufacturing a semiconductor integrated circuit device, comprising impurity ions implanted to form a pocket region in a semiconductor substrate on which an FET is formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152538A JPH11345947A (en) | 1998-06-02 | 1998-06-02 | Semiconductor integrated circuit device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152538A JPH11345947A (en) | 1998-06-02 | 1998-06-02 | Semiconductor integrated circuit device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345947A true JPH11345947A (en) | 1999-12-14 |
Family
ID=15542646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10152538A Pending JPH11345947A (en) | 1998-06-02 | 1998-06-02 | Semiconductor integrated circuit device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345947A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047167A1 (en) * | 2000-12-08 | 2002-06-13 | Hitachi, Ltd. | Semiconductor device |
| KR100482994B1 (en) * | 2002-09-27 | 2005-04-19 | 주식회사 하이닉스반도체 | Semiconductor memory device and Method for manufacturing thereof |
| JP2008311673A (en) * | 2000-12-08 | 2008-12-25 | Renesas Technology Corp | Semiconductor device and method of manufacturing the same |
-
1998
- 1998-06-02 JP JP10152538A patent/JPH11345947A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047167A1 (en) * | 2000-12-08 | 2002-06-13 | Hitachi, Ltd. | Semiconductor device |
| JP2003086708A (en) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | Semiconductor device and manufacturing method thereof |
| US6982465B2 (en) | 2000-12-08 | 2006-01-03 | Renesas Technology Corp. | Semiconductor device with CMOS-field-effect transistors having improved drain current characteristics |
| JP2008311673A (en) * | 2000-12-08 | 2008-12-25 | Renesas Technology Corp | Semiconductor device and method of manufacturing the same |
| KR100482994B1 (en) * | 2002-09-27 | 2005-04-19 | 주식회사 하이닉스반도체 | Semiconductor memory device and Method for manufacturing thereof |
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