JPH11345939A - 半導体集積回路装置及び半導体集積回路装置の開発方法 - Google Patents
半導体集積回路装置及び半導体集積回路装置の開発方法Info
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- JPH11345939A JPH11345939A JP10149455A JP14945598A JPH11345939A JP H11345939 A JPH11345939 A JP H11345939A JP 10149455 A JP10149455 A JP 10149455A JP 14945598 A JP14945598 A JP 14945598A JP H11345939 A JPH11345939 A JP H11345939A
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- processing program
- semiconductor integrated
- integrated circuit
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Abstract
(57)【要約】
【課題】 複数機種の開発に際し、開発期間を十分に短
縮し且つ開発コストを十分に低減すること。 【解決手段】 画像処理用ＬＳＩ１は、１チップ上に、
ハードウェア部１５と、ソフトウェア部１３と、ソフト
ウェア部１３に格納された処理プログラムに従ってハー
ドウェア部１５の動作を制御するＭＰＵ１４とを備えて
いる。ソフトウェア部１３は、画像処理用途におけるＭ
ＰＥＧ１方式、ＭＰＥＧ２方式共通の処理プログラム
（ＯＳ、ミドルウェア）が格納された第１のメモリ領域
２４と、いずれかの方式に特化した処理プログラムが格
納された第２のメモリ領域２５とを有する。すなわち、
第２のメモリ領域２５に、ＭＰＥＧ１方式固有の処理プ
ログラム又はＭＰＥＧ２方式固有の処理プログラムを書
き込む（又は書き換える）だけで、機種の開発が完了す
る。
縮し且つ開発コストを十分に低減すること。 【解決手段】 画像処理用ＬＳＩ１は、１チップ上に、
ハードウェア部１５と、ソフトウェア部１３と、ソフト
ウェア部１３に格納された処理プログラムに従ってハー
ドウェア部１５の動作を制御するＭＰＵ１４とを備えて
いる。ソフトウェア部１３は、画像処理用途におけるＭ
ＰＥＧ１方式、ＭＰＥＧ２方式共通の処理プログラム
（ＯＳ、ミドルウェア）が格納された第１のメモリ領域
２４と、いずれかの方式に特化した処理プログラムが格
納された第２のメモリ領域２５とを有する。すなわち、
第２のメモリ領域２５に、ＭＰＥＧ１方式固有の処理プ
ログラム又はＭＰＥＧ２方式固有の処理プログラムを書
き込む（又は書き換える）だけで、機種の開発が完了す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置及びその開発方法に関する。
置及びその開発方法に関する。
【０００２】
【従来の技術】近年、デジタル技術の発達により、ＭＰ
Ｕ（Micro Processing Unit）を搭載し、機械語に従っ
て命令を生成するデジタル制御が多く採用されている。
例えば、ＭＰＥＧ（Moving Picture Expert Group）方
式に代表される画像データの伸長、圧縮等の信号処理
は、１チップ上に搭載されたメモリ素子とプロセッサを
含むロジック回路とを組み合わせることにより行われ
る。メモリ素子としては、ＤＲＡＭ、ＳＲＡＭ等が用い
られ、大量のデータが格納される。
Ｕ（Micro Processing Unit）を搭載し、機械語に従っ
て命令を生成するデジタル制御が多く採用されている。
例えば、ＭＰＥＧ（Moving Picture Expert Group）方
式に代表される画像データの伸長、圧縮等の信号処理
は、１チップ上に搭載されたメモリ素子とプロセッサを
含むロジック回路とを組み合わせることにより行われ
る。メモリ素子としては、ＤＲＡＭ、ＳＲＡＭ等が用い
られ、大量のデータが格納される。
【０００３】プロセッサは、レジスタ及びプログラムカ
ウンタ等を含み、メモリ内に格納された処理プログラム
に基づいて命令を実行する。このように、メモリ素子と
ロジック回路等を１チップ上に組み込んで機能を格段に
向上させたものはシステムＬＳＩと呼ばれ、現在、機種
毎に種々の開発が進められている。
ウンタ等を含み、メモリ内に格納された処理プログラム
に基づいて命令を実行する。このように、メモリ素子と
ロジック回路等を１チップ上に組み込んで機能を格段に
向上させたものはシステムＬＳＩと呼ばれ、現在、機種
毎に種々の開発が進められている。
【０００４】近年、デジタルＴＶ放送や携帯情報端末の
普及に見られるように、マルチメディア情報は、ますま
す膨大で且つ多種多様になっており、それに呼応して、
各種データを処理するためのシステムＬＳＩもますます
多種多様化している。そのため、従来のように機種変更
に対応して個々にシステムＬＳＩチップを開発していた
のでは、多大な開発期間及び開発コストを要する。
普及に見られるように、マルチメディア情報は、ますま
す膨大で且つ多種多様になっており、それに呼応して、
各種データを処理するためのシステムＬＳＩもますます
多種多様化している。そのため、従来のように機種変更
に対応して個々にシステムＬＳＩチップを開発していた
のでは、多大な開発期間及び開発コストを要する。
【０００５】そこで、開発期間を短縮し且つ開発コスト
を低減する手法として、特開平８−６６０７９号公報に
は、３相ＰＷＭ制御において、新たな制御方式の採用や
制御方法の変更をソフトウェア部分のみの変更で対応
し、ハードウェア部分の変更を要しないようにする技術
が示されている。
を低減する手法として、特開平８−６６０７９号公報に
は、３相ＰＷＭ制御において、新たな制御方式の採用や
制御方法の変更をソフトウェア部分のみの変更で対応
し、ハードウェア部分の変更を要しないようにする技術
が示されている。
【０００６】
【発明が解決しようとする課題】従来例にあっては、一
応は、開発期間の短縮効果及び開発コストの低減効果が
認められるが、機種毎の僅かな変更であってもソフトウ
ェア部分をミドルウェアに至るまで全て書き換える（変
更する）必要があり、そのぶん効果の点で満足の得られ
るものではない。
応は、開発期間の短縮効果及び開発コストの低減効果が
認められるが、機種毎の僅かな変更であってもソフトウ
ェア部分をミドルウェアに至るまで全て書き換える（変
更する）必要があり、そのぶん効果の点で満足の得られ
るものではない。
【０００７】本発明は、半導体集積回路装置及び半導体
集積回路装置の開発方法に関し、複数機種の開発に際
し、開発期間を十分に短縮し且つ開発コストを十分に低
減することをその目的とする。
集積回路装置の開発方法に関し、複数機種の開発に際
し、開発期間を十分に短縮し且つ開発コストを十分に低
減することをその目的とする。
【０００８】
【課題を解決するための手段】請求項１の半導体集積回
路装置は、１チップ上に、ハードウェア部と、ソフトウ
ェア部と、前記ソフトウェア部に格納された処理プログ
ラムに従って前記ハードウェア部の動作を制御する制御
回路部とを備え、前記ソフトウェア部は、特定の用途に
おける複数の機種に共通の処理プログラムが格納された
第１のメモリ領域と、特定の用途における特定の機種に
特化した処理プログラムのみが格納された第２のメモリ
領域とを有することをその要旨とする。
路装置は、１チップ上に、ハードウェア部と、ソフトウ
ェア部と、前記ソフトウェア部に格納された処理プログ
ラムに従って前記ハードウェア部の動作を制御する制御
回路部とを備え、前記ソフトウェア部は、特定の用途に
おける複数の機種に共通の処理プログラムが格納された
第１のメモリ領域と、特定の用途における特定の機種に
特化した処理プログラムのみが格納された第２のメモリ
領域とを有することをその要旨とする。
【０００９】請求項２の半導体集積回路装置は、第１の
ハードウェア部と、第１のソフトウェア部と、前記第１
のソフトウェア部に格納された処理プログラムに従って
前記第１のハードウェア部の動作を制御する第１の制御
回路部とを備え、前記第１のソフトウェア部が、一の用
途における複数の機種に共通の処理プログラムが格納さ
れた第１のメモリ領域と、一の用途における特定の機種
に特化した処理プログラムが格納された第２のメモリ領
域とを有する第１の半導体集積回路と、第２のハードウ
ェア部と、第２のソフトウェア部と、前記第２のソフト
ウェア部に格納された処理プログラムに従って前記第２
のハードウェア部の動作を制御する第２の制御回路部と
を備え、前記第２のソフトウェア部が、他の用途におけ
る複数の機種に共通の処理プログラムが格納された第３
のメモリ領域と、他の用途における特定の機種に特化し
た処理プログラムが格納された第４のメモリ領域とを有
する第２の半導体集積回路と、を含むことをその要旨と
する。
ハードウェア部と、第１のソフトウェア部と、前記第１
のソフトウェア部に格納された処理プログラムに従って
前記第１のハードウェア部の動作を制御する第１の制御
回路部とを備え、前記第１のソフトウェア部が、一の用
途における複数の機種に共通の処理プログラムが格納さ
れた第１のメモリ領域と、一の用途における特定の機種
に特化した処理プログラムが格納された第２のメモリ領
域とを有する第１の半導体集積回路と、第２のハードウ
ェア部と、第２のソフトウェア部と、前記第２のソフト
ウェア部に格納された処理プログラムに従って前記第２
のハードウェア部の動作を制御する第２の制御回路部と
を備え、前記第２のソフトウェア部が、他の用途におけ
る複数の機種に共通の処理プログラムが格納された第３
のメモリ領域と、他の用途における特定の機種に特化し
た処理プログラムが格納された第４のメモリ領域とを有
する第２の半導体集積回路と、を含むことをその要旨と
する。
【００１０】請求項３の半導体集積回路装置は、請求項
２に記載の発明において、前記第１及び第２の半導体集
積回路の動作を統括制御する第４の制御回路部を更に備
えたことをその要旨とする。請求項４の半導体集積回路
装置は、請求項２に記載の発明において、第３のハード
ウェア部と、第３のソフトウェア部と、前記第３のソフ
トウェア部に格納された処理プログラムに従って前記第
３のハードウェア部の動作を制御する第３の制御回路部
とを備え、前記第３のソフトウェア部が、前記一の用途
及び他の用途のいずれか一方と同じか又は双方と異なる
用途における複数の機種に共通の処理プログラムが格納
された第５のメモリ領域と、他の用途における特定の機
種に特化した処理プログラムが格納された第６のメモリ
領域とを有する第３の半導体集積回路を更に含み、前記
第３の制御回路部によって、前記第１乃至第３の半導体
集積回路の動作を統括制御することをその要旨とする。
２に記載の発明において、前記第１及び第２の半導体集
積回路の動作を統括制御する第４の制御回路部を更に備
えたことをその要旨とする。請求項４の半導体集積回路
装置は、請求項２に記載の発明において、第３のハード
ウェア部と、第３のソフトウェア部と、前記第３のソフ
トウェア部に格納された処理プログラムに従って前記第
３のハードウェア部の動作を制御する第３の制御回路部
とを備え、前記第３のソフトウェア部が、前記一の用途
及び他の用途のいずれか一方と同じか又は双方と異なる
用途における複数の機種に共通の処理プログラムが格納
された第５のメモリ領域と、他の用途における特定の機
種に特化した処理プログラムが格納された第６のメモリ
領域とを有する第３の半導体集積回路を更に含み、前記
第３の制御回路部によって、前記第１乃至第３の半導体
集積回路の動作を統括制御することをその要旨とする。
【００１１】請求項５の半導体集積回路装置は、請求項
２に記載の発明において、前記第１の半導体集積回路と
第２の半導体集積回路とを１チップ上に搭載したことを
その要旨とする。請求項６の半導体集積回路装置は、請
求項１乃至５のいずれか１項に記載の半導体集積回路装
置を複数備えたことをその要旨とする。
２に記載の発明において、前記第１の半導体集積回路と
第２の半導体集積回路とを１チップ上に搭載したことを
その要旨とする。請求項６の半導体集積回路装置は、請
求項１乃至５のいずれか１項に記載の半導体集積回路装
置を複数備えたことをその要旨とする。
【００１２】請求項７の半導体集積回路装置は、請求項
１乃至４のいずれか１項に記載の発明において、前記ハ
ードウェア制御部は、前記複数の機種に共用される汎用
回路部を有することをその要旨とする。請求項８の半導
体集積回路装置は、請求項１乃至４のいずれか１項に記
載の発明において、前記制御回路部は、制御信号に従っ
てデジタル信号処理を行うための論理回路部を含むこと
をその要旨とする。
１乃至４のいずれか１項に記載の発明において、前記ハ
ードウェア制御部は、前記複数の機種に共用される汎用
回路部を有することをその要旨とする。請求項８の半導
体集積回路装置は、請求項１乃至４のいずれか１項に記
載の発明において、前記制御回路部は、制御信号に従っ
てデジタル信号処理を行うための論理回路部を含むこと
をその要旨とする。
【００１３】請求項９の半導体集積回路装置は、請求項
８に記載の発明において、前記論理回路部は、前記複数
の機種に共通する処理を行う機能を有する回路を含むこ
とをその要旨とする。請求項１０の半導体集積回路装置
の開発方法は、請求項１乃至９のいずれか１項に記載の
半導体集積回路装置において、前記特定の機種に特化し
た処理プログラムのみを差別化することにより複数機種
の開発を行うことをその要旨とする。
８に記載の発明において、前記論理回路部は、前記複数
の機種に共通する処理を行う機能を有する回路を含むこ
とをその要旨とする。請求項１０の半導体集積回路装置
の開発方法は、請求項１乃至９のいずれか１項に記載の
半導体集積回路装置において、前記特定の機種に特化し
た処理プログラムのみを差別化することにより複数機種
の開発を行うことをその要旨とする。
【００１４】本発明において、複数の用途とは、例え
ば、画像処理用、映像処理用、通信処理用、ホーム機器
制御用のように異なる分野における適用を意味し、特定
の分野とは、複数の分野の内の一つの分野を意味する。
また、本発明において、複数の機種とは、特定の分野に
おける各機種のことを意味し、例えば、画像処理用の分
野では、ＭＰＥＧ１対応機種、ＭＰＥＧ２対応機種が相
当する。また、同じ映像処理用途であっても、例えば、
国内向け仕様や北米向け仕様等地域による仕様の違いも
複数機種の概念に含まれる。
ば、画像処理用、映像処理用、通信処理用、ホーム機器
制御用のように異なる分野における適用を意味し、特定
の分野とは、複数の分野の内の一つの分野を意味する。
また、本発明において、複数の機種とは、特定の分野に
おける各機種のことを意味し、例えば、画像処理用の分
野では、ＭＰＥＧ１対応機種、ＭＰＥＧ２対応機種が相
当する。また、同じ映像処理用途であっても、例えば、
国内向け仕様や北米向け仕様等地域による仕様の違いも
複数機種の概念に含まれる。
【００１５】
【発明の実施の形態】（第１実施形態）本発明を具体化
した第１の実施形態を図面に基づいて説明する。図１は
本発明のシステムＬＳＩの概略構成を示す。このシステ
ムＬＳＩ１は、１チップ上に、ＭＰＵ（RISC CPU）２、
ハードウェア部３及びソフトウェア部４を備える。
した第１の実施形態を図面に基づいて説明する。図１は
本発明のシステムＬＳＩの概略構成を示す。このシステ
ムＬＳＩ１は、１チップ上に、ＭＰＵ（RISC CPU）２、
ハードウェア部３及びソフトウェア部４を備える。
【００１６】ＭＰＵ２は、ＩＲ（インストラクション・
レジスタ）やプログラムカウンタ等からなる制御領域の
他に、演算部門を司る論理回路部５を含む。論理回路部
５は、加算器、減算器、乗算器、比較器、積和乗算器、
シフトレジスタ等を備え、ＭＰＵ２内での制御信号に従
って各種デジタル信号処理を行う。ハードウェア部３
は、ＤＭＡコントローラ等からなる汎用回路６、マスク
ＲＯＭやＥＰＲＯＭ等からなるＬＳＩ制御メモリ７及び
Ｄ−Ａコンバータからなるアナログ回路部８を備えてい
る。ＬＳＩ制御メモリ７は、演算処理に用いられるデー
タや演算処理したデータを格納する領域を有している。
尚、汎用回路６、ＬＳＩ制御メモリ７及びアナログ回路
部８で本発明における汎用回路部を構成する。
レジスタ）やプログラムカウンタ等からなる制御領域の
他に、演算部門を司る論理回路部５を含む。論理回路部
５は、加算器、減算器、乗算器、比較器、積和乗算器、
シフトレジスタ等を備え、ＭＰＵ２内での制御信号に従
って各種デジタル信号処理を行う。ハードウェア部３
は、ＤＭＡコントローラ等からなる汎用回路６、マスク
ＲＯＭやＥＰＲＯＭ等からなるＬＳＩ制御メモリ７及び
Ｄ−Ａコンバータからなるアナログ回路部８を備えてい
る。ＬＳＩ制御メモリ７は、演算処理に用いられるデー
タや演算処理したデータを格納する領域を有している。
尚、汎用回路６、ＬＳＩ制御メモリ７及びアナログ回路
部８で本発明における汎用回路部を構成する。
【００１７】ソフトウェア部４は、第１のメモリ領域９
及び第２のメモリ領域１０を備えている。第１のメモリ
領域９には、ＯＳやミドルウェアのように同一用途にお
いて異なる複数の機種に共通の処理プログラムが予め格
納され、第２のメモリ領域１０には、特定機種のみに対
応する処理プログラムとしてのアプリケーションソフト
のみが格納されている。
及び第２のメモリ領域１０を備えている。第１のメモリ
領域９には、ＯＳやミドルウェアのように同一用途にお
いて異なる複数の機種に共通の処理プログラムが予め格
納され、第２のメモリ領域１０には、特定機種のみに対
応する処理プログラムとしてのアプリケーションソフト
のみが格納されている。
【００１８】図２は図１に示す発明をＭＰＥＧ方式を採
用した画像処理用ＬＳＩに具体化した例を示している。
ＭＰＥＧには、主にエンコードレートの違いにより、現
在、ＭＰＥＧ−１，ＭＰＥＧ−２の２つの方式がある。
ＭＰＥＧ−１は主にＣＤ−ＲＯＭファミリーなどの蓄積
メディアに対応しており、ＭＰＥＧ−２はＭＰＥＧ−１
をも含む幅広い範囲のアプリケーションに対応してい
る。
用した画像処理用ＬＳＩに具体化した例を示している。
ＭＰＥＧには、主にエンコードレートの違いにより、現
在、ＭＰＥＧ−１，ＭＰＥＧ−２の２つの方式がある。
ＭＰＥＧ−１は主にＣＤ−ＲＯＭファミリーなどの蓄積
メディアに対応しており、ＭＰＥＧ−２はＭＰＥＧ−１
をも含む幅広い範囲のアプリケーションに対応してい
る。
【００１９】画像処理用ＬＳＩ１１は、最小限のソフト
ウェア変更により、ＭＰＥＧ−１，ＭＰＥＧ−２のいず
れにも対応できるよう構成されている。画像処理用ＬＳ
Ｉ１１は、ロジック部１２とソフトウェア部１３とを備
え、ロジック部１２は、ＭＰＵ１４とハードウェア部１
５とを備える。ＭＰＵ１４は、制御領域の他に、演算実
行領域としての加算器、減算器、乗算器、比較器、積和
乗算器、シフトレジスタ等からなる論理回路部１６を備
え、ソフトウェア部１３に格納された処理プログラムを
実行するようハードウェア部１５の動作を制御する。
ウェア変更により、ＭＰＥＧ−１，ＭＰＥＧ−２のいず
れにも対応できるよう構成されている。画像処理用ＬＳ
Ｉ１１は、ロジック部１２とソフトウェア部１３とを備
え、ロジック部１２は、ＭＰＵ１４とハードウェア部１
５とを備える。ＭＰＵ１４は、制御領域の他に、演算実
行領域としての加算器、減算器、乗算器、比較器、積和
乗算器、シフトレジスタ等からなる論理回路部１６を備
え、ソフトウェア部１３に格納された処理プログラムを
実行するようハードウェア部１５の動作を制御する。
【００２０】ハードウェア部１５は、ＤＭＡコントロー
ラ等を備える汎用回路１７、ＭＰＥＧビットストリーム
を一時記憶するバッファメモリ１８、外部メモリ（例え
ば、フラッシュメモリ）１９との間のインターフェース
２０、外部メモリ１９からの命令信号を一時記憶するイ
ンストラクションメモリ２１、データを一時記憶するデ
ータメモリ２２及びＤ−Ａコンバータ２３を備える。バ
ッファメモリ１７、インストラクションメモリ２１及び
データメモリ２２はＤＲＡＭにより構成されている。
ラ等を備える汎用回路１７、ＭＰＥＧビットストリーム
を一時記憶するバッファメモリ１８、外部メモリ（例え
ば、フラッシュメモリ）１９との間のインターフェース
２０、外部メモリ１９からの命令信号を一時記憶するイ
ンストラクションメモリ２１、データを一時記憶するデ
ータメモリ２２及びＤ−Ａコンバータ２３を備える。バ
ッファメモリ１７、インストラクションメモリ２１及び
データメモリ２２はＤＲＡＭにより構成されている。
【００２１】ソフトウェア部１３は、第１のメモリ領域
２４と第２のメモリ領域２５とを備えている。各メモリ
領域２４，２５は、共にＥＰＲＯＭ（Erasable and Pro
grammable Read Only Memory）、ＥＥＰＲＯＭ（Electr
ically Erasable and Programmable Read Only Memory
）などの電気的に書き換え可能な不揮発性半導体メモ
リにより構成されている。
２４と第２のメモリ領域２５とを備えている。各メモリ
領域２４，２５は、共にＥＰＲＯＭ（Erasable and Pro
grammable Read Only Memory）、ＥＥＰＲＯＭ（Electr
ically Erasable and Programmable Read Only Memory
）などの電気的に書き換え可能な不揮発性半導体メモ
リにより構成されている。
【００２２】第１のメモリ領域２４は、ＭＰＥＧ１方式
とＭＰＥＧ２方式とに共通の処理プログラム（ソフトウ
ェア）が格納された第１の領域２６と、同じく各方式共
通の処理プログラムが格納された第２の領域２７とを有
する。第１の領域２６にはＯＳが格納され、第２の領域
２７にはミドルウェアが格納されている。ミドルウェア
としては、ＭＰＥＧビデオエンコーダ対応では、動き補
償処理プログラム、離散コサイン変換処理プログラム、
量子化処理プログラム、可変長エンコード処理プログラ
ム等が該当し、ＭＰＥＧビデオデーコーダ対応では、可
変長デコード処理プログラム、逆量子化処理プログラ
ム、離散コサイン逆変換処理プログラム、動きベクトル
復元処理プログラム等が該当する。
とＭＰＥＧ２方式とに共通の処理プログラム（ソフトウ
ェア）が格納された第１の領域２６と、同じく各方式共
通の処理プログラムが格納された第２の領域２７とを有
する。第１の領域２６にはＯＳが格納され、第２の領域
２７にはミドルウェアが格納されている。ミドルウェア
としては、ＭＰＥＧビデオエンコーダ対応では、動き補
償処理プログラム、離散コサイン変換処理プログラム、
量子化処理プログラム、可変長エンコード処理プログラ
ム等が該当し、ＭＰＥＧビデオデーコーダ対応では、可
変長デコード処理プログラム、逆量子化処理プログラ
ム、離散コサイン逆変換処理プログラム、動きベクトル
復元処理プログラム等が該当する。
【００２３】第２のメモリ領域２５には、画像処理用Ｌ
ＳＩ１１の出荷前に、ＭＰＥＧ１方式固有の処理プログ
ラム又はＭＰＥＧ２方式固有の処理プログラムが書き込
まれる。ＭＰＥＧ１方式固有の処理プログラムとして
は、ＭＰＥＧ１対応トリックモード処理プログラム等が
該当し、ＭＰＥＧ２方式固有の処理プログラムとして
は、ＡＴＭ（Ansynchronous Transfer Mode）網対応エ
ラー訂正プログラム、ＣＢＲ（Constant Bit Rate）対
応処理プログラム、ＶＢＲ（Variable Bit Rate）対応
処理プログラム、符号化対応処理プログラム、ＭＰＥＧ
２対応トリックモード処理プログラム、ＡＣ３音声処理
プログラム等が該当する。
ＳＩ１１の出荷前に、ＭＰＥＧ１方式固有の処理プログ
ラム又はＭＰＥＧ２方式固有の処理プログラムが書き込
まれる。ＭＰＥＧ１方式固有の処理プログラムとして
は、ＭＰＥＧ１対応トリックモード処理プログラム等が
該当し、ＭＰＥＧ２方式固有の処理プログラムとして
は、ＡＴＭ（Ansynchronous Transfer Mode）網対応エ
ラー訂正プログラム、ＣＢＲ（Constant Bit Rate）対
応処理プログラム、ＶＢＲ（Variable Bit Rate）対応
処理プログラム、符号化対応処理プログラム、ＭＰＥＧ
２対応トリックモード処理プログラム、ＡＣ３音声処理
プログラム等が該当する。
【００２４】以上のように構成された画像処理用ＬＳＩ
１１にあっては、以下の作用効果を奏する。 （１）ハードウェア部１５としてＭＰＥＧ１方式及びＭ
ＰＥＧ２方式の処理プログラムを実行するのに必要最小
限の回路構成のみに最適化し、画像処理用ＬＳＩ１１と
してＭＰＥＧ１方式又はＭＰＥＧ２方式のいずれを採用
した場合であってもハードウェア部１５としては変更を
要しない。従って、機種の設計・開発に要する期間を大
幅に短縮し且つコストを大幅に低減することができる。
１１にあっては、以下の作用効果を奏する。 （１）ハードウェア部１５としてＭＰＥＧ１方式及びＭ
ＰＥＧ２方式の処理プログラムを実行するのに必要最小
限の回路構成のみに最適化し、画像処理用ＬＳＩ１１と
してＭＰＥＧ１方式又はＭＰＥＧ２方式のいずれを採用
した場合であってもハードウェア部１５としては変更を
要しない。従って、機種の設計・開発に要する期間を大
幅に短縮し且つコストを大幅に低減することができる。
【００２５】（２）離散コサイン変換回路等、従来ハー
ドウェアとして設けられていたものを、ＭＰＵ１４を用
いたソフトウェア的な処理に置き換え、ＭＰＥＧ１方式
及びＭＰＥＧ２方式共通のミドルウェアとしてソフトウ
ェア部１３に格納したため、ハードウェア部１５の構成
が簡略化され、省面積化を実現する事ができる。 （３）ＭＰＥＧ１方式及びＭＰＥＧ２方式共通の処理プ
ログラムを最適化し、ミドルウェアとして第１メモリ領
域２４の第２の領域２７に格納したため、第２のメモリ
領域２５に、ＭＰＥＧ１方式固有の処理プログラム又は
ＭＰＥＧ２方式固有の処理プログラムを書き込むだけで
（又は書き換えるだけで）、ＭＰＥＧ１又はＭＰＥＧ２
専用の機種を製造することができ、例えば、ソフトウェ
ア部１３内の全ての処理プログラムを書き換えることに
比べて、設計・開発に要する期間を大幅に短縮し且つコ
ストを大幅に低減することができる。
ドウェアとして設けられていたものを、ＭＰＵ１４を用
いたソフトウェア的な処理に置き換え、ＭＰＥＧ１方式
及びＭＰＥＧ２方式共通のミドルウェアとしてソフトウ
ェア部１３に格納したため、ハードウェア部１５の構成
が簡略化され、省面積化を実現する事ができる。 （３）ＭＰＥＧ１方式及びＭＰＥＧ２方式共通の処理プ
ログラムを最適化し、ミドルウェアとして第１メモリ領
域２４の第２の領域２７に格納したため、第２のメモリ
領域２５に、ＭＰＥＧ１方式固有の処理プログラム又は
ＭＰＥＧ２方式固有の処理プログラムを書き込むだけで
（又は書き換えるだけで）、ＭＰＥＧ１又はＭＰＥＧ２
専用の機種を製造することができ、例えば、ソフトウェ
ア部１３内の全ての処理プログラムを書き換えることに
比べて、設計・開発に要する期間を大幅に短縮し且つコ
ストを大幅に低減することができる。
【００２６】図３は図１に示す発明を映像処理用ＬＳＩ
に具体化した例を示している。画像処理用ＬＳＩ３０
は、最小限のソフトウェア変更により、ＨＤＴＶ，ＢＳ
−ＴＶ，ＣＳ−ＴＶのいずれにも対応できるよう構成さ
れている。画像処理用ＬＳＩ３０は、ロジック部３１と
ソフトウェア部３２とを備え、ロジック部３１は、ＭＰ
Ｕ３３とハードウェア部３４とを備える。
に具体化した例を示している。画像処理用ＬＳＩ３０
は、最小限のソフトウェア変更により、ＨＤＴＶ，ＢＳ
−ＴＶ，ＣＳ−ＴＶのいずれにも対応できるよう構成さ
れている。画像処理用ＬＳＩ３０は、ロジック部３１と
ソフトウェア部３２とを備え、ロジック部３１は、ＭＰ
Ｕ３３とハードウェア部３４とを備える。
【００２７】ＭＰＵ３３は、論理回路部３５及びソフト
ウェア部３２に格納された処理プログラムを実行するよ
うハードウェア部３４の動作を制御する。ハードウェア
部３４は、上記ハードウェア部１４と同様、汎用回路３
６や汎用メモリ３７を備え、各機種方式の処理プログラ
ムを実行するのに必要最小限の回路構成に最適化されて
いる。
ウェア部３２に格納された処理プログラムを実行するよ
うハードウェア部３４の動作を制御する。ハードウェア
部３４は、上記ハードウェア部１４と同様、汎用回路３
６や汎用メモリ３７を備え、各機種方式の処理プログラ
ムを実行するのに必要最小限の回路構成に最適化されて
いる。
【００２８】ソフトウェア部３２は、第１のメモリ領域
３８と第２のメモリ領域３９とを備え、第１のメモリ領
域３８は、各機種方式に共通の処理プログラム（ソフト
ウェア）が格納された第１の領域４０と、同じく第２の
領域４１とを有する。第１の領域４０にはＯＳが格納さ
れ、第２の領域４１にはミドルウェアが格納されてい
る。
３８と第２のメモリ領域３９とを備え、第１のメモリ領
域３８は、各機種方式に共通の処理プログラム（ソフト
ウェア）が格納された第１の領域４０と、同じく第２の
領域４１とを有する。第１の領域４０にはＯＳが格納さ
れ、第２の領域４１にはミドルウェアが格納されてい
る。
【００２９】ミドルウェアとしては、地上波、ＢＳ−Ｔ
Ｖ，ＣＳ−ＴＶ共通の処理プログラムとしては、ＮＴＳ
Ｃ／ＰＡＬデコード処理プログラム、ＯＳＤ（On Scree
n Display）処理プログラム、２Ｄ／３Ｄ処理プログラ
ム、ＡＣ３音声処理プログラム等が該当する。第２のメ
モリ領域３９には、映像処理用ＬＳＩ３０の出荷前に、
各機種方式固有の処理プログラムが書き込まれる。
Ｖ，ＣＳ−ＴＶ共通の処理プログラムとしては、ＮＴＳ
Ｃ／ＰＡＬデコード処理プログラム、ＯＳＤ（On Scree
n Display）処理プログラム、２Ｄ／３Ｄ処理プログラ
ム、ＡＣ３音声処理プログラム等が該当する。第２のメ
モリ領域３９には、映像処理用ＬＳＩ３０の出荷前に、
各機種方式固有の処理プログラムが書き込まれる。
【００３０】地上波方式固有の処理プログラムとして
は、６４ＱＡＭ変調（日本、北米対応）処理プログラム
等が該当し、ＢＳ−ＴＶ方式固有の処理プログラムとし
ては、８ＰＳＫ変調処理プログラム（国内対応）、ＱＰ
ＳＫ変調処理プログラム（北米対応）等が該当し、ＣＳ
−ＴＶ方式固有の処理プログラムとしては、ＱＰＳＫ変
調処理プログラム、ビタビ処理プログラム（日本、北米
対応）が該当する。
は、６４ＱＡＭ変調（日本、北米対応）処理プログラム
等が該当し、ＢＳ−ＴＶ方式固有の処理プログラムとし
ては、８ＰＳＫ変調処理プログラム（国内対応）、ＱＰ
ＳＫ変調処理プログラム（北米対応）等が該当し、ＣＳ
−ＴＶ方式固有の処理プログラムとしては、ＱＰＳＫ変
調処理プログラム、ビタビ処理プログラム（日本、北米
対応）が該当する。
【００３１】以上のように構成された映像処理用ＬＳＩ
３１にあっては、上記画像処理用ＬＳＩ１１と同様、必
要最小限のソフトウェアの変更だけで複数機種の開発を
行うことができ、機種の設計・開発に要する期間を大幅
に短縮し且つコストを大幅に低減することができる。図
４は図１に示す発明を通信処理用ＬＳＩに具体化した例
を示している。
３１にあっては、上記画像処理用ＬＳＩ１１と同様、必
要最小限のソフトウェアの変更だけで複数機種の開発を
行うことができ、機種の設計・開発に要する期間を大幅
に短縮し且つコストを大幅に低減することができる。図
４は図１に示す発明を通信処理用ＬＳＩに具体化した例
を示している。
【００３２】通信処理用ＬＳＩ５０は、最小限のソフト
ウェア変更により、ＰＤＡ，ＰＤＣ，ＰＨＳのいずれに
も対応できるよう構成されている。通信処理用ＬＳＩ５
０は、ロジック部５１とソフトウェア部５２とを備え、
ロジック部５１は、ＭＰＵ５３とハードウェア部５４と
を備える。ＭＰＵ５３は、論理回路部５５を備え、ソフ
トウェア部５２に格納された処理プログラムを実行する
ようハードウェア部５４の動作を制御する。
ウェア変更により、ＰＤＡ，ＰＤＣ，ＰＨＳのいずれに
も対応できるよう構成されている。通信処理用ＬＳＩ５
０は、ロジック部５１とソフトウェア部５２とを備え、
ロジック部５１は、ＭＰＵ５３とハードウェア部５４と
を備える。ＭＰＵ５３は、論理回路部５５を備え、ソフ
トウェア部５２に格納された処理プログラムを実行する
ようハードウェア部５４の動作を制御する。
【００３３】ハードウェア部５４は、上記ハードウェア
部１４と同様、汎用回路５６や汎用メモリ５７を備え、
各機種方式の処理プログラムを実行するのに必要最小限
の回路構成に最適化されている。ソフトウェア部５２
は、第１のメモリ領域５８と第２のメモリ領域５９とを
備え、第１のメモリ領域５８には、各機種方式に共通の
処理プログラム（ソフトウェア）が格納された第１の領
域６０と、同じく第２の領域６１とを有する。
部１４と同様、汎用回路５６や汎用メモリ５７を備え、
各機種方式の処理プログラムを実行するのに必要最小限
の回路構成に最適化されている。ソフトウェア部５２
は、第１のメモリ領域５８と第２のメモリ領域５９とを
備え、第１のメモリ領域５８には、各機種方式に共通の
処理プログラム（ソフトウェア）が格納された第１の領
域６０と、同じく第２の領域６１とを有する。
【００３４】第１の領域６０にはＯＳが格納され、第２
の領域６１にはミドルウェアが格納されている。ミドル
ウェアとしては、ＰＤＡ，ＰＤＣ，ＰＨＳ共通の処理プ
ログラムとして、Man-Machineインターフェース処理プ
ログラム、電力制御処理プログラム、π／４シフトＱＳ
Ｋ変調処理プログラム等が該当する。
の領域６１にはミドルウェアが格納されている。ミドル
ウェアとしては、ＰＤＡ，ＰＤＣ，ＰＨＳ共通の処理プ
ログラムとして、Man-Machineインターフェース処理プ
ログラム、電力制御処理プログラム、π／４シフトＱＳ
Ｋ変調処理プログラム等が該当する。
【００３５】第２のメモリ領域５９には、通信処理用Ｌ
ＳＩ５０の出荷前に、各機種方式固有の処理プログラム
が書き込まれる。ＰＤＡ方式固有の処理プログラムとし
ては、グラフィック処理プログラム、ＴＤＭＡ−ＴＤＤ
アクセス処理プログラム、メール機能処理プログラム、
ＬＣＤ制御処理プログラム等が該当し、ＰＤＣ方式固有
の処理プログラムとしては、ＣＥＬＰ音声処理プログラ
ム、ＴＤＭＡアクセス処理プログラム等が該当し、ＰＨ
Ｓ方式固有の処理プログラムとしては、ＡＤ−ＰＣＭ音
声処理プログラム、ＴＤＭＡ−ＴＤＤアクセス処理プロ
グラム等が該当する。
ＳＩ５０の出荷前に、各機種方式固有の処理プログラム
が書き込まれる。ＰＤＡ方式固有の処理プログラムとし
ては、グラフィック処理プログラム、ＴＤＭＡ−ＴＤＤ
アクセス処理プログラム、メール機能処理プログラム、
ＬＣＤ制御処理プログラム等が該当し、ＰＤＣ方式固有
の処理プログラムとしては、ＣＥＬＰ音声処理プログラ
ム、ＴＤＭＡアクセス処理プログラム等が該当し、ＰＨ
Ｓ方式固有の処理プログラムとしては、ＡＤ−ＰＣＭ音
声処理プログラム、ＴＤＭＡ−ＴＤＤアクセス処理プロ
グラム等が該当する。
【００３６】以上のように構成された通信処理用ＬＳＩ
５０にあっては、上記画像処理用ＬＳＩ１１と同様、必
要最小限のソフトウェアの変更だけで複数機種の開発を
行うことができ、機種の設計・開発に要する期間を大幅
に短縮し且つコストを大幅に低減することができる。図
５は図１に示す発明をホーム機器制御処理用ＬＳＩに具
体化した例を示している。
５０にあっては、上記画像処理用ＬＳＩ１１と同様、必
要最小限のソフトウェアの変更だけで複数機種の開発を
行うことができ、機種の設計・開発に要する期間を大幅
に短縮し且つコストを大幅に低減することができる。図
５は図１に示す発明をホーム機器制御処理用ＬＳＩに具
体化した例を示している。
【００３７】ホーム機器制御処理用ＬＳＩ７０は、最小
限のソフトウェア変更により、ホームセキュリティー、
ホームオートメーションのいずれにも対応できるよう構
成されている。ホーム機器制御処理用ＬＳＩ７０は、ロ
ジック部７１とソフトウェア部７２とを備え、ロジック
部７２は、ＭＰＵ７３とハードウェア部７４とを備え
る。
限のソフトウェア変更により、ホームセキュリティー、
ホームオートメーションのいずれにも対応できるよう構
成されている。ホーム機器制御処理用ＬＳＩ７０は、ロ
ジック部７１とソフトウェア部７２とを備え、ロジック
部７２は、ＭＰＵ７３とハードウェア部７４とを備え
る。
【００３８】ＭＰＵ７３は、論理回路部７５及びソフト
ウェア部７２に格納された処理プログラムを実行するよ
うハードウェア部７１の動作を制御する。ハードウェア
部７１は、上記ハードウェア部１４と同様、汎用回路７
６や汎用メモリ７７を備え、各機種方式の処理プログラ
ムを実行するのに必要最小限の回路構成に最適化されて
いる。
ウェア部７２に格納された処理プログラムを実行するよ
うハードウェア部７１の動作を制御する。ハードウェア
部７１は、上記ハードウェア部１４と同様、汎用回路７
６や汎用メモリ７７を備え、各機種方式の処理プログラ
ムを実行するのに必要最小限の回路構成に最適化されて
いる。
【００３９】ソフトウェア部７２は、第１のメモリ領域
７８と第２のメモリ領域７９とを備え、第１のメモリ領
域７８は、各機種方式に共通の処理プログラム（ソフト
ウェア）が格納された第１の領域８０と、同じく第２の
領域８１とを有する。第１の領域８０にはＯＳが格納さ
れ、第２の領域８１にはミドルウェアが格納されてい
る。
７８と第２のメモリ領域７９とを備え、第１のメモリ領
域７８は、各機種方式に共通の処理プログラム（ソフト
ウェア）が格納された第１の領域８０と、同じく第２の
領域８１とを有する。第１の領域８０にはＯＳが格納さ
れ、第２の領域８１にはミドルウェアが格納されてい
る。
【００４０】ミドルウェアとしては、ホームセキュリテ
ィ、及びホームオートメーション共通の処理プログラム
として、通信処理プログラム、ＩＣＰ／ＩＰ処理プログ
ラム、ＰＰＰプロトコル処理プログラム等が該当する。
第２のメモリ領域７９には、ホーム機器制御処理用ＬＳ
Ｉ７０の出荷前に、各機種方式固有の処理プログラムが
書き込まれる。
ィ、及びホームオートメーション共通の処理プログラム
として、通信処理プログラム、ＩＣＰ／ＩＰ処理プログ
ラム、ＰＰＰプロトコル処理プログラム等が該当する。
第２のメモリ領域７９には、ホーム機器制御処理用ＬＳ
Ｉ７０の出荷前に、各機種方式固有の処理プログラムが
書き込まれる。
【００４１】ホームセキュリティ固有の処理プログラム
としては、ＣＣＤ制御処理プログラム、各種センサー処
理プログラム等が該当し、ホームオートメーション固有
の処理プログラムとしては、ＷＷＷ表示処理プログラム
等が該当する。以上のように構成されたホーム機器制御
処理用ＬＳＩ７０にあっては、上記画像処理用ＬＳＩ１
１と同様、必要最小限のソフトウェアの変更だけで複数
機種の開発を行うことができ、機種の設計・開発に要す
る期間を大幅に短縮し且つコストを大幅に低減すること
ができる。 （第２実施形態）本発明の第２の実施形態を図面に基づ
いて説明する。
としては、ＣＣＤ制御処理プログラム、各種センサー処
理プログラム等が該当し、ホームオートメーション固有
の処理プログラムとしては、ＷＷＷ表示処理プログラム
等が該当する。以上のように構成されたホーム機器制御
処理用ＬＳＩ７０にあっては、上記画像処理用ＬＳＩ１
１と同様、必要最小限のソフトウェアの変更だけで複数
機種の開発を行うことができ、機種の設計・開発に要す
る期間を大幅に短縮し且つコストを大幅に低減すること
ができる。 （第２実施形態）本発明の第２の実施形態を図面に基づ
いて説明する。
【００４２】図６は本第２実施形態における通信処理用
ＬＳＩ１００を示し、この通信処理用ＬＳＩ１００が図
４に示す通信処理用ＬＳＩ５０と異なるのは、ＭＰＵ５
３における論理回路部５５の構成と、ソフトウェア部５
２の第２の領域６１にミドルウェアとして格納されるプ
ログラムのみであり、その他の構成については上記通信
処理用ＬＳＩ５０と同様であるので説明を省略する。
ＬＳＩ１００を示し、この通信処理用ＬＳＩ１００が図
４に示す通信処理用ＬＳＩ５０と異なるのは、ＭＰＵ５
３における論理回路部５５の構成と、ソフトウェア部５
２の第２の領域６１にミドルウェアとして格納されるプ
ログラムのみであり、その他の構成については上記通信
処理用ＬＳＩ５０と同様であるので説明を省略する。
【００４３】第１実施形態における論理回路部５５は、
各種演算回路（加算器、減算器、乗算器、比較器、積和
乗算器、シフトレジスタ等）が配列されているだけであ
るが、本第２実施形態における論理回路部１０１は、予
めこれらの演算回路を有機的に結合することにより、通
信処理特有の回路、すなわち、誤り訂正を実行するため
のビタビ演算回路１０２、アクセス制御を実行するため
のＴＤＭＡ回路１０３、音声処理を実行するためのＡＤ
ＰＣＭ回路１０４及びキー操作を実行するためのＭ−Ｍ
ＩＦ回路１０５が組み込まれている。
各種演算回路（加算器、減算器、乗算器、比較器、積和
乗算器、シフトレジスタ等）が配列されているだけであ
るが、本第２実施形態における論理回路部１０１は、予
めこれらの演算回路を有機的に結合することにより、通
信処理特有の回路、すなわち、誤り訂正を実行するため
のビタビ演算回路１０２、アクセス制御を実行するため
のＴＤＭＡ回路１０３、音声処理を実行するためのＡＤ
ＰＣＭ回路１０４及びキー操作を実行するためのＭ−Ｍ
ＩＦ回路１０５が組み込まれている。
【００４４】そして、第２の領域６１には、上述したミ
ドルウェアに加えて、各回路１０２〜１０５に対応する
処理プログラムが格納されている。以上のように構成さ
れた通信処理用ＬＳＩ１００にあっては、上記第１実施
形態の効果に加え、各種演算処理に要する時間が短くな
り、高速処理が可能となる。 （第３実施形態）本発明の第３の実施形態を図面に基づ
いて説明する。
ドルウェアに加えて、各回路１０２〜１０５に対応する
処理プログラムが格納されている。以上のように構成さ
れた通信処理用ＬＳＩ１００にあっては、上記第１実施
形態の効果に加え、各種演算処理に要する時間が短くな
り、高速処理が可能となる。 （第３実施形態）本発明の第３の実施形態を図面に基づ
いて説明する。
【００４５】図７は本第３実施形態におけるマルチ制御
用ＬＳＩ１１０の概略構成を示したものである。マルチ
制御ＬＳＩ１１０は、上記映像処理用ＬＳＩ３０、通信
処理用ＬＳＩ５０、ホーム機器制御用ＬＳＩ７０及びデ
ータ格納用メモリ（ＤＲＡＭ）１１１を１チップ上に集
約したものであり、映像機能と通信機能とを併せ持つ、
例えば、携帯ＴＶ電話に適用される。また、もちろん、
上記各実施形態と同様、映像又は通信個々の機器にも適
用できる。
用ＬＳＩ１１０の概略構成を示したものである。マルチ
制御ＬＳＩ１１０は、上記映像処理用ＬＳＩ３０、通信
処理用ＬＳＩ５０、ホーム機器制御用ＬＳＩ７０及びデ
ータ格納用メモリ（ＤＲＡＭ）１１１を１チップ上に集
約したものであり、映像機能と通信機能とを併せ持つ、
例えば、携帯ＴＶ電話に適用される。また、もちろん、
上記各実施形態と同様、映像又は通信個々の機器にも適
用できる。
【００４６】このマルチ制御用ＬＳＩ１１０において
は、各ＬＳＩ３０，５０，７０固有の制御は、それぞれ
のＭＰＵ３３，５３，７３が行い、各ＬＳＩ相互のデー
タ処理制御は、例えばホーム機器制御用ＬＳＩ７０のＭ
ＰＵ７３が兼用する。以上のように構成されたマルチ制
御用ＬＳＩ１１０にあっては、上記第１実施形態の効果
に加え、今後ますます多種・多様化するマルチメディア
機器の開発に即時に対応することができる。
は、各ＬＳＩ３０，５０，７０固有の制御は、それぞれ
のＭＰＵ３３，５３，７３が行い、各ＬＳＩ相互のデー
タ処理制御は、例えばホーム機器制御用ＬＳＩ７０のＭ
ＰＵ７３が兼用する。以上のように構成されたマルチ制
御用ＬＳＩ１１０にあっては、上記第１実施形態の効果
に加え、今後ますます多種・多様化するマルチメディア
機器の開発に即時に対応することができる。
【００４７】また、例えば、映像処理用ＬＳＩ３０と通
信処理用ＬＳＩ５０とをパイプライン制御することによ
り、高速化も実現可能である。また、上記第１及び第２
実施形態では、例えば、通信機器用のＬＳＩと映像機器
用のＬＳＩとを個々に開発する必要があるが、本第３実
施形態におけるマルチ制御用ＬＳＩ１１０にあっては、
第２メモリ領域３９又は第２メモリ領域５９に特定プロ
グラムを書き込むだけで、映像機器用ＬＳＩ又は通信機
器用ＬＳＩを個々に製造することができる。すなわち、
異なる用途にそれぞれ対応するＬＳＩの設計・開発に要
する期間を大幅に短縮し且つコストを大幅に低減するこ
とができる。
信処理用ＬＳＩ５０とをパイプライン制御することによ
り、高速化も実現可能である。また、上記第１及び第２
実施形態では、例えば、通信機器用のＬＳＩと映像機器
用のＬＳＩとを個々に開発する必要があるが、本第３実
施形態におけるマルチ制御用ＬＳＩ１１０にあっては、
第２メモリ領域３９又は第２メモリ領域５９に特定プロ
グラムを書き込むだけで、映像機器用ＬＳＩ又は通信機
器用ＬＳＩを個々に製造することができる。すなわち、
異なる用途にそれぞれ対応するＬＳＩの設計・開発に要
する期間を大幅に短縮し且つコストを大幅に低減するこ
とができる。
【００４８】尚、本第３実施形態では、各ＬＳＩ相互の
データ処理制御を、ホーム機器制御用ＬＳＩ７０のＭＰ
Ｕ７３が兼用する構成であるが、別途専用のＭＰＵを設
けても良い。また、映像処理用、通信処理用及びホーム
機器制御用の各ＬＳＩを１チップに集約したが、画像処
理用ＬＳＩ１１も合わせて、機器の機能に応じて適宜選
択すればよい。
データ処理制御を、ホーム機器制御用ＬＳＩ７０のＭＰ
Ｕ７３が兼用する構成であるが、別途専用のＭＰＵを設
けても良い。また、映像処理用、通信処理用及びホーム
機器制御用の各ＬＳＩを１チップに集約したが、画像処
理用ＬＳＩ１１も合わせて、機器の機能に応じて適宜選
択すればよい。
【００４９】また、図７のホーム機器制御用ＬＳＩ７０
に代えて、映像処理用ＬＳＩ３０と同種の映像処理ＬＳ
Ｉを使用しても良い。また、図７の点線に示す通り、機
器のグレードに合わせて、特定のＬＳＩを複数個（例え
ば、映像処理用ＬＳＩを２個、通信処理用ＬＳＩを２
個）採用するようにしても良い。
に代えて、映像処理用ＬＳＩ３０と同種の映像処理ＬＳ
Ｉを使用しても良い。また、図７の点線に示す通り、機
器のグレードに合わせて、特定のＬＳＩを複数個（例え
ば、映像処理用ＬＳＩを２個、通信処理用ＬＳＩを２
個）採用するようにしても良い。
【００５０】また更には、各ＬＳＩを個々にチップ化し
てマザーボード上に配列するようにしても良い。 （第４実施形態）本発明を具体化した第４実施形態を図
面に基づいて説明する。図８は本第４実施形態における
マルチ制御用ＬＳＩ１２０の概略構成を示したものであ
る。
てマザーボード上に配列するようにしても良い。 （第４実施形態）本発明を具体化した第４実施形態を図
面に基づいて説明する。図８は本第４実施形態における
マルチ制御用ＬＳＩ１２０の概略構成を示したものであ
る。
【００５１】マルチ制御ＬＳＩ１２０は、上記第３実施
形態におけるマルチ制御用ＬＳＩ１１０を１チップ上に
複数個配列し、同じチップ上に、各ＬＳＩ相互の制御を
行うＭＰＵ１２１を設けたものである。このマルチ制御
用ＬＳＩ１２０は、建物内の機器のトータル管理を行う
等、上記第３実施形態におけるマルチ制御用ＬＳＩ１１
０よりも更に大規模な制御を行う場合に適用される。
形態におけるマルチ制御用ＬＳＩ１１０を１チップ上に
複数個配列し、同じチップ上に、各ＬＳＩ相互の制御を
行うＭＰＵ１２１を設けたものである。このマルチ制御
用ＬＳＩ１２０は、建物内の機器のトータル管理を行う
等、上記第３実施形態におけるマルチ制御用ＬＳＩ１１
０よりも更に大規模な制御を行う場合に適用される。
【００５２】
【発明の効果】本発明の半導体集積回路装置にあって
は、特定用途における複数機種の開発に際し、開発期間
を十分に短縮し且つ開発コストを十分に低減することが
できる。また、本発明の他の半導体集積回路装置にあっ
ては、複数用途における複数機種の開発に際し、開発期
間を十分に短縮し且つ開発コストを十分に低減すること
ができる。
は、特定用途における複数機種の開発に際し、開発期間
を十分に短縮し且つ開発コストを十分に低減することが
できる。また、本発明の他の半導体集積回路装置にあっ
ては、複数用途における複数機種の開発に際し、開発期
間を十分に短縮し且つ開発コストを十分に低減すること
ができる。
【００５３】また、本発明の半導体集積回路装置の開発
方法にあっては、複数機種の半導体集積回路装置の開発
期間を十分に短縮し且つ開発コストを十分に低減するこ
とができる。
方法にあっては、複数機種の半導体集積回路装置の開発
期間を十分に短縮し且つ開発コストを十分に低減するこ
とができる。
【図１】本発明の第１実施形態における半導体集積回路
装置の概略構成を示すブロック図である。
装置の概略構成を示すブロック図である。
【図２】第１実施形態において、本発明を画像処理用Ｌ
ＳＩに具体化したブロック図である。
ＳＩに具体化したブロック図である。
【図３】第１実施形態において、本発明を映像処理用Ｌ
ＳＩに具体化したブロック図である。
ＳＩに具体化したブロック図である。
【図４】第１実施形態において、本発明を通信処理用Ｌ
ＳＩに具体化したブロック図である。
ＳＩに具体化したブロック図である。
【図５】第１実施形態において、本発明をホーム機器制
御用ＬＳＩに具体化したブロック図である。
御用ＬＳＩに具体化したブロック図である。
【図６】第２実施形態において、本発明を通信処理用Ｌ
ＳＩに具体化したブロック図である。
ＳＩに具体化したブロック図である。
【図７】第３実施形態において、本発明をマルチ制御用
ＬＳＩに具体化したブロック図である。
ＬＳＩに具体化したブロック図である。
【図８】第４実施形態において、本発明をマルチ制御用
ＬＳＩに具体化したブロック図である。
ＬＳＩに具体化したブロック図である。
１ システムＬＳＩ（半導体集積回路） ２，１４，３３，５３，７３，９０ ＭＰＵ（制御回路
部） ３，１５，３４，５４，７４ ハードウェア部 ４，１３，３２，５２，７２ ソフトウェア部 ５，１６，３５，５５，７５，１０１ 論理回路部 ６，１７，３６，５６，７６ 汎用回路（汎用回路部） ７ ＬＳＩ制御メモリ（汎用回路部） ８ アナログ回路部（汎用回路部） ９，２４，３８，５８，７８ 第１のメモリ領域 １０，２５，３９，５９，６９ 第２のメモリ領域 １１ 画像処理用ＬＳＩ（半導体集積回路） １８ バッファメモリ（汎用回路部） ２１ インストラクションメモリ（汎用回路部） ２２，１１１ データメモリ（汎用回路部） ２３ Ｄ−Ａコンバータ（汎用回路部） ３０ 映像処理用ＬＳＩ（半導体集積回路） ５０，１００ 通信処理用ＬＳＩ（半導体集積回路） ７０ ホーム機器制御用ＬＳＩ（半導体集積回路） １０２ ビタビ演算回路（複数機種共通の回路） １０３ ＴＤＭＡ回路（複数機種共通の回路） １０４ ＡＤＰＣＭ回路（複数機種共通の回路） １０５ Ｍ−ＭＩＦ回路（複数機種共通の回路） １１０，１２０ マルチ制御用ＬＳＩ （半導体集積回
路）
部） ３，１５，３４，５４，７４ ハードウェア部 ４，１３，３２，５２，７２ ソフトウェア部 ５，１６，３５，５５，７５，１０１ 論理回路部 ６，１７，３６，５６，７６ 汎用回路（汎用回路部） ７ ＬＳＩ制御メモリ（汎用回路部） ８ アナログ回路部（汎用回路部） ９，２４，３８，５８，７８ 第１のメモリ領域 １０，２５，３９，５９，６９ 第２のメモリ領域 １１ 画像処理用ＬＳＩ（半導体集積回路） １８ バッファメモリ（汎用回路部） ２１ インストラクションメモリ（汎用回路部） ２２，１１１ データメモリ（汎用回路部） ２３ Ｄ−Ａコンバータ（汎用回路部） ３０ 映像処理用ＬＳＩ（半導体集積回路） ５０，１００ 通信処理用ＬＳＩ（半導体集積回路） ７０ ホーム機器制御用ＬＳＩ（半導体集積回路） １０２ ビタビ演算回路（複数機種共通の回路） １０３ ＴＤＭＡ回路（複数機種共通の回路） １０４ ＡＤＰＣＭ回路（複数機種共通の回路） １０５ Ｍ−ＭＩＦ回路（複数機種共通の回路） １１０，１２０ マルチ制御用ＬＳＩ （半導体集積回
路）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 植田 慶一 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 花房 寛 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (10)
- 【請求項１】 １チップ上に、ハードウェア部と、ソフ
トウェア部と、前記ソフトウェア部に格納された処理プ
ログラムに従って前記ハードウェア部の動作を制御する
制御回路部とを備え、前記ソフトウェア部は、特定の用
途における複数の機種に共通の処理プログラムが格納さ
れた第１のメモリ領域と、特定の用途における特定の機
種に特化した処理プログラムのみが格納された第２のメ
モリ領域とを有することを特徴とした半導体集積回路装
置。 - 【請求項２】 第１のハードウェア部と、第１のソフト
ウェア部と、前記第１のソフトウェア部に格納された処
理プログラムに従って前記第１のハードウェア部の動作
を制御する第１の制御回路部とを備え、前記第１のソフ
トウェア部が、一の用途における複数の機種に共通の処
理プログラムが格納された第１のメモリ領域と、一の用
途における特定の機種に特化した処理プログラムが格納
された第２のメモリ領域とを有する第１の半導体集積回
路と、 第２のハードウェア部と、第２のソフトウェア部と、前
記第２のソフトウェア部に格納された処理プログラムに
従って前記第２のハードウェア部の動作を制御する第２
の制御回路部とを備え、前記第２のソフトウェア部が、
他の用途における複数の機種に共通の処理プログラムが
格納された第３のメモリ領域と、他の用途における特定
の機種に特化した処理プログラムが格納された第４のメ
モリ領域とを有する第２の半導体集積回路と、を含むこ
とを特徴とした半導体集積回路装置。 - 【請求項３】 前記第１及び第２の半導体集積回路の動
作を統括制御する第４の制御回路部を更に備えたことを
特徴とする請求項２に記載の半導体集積回路装置。 - 【請求項４】 第３のハードウェア部と、第３のソフト
ウェア部と、前記第３のソフトウェア部に格納された処
理プログラムに従って前記第３のハードウェア部の動作
を制御する第３の制御回路部とを備え、前記第３のソフ
トウェア部が、前記一の用途及び他の用途のいずれか一
方と同じか又は双方と異なる用途における複数の機種に
共通の処理プログラムが格納された第５のメモリ領域
と、他の用途における特定の機種に特化した処理プログ
ラムが格納された第６のメモリ領域とを有する第３の半
導体集積回路を更に含み、 前記第３の制御回路部によって、前記第１乃至第３の半
導体集積回路の動作を統括制御することを特徴とした請
求項２に記載の半導体集積回路装置。 - 【請求項５】 前記第１の半導体集積回路と第２の半導
体集積回路とを１チップ上に搭載したことを特徴とする
請求項２に記載の半導体集積回路装置。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体集積回路装置を複数備えたことを特徴とする半導
体集積回路装置。 - 【請求項７】 前記ハードウェア制御部は、前記複数の
機種に共用される汎用回路部を有することを特徴とした
請求項１乃至４のいずれか１項に記載の半導体集積回路
装置。 - 【請求項８】 前記制御回路部は、制御信号に従ってデ
ジタル信号処理を行うための論理回路部を含むことを特
徴とした請求項１乃至４のいずれか１項に記載の半導体
集積回路装置。 - 【請求項９】 前記論理回路部は、前記複数の機種に共
通する処理を行う機能を有する回路を含むことを特徴と
した請求項８に記載の半導体集積回路装置。 - 【請求項１０】 請求項１乃至９のいずれか１項に記載
の半導体集積回路装置において、前記特定の機種に特化
した処理プログラムのみを差別化することにより複数機
種の開発を行うことを特徴とした半導体集積回路装置の
開発方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10149455A JPH11345939A (ja) | 1998-05-29 | 1998-05-29 | 半導体集積回路装置及び半導体集積回路装置の開発方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10149455A JPH11345939A (ja) | 1998-05-29 | 1998-05-29 | 半導体集積回路装置及び半導体集積回路装置の開発方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345939A true JPH11345939A (ja) | 1999-12-14 |
Family
ID=15475504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10149455A Pending JPH11345939A (ja) | 1998-05-29 | 1998-05-29 | 半導体集積回路装置及び半導体集積回路装置の開発方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100369224C (zh) * | 2005-05-08 | 2008-02-13 | 薛萍 | 内置软硬件系统的芯片及其制作方法 |
-
1998
- 1998-05-29 JP JP10149455A patent/JPH11345939A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100369224C (zh) * | 2005-05-08 | 2008-02-13 | 薛萍 | 内置软硬件系统的芯片及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041109 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050222 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050303 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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| RD01 | Notification of change of attorney |
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