JP2833379B2 - 動画像復号化プロセッサ - Google Patents
動画像復号化プロセッサInfo
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- JP2833379B2 JP2833379B2 JP26695492A JP26695492A JP2833379B2 JP 2833379 B2 JP2833379 B2 JP 2833379B2 JP 26695492 A JP26695492 A JP 26695492A JP 26695492 A JP26695492 A JP 26695492A JP 2833379 B2 JP2833379 B2 JP 2833379B2
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は動画像処理プロセッサに
関し、特に符号化された動画像データの符号化を行う動
画像復号化プロセッサに関する。
関し、特に符号化された動画像データの符号化を行う動
画像復号化プロセッサに関する。
【０００２】
【従来の技術】従来、動画像の高能率符号化方式の一つ
として、ＩＳＯ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｏｒｇ
ａｎｉｚａｔｉｏｎ ｆｏｒ Ｓｔａｎｄａｒｄｉｚａ
ｔｉｏｎ）−ＩＥＣ／ＪＴＣ１／ＳＣ２／ＷＧ１１（Ｍ
ＰＥＧ：Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔ
ｓ Ｇｒｏｕｐ）により国際標準化作業が進められてい
る転送レート１Ｍｂｐｓ程度のディジタル蓄積媒体を前
提とした蓄積用動画像符号化方式がある。この蓄積用動
画像符号化方式については、（”マルチメディア符号化
の国際標準”安田 浩編著、丸善株式会社発令、ＰＰ．
１２６−ＰＰ．１３２及び（”画像情報圧縮”原島 浩
監修、オーム社発行、ＰＰ．２９７−ＰＰ．３０１）等
がある。
として、ＩＳＯ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｏｒｇ
ａｎｉｚａｔｉｏｎ ｆｏｒ Ｓｔａｎｄａｒｄｉｚａ
ｔｉｏｎ）−ＩＥＣ／ＪＴＣ１／ＳＣ２／ＷＧ１１（Ｍ
ＰＥＧ：Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔ
ｓ Ｇｒｏｕｐ）により国際標準化作業が進められてい
る転送レート１Ｍｂｐｓ程度のディジタル蓄積媒体を前
提とした蓄積用動画像符号化方式がある。この蓄積用動
画像符号化方式については、（”マルチメディア符号化
の国際標準”安田 浩編著、丸善株式会社発令、ＰＰ．
１２６−ＰＰ．１３２及び（”画像情報圧縮”原島 浩
監修、オーム社発行、ＰＰ．２９７−ＰＰ．３０１）等
がある。
【０００３】この蓄積用動画像符号化方式は、動き補償
フレーム間適応予測及びＤＣＴ（Ｄｉｓｃｒｅｔｅ Ｃ
ｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ）を採用している。こ
れらの予測等は、数フレームおきに設定したコア・フレ
ームからの半画素単位の動きベクトルを使用した前方予
測，両方向予測及びフレームそのものを選択し、これに
より得られた予測誤差のＤＣＴ結果を量子化し可変長符
号化するものである。
フレーム間適応予測及びＤＣＴ（Ｄｉｓｃｒｅｔｅ Ｃ
ｏｓｉｎｅ Ｔｒａｎｓｆｏｒｍ）を採用している。こ
れらの予測等は、数フレームおきに設定したコア・フレ
ームからの半画素単位の動きベクトルを使用した前方予
測，両方向予測及びフレームそのものを選択し、これに
より得られた予測誤差のＤＣＴ結果を量子化し可変長符
号化するものである。
【０００４】かかる前方予測フレームを復号化する場合
の一演算式を次の（１）式に示す。
の一演算式を次の（１）式に示す。
【０００５】 Ｐ（Ｘ，Ｙ）＝ＣＰ（Ｘ＋ΔＸ，Ｙ＋ΔＹ）＋ＩＤＣＴ（ＩＱ（ＶＬＤ（Ｄ（ Ｘ，Ｙ）））） …（１） 但し、Ｐ（Ｘ，Ｙ）は複合画素値、ＣＰ（Ｘ＋ΔＸ，Ｙ
＋ΔＹ）は過去コア・フレームでの半画素単位動き補償
された画素値、ＩＤＣＴ（ＩＱ（ＶＬＤ（Ｄ（Ｘ，
Ｙ））））は可変長復号を逆量子化及び逆ＤＣＴされた
予測誤差画素値をそれぞれ表わす。
＋ΔＹ）は過去コア・フレームでの半画素単位動き補償
された画素値、ＩＤＣＴ（ＩＱ（ＶＬＤ（Ｄ（Ｘ，
Ｙ））））は可変長復号を逆量子化及び逆ＤＣＴされた
予測誤差画素値をそれぞれ表わす。
【０００６】また、両方向予測フレームを復号化する場
合の一演算を次の（２）式に示す。
合の一演算を次の（２）式に示す。
【０００７】 Ｂ（Ｘ，Ｙ）＝ＷＰ＊ＣＰ（Ｘ＋ΔＸ，Ｙ＋ΔＹ）＋ＷＦ＊ＣＦ（Ｘ＋ΔＸ’ ，Ｙ＋ΔＹ’）＋ＩＤＣＴ（ＩＱ（ＶＬＤ（Ｄ（Ｘ，Ｙ）））） …（２） 但し、Ｐ（Ｘ，Ｙ）は複合画素値、ＣＰ（Ｘ＋ΔＸ，Ｙ
＋ΔＹ）は過去コア・フレームでの半画素単位動き補償
された画素単位動き補償された画素値、ＷＰはＣＰ（Ｘ
＋ΔＸ，Ｙ＋ΔＹ）およびＣＦ（Ｘ＋ΔＸ’，Ｙ＋Δ
Ｙ’）を計算するためには、動きベクトル（ΔＸ，Δ
Ｙ），（ΔＸ’，ΔＹ’）が半画素の場合、隣接４点の
整数画素値を使用した内挿計算を行う必要が生じる。
＋ΔＹ）は過去コア・フレームでの半画素単位動き補償
された画素単位動き補償された画素値、ＷＰはＣＰ（Ｘ
＋ΔＸ，Ｙ＋ΔＹ）およびＣＦ（Ｘ＋ΔＸ’，Ｙ＋Δ
Ｙ’）を計算するためには、動きベクトル（ΔＸ，Δ
Ｙ），（ΔＸ’，ΔＹ’）が半画素の場合、隣接４点の
整数画素値を使用した内挿計算を行う必要が生じる。
【０００８】また、従来の動画像復号化プロセッサにつ
いては、米国特許４，８２３，２０１に記載されてい
る。この米国特許に記載されている符号化方式（即ち、
ＡＢＳＯＬＵＴＥ ＥＮＣＯＤＩＮＧ、ＲＥＬＡＴＩＶ
Ｅ ＥＮＣＯＤＩＮＧ、ＤＰＣＭ ＥＮＣＯＤＩＮＧ）
の内、ＲＥＬＡＴＩＶＥ ＥＮＣＯＤＩＮＧについて概
要を延べ、その後に復号化動作を説明する。
いては、米国特許４，８２３，２０１に記載されてい
る。この米国特許に記載されている符号化方式（即ち、
ＡＢＳＯＬＵＴＥ ＥＮＣＯＤＩＮＧ、ＲＥＬＡＴＩＶ
Ｅ ＥＮＣＯＤＩＮＧ、ＤＰＣＭ ＥＮＣＯＤＩＮＧ）
の内、ＲＥＬＡＴＩＶＥ ＥＮＣＯＤＩＮＧについて概
要を延べ、その後に復号化動作を説明する。
【０００９】まず、ＲＥＬＡＴＩＶＥ ＥＮＣＯＤＩＮ
Ｇは、矩形に分割した領域の画素値に対して対応する全
フィールドの画素値との差分を左上隅を原点としたＸ及
びＹ座標と、Ｘ及びＹ方向の傾き及び左上隅の画素値に
て計算されるＸ及びＹ座標との一次多項式を使用して符
号化する方式である。このＲＥＬＡＴＩＶＥ ＥＮＣＯ
ＤＩＮＧにより符号化された画像を復号化する場合の演
算式を次の（３）式に示す。
Ｇは、矩形に分割した領域の画素値に対して対応する全
フィールドの画素値との差分を左上隅を原点としたＸ及
びＹ座標と、Ｘ及びＹ方向の傾き及び左上隅の画素値に
て計算されるＸ及びＹ座標との一次多項式を使用して符
号化する方式である。このＲＥＬＡＴＩＶＥ ＥＮＣＯ
ＤＩＮＧにより符号化された画像を復号化する場合の演
算式を次の（３）式に示す。
【００１０】 ｒ（ｘ，ｙ）＝ａｘ＋ｂｙ＋ｃ＋ｐ（ｘ＋Δｘ，ｙ＋Δｙ） …（３） 但し、ｒ（ｘ，ｙ）は復号画素値、ｘ及びｙはそれぞれ
矩形内の左上隅を原点としたＸ及びＹ軸方向座標、ｐ
（ｘ＋Δｘ，ｙ＋Δｙ）はｒ（ｘ，ｙ）に対応する過去
フィールドの画素値Δｘ及びΔｙはそれぞれｒとｐ間の
Ｘ及びＹ軸方向の小数点精度画素距離、ａ及びｂはそれ
ぞれＸ及びＹ軸方向での傾き、ｃは矩形内の左上隅の画
素値を表わす。
矩形内の左上隅を原点としたＸ及びＹ軸方向座標、ｐ
（ｘ＋Δｘ，ｙ＋Δｙ）はｒ（ｘ，ｙ）に対応する過去
フィールドの画素値Δｘ及びΔｙはそれぞれｒとｐ間の
Ｘ及びＹ軸方向の小数点精度画素距離、ａ及びｂはそれ
ぞれＸ及びＹ軸方向での傾き、ｃは矩形内の左上隅の画
素値を表わす。
【００１１】かかる米国特許には、１６ビットＡＬＵを
２つの８ビットＡＬＵとして使用し、（３）式の計算を
２画素分同時に行う事が述べられている。
２つの８ビットＡＬＵとして使用し、（３）式の計算を
２画素分同時に行う事が述べられている。
【００１２】次の（４）および（５）式にｒ（ｘ＋２，
ｙ）及びｒ（ｘ＋３，ｙ）を同時に計算する場合を示
す。この（４）および（５）式では、ａ（ｘ＋２）＋ｂ
ｙ＋ｃ及びａ（ｘ＋３）＋ｂｙ＋ｃの計算ｒ（ｘ，ｙ）
及びｒ（ｘ＋１，ｙ）計算時に求めたａｘ＋ｂｙ＋ｃ及
びａ（ｘ＋１）＋ｂｙ＋ｃを利用していることに特徴が
ある。
ｙ）及びｒ（ｘ＋３，ｙ）を同時に計算する場合を示
す。この（４）および（５）式では、ａ（ｘ＋２）＋ｂ
ｙ＋ｃ及びａ（ｘ＋３）＋ｂｙ＋ｃの計算ｒ（ｘ，ｙ）
及びｒ（ｘ＋１，ｙ）計算時に求めたａｘ＋ｂｙ＋ｃ及
びａ（ｘ＋１）＋ｂｙ＋ｃを利用していることに特徴が
ある。
【００１３】 ｒ（ｘ＋２，ｙ）＝ａｘ＋ｂｙ＋ｃ＋２ａ＋ｐ（ｘ＋２＋Δｘ，ｙ＋Δｙ） …（４） ｒ（ｘ＋３，ｙ）＝ａ（ｘ＋１）＋ｂｙ＋ｃ＋２ａ＋ｐ（ｘ＋３＋Δｘ，ｙ＋ Δｙ） …（５） 以下、上述した米国特許に記載の動画像復号化プロセッ
サの構成および動作について、図３，図４を参照て説明
する。
サの構成および動作について、図３，図４を参照て説明
する。
【００１４】図３は従来の一例を示す動作画像復号化プ
ロセッサのブロック図である。図３に示すように、かか
る動画像復号化プロセッサは、マイクロコードＲＡＭ及
びシーケンサ４０およびデータＲＡＭ４１がＡバス５０
に接続され、さらにデータ・パス４２，ＡＬＵ４３およ
びピクセル・インタポレータ４４がＡバス５０およびＢ
バス５１に接続される。またスタティスティック・デコ
ーダ４５と第１および第２の入力ＦＩＦＯ０４６，４７
と出力ＦＩＦＯ４８とＶＲＡＭ制御ユニット４９がＢバ
ス５１およびＣバス５２に接続される。尚、データＲＡ
Ｍ４１はＢバス５１とも接続される。
ロセッサのブロック図である。図３に示すように、かか
る動画像復号化プロセッサは、マイクロコードＲＡＭ及
びシーケンサ４０およびデータＲＡＭ４１がＡバス５０
に接続され、さらにデータ・パス４２，ＡＬＵ４３およ
びピクセル・インタポレータ４４がＡバス５０およびＢ
バス５１に接続される。またスタティスティック・デコ
ーダ４５と第１および第２の入力ＦＩＦＯ０４６，４７
と出力ＦＩＦＯ４８とＶＲＡＭ制御ユニット４９がＢバ
ス５１およびＣバス５２に接続される。尚、データＲＡ
Ｍ４１はＢバス５１とも接続される。
【００１５】図４は図３におけるプロセッサの復号化計
算手順を示すフロー図である。図４に示すように、ここ
では前延した（４）式および（５）式を計算するインナ
・ループ、即ち２画素当たりの最内ループ計算手順を示
す。この計算手順におけるＳ１ステップは過去フィール
ド画素値を第１の入力ＦＩＦＯ４６からＢバス５１を介
しデータ・パス４２のレジスタＲ０（図示省略）へ転送
する転送処理である。ただし、（Δｘｉ，Δｙｉ）は
（Δｘ，Δｙ）の整数部である。次に、ステップＳ２は
過去フィールド画素値をデータＲＡＭ４１からＡバス５
０を介してピクセル・インタポレータ４４へ入力する入
力処理であり、ステップＳ３はレジスタＲＯの過去フィ
ールド画素値をピクセル・インタポレータ４４へ入力す
る入力処理である。また、ステップＳ４は過去フィール
ド画素値を記憶したレジスタＲ０からデータＲＡＭ４１
へ格納する格納処理であり、ステップＳ５はＡＬＵ４３
を用いて一次多項式ａｘ＋ｂｙ＋ｃの計算を行う演算処
理である。更に、ステップＳ６は前述したステップＳ５
の計算結果をＡＬＵ４３の入力ラッチＢ（図示省略）へ
格納し且つ前述した（４）式および（５）式の計算を行
う演算処理であり、ステップＳ７は前述したステップＳ
６の計算結果をＡＬＵ４３から出力ＦＩＦＯ４８へ出力
する転送処理である。
算手順を示すフロー図である。図４に示すように、ここ
では前延した（４）式および（５）式を計算するインナ
・ループ、即ち２画素当たりの最内ループ計算手順を示
す。この計算手順におけるＳ１ステップは過去フィール
ド画素値を第１の入力ＦＩＦＯ４６からＢバス５１を介
しデータ・パス４２のレジスタＲ０（図示省略）へ転送
する転送処理である。ただし、（Δｘｉ，Δｙｉ）は
（Δｘ，Δｙ）の整数部である。次に、ステップＳ２は
過去フィールド画素値をデータＲＡＭ４１からＡバス５
０を介してピクセル・インタポレータ４４へ入力する入
力処理であり、ステップＳ３はレジスタＲＯの過去フィ
ールド画素値をピクセル・インタポレータ４４へ入力す
る入力処理である。また、ステップＳ４は過去フィール
ド画素値を記憶したレジスタＲ０からデータＲＡＭ４１
へ格納する格納処理であり、ステップＳ５はＡＬＵ４３
を用いて一次多項式ａｘ＋ｂｙ＋ｃの計算を行う演算処
理である。更に、ステップＳ６は前述したステップＳ５
の計算結果をＡＬＵ４３の入力ラッチＢ（図示省略）へ
格納し且つ前述した（４）式および（５）式の計算を行
う演算処理であり、ステップＳ７は前述したステップＳ
６の計算結果をＡＬＵ４３から出力ＦＩＦＯ４８へ出力
する転送処理である。
【００１６】次に、前述した（４）式および（５）式を
計算する際の動作を具体的に説明する。まずステップＳ
１では、図３におけるＣバス５２より第１の入力ＦＩＦ
Ｏ４６に入力されたデータをデータ・パス４２内のレジ
スタＲＯに転送する。この転送データは１６ビットであ
り、そのデータの上位及び下位バイトには、（４）式お
よび（５）式のｐ（ｘ＋２＋Δｘ，ｙ＋Δｙ）及びｐ
（ｘ＋３＋Δｘｉ，ｙ＋Δｙ）を計算するために必要な
隣接４点の整数画素のうち下側に位置するｐ（ｘ＋３＋
Δｘｉ，ｙ＋１＋Δｙｉ）及びｐ（ｘ＋４＋Δｘｉ，ｙ
＋１＋Δｙｉ）の画素値が含まれている。ただし、（Δ
ｘｉ，Δｙｉ）は、前述したように、（Δｘ，Δｙ）の
整数部である。
計算する際の動作を具体的に説明する。まずステップＳ
１では、図３におけるＣバス５２より第１の入力ＦＩＦ
Ｏ４６に入力されたデータをデータ・パス４２内のレジ
スタＲＯに転送する。この転送データは１６ビットであ
り、そのデータの上位及び下位バイトには、（４）式お
よび（５）式のｐ（ｘ＋２＋Δｘ，ｙ＋Δｙ）及びｐ
（ｘ＋３＋Δｘｉ，ｙ＋Δｙ）を計算するために必要な
隣接４点の整数画素のうち下側に位置するｐ（ｘ＋３＋
Δｘｉ，ｙ＋１＋Δｙｉ）及びｐ（ｘ＋４＋Δｘｉ，ｙ
＋１＋Δｙｉ）の画素値が含まれている。ただし、（Δ
ｘｉ，Δｙｉ）は、前述したように、（Δｘ，Δｙ）の
整数部である。
【００１７】またステップＳ２では、図３のデータＲＡ
Ｍ４１より（４）式および（５）式のｐ（ｘ＋２＋Δ
ｘ，ｙ＋Δｙ）及びｐ（ｘ＋３＋Δｘ，ｙ＋Δｙ）を計
算するために必要な隣接４点の整数画素のうち上側に位
置するｐ（ｘ＋３＋Δｘｉ，ｙ＋Δｙｉ）及びｐ（ｘ＋
４＋Δｘｉ，ｙ＋Δｙｉ）の画素値をピクセル・インタ
ポレータ４４に入力する。さらにステップＳ３では、ス
テップＳ１で格納したレジスタＲＯのデータをピクセル
・インタポレータ４４に入力する。これらステップＳ１
およびステップＳ３により、（４）式および（５）式の
ｐ（ｘ＋２＋Δｘ，ｙ＋Δｙ）及びｐ（ｘ＋３＋Δｘ，
ｙ＋Δｙ）を計算するために必要な隣接４点の整数画素
値がピクセル・インタポレータ４４に入力されたため、
一定時間後にｐ（ｘ＋２＋Δｘ，ｙ＋Δｙ）及びｐ（ｘ
＋３＋Δｘ，ｙ＋Δｙ）が出力される。
Ｍ４１より（４）式および（５）式のｐ（ｘ＋２＋Δ
ｘ，ｙ＋Δｙ）及びｐ（ｘ＋３＋Δｘ，ｙ＋Δｙ）を計
算するために必要な隣接４点の整数画素のうち上側に位
置するｐ（ｘ＋３＋Δｘｉ，ｙ＋Δｙｉ）及びｐ（ｘ＋
４＋Δｘｉ，ｙ＋Δｙｉ）の画素値をピクセル・インタ
ポレータ４４に入力する。さらにステップＳ３では、ス
テップＳ１で格納したレジスタＲＯのデータをピクセル
・インタポレータ４４に入力する。これらステップＳ１
およびステップＳ３により、（４）式および（５）式の
ｐ（ｘ＋２＋Δｘ，ｙ＋Δｙ）及びｐ（ｘ＋３＋Δｘ，
ｙ＋Δｙ）を計算するために必要な隣接４点の整数画素
値がピクセル・インタポレータ４４に入力されたため、
一定時間後にｐ（ｘ＋２＋Δｘ，ｙ＋Δｙ）及びｐ（ｘ
＋３＋Δｘ，ｙ＋Δｙ）が出力される。
【００１８】次いでステップＳ４では、ステップＳ１で
格納したレジスタＲＯのデータをデータＲＡＭ４１に格
納する。これは、ステップＳ１のデータがｐ（ｘ＋２＋
Δｘ，ｙ＋１＋Δｙ）及びｐ（ｘ＋３＋Δ，ｙ＋１＋Δ
ｙ）を計算するために必要な隣接４点の整数画素のうち
上側に位置する画素値として再び必要になるため、デー
タＲＡＭ４１をライン・バッファとして使用することを
意味する。またステップＳ５では、データＲＡＭ４１よ
り（４）式および（５）式の２ａをＡＬＵ４３に転送
し、そのＡＬＵ４３のＢラッチに格納されているａｘ＋
ｂｙ＋ｃ及びａ（ｘ＋１）＋ｂｙ＋ｃと加算する。
格納したレジスタＲＯのデータをデータＲＡＭ４１に格
納する。これは、ステップＳ１のデータがｐ（ｘ＋２＋
Δｘ，ｙ＋１＋Δｙ）及びｐ（ｘ＋３＋Δ，ｙ＋１＋Δ
ｙ）を計算するために必要な隣接４点の整数画素のうち
上側に位置する画素値として再び必要になるため、デー
タＲＡＭ４１をライン・バッファとして使用することを
意味する。またステップＳ５では、データＲＡＭ４１よ
り（４）式および（５）式の２ａをＡＬＵ４３に転送
し、そのＡＬＵ４３のＢラッチに格納されているａｘ＋
ｂｙ＋ｃ及びａ（ｘ＋１）＋ｂｙ＋ｃと加算する。
【００１９】次に、ステップＳ６では、ステップＳ５の
加算結果ａｘ＋ｂｙ＋ｃ＋２ａ及びａ（ｘ＋１）＋ｂｙ
＋ｃ＋２ａをＡＬＵ４３のＢラッチに格納し、さらにピ
クセル・インタポーレタ４４の出力であるｐ（ｘ＋２＋
Δｘ，ｙ＋Δｙ）及びｐ（ｘ＋３＋Δｘ，ｙ＋Δｙ）と
加算し、（４）式および（５）式の計算を終了する。し
かも、ステップＳ７では、（４）式および（５）式の計
算結果を出力ＦＩＦＯ４８に転送する。
加算結果ａｘ＋ｂｙ＋ｃ＋２ａ及びａ（ｘ＋１）＋ｂｙ
＋ｃ＋２ａをＡＬＵ４３のＢラッチに格納し、さらにピ
クセル・インタポーレタ４４の出力であるｐ（ｘ＋２＋
Δｘ，ｙ＋Δｙ）及びｐ（ｘ＋３＋Δｘ，ｙ＋Δｙ）と
加算し、（４）式および（５）式の計算を終了する。し
かも、ステップＳ７では、（４）式および（５）式の計
算結果を出力ＦＩＦＯ４８に転送する。
【００２０】尚、上述した米国特許においては、ステッ
プＳ１とＳ５、ステップＳ２とＳ７、ステップＳ３とＳ
４を並列に実行することが述べられている。
プＳ１とＳ５、ステップＳ２とＳ７、ステップＳ３とＳ
４を並列に実行することが述べられている。
【００２１】
【発明が解決しようとする課題】上述した従来の動画像
復号化プロセッサは、蓄積用動画像符号化方式の復号化
を（１）及び（２）式で計算する場合、ピクセル・イン
タポレータへのデータ入出力が第１のバス経由に制限さ
れ、（１）式のＣＰ（Ｘ＋ΔＸ，Ｙ＋ΔＹ）のための内
挿計算に２画素当たり少なくとも３データ転送命令を要
し、また（２）式のＣＰ（Ｘ＋ΔＸ，Ｙ＋ΔＹ）及びＣ
Ｆ（Ｘ＋ΔＸ’，Ｙ＋ΔＹ’）のための内挿計算に２画
素当たり少なくとも６データ転送命令を必要とする。
復号化プロセッサは、蓄積用動画像符号化方式の復号化
を（１）及び（２）式で計算する場合、ピクセル・イン
タポレータへのデータ入出力が第１のバス経由に制限さ
れ、（１）式のＣＰ（Ｘ＋ΔＸ，Ｙ＋ΔＹ）のための内
挿計算に２画素当たり少なくとも３データ転送命令を要
し、また（２）式のＣＰ（Ｘ＋ΔＸ，Ｙ＋ΔＹ）及びＣ
Ｆ（Ｘ＋ΔＸ’，Ｙ＋ΔＹ’）のための内挿計算に２画
素当たり少なくとも６データ転送命令を必要とする。
【００２２】従って、かかる蓄積用動画像符号化データ
の復号化では、（１）及び（２）式の計算回数が画素数
に比例して増加するため、従来の動画像復号化プロセッ
サでは少なくとも内挿計算のためのデータ転送時間が長
くなり、動画像復号化の実時間処理が困難になるという
欠点がある。
の復号化では、（１）及び（２）式の計算回数が画素数
に比例して増加するため、従来の動画像復号化プロセッ
サでは少なくとも内挿計算のためのデータ転送時間が長
くなり、動画像復号化の実時間処理が困難になるという
欠点がある。
【００２３】本発明の目的は、かかる蓄積系動画像復号
化を高速に実行することのできる動画像復号化プロセッ
サを提供することにある。
化を高速に実行することのできる動画像復号化プロセッ
サを提供することにある。
【００２４】
【課題を解決するための手段】本発明の動画像復号化プ
ロセッサは、単一の半導体集積回路上に、可変長処理イ
ンタフェースより入力される可変長復号済みの動画像符
号化データを格納する第１の入力ＦＩＦＯ群と、前記可
変長処理インタフェースより入力され且つ第１の入力Ｆ
ＩＦＯ群に格納される符号化データに対する少なくとも
一つの半画素精度の動きベクトル情報を格納する動きベ
クトル・レジスタと、イメージ・インタフェースより入
力される画像データに対して前記動きベクトル・レジス
タに格納される半画素精度の動きベクトルにより指定さ
れる動きを補償した画像データを出力する内挿ユニット
と、前記内挿ユニットから出力される画像データを格納
する第２の入力ＦＩＦＯ群と、前記第１の入力ＦＩＦＯ
群から出力される符号化データを逆量子化及び変換復号
化し且つ前記第２の入力ＦＩＦＯ群から出力される画像
データと予測復号化した復号化データを出力する演算ユ
ニットと、前記演算ユニットから出力される復号化デー
タを格納し前記イメージ・インタフェースに出力する出
力ＦＩＦＯ群と、コマンド・インタフェースから入力さ
れるコマンドにより動作を開始し前記可変長処理インタ
フェースと前記動きベクトル・レジスタ及び前記第１の
入力ＦＩＦＯ群間のデータ転送を制御する第１のシーケ
ンサと、前記コマンド・インタフェースから入力される
コマンドにより動作を開始し前記イメージ・インタフェ
ースと前記内挿ユニットと前記第２の入力ＦＩＦＯ群及
び前記出力ＦＩＦＯ群間のデータ転送並びに前記内挿ユ
ニットの動作を制御する第２のシーケンサと、演算命令
などを記憶した命令メモリと、前記コマンド・インタフ
ェースから入力されるコマンドにより動作を開始し前記
命令メモリより読み出される命令を解釈して前記第１の
入力ＦＩＦＯ群と前記第２の入力ＦＩＦＯ群と前記演算
ユニット及び前記出力ＦＩＦＯ群間のデータ転送並びに
前記演算ユニットの動作を制御する第３のシーケンサと
を有して構成される。
ロセッサは、単一の半導体集積回路上に、可変長処理イ
ンタフェースより入力される可変長復号済みの動画像符
号化データを格納する第１の入力ＦＩＦＯ群と、前記可
変長処理インタフェースより入力され且つ第１の入力Ｆ
ＩＦＯ群に格納される符号化データに対する少なくとも
一つの半画素精度の動きベクトル情報を格納する動きベ
クトル・レジスタと、イメージ・インタフェースより入
力される画像データに対して前記動きベクトル・レジス
タに格納される半画素精度の動きベクトルにより指定さ
れる動きを補償した画像データを出力する内挿ユニット
と、前記内挿ユニットから出力される画像データを格納
する第２の入力ＦＩＦＯ群と、前記第１の入力ＦＩＦＯ
群から出力される符号化データを逆量子化及び変換復号
化し且つ前記第２の入力ＦＩＦＯ群から出力される画像
データと予測復号化した復号化データを出力する演算ユ
ニットと、前記演算ユニットから出力される復号化デー
タを格納し前記イメージ・インタフェースに出力する出
力ＦＩＦＯ群と、コマンド・インタフェースから入力さ
れるコマンドにより動作を開始し前記可変長処理インタ
フェースと前記動きベクトル・レジスタ及び前記第１の
入力ＦＩＦＯ群間のデータ転送を制御する第１のシーケ
ンサと、前記コマンド・インタフェースから入力される
コマンドにより動作を開始し前記イメージ・インタフェ
ースと前記内挿ユニットと前記第２の入力ＦＩＦＯ群及
び前記出力ＦＩＦＯ群間のデータ転送並びに前記内挿ユ
ニットの動作を制御する第２のシーケンサと、演算命令
などを記憶した命令メモリと、前記コマンド・インタフ
ェースから入力されるコマンドにより動作を開始し前記
命令メモリより読み出される命令を解釈して前記第１の
入力ＦＩＦＯ群と前記第２の入力ＦＩＦＯ群と前記演算
ユニット及び前記出力ＦＩＦＯ群間のデータ転送並びに
前記演算ユニットの動作を制御する第３のシーケンサと
を有して構成される。
【００２５】
【実施例】次に、本発明の実施例を図面を参照して説明
する。
する。
【００２６】図１は本発明の一実施例を示す動画像復号
化プロセッサのブロック図である。図１に示すように、
本実施例は単一の半導体集積回路上に形成され、そこに
は入力端子としてのコマンドインタフェース１と可変長
処理インタフェース３および入出力端子としてのイメー
ジインタフェース２とを有する。コマンドインタフェー
ス１からはコマンドが第１乃至第３のシーケンサ１０〜
１２へ入力され、イメージインタフェース２および可変
長処理インタフェース３からはデータがそれぞれ内挿ユ
ニット５等を備えた画像データ転送部４と動きベクトル
・レジスタ７等を備えた符号化データ転送部６とへ入力
される。本実施例はこれらの外に第３のシーケンサ１２
へ命令を出力する命令メモリ１３と演算ユニット９等を
備えた演算処理部８と、第１，第２の入力ＦＩＦＯ１
４，１５と出力ＦＩＦＯ１６とを有する。
化プロセッサのブロック図である。図１に示すように、
本実施例は単一の半導体集積回路上に形成され、そこに
は入力端子としてのコマンドインタフェース１と可変長
処理インタフェース３および入出力端子としてのイメー
ジインタフェース２とを有する。コマンドインタフェー
ス１からはコマンドが第１乃至第３のシーケンサ１０〜
１２へ入力され、イメージインタフェース２および可変
長処理インタフェース３からはデータがそれぞれ内挿ユ
ニット５等を備えた画像データ転送部４と動きベクトル
・レジスタ７等を備えた符号化データ転送部６とへ入力
される。本実施例はこれらの外に第３のシーケンサ１２
へ命令を出力する命令メモリ１３と演算ユニット９等を
備えた演算処理部８と、第１，第２の入力ＦＩＦＯ１
４，１５と出力ＦＩＦＯ１６とを有する。
【００２７】まず、第１の入力ＦＩＦＯ群１４は可変長
処理インタフェース３より入力される可変長復号済みの
動画像符号化データ１１０を格納する一方、動きベクト
ル・レジスタ７は可変長処理インタフェース３より入力
され且つ第１の入力ＦＩＦＯ１４に格納される符号化デ
ータ１１０に対する少なくとも一つの半画素精度動きベ
クトル情報を格納する。また、内挿ユニット５はイメー
ジ・インタフェース２より入力される画像データ１１１
に対して動きベクトル・レジスタ７に格納される半画素
精度動きベクトル１１２により指定される動きを補償
（内挿）した画像データ１１３を出力し、しかも第２の
入力ＦＩＦＯ群１５はこの内挿ユニット５から出力され
る画像データ１１３を格納する。さらに、演算ユニット
９は第１の入力ＦＩＦＯ群１４から出力される符号化デ
ータ１１４を逆量子化及び変換復号化し、第２の入力Ｆ
ＩＦＯ群１５から出力される画像データ１１５と予測復
号化して複合化データ１１６を作成する。出力ＦＩＦＯ
群１６はこの演算ユニット９から出力される復号化デー
タ１１６を格納し、イメージインタフェース２から復号
化データ１１７として出力する。
処理インタフェース３より入力される可変長復号済みの
動画像符号化データ１１０を格納する一方、動きベクト
ル・レジスタ７は可変長処理インタフェース３より入力
され且つ第１の入力ＦＩＦＯ１４に格納される符号化デ
ータ１１０に対する少なくとも一つの半画素精度動きベ
クトル情報を格納する。また、内挿ユニット５はイメー
ジ・インタフェース２より入力される画像データ１１１
に対して動きベクトル・レジスタ７に格納される半画素
精度動きベクトル１１２により指定される動きを補償
（内挿）した画像データ１１３を出力し、しかも第２の
入力ＦＩＦＯ群１５はこの内挿ユニット５から出力され
る画像データ１１３を格納する。さらに、演算ユニット
９は第１の入力ＦＩＦＯ群１４から出力される符号化デ
ータ１１４を逆量子化及び変換復号化し、第２の入力Ｆ
ＩＦＯ群１５から出力される画像データ１１５と予測復
号化して複合化データ１１６を作成する。出力ＦＩＦＯ
群１６はこの演算ユニット９から出力される復号化デー
タ１１６を格納し、イメージインタフェース２から復号
化データ１１７として出力する。
【００２８】一方、第１のシーケンサ１０はコマンド・
インタフェース１から入力されるコマンド１００により
動作を開始し、可変長処理インタフェース３と動きベク
トル・レジスタ７及び第１の入力ＦＩＦＯ群１４間のデ
ータ転送を制御信号１０１により制御する。同様に、第
２のシーケンサ１１は、コマンド・インタフェース１か
ら入力されるコマンド１００により動作を開始し、イメ
ージ・インタフェース１と内挿ユニット５と第２の入力
ＦＩＦＯ群１１５及び出力ＦＩＦＯ群１６間のデータ転
送並びに内挿ユニット５の動作を制御信号１０２により
制御する。さらに、第３のシーケンサ１２はコマンド・
インタフェース１から入力されるコマンド１００により
動作を開始し、命令メモリ制御信号１０３に基ずき命令
メモリ１３より読み出される命令１１８を解釈した後、
制御信号１０４により第１の入力ＦＩＦＯ群１４と第２
の入力ＦＩＦＯ群１５と演算ユニット９及び出力ＦＩＦ
Ｏ群１６間のデータ転送並びに演算ユニット９の動作を
制御する。
インタフェース１から入力されるコマンド１００により
動作を開始し、可変長処理インタフェース３と動きベク
トル・レジスタ７及び第１の入力ＦＩＦＯ群１４間のデ
ータ転送を制御信号１０１により制御する。同様に、第
２のシーケンサ１１は、コマンド・インタフェース１か
ら入力されるコマンド１００により動作を開始し、イメ
ージ・インタフェース１と内挿ユニット５と第２の入力
ＦＩＦＯ群１１５及び出力ＦＩＦＯ群１６間のデータ転
送並びに内挿ユニット５の動作を制御信号１０２により
制御する。さらに、第３のシーケンサ１２はコマンド・
インタフェース１から入力されるコマンド１００により
動作を開始し、命令メモリ制御信号１０３に基ずき命令
メモリ１３より読み出される命令１１８を解釈した後、
制御信号１０４により第１の入力ＦＩＦＯ群１４と第２
の入力ＦＩＦＯ群１５と演算ユニット９及び出力ＦＩＦ
Ｏ群１６間のデータ転送並びに演算ユニット９の動作を
制御する。
【００２９】次に、本実施例の動作を前述した（１）式
を計算する場合について説明する。
を計算する場合について説明する。
【００３０】まず、コマンドインタフェース１より入力
されたコマンド１００で起動された第１のシーケンサ１
０は、制御信号１０１にて可変長処理インタフェース３
と第１の入力ＦＩＦＯ１４及び動きベクトル・レジスタ
７間のデータ転送を行うが、これは第２及び第３のシー
ケンサ１１，１２とは独立に制御する。また、（１）式
における可変長復号済みの動画像データＶＬＤ（Ｄ
（Ｘ，Ｙ））１１０は可変長処理インタフェース３より
第１の入力ＦＩＦＯ１４に格納され、同様に（１）のＶ
ＬＤ（Ｄ（Ｘ，Ｙ））に対する半画素精度動きベクトル
（ΔＸ，ΔＹ）は可変長処理インタフェース３より動き
ベクトル・レジスタ７に格納される。
されたコマンド１００で起動された第１のシーケンサ１
０は、制御信号１０１にて可変長処理インタフェース３
と第１の入力ＦＩＦＯ１４及び動きベクトル・レジスタ
７間のデータ転送を行うが、これは第２及び第３のシー
ケンサ１１，１２とは独立に制御する。また、（１）式
における可変長復号済みの動画像データＶＬＤ（Ｄ
（Ｘ，Ｙ））１１０は可変長処理インタフェース３より
第１の入力ＦＩＦＯ１４に格納され、同様に（１）のＶ
ＬＤ（Ｄ（Ｘ，Ｙ））に対する半画素精度動きベクトル
（ΔＸ，ΔＹ）は可変長処理インタフェース３より動き
ベクトル・レジスタ７に格納される。
【００３１】また、コマンドインタフェース１より入力
されたコマンド１００で起動された第２のシーケンサ１
１は、制御信号１０２によりイメージインタフェース２
と内挿ユニット５及び第２の入力ＦＩＦＯ１５間のデー
タ転送並びに内挿ユニット５の動作制御を行う。このと
き、第２のシーケンサ１１も第１及び第３のシーケンサ
１０および１２とは独立に制御する一方、動きベクトル
・レジスタ７に格納された半画素精度動きベクトル（Δ
Ｘ，ΔＹ）の整数部ベクトル（ΔＸｉ，ΔＹｉ）により
動き補償された過去コア・フレームの画素値ＣＰ（Ｘ＋
ΔＸｉ，Ｙ＋ΔＹｉ）１１１は、イメージインタフェー
ス２より内挿ユニット５に入力される。この内挿ユニッ
ト５は、動きベクトル・レジスタ７により参照される動
きベクトル（ΔＸ，ΔＹ）の小数部ベクトル（ΔＸｆ，
ΔＹｆ）１１２により画素値１１１として入力されるＣ
Ｐ（Ｘ＋ΔＸｉ，Ｙ＋ΔＹｉ）に対しての内挿処理を行
い、（１）式における過去コア・フレームでの半画素単
位動き補償された画素値ＣＰ（Ｘ＋ΔＸ，Ｙ＋ΔＹ）１
１３を出力する。この内挿ユニット５より出力されたＣ
Ｐ（Ｘ＋Δ，Ｙ＋ΔＹ）１１３は第２の入力ＦＩＦＯ１
５に格納される。
されたコマンド１００で起動された第２のシーケンサ１
１は、制御信号１０２によりイメージインタフェース２
と内挿ユニット５及び第２の入力ＦＩＦＯ１５間のデー
タ転送並びに内挿ユニット５の動作制御を行う。このと
き、第２のシーケンサ１１も第１及び第３のシーケンサ
１０および１２とは独立に制御する一方、動きベクトル
・レジスタ７に格納された半画素精度動きベクトル（Δ
Ｘ，ΔＹ）の整数部ベクトル（ΔＸｉ，ΔＹｉ）により
動き補償された過去コア・フレームの画素値ＣＰ（Ｘ＋
ΔＸｉ，Ｙ＋ΔＹｉ）１１１は、イメージインタフェー
ス２より内挿ユニット５に入力される。この内挿ユニッ
ト５は、動きベクトル・レジスタ７により参照される動
きベクトル（ΔＸ，ΔＹ）の小数部ベクトル（ΔＸｆ，
ΔＹｆ）１１２により画素値１１１として入力されるＣ
Ｐ（Ｘ＋ΔＸｉ，Ｙ＋ΔＹｉ）に対しての内挿処理を行
い、（１）式における過去コア・フレームでの半画素単
位動き補償された画素値ＣＰ（Ｘ＋ΔＸ，Ｙ＋ΔＹ）１
１３を出力する。この内挿ユニット５より出力されたＣ
Ｐ（Ｘ＋Δ，Ｙ＋ΔＹ）１１３は第２の入力ＦＩＦＯ１
５に格納される。
【００３２】更に、コマンドインタフェース１より入力
されたコマンド１００で起動された第３のシーケンサ１
２は、制御信号１０３により命令メモリ１３にアクセス
し、その命令メモリ１３から命令１１８を読み出す。第
３のシーケンサ１２はこの命令１１８を解釈して制御信
号１０４を作成し、第１の入力ＦＩＦＯ１４と第２の入
力ＦＩＦＯ１５と演算ユニット９及び出力ＦＩＦＯ１４
間のデータ転送並びに演算ユニット９の動作制御を行
う。また、この第３のシーケンサ１２の動作制御も第１
及び第２のシーケンサ１０，１１とは独立に行う。これ
により、演算ユニット９は第１の入力ＦＩＦＯ１４より
出力されるＶＬＤ（Ｄ（Ｘ，Ｙ））１１４に対し逆量子
化及び変換復号化を行って（１）式におけるＩＤＣＴ
（ＩＱ（ＶＬＤ（Ｄ（Ｘ，Ｙ））））を計算し、その結
果を第２の入力ＦＩＦＯ１５より出力されるＣＰ（Ｘ＋
ΔＸ，Ｙ＋ΔＹ）１１５と予測複合化することにより
（１）式における復号化データＰ（Ｘ，Ｙ）１３６を計
算する。このようにして、演算ユニット９は計算したＰ
（Ｘ，Ｙ）１３６を出力ＦＩＦＯ１６に格納する。
されたコマンド１００で起動された第３のシーケンサ１
２は、制御信号１０３により命令メモリ１３にアクセス
し、その命令メモリ１３から命令１１８を読み出す。第
３のシーケンサ１２はこの命令１１８を解釈して制御信
号１０４を作成し、第１の入力ＦＩＦＯ１４と第２の入
力ＦＩＦＯ１５と演算ユニット９及び出力ＦＩＦＯ１４
間のデータ転送並びに演算ユニット９の動作制御を行
う。また、この第３のシーケンサ１２の動作制御も第１
及び第２のシーケンサ１０，１１とは独立に行う。これ
により、演算ユニット９は第１の入力ＦＩＦＯ１４より
出力されるＶＬＤ（Ｄ（Ｘ，Ｙ））１１４に対し逆量子
化及び変換復号化を行って（１）式におけるＩＤＣＴ
（ＩＱ（ＶＬＤ（Ｄ（Ｘ，Ｙ））））を計算し、その結
果を第２の入力ＦＩＦＯ１５より出力されるＣＰ（Ｘ＋
ΔＸ，Ｙ＋ΔＹ）１１５と予測複合化することにより
（１）式における復号化データＰ（Ｘ，Ｙ）１３６を計
算する。このようにして、演算ユニット９は計算したＰ
（Ｘ，Ｙ）１３６を出力ＦＩＦＯ１６に格納する。
【００３３】また、コマンドインタフェース１より入力
されたコマンド１００で起動された第２のシーケンサ１
１は制御信号１０２によりイメージインタフェース１と
出力ＦＩＦＯ１６間のデータ転送作制御も行う。従っ
て、出力ＦＩＦＯ１６に格納されたＰ（Ｘ，Ｙ）１１６
は復号化データ１１７としてイメージインタフェース１
より出力される。
されたコマンド１００で起動された第２のシーケンサ１
１は制御信号１０２によりイメージインタフェース１と
出力ＦＩＦＯ１６間のデータ転送作制御も行う。従っ
て、出力ＦＩＦＯ１６に格納されたＰ（Ｘ，Ｙ）１１６
は復号化データ１１７としてイメージインタフェース１
より出力される。
【００３４】以上要するに、本実施例では、（１）式を
実行するために必要な内挿ユニット５での内挿処理と、
演算ユニット９での逆量子化，変換復号化及び予測復号
化処理とを並列実行させることにより、蓄積系動画像復
号化を高速に実行することが可能になる。
実行するために必要な内挿ユニット５での内挿処理と、
演算ユニット９での逆量子化，変換復号化及び予測復号
化処理とを並列実行させることにより、蓄積系動画像復
号化を高速に実行することが可能になる。
【００３５】図２は本発明の他の実施例を示す動画像復
号化プロセッサのブロック図である。図２に示すよう
に、本実施例は前述した一実施例と比べ、符号化データ
転送部６と第１乃至第３のシーケンサ１０〜１２と命令
メモリ１３とは同様であり、画像データ転送部４と演算
ユニット９を備えた演算処理部８とが異っている。ま
た、第１，第２の入力ＦＩＦＯ１４，１５と出力ＦＩＦ
Ｏ１６とは同様であるが、本実施例では第３の入力ＦＩ
ＦＯ１７を新たに設けている。
号化プロセッサのブロック図である。図２に示すよう
に、本実施例は前述した一実施例と比べ、符号化データ
転送部６と第１乃至第３のシーケンサ１０〜１２と命令
メモリ１３とは同様であり、画像データ転送部４と演算
ユニット９を備えた演算処理部８とが異っている。ま
た、第１，第２の入力ＦＩＦＯ１４，１５と出力ＦＩＦ
Ｏ１６とは同様であるが、本実施例では第３の入力ＦＩ
ＦＯ１７を新たに設けている。
【００３６】まず、画像データ転送部４は内挿ユニット
５を備え、この内挿ユニット５から出力される動き補償
済みの過去コア・フレームの画像データ１２０ａと動き
補償済みの未来コア・フレームの画像データ１２０ｂと
をそれぞれ第２，第３の入力ＦＩＦＯ群１５に入力す
る。また、この第３の入力ＦＩＦＯ群１７からは、画像
データ１２１を出力する。
５を備え、この内挿ユニット５から出力される動き補償
済みの過去コア・フレームの画像データ１２０ａと動き
補償済みの未来コア・フレームの画像データ１２０ｂと
をそれぞれ第２，第３の入力ＦＩＦＯ群１５に入力す
る。また、この第３の入力ＦＩＦＯ群１７からは、画像
データ１２１を出力する。
【００３７】次に、演算ユニット９は第１乃至第３の入
力ＦＩＦＯ１４，１５，１７より出力されたデータ１１
４，１１５，１２１をバレル・シフトし選択された画像
データ１２３を出力する入力シフタ２０と、この入力シ
フタ２０より出力されたデータ１２４に基ずく選択デー
タ１２５を格納するためのバンク２２からバンク２５を
備えたデータ・メモリＡ２１と、選択データ１２６を格
納するデータ・メモリＢ２６と、このデータ・メモリＡ
２１の各バンク２２〜２５毎に並列出力されるデータ１
２７〜１３０及びデータ・メモリＢ２６よりブロードキ
ャスト出力されるデータ１３１をそれぞれ算術論理演算
及び乗累算するプロセッシング・ユニット２９乃至３２
と、このデータ・メモリＡ２１の各バンク独立なライト
・アドレス及び各バンク共通なリード・アドレスを発生
するデータ・メモリＡ用アドレス発生ユニット２７と、
データ・メモリＢ２６のライト・アドレス及びリード・
アドレスを発生するデータ・メモリＢ用アドレス発生ユ
ニット２８と、各プロセッシング・ユニット２９〜３２
毎に並列出力されるデータから１つの出力データ１３２
を選択しバレル・シフトする出力シフタ３３と、この出
力シフタ３３から出力されるデータ１３３を予め定めら
れた最大値または最小値の範囲内に制限し且つ出力ＦＩ
ＦＯ群１６とデータ・メモリＡ２１の各バンク２２〜２
５及びデータ・メモリＢ２６に復号化データ１１６とし
て出力するリミット・ユニット３４とから構成される。
力ＦＩＦＯ１４，１５，１７より出力されたデータ１１
４，１１５，１２１をバレル・シフトし選択された画像
データ１２３を出力する入力シフタ２０と、この入力シ
フタ２０より出力されたデータ１２４に基ずく選択デー
タ１２５を格納するためのバンク２２からバンク２５を
備えたデータ・メモリＡ２１と、選択データ１２６を格
納するデータ・メモリＢ２６と、このデータ・メモリＡ
２１の各バンク２２〜２５毎に並列出力されるデータ１
２７〜１３０及びデータ・メモリＢ２６よりブロードキ
ャスト出力されるデータ１３１をそれぞれ算術論理演算
及び乗累算するプロセッシング・ユニット２９乃至３２
と、このデータ・メモリＡ２１の各バンク独立なライト
・アドレス及び各バンク共通なリード・アドレスを発生
するデータ・メモリＡ用アドレス発生ユニット２７と、
データ・メモリＢ２６のライト・アドレス及びリード・
アドレスを発生するデータ・メモリＢ用アドレス発生ユ
ニット２８と、各プロセッシング・ユニット２９〜３２
毎に並列出力されるデータから１つの出力データ１３２
を選択しバレル・シフトする出力シフタ３３と、この出
力シフタ３３から出力されるデータ１３３を予め定めら
れた最大値または最小値の範囲内に制限し且つ出力ＦＩ
ＦＯ群１６とデータ・メモリＡ２１の各バンク２２〜２
５及びデータ・メモリＢ２６に復号化データ１１６とし
て出力するリミット・ユニット３４とから構成される。
【００３８】また、これらデータ・メモリＡ２１及びデ
ータ・メモリＢ２６は、リード・アクセス及びライト・
アクセスが同時に可能なデュアルポート・メモリを用
い、しかもデータ・メモリＡ用アドレス発生ユニット２
７及びデータ・メモリＢ用アドレス発生ユニット２８
は、リード・アドレス及びライト・アドレスを同時に計
算して出力することが可能なように構成される。
ータ・メモリＢ２６は、リード・アクセス及びライト・
アクセスが同時に可能なデュアルポート・メモリを用
い、しかもデータ・メモリＡ用アドレス発生ユニット２
７及びデータ・メモリＢ用アドレス発生ユニット２８
は、リード・アドレス及びライト・アドレスを同時に計
算して出力することが可能なように構成される。
【００３９】以下、本実施例の回路動作を具体的に説明
する。
する。
【００４０】まず、図２に示す回路により、前述した
（２）式を計算する場合、コマンドインタフェース１よ
り入力されたコマンド１００で起動された第１のシーケ
ンサ１０は、制御信号１０１により可変長処理インタフ
ェース３と第１の入力ＦＩＦＯ１４及び動きベクトル・
レジスタ７間のデータ転送を制御する。この制御は第２
及び第３のシーケンサ１１，１２とは独立に制御する。
これにより、（２）式における可変長復号済みの動画像
データＶＬＤ（Ｄ（Ｘ，Ｙ））１１０は可変長処理イン
タフェース３より第１の入力ＦＩＦＯ１４に格納され
る。また、（２）式における過去コア・フレームでの半
画素精度動きベクトル（ΔＸ，ΔＹ）及び未来コア・フ
レームでの半画素精度動きベクトル（ΔＸ’，ΔＹ’）
が可変長入力インタフェース３より動きベクトル・レジ
スタ７に格納される。
（２）式を計算する場合、コマンドインタフェース１よ
り入力されたコマンド１００で起動された第１のシーケ
ンサ１０は、制御信号１０１により可変長処理インタフ
ェース３と第１の入力ＦＩＦＯ１４及び動きベクトル・
レジスタ７間のデータ転送を制御する。この制御は第２
及び第３のシーケンサ１１，１２とは独立に制御する。
これにより、（２）式における可変長復号済みの動画像
データＶＬＤ（Ｄ（Ｘ，Ｙ））１１０は可変長処理イン
タフェース３より第１の入力ＦＩＦＯ１４に格納され
る。また、（２）式における過去コア・フレームでの半
画素精度動きベクトル（ΔＸ，ΔＹ）及び未来コア・フ
レームでの半画素精度動きベクトル（ΔＸ’，ΔＹ’）
が可変長入力インタフェース３より動きベクトル・レジ
スタ７に格納される。
【００４１】一方、コマンドインタフェース１より入力
されたコマンド１００で起動された第２のシーケンサ１
１は、制御信号１０２によりイメージインタフェース１
と内挿ユニット５と第２，第３の入力ＦＩＦＯ１５，１
７との間のデータ転送並びに内挿ユニット５の動作制御
を第１および第３のシーケンサ１０，１２とは独立に行
う。動きベクトル・レジスタ７に格納された過去コア・
フレームでの半画素精度動きベクトル（ΔＸ，ΔＹ）の
整数部ベクトル（ΔＸｉ，ΔＹｉ）１１２により動き補
償された過去コア・フレームの画素値ＣＰ（Ｘ＋ΔＸ
ｉ，Ｙ＋ΔＹｉ）１１１はイメージインタフェース１よ
り内挿ユニット５に入力される。この内挿ユニット５
は、動きベクトル・レジスタ７にて参照される動きベク
トル（ΔＸ，ΔＹ）の小数部ベクトル（ΔＸｆ，ΔＹ
ｆ）によりＣＰ（Ｘ＋ΔＸｉ，Ｙ＋ΔＹｉ）１１１に対
して内挿処理を行い、（２）式における過去コア・フレ
ームでの半画素単位動き補償された画素値ＣＰ（Ｘ＋Δ
Ｘ，Ｙ＋ΔＹ）１２０ａを出力する。また、この内挿ユ
ニット５より出力されたＣＰ（Ｘ＋ΔＸ，Ｙ＋ΔＹ）１
２０ａは第２の入力ＦＩＦＯ群１５に格納される。更
に、動きベクトル・レジスタ７に格納された未来コア・
フレームでの半画素精度動きベクトル（ΔＸ’，Δ
Ｙ’）の整数部ベクトル（ΔＸｉ’，ΔＹｉ’）にて動
き補償された未来コア・フレームの画素値ＣＦ（Ｘ＋Δ
Ｘｉ’，Ｙ＋ΔＹｉ’）１１１は、イメージインタフェ
ース１より内挿ユニット５に入力されるので、内挿ユニ
ット５は、動きベクトル・レジスタ７にて参照される動
きベクトル（ΔＸ’，ΔＹ’）の小数部ベクトル（ΔＸ
ｆ’，ΔＹｆ’）によりＣＦ（Ｘ＋ΔＸｉ，Ｙ＋ΔＹ
ｉ）１１１に対して内挿処理を行い、（２）式における
未来コア・フレームでの半画素単位動き補償された画素
値ＣＦ（Ｘ＋ΔＸ’，Ｙ＋ΔＹ’）１２０ｂを出力す
る。従って、この内挿ユニット５より出力されたＣＦ
（Ｘ＋ΔＸ’，Ｙ＋ΔＹ’）１２０ｂを出力する。従っ
て、この内挿ユニット５より出力されたＣＦ（Ｘ＋Δ
Ｘ’，Ｙ＋ΔＹ’）１２０ｂは第３の入力ＦＩＦＯ群１
７に格納される。
されたコマンド１００で起動された第２のシーケンサ１
１は、制御信号１０２によりイメージインタフェース１
と内挿ユニット５と第２，第３の入力ＦＩＦＯ１５，１
７との間のデータ転送並びに内挿ユニット５の動作制御
を第１および第３のシーケンサ１０，１２とは独立に行
う。動きベクトル・レジスタ７に格納された過去コア・
フレームでの半画素精度動きベクトル（ΔＸ，ΔＹ）の
整数部ベクトル（ΔＸｉ，ΔＹｉ）１１２により動き補
償された過去コア・フレームの画素値ＣＰ（Ｘ＋ΔＸ
ｉ，Ｙ＋ΔＹｉ）１１１はイメージインタフェース１よ
り内挿ユニット５に入力される。この内挿ユニット５
は、動きベクトル・レジスタ７にて参照される動きベク
トル（ΔＸ，ΔＹ）の小数部ベクトル（ΔＸｆ，ΔＹ
ｆ）によりＣＰ（Ｘ＋ΔＸｉ，Ｙ＋ΔＹｉ）１１１に対
して内挿処理を行い、（２）式における過去コア・フレ
ームでの半画素単位動き補償された画素値ＣＰ（Ｘ＋Δ
Ｘ，Ｙ＋ΔＹ）１２０ａを出力する。また、この内挿ユ
ニット５より出力されたＣＰ（Ｘ＋ΔＸ，Ｙ＋ΔＹ）１
２０ａは第２の入力ＦＩＦＯ群１５に格納される。更
に、動きベクトル・レジスタ７に格納された未来コア・
フレームでの半画素精度動きベクトル（ΔＸ’，Δ
Ｙ’）の整数部ベクトル（ΔＸｉ’，ΔＹｉ’）にて動
き補償された未来コア・フレームの画素値ＣＦ（Ｘ＋Δ
Ｘｉ’，Ｙ＋ΔＹｉ’）１１１は、イメージインタフェ
ース１より内挿ユニット５に入力されるので、内挿ユニ
ット５は、動きベクトル・レジスタ７にて参照される動
きベクトル（ΔＸ’，ΔＹ’）の小数部ベクトル（ΔＸ
ｆ’，ΔＹｆ’）によりＣＦ（Ｘ＋ΔＸｉ，Ｙ＋ΔＹ
ｉ）１１１に対して内挿処理を行い、（２）式における
未来コア・フレームでの半画素単位動き補償された画素
値ＣＦ（Ｘ＋ΔＸ’，Ｙ＋ΔＹ’）１２０ｂを出力す
る。従って、この内挿ユニット５より出力されたＣＦ
（Ｘ＋ΔＸ’，Ｙ＋ΔＹ’）１２０ｂを出力する。従っ
て、この内挿ユニット５より出力されたＣＦ（Ｘ＋Δ
Ｘ’，Ｙ＋ΔＹ’）１２０ｂは第３の入力ＦＩＦＯ群１
７に格納される。
【００４２】また、コマンドインタフェース１より入力
されたコマンド１００で起動された第３のシーケンサ１
２は、制御信号１０３により命令メモリ１３からの命令
１１８を読み出す。この命令１１８を解釈することによ
り、第３のシーケンサ１２は制御信号１０４で第１〜第
３の入力ＦＩＦＯ群１４，１５，１７と、入力シフタ２
０と、データ・メモリＡ２１及びデータ・メモリＢ２６
と、プロセッシングユニット２９〜３２と、各メモリ用
のアドレス発生ユニット２７，２８と、出力シフタ３３
およびリミット・ユニット３４と、出力ＦＩＦＯ１６と
の動作制御を第１及び第２のシーケンサ１０，１１とは
独立に行う。
されたコマンド１００で起動された第３のシーケンサ１
２は、制御信号１０３により命令メモリ１３からの命令
１１８を読み出す。この命令１１８を解釈することによ
り、第３のシーケンサ１２は制御信号１０４で第１〜第
３の入力ＦＩＦＯ群１４，１５，１７と、入力シフタ２
０と、データ・メモリＡ２１及びデータ・メモリＢ２６
と、プロセッシングユニット２９〜３２と、各メモリ用
のアドレス発生ユニット２７，２８と、出力シフタ３３
およびリミット・ユニット３４と、出力ＦＩＦＯ１６と
の動作制御を第１及び第２のシーケンサ１０，１１とは
独立に行う。
【００４３】第１の入力ＦＩＦＯ１４へ入力されたＶＬ
Ｄ（Ｄ（Ｘ，Ｙ））は入力シフタ２０によりスケーリグ
され、データ・メモリＡ用アドレス発生ユニット２７の
出力であるライト・アドレス１３４で指定されるデータ
・メモリＡ２１の各バンク２２〜２５に格納される。
Ｄ（Ｄ（Ｘ，Ｙ））は入力シフタ２０によりスケーリグ
され、データ・メモリＡ用アドレス発生ユニット２７の
出力であるライト・アドレス１３４で指定されるデータ
・メモリＡ２１の各バンク２２〜２５に格納される。
【００４４】また、データ・メモリＡ用アドレス発生ユ
ニット２７出力であるリード・アドレス１３５により指
定されるデータ・メモリＡ２１の各バンク２２〜２５か
ら出力１２７〜１３７として並列に読み出される逆ＤＣ
Ｔ係数と、データ・メモリＢ用アドレス発生ユニット２
８の出力であるリード・アドレス１３７により指定され
るデータ・メモリＢ２６より読み出されるＩＱ（ＶＬＤ
（Ｄ（Ｘ，Ｙ）））とを使用し、プロセッシングユニッ
ト２９〜３２はそれぞれ逆ＤＣＴを行い、（２）式にお
けるＩＤＣＴ（ＩＱ（ＶＬＤ（Ｄ（Ｘ，Ｙ））））を計
算する。これらプロセッシングユニット２９〜３２によ
り計算されたＩＤＣＴ（ＩＱ（ＶＬＤ（Ｄ（Ｘ，
Ｙ））））はデータ１３２として出力シフタ３３に供給
される。この出力シフタ３３はスケーリングを行い、デ
ータ１３３をリミット・ユニット３４に出力する。この
リミット・ユニット３４はデータ１３３を予め定められ
た最小値から最大値の範囲に制限する。このリミット出
力はデータ１２５としてデータ・メモリＡ用アドレス発
生ユニット２７の出力であるライト・アドレス１３４に
より指定されるデータ・メモリＡ２１の各バンク２２〜
２５に格納される。
ニット２７出力であるリード・アドレス１３５により指
定されるデータ・メモリＡ２１の各バンク２２〜２５か
ら出力１２７〜１３７として並列に読み出される逆ＤＣ
Ｔ係数と、データ・メモリＢ用アドレス発生ユニット２
８の出力であるリード・アドレス１３７により指定され
るデータ・メモリＢ２６より読み出されるＩＱ（ＶＬＤ
（Ｄ（Ｘ，Ｙ）））とを使用し、プロセッシングユニッ
ト２９〜３２はそれぞれ逆ＤＣＴを行い、（２）式にお
けるＩＤＣＴ（ＩＱ（ＶＬＤ（Ｄ（Ｘ，Ｙ））））を計
算する。これらプロセッシングユニット２９〜３２によ
り計算されたＩＤＣＴ（ＩＱ（ＶＬＤ（Ｄ（Ｘ，
Ｙ））））はデータ１３２として出力シフタ３３に供給
される。この出力シフタ３３はスケーリングを行い、デ
ータ１３３をリミット・ユニット３４に出力する。この
リミット・ユニット３４はデータ１３３を予め定められ
た最小値から最大値の範囲に制限する。このリミット出
力はデータ１２５としてデータ・メモリＡ用アドレス発
生ユニット２７の出力であるライト・アドレス１３４に
より指定されるデータ・メモリＡ２１の各バンク２２〜
２５に格納される。
【００４５】第２の入力ＦＩＦＯ１５へ入力されたＣＰ
（Ｘ＋ΔＸ，Ｙ＋ΔＹ）は画像データ１１５，選択デー
タ１２３として入力シフタ２０に供給される。この入力
シフタ２０は入力データのスケーリングを行い、データ
・メモリＡ用アドレス発生ユニット２７の出力であるラ
イト・アドレス１３４で指定されたデータ・メモリＡ２
１の各バンク２２〜２５に格納される。
（Ｘ＋ΔＸ，Ｙ＋ΔＹ）は画像データ１１５，選択デー
タ１２３として入力シフタ２０に供給される。この入力
シフタ２０は入力データのスケーリングを行い、データ
・メモリＡ用アドレス発生ユニット２７の出力であるラ
イト・アドレス１３４で指定されたデータ・メモリＡ２
１の各バンク２２〜２５に格納される。
【００４６】更に、第３の入力ＦＩＦＯ１７に入力され
たＣＦ（Ｘ＋ΔＸ’，Ｙ＋ΔＹ’）はデータ１２１，１
２３として入力シフタ２０に供給され、そこでスケーリ
ングされる。このスケーリングされたデータはデータ・
メモリＡ用アドレス発生ユニット２７の出力であるライ
ト・アドレス１３４で指定されるデータ・メモリＡ用２
１の各バンク２２〜２５に格納される。
たＣＦ（Ｘ＋ΔＸ’，Ｙ＋ΔＹ’）はデータ１２１，１
２３として入力シフタ２０に供給され、そこでスケーリ
ングされる。このスケーリングされたデータはデータ・
メモリＡ用アドレス発生ユニット２７の出力であるライ
ト・アドレス１３４で指定されるデータ・メモリＡ用２
１の各バンク２２〜２５に格納される。
【００４７】また、データ・メモリＡ用アドレス発生ユ
ニット２７の出力であるリード・アドレス１３５で指定
されるデータ・メモリＡ２１の各バンク２２〜２５から
出力データ１２７〜１３０として並列読み出しされるＣ
Ｐ（Ｘ＋ΔＸ，Ｙ＋ΔＹ）及びＣＦ（Ｘ＋ΔＸ’，Ｙ＋
ΔＹ’）と、データメモリＢ用アドレス発生ユニット２
８の出力であるリード・アドレス１３７で指定されるデ
ータ・メモリＢ２６より読み出される（２）式における
ＷＰ及びＷＦとを使用し、プロセッシングユニット２９
〜３２はぞれぞれ（２）式におけるＷＰ＊ＣＰ（Ｘ＋Δ
Ｘ，Ｙ＋ΔＹ）＋ＷＦ＊ＣＦ（Ｘ＋ΔＸ’，Ｙ＋Δ
Ｙ’）を計算する。その後、データ・メモリＡ用アドレ
ス発生ユニット２７の出力であるリード・アドレス１３
５で指定されるデータ・メモリＡ２１の各バンク２２〜
２５からデータ１２７〜１３０として並列読み出しされ
るＩＤＣＴ（ＩＱ（ＶＬＤ（Ｄ（Ｘ，Ｙ））））と加算
し、（２）式における復号化データＢ（Ｘ，Ｙ）を計算
する。
ニット２７の出力であるリード・アドレス１３５で指定
されるデータ・メモリＡ２１の各バンク２２〜２５から
出力データ１２７〜１３０として並列読み出しされるＣ
Ｐ（Ｘ＋ΔＸ，Ｙ＋ΔＹ）及びＣＦ（Ｘ＋ΔＸ’，Ｙ＋
ΔＹ’）と、データメモリＢ用アドレス発生ユニット２
８の出力であるリード・アドレス１３７で指定されるデ
ータ・メモリＢ２６より読み出される（２）式における
ＷＰ及びＷＦとを使用し、プロセッシングユニット２９
〜３２はぞれぞれ（２）式におけるＷＰ＊ＣＰ（Ｘ＋Δ
Ｘ，Ｙ＋ΔＹ）＋ＷＦ＊ＣＦ（Ｘ＋ΔＸ’，Ｙ＋Δ
Ｙ’）を計算する。その後、データ・メモリＡ用アドレ
ス発生ユニット２７の出力であるリード・アドレス１３
５で指定されるデータ・メモリＡ２１の各バンク２２〜
２５からデータ１２７〜１３０として並列読み出しされ
るＩＤＣＴ（ＩＱ（ＶＬＤ（Ｄ（Ｘ，Ｙ））））と加算
し、（２）式における復号化データＢ（Ｘ，Ｙ）を計算
する。
【００４８】各プロセッシングユニット２９〜３２によ
り計算されたＢ（Ｘ，Ｙ）は、入力データ１３２として
出力シフタ３３に供給されスケーリグされる。このスケ
ーリングされた出力データ１３３はリミット・ユニット
３４で予め定められた最小値から最大値の範囲に制限さ
れ、復号化データ１１６として出力ＦＩＦＯ１６に格納
される。
り計算されたＢ（Ｘ，Ｙ）は、入力データ１３２として
出力シフタ３３に供給されスケーリグされる。このスケ
ーリングされた出力データ１３３はリミット・ユニット
３４で予め定められた最小値から最大値の範囲に制限さ
れ、復号化データ１１６として出力ＦＩＦＯ１６に格納
される。
【００４９】また、コマンドインタフェース１より入力
されたコマンド１００で起動された第２のシーケンサ１
１は、制御信号１０２を出力してイメージインタフェー
ス１と出力ＦＩＦＯ１６間のデータ転送動作および制御
を行う。この第２のシーケンサ１１による制御も第１及
び第３のシーケンサ１０，１２とは独立に行う。最終的
に、出力ＦＩＦＯ１６に格納されたＢ（Ｘ，Ｙ）は復号
化データ１１７としてイメージインタフェース１より出
力される。
されたコマンド１００で起動された第２のシーケンサ１
１は、制御信号１０２を出力してイメージインタフェー
ス１と出力ＦＩＦＯ１６間のデータ転送動作および制御
を行う。この第２のシーケンサ１１による制御も第１及
び第３のシーケンサ１０，１２とは独立に行う。最終的
に、出力ＦＩＦＯ１６に格納されたＢ（Ｘ，Ｙ）は復号
化データ１１７としてイメージインタフェース１より出
力される。
【００５０】以上要するに、本実施例は、前述した
（２）式を実行するために必要な内挿ユニット５での内
挿処理と、演算処理部８における演算ユニット９での逆
量子化，変換復号化及び予測復号化処理とを並列実行す
ることにより、蓄積系動画像復号化を高速に実行するこ
とが可能になる。
（２）式を実行するために必要な内挿ユニット５での内
挿処理と、演算処理部８における演算ユニット９での逆
量子化，変換復号化及び予測復号化処理とを並列実行す
ることにより、蓄積系動画像復号化を高速に実行するこ
とが可能になる。
【００５１】
【発明の効果】以上の説明したように、本発明の動画像
復号化プロセッサは、（１）及び（２）式を実行するた
めに必要な内挿ユニットでの内挿処理と、演算ユニット
での逆量子化と変換復号化及び予測復号化処理とを並列
して実行することにより、蓄積系動画像復号化を高速に
実行することができるという効果がある。
復号化プロセッサは、（１）及び（２）式を実行するた
めに必要な内挿ユニットでの内挿処理と、演算ユニット
での逆量子化と変換復号化及び予測復号化処理とを並列
して実行することにより、蓄積系動画像復号化を高速に
実行することができるという効果がある。
【図１】本発明の一実施例を示す動画像復号化プロセッ
サのブロック図である。
サのブロック図である。
【図２】本発明の他の実施例を示す動画像復号化プロセ
ッサのブロック図である。
ッサのブロック図である。
【図３】従来の一例を示す動画像復号化プロセッサのブ
ロック図である。
ロック図である。
【図４】図３におけるプロセッサの復号化計算手順を示
すフロー図である。
すフロー図である。
１ コマンドインタフェース ２ イメージインタフェース ３ 可変長処理インタフェース ４ 画像データ転送部 ５ 内挿ユニット ６ 符号化データ転送部 ７ 動きベクトルレジスタ ８ 演算処理部 ９ 演算ユニット １０〜１２ シーケンサ １３ 命令メモリ １４，１５，１７ 入力ＦＩＦＯ １６ 出力ＦＩＦＯ ２０ 入力シフタ ２１，２６ データメモリ ２２〜２５ データメモリバンク ２７，２８ データメモリアドレス発生ユニット ２９〜３２ プロセッシングユニット ３３ 出力シフタ ３４ リミットユニット
Claims (4)
- 【請求項１】 単一の半導体集積回路上に、可変長処理
インタフェースより入力される可変長復号済みの動画像
符号化データを格納する第１の入力ＦＩＦＯ群と、前記
可変長処理インタフェースより入力され且つ第１の入力
ＦＩＦＯ群に格納される符号化データに対する少なくと
も一つの半画素精度の動きベクトル情報を格納する動き
ベクトル・レジスタと、イメージ・インタフェースより
入力される画像データに対して前記動きベクトル・レジ
スタに格納される半画素精度の動きベクトルにより指定
される動きを補償した画像データを出力する内挿ユニッ
トと、前記内挿ユニットから出力される画像データを格
納する第２の入力ＦＩＦＯ群と、前記第１の入力ＦＩＦ
Ｏ群から出力される符号化データを逆量子化及び変換復
号化し且つ前記第２の入力ＦＩＦＯ群から出力される画
像データと予測復号化した復号化データを出力する演算
ユニットと、前記演算ユニットから出力される復号化デ
ータを格納し前記イメージ・インタフェースに出力する
出力ＦＩＦＯ群と、コマンド・インタフェースから入力
されるコマンドにより動作を開始し前記可変長処理イン
タフェースと前記動きベクトル・レジスタ及び前記第１
の入力ＦＩＦＯ群間のデータ転送を制御する第１のシー
ケンサと、前記コマンド・インタフェースから入力され
るコマンドにより動作を開始し前記イメージ・インタフ
ェースと前記内挿ユニットと前記第２の入力ＦＩＦＯ群
及び前記出力ＦＩＦＯ群間のデータ転送並びに前記内挿
ユニットの動作を制御する第２のシーケンサと、演算命
令などを記憶した命令メモリと、前記コマンド・インタ
フェースから入力されるコマンドにより動作を開始し前
記命令メモリより読み出される命令を解釈して前記第１
の入力ＦＩＦＯ群と前記第２の入力ＦＩＦＯ群と前記演
算ユニット及び前記出力ＦＩＦＯ群間のデータ転送並び
に前記演算ユニットの動作を制御する第３のシーケンサ
とを有することを特徴とする動画像復号化プロセッサ。 - 【請求項２】 前記第１乃至第３のシーケンサは独立に
動作する請求項１記載の動画像復号化プロセッサ。 - 【請求項３】 前記演算ユニットは、前記第１の入力Ｆ
ＩＦＯ群及び前記第２の入力ＦＩＦＯ群より出力された
データをバレル・シフトする入力シフタと、前記入力シ
フタより出力されたデータを格納する第１および第２の
データ・メモリと、前記第１のデータ・メモリの各バン
ク毎に並列出力されるデータ及び前記第２のデータ・メ
モリよりブロードキャスト出力されるデータをそれぞれ
算術論理演算及び乗累算する複数のプロセッシング・ユ
ニットと、前記第１のデータ・メモリの各バンクに独立
なライト・アドレス及び各バンク共通なリード・アドレ
スを発生する前記第１のデータ・メモリのための第１の
アドレス発生ユニットと、前記第２のデータ・メモリの
ライト・アドレス及びリード・アドレスを発生する前記
第２のデータ・メモリのための第２のアドレス発生ユニ
ットと、前記複数のプロセッシング・ユニットの各々に
並列出力されるデータから１つを選択しバレル・シフト
する出力シフタから出力されるデータを予め定められた
最大値または最小値の範囲内に制限し且つ前記出力ＦＩ
ＦＯ群と前記第１のデータ・メモリの各バンク及び前記
第２のデータ・メモリに出力するリミット・ユニットと
を備えた請求項１記載の動画像復号化プロセッサ。 - 【請求項４】 前記第１および第２のデータ・メモリ
は、リード・アクセス及びライト・アクセスが同時に可
能なデュアルポート・メモリで構成し、前記第１および
第２のアドレス発生ユニットは、リード・アドレス及び
ライト・アドレスを同時に計算して出力する請求項３記
載の動画像復号化プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26695492A JP2833379B2 (ja) | 1992-10-06 | 1992-10-06 | 動画像復号化プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26695492A JP2833379B2 (ja) | 1992-10-06 | 1992-10-06 | 動画像復号化プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06119440A JPH06119440A (ja) | 1994-04-28 |
| JP2833379B2 true JP2833379B2 (ja) | 1998-12-09 |
Family
ID=17438004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26695492A Expired - Lifetime JP2833379B2 (ja) | 1992-10-06 | 1992-10-06 | 動画像復号化プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833379B2 (ja) |
-
1992
- 1992-10-06 JP JP26695492A patent/JP2833379B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06119440A (ja) | 1994-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980901 |