JPH11344959A - 液晶パネルの駆動方法 - Google Patents
液晶パネルの駆動方法Info
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- JPH11344959A JPH11344959A JP15345098A JP15345098A JPH11344959A JP H11344959 A JPH11344959 A JP H11344959A JP 15345098 A JP15345098 A JP 15345098A JP 15345098 A JP15345098 A JP 15345098A JP H11344959 A JPH11344959 A JP H11344959A
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- liquid crystal
- wirings
- different
- wiring
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Abstract
(57)【要約】
【課題】 横クロストークを無くすための容量結合Ｖ反
転方式による駆動を行いながら、前段ゲート構成と後段
ゲート構成の画素に印加する電圧を最終的に同一化し
て、画面上の表示状態を均一化することができ、表示画
像における表示ムラをなくすことができる液晶パネルの
駆動方法を提供する。 【解決手段】 前段ゲート構成用の補償電圧と後段ゲー
ト構成用の補償電圧を、それぞれ専用に設けてゲート配
線に印加することにより、前段ゲート構成および後段ゲ
ート構成の各構成において、それぞれの画素電位間の誤
差を打ち消す。
転方式による駆動を行いながら、前段ゲート構成と後段
ゲート構成の画素に印加する電圧を最終的に同一化し
て、画面上の表示状態を均一化することができ、表示画
像における表示ムラをなくすことができる液晶パネルの
駆動方法を提供する。 【解決手段】 前段ゲート構成用の補償電圧と後段ゲー
ト構成用の補償電圧を、それぞれ専用に設けてゲート配
線に印加することにより、前段ゲート構成および後段ゲ
ート構成の各構成において、それぞれの画素電位間の誤
差を打ち消す。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型の液晶表示装置、特にコンピュータ等のディスプ
レイに用いられる薄膜トランジスタアクティブマトリク
ス型の液晶表示装置における液晶パネルの駆動方法に関
するものである。
クス型の液晶表示装置、特にコンピュータ等のディスプ
レイに用いられる薄膜トランジスタアクティブマトリク
ス型の液晶表示装置における液晶パネルの駆動方法に関
するものである。
【０００２】
【従来の技術】従来から、薄膜トランジスタアクティブ
マトリクス型の液晶表示装置における液晶パネル（以
下、ＴＦＴ型の液晶パネルと略称する）の駆動方法とし
て、特開平２−９１３号公報および特開平２−１５７８
１５号公報に開示されているように、画素電極と隣接し
て容量結合しているゲート配線の電位を変化させて画素
電極の電位を変調する方法（以下、容量結合駆動と称
す）が、液晶の誘電率異方性に起因する直流成分を除去
し、対向電極の電位が一定でソース信号振幅を縮めるこ
とが可能である方法として、すでに実用化されている。
マトリクス型の液晶表示装置における液晶パネル（以
下、ＴＦＴ型の液晶パネルと略称する）の駆動方法とし
て、特開平２−９１３号公報および特開平２−１５７８
１５号公報に開示されているように、画素電極と隣接し
て容量結合しているゲート配線の電位を変化させて画素
電極の電位を変調する方法（以下、容量結合駆動と称
す）が、液晶の誘電率異方性に起因する直流成分を除去
し、対向電極の電位が一定でソース信号振幅を縮めるこ
とが可能である方法として、すでに実用化されている。
【０００３】これに対して、液晶表示装置の大画面化に
伴い発生する横クロストークを対策するための液晶パネ
ルの駆動方法として、特願平４−２９４１０９号に提案
されているように、液晶パネルにおいて、画素電極とゲ
ート配線との間の蓄積容量をソース配線の１本あるいは
数本おきに異なるゲート配線との間で形成し、駆動する
方法（以下、容量結合Ｖ反転駆動と称す）がある。
伴い発生する横クロストークを対策するための液晶パネ
ルの駆動方法として、特願平４−２９４１０９号に提案
されているように、液晶パネルにおいて、画素電極とゲ
ート配線との間の蓄積容量をソース配線の１本あるいは
数本おきに異なるゲート配線との間で形成し、駆動する
方法（以下、容量結合Ｖ反転駆動と称す）がある。
【０００４】この容量結合Ｖ反転駆動について、その内
容を以下に簡単に説明する。図３は容量結合Ｖ反転駆動
を実現するためのＴＦＴ型の液晶パネルの画素構成を示
したものである。図３において、３０１は複数のゲート
配線からなるゲート配線群、３０２は複数のソース配線
からなるソース配線群、３０３はＴＦＴで、そのゲート
電極はゲート配線群３０１のうち任意に決められた１つ
のゲート配線と接続され、ソース電極はソース配線群３
０２のうち任意に決められた１つのソース配線と接続さ
れている。３０５は、液晶層の電化保持能力不足を補償
するため、画素電極３０４とゲート配線群３０１の各ゲ
ート配線との間に形成された蓄積容量であり、ソース配
線の１本毎に、異なるゲート配線と接続されている。３
０６は、画素電極３０４と対向電極３０７に挟まれた液
晶により発生する容量を表している。
容を以下に簡単に説明する。図３は容量結合Ｖ反転駆動
を実現するためのＴＦＴ型の液晶パネルの画素構成を示
したものである。図３において、３０１は複数のゲート
配線からなるゲート配線群、３０２は複数のソース配線
からなるソース配線群、３０３はＴＦＴで、そのゲート
電極はゲート配線群３０１のうち任意に決められた１つ
のゲート配線と接続され、ソース電極はソース配線群３
０２のうち任意に決められた１つのソース配線と接続さ
れている。３０５は、液晶層の電化保持能力不足を補償
するため、画素電極３０４とゲート配線群３０１の各ゲ
ート配線との間に形成された蓄積容量であり、ソース配
線の１本毎に、異なるゲート配線と接続されている。３
０６は、画素電極３０４と対向電極３０７に挟まれた液
晶により発生する容量を表している。
【０００５】次に、図３に示すＴＦＴ型の液晶パネルに
おける容量結合Ｖ反転駆動方法の概略を説明する。図３
において、まず、ゲート配線群３０１の２番目のゲート
配線Ｇ２の波形に注目して説明を行う。この２番目のゲ
ート配線Ｇ２の電位により、ゲート配線Ｇ２にゲート電
極が接続されているすべてのＴＦＴ３０３が一斉に導通
状態になる。
おける容量結合Ｖ反転駆動方法の概略を説明する。図３
において、まず、ゲート配線群３０１の２番目のゲート
配線Ｇ２の波形に注目して説明を行う。この２番目のゲ
ート配線Ｇ２の電位により、ゲート配線Ｇ２にゲート電
極が接続されているすべてのＴＦＴ３０３が一斉に導通
状態になる。
【０００６】この時、ソース配線群３０２の奇数番目の
ソース配線Ｓ１、Ｓ３、Ｓ５、…に接続されているＴＦ
Ｔ３０３は、ドレイン電極が蓄積容量３０５を介して、
前段のゲート配線Ｇ１に接続されている（前段ゲート構
成と称す）。また、ソース配線群３０２の偶数番目のソ
ース配線Ｓ２、Ｓ４、Ｓ６、…に接続されているＴＦＴ
３０３は、ドレイン電極が蓄積容量３０５を介して、後
段のゲート配線Ｇ３に接続されている（後段ゲート構成
と称す）。
ソース配線Ｓ１、Ｓ３、Ｓ５、…に接続されているＴＦ
Ｔ３０３は、ドレイン電極が蓄積容量３０５を介して、
前段のゲート配線Ｇ１に接続されている（前段ゲート構
成と称す）。また、ソース配線群３０２の偶数番目のソ
ース配線Ｓ２、Ｓ４、Ｓ６、…に接続されているＴＦＴ
３０３は、ドレイン電極が蓄積容量３０５を介して、後
段のゲート配線Ｇ３に接続されている（後段ゲート構成
と称す）。
【０００７】この場合、ソース配線群３０２の奇数番目
のソース配線には反転信号を供給し、偶数番目のソース
配線には正転信号を供給しておけば、対向電極３０７と
画素電極３０４との間に印加される信号はそれぞれ信号
振幅が増大する方向にシフトされ、液晶に印加されるソ
ース信号は、見かけ上増幅される。
のソース配線には反転信号を供給し、偶数番目のソース
配線には正転信号を供給しておけば、対向電極３０７と
画素電極３０４との間に印加される信号はそれぞれ信号
振幅が増大する方向にシフトされ、液晶に印加されるソ
ース信号は、見かけ上増幅される。
【０００８】この方法を用いることにより、ソース信号
の振幅を液晶印加電圧より小さくすることができ、消費
電力の低減が可能である。また、ＴＦＴ３０３が導通し
ているゲート配線に補助容量を介して接続されいている
ソース配線の信号は、前述したように、ソース配線群３
０２の奇数番目のソース配線と偶数番目のソース配線と
でその極性が逆であるため、対向電極３０７における電
位変動が打ち消され、横クロストークが発生しなくな
る。
の振幅を液晶印加電圧より小さくすることができ、消費
電力の低減が可能である。また、ＴＦＴ３０３が導通し
ているゲート配線に補助容量を介して接続されいている
ソース配線の信号は、前述したように、ソース配線群３
０２の奇数番目のソース配線と偶数番目のソース配線と
でその極性が逆であるため、対向電極３０７における電
位変動が打ち消され、横クロストークが発生しなくな
る。
【０００９】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の液晶パネルの駆動方法では、前段ゲート構成
と後段ゲート構成とでは、それぞれの画素に印加する信
号の印加手順が異なる。すなわち、前段のゲート構成で
は、ＴＦＴ３０３の導通、ＴＦＴ３０３の遮断、前段の
ゲートの補償電圧レベルの電圧シフトといった手順を踏
んで、最終電位に落ち着くのに対して、後段のゲート構
成では、ＴＦＴ３０３の導通、ＴＦＴ３０３の遮断、後
段のゲートの導通レベルへの電圧シフト、後段のゲート
の遮断レベルへの電圧シフトといった手順を踏む。
うな従来の液晶パネルの駆動方法では、前段ゲート構成
と後段ゲート構成とでは、それぞれの画素に印加する信
号の印加手順が異なる。すなわち、前段のゲート構成で
は、ＴＦＴ３０３の導通、ＴＦＴ３０３の遮断、前段の
ゲートの補償電圧レベルの電圧シフトといった手順を踏
んで、最終電位に落ち着くのに対して、後段のゲート構
成では、ＴＦＴ３０３の導通、ＴＦＴ３０３の遮断、後
段のゲートの導通レベルへの電圧シフト、後段のゲート
の遮断レベルへの電圧シフトといった手順を踏む。
【００１０】そのため、ＴＦＴ３０３等によるスイッチ
ング素子の能力が低い場合や、蓄積容量が小さい場合な
どには、前段ゲート構成と後段ゲート構成とで、最終的
に落ち着く画素電位に電圧差を生じ、画面上の表示状態
が不均一になり、表示画像に表示ムラとなって検知され
てしまうという問題点を有していた。
ング素子の能力が低い場合や、蓄積容量が小さい場合な
どには、前段ゲート構成と後段ゲート構成とで、最終的
に落ち着く画素電位に電圧差を生じ、画面上の表示状態
が不均一になり、表示画像に表示ムラとなって検知され
てしまうという問題点を有していた。
【００１１】本発明は、上記従来の問題点を解決するも
ので、横クロストークを無くすための容量結合Ｖ反転方
式による駆動を行いながら、前段ゲート構成と後段ゲー
ト構成の画素に印加する電圧を最終的に同一化して、画
面上の表示状態を均一化することができ、表示画像にお
ける表示ムラをなくすことができる液晶パネルの駆動方
法を提供する。
ので、横クロストークを無くすための容量結合Ｖ反転方
式による駆動を行いながら、前段ゲート構成と後段ゲー
ト構成の画素に印加する電圧を最終的に同一化して、画
面上の表示状態を均一化することができ、表示画像にお
ける表示ムラをなくすことができる液晶パネルの駆動方
法を提供する。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
めに本発明の液晶パネルの駆動方法は、前段ゲート構成
用の補償電圧と後段ゲート構成用の補償電圧を、それぞ
れ専用に設けてゲート配線に印加することにより、前段
ゲート構成および後段ゲート構成の各構成において、そ
れぞれの画素電位間の誤差を打ち消すことを特徴とす
る。
めに本発明の液晶パネルの駆動方法は、前段ゲート構成
用の補償電圧と後段ゲート構成用の補償電圧を、それぞ
れ専用に設けてゲート配線に印加することにより、前段
ゲート構成および後段ゲート構成の各構成において、そ
れぞれの画素電位間の誤差を打ち消すことを特徴とす
る。
【００１３】以上により、横クロストークを無くすため
の容量結合Ｖ反転方式による駆動を行いながら、前段ゲ
ート構成と後段ゲート構成の画素に印加する電圧を最終
的に同一化して、画面上の表示状態を均一化することが
でき、表示画像における表示ムラをなくすことができ
る。
の容量結合Ｖ反転方式による駆動を行いながら、前段ゲ
ート構成と後段ゲート構成の画素に印加する電圧を最終
的に同一化して、画面上の表示状態を均一化することが
でき、表示画像における表示ムラをなくすことができ
る。
【００１４】
【発明の実施の形態】本発明の請求項１に記載の液晶パ
ネルの駆動方法は、液晶を挟持して対向する基板の一方
にマトリクス状に形成された複数のソース配線とゲート
配線の各交点に、画素を構成するために、前記ソース配
線およびゲート配線と電気的に接続されたスイッチング
素子と、そのスイッチング素子に接続された画素電極と
が形成され、その画素電極とそれに隣接するゲート配線
の間で蓄積容量を形成し、偶数番目のソース配線に接続
されているスイッチング素子のゲート電極と、奇数番目
のソース配線に接続されているスイッチング素子のゲー
ト電極とが、互いに異なるゲート配線に接続され、前記
スイッチング素子のオンオフにより液晶を駆動して画像
表示するアクティブマトリックス型の液晶パネルの駆動
方法であって、前記ソース配線の奇数番目と偶数番目に
は互いに極性の異なる信号電圧を供給し、前記画素を交
流駆動するための補償電圧の振幅を、前記ソース配線の
奇数番目に対して前記蓄積容量で結合されたゲート配線
に印加するものと、偶数番目に対して前記蓄積容量で結
合されたゲート配線に印加するものとを異なったものと
する方法とする。
ネルの駆動方法は、液晶を挟持して対向する基板の一方
にマトリクス状に形成された複数のソース配線とゲート
配線の各交点に、画素を構成するために、前記ソース配
線およびゲート配線と電気的に接続されたスイッチング
素子と、そのスイッチング素子に接続された画素電極と
が形成され、その画素電極とそれに隣接するゲート配線
の間で蓄積容量を形成し、偶数番目のソース配線に接続
されているスイッチング素子のゲート電極と、奇数番目
のソース配線に接続されているスイッチング素子のゲー
ト電極とが、互いに異なるゲート配線に接続され、前記
スイッチング素子のオンオフにより液晶を駆動して画像
表示するアクティブマトリックス型の液晶パネルの駆動
方法であって、前記ソース配線の奇数番目と偶数番目に
は互いに極性の異なる信号電圧を供給し、前記画素を交
流駆動するための補償電圧の振幅を、前記ソース配線の
奇数番目に対して前記蓄積容量で結合されたゲート配線
に印加するものと、偶数番目に対して前記蓄積容量で結
合されたゲート配線に印加するものとを異なったものと
する方法とする。
【００１５】この方法によると、前段ゲート構成用の補
償電圧と後段ゲート構成用の補償電圧を、それぞれ専用
に設けてゲート配線に印加することにより、前段ゲート
構成および後段ゲート構成の各構成において、それぞれ
の画素電位間の誤差を打ち消すことが可能となる。
償電圧と後段ゲート構成用の補償電圧を、それぞれ専用
に設けてゲート配線に印加することにより、前段ゲート
構成および後段ゲート構成の各構成において、それぞれ
の画素電位間の誤差を打ち消すことが可能となる。
【００１６】以下、本発明の実施の形態を示す液晶パネ
ルの駆動方法について、図面を参照しながら具体的に説
明する。図１は本実施の形態における液晶パネルの駆動
方法の説明図であり、この駆動方法を実現するための液
晶表示装置の概略構成図でもある。図１において、１０
１は複数のゲート配線からなるゲート配線群、１０２は
複数のソース配線からなるソース配線群、１０３はＴＦ
Ｔで、そのゲート電極はゲート配線群１０１のうちの任
意に決められた１つのゲート配線と接続され、ソース電
極はソース配線群１０２のうちの任意に決められた１つ
のソース配線と接続されている。１０４は画素電極で、
ＴＦＴ１０３のドレイン電極に接続されており、液晶層
による容量１０６を介して、対向電極１０７に接続され
ている。１０５は、液晶層の電荷保持能力不足を補償す
るため、画素電極１０４とゲート配線群１０１の各ゲー
ト配線との間に形成された蓄積容量であり、ソース配線
の１本毎に、異なるゲート配線と接続されている。
ルの駆動方法について、図面を参照しながら具体的に説
明する。図１は本実施の形態における液晶パネルの駆動
方法の説明図であり、この駆動方法を実現するための液
晶表示装置の概略構成図でもある。図１において、１０
１は複数のゲート配線からなるゲート配線群、１０２は
複数のソース配線からなるソース配線群、１０３はＴＦ
Ｔで、そのゲート電極はゲート配線群１０１のうちの任
意に決められた１つのゲート配線と接続され、ソース電
極はソース配線群１０２のうちの任意に決められた１つ
のソース配線と接続されている。１０４は画素電極で、
ＴＦＴ１０３のドレイン電極に接続されており、液晶層
による容量１０６を介して、対向電極１０７に接続され
ている。１０５は、液晶層の電荷保持能力不足を補償す
るため、画素電極１０４とゲート配線群１０１の各ゲー
ト配線との間に形成された蓄積容量であり、ソース配線
の１本毎に、異なるゲート配線と接続されている。
【００１７】図２は同実施の形態におけるゲート配線に
印加する電圧の波形図である。図２において、２０１は
ゲート配線群１０１のゲート配線Ｇ１に印加される電圧
の波形であり、２０２はゲート配線Ｇ２に、２０３はゲ
ート配線Ｇ３に、２０４はゲート配線Ｇ４に、それぞれ
印加される電圧の波形である。
印加する電圧の波形図である。図２において、２０１は
ゲート配線群１０１のゲート配線Ｇ１に印加される電圧
の波形であり、２０２はゲート配線Ｇ２に、２０３はゲ
ート配線Ｇ３に、２０４はゲート配線Ｇ４に、それぞれ
印加される電圧の波形である。
【００１８】以上のように構成された液晶表示装置にお
いて、その動作を以下に説明する。前段ゲート構成の画
素として、たとえばゲート配線Ｇ２およびソース配線Ｓ
１に接続されているＴＦＴに着目した場合、そのＴＦＴ
は、電位（Ｖｏｎ）２１１が印加された時点で導通状態
になり、補償電圧電位である電位（Ｖｅｐ［−］）２１
３が印加された時点で遮断状態になる。
いて、その動作を以下に説明する。前段ゲート構成の画
素として、たとえばゲート配線Ｇ２およびソース配線Ｓ
１に接続されているＴＦＴに着目した場合、そのＴＦＴ
は、電位（Ｖｏｎ）２１１が印加された時点で導通状態
になり、補償電圧電位である電位（Ｖｅｐ［−］）２１
３が印加された時点で遮断状態になる。
【００１９】この時に、ソース配線Ｓ１から印加される
ソース配線Ｓ１の電位（Ｓ［＋］）を取り込み、ドレイ
ン、すなわち画素電極１０４の電位が（Ｓ［＋］）にな
る。遮断状態になった瞬間は、前段のゲート配線Ｇ１の
電位は、図２の波形２０１に示すように、（Ｖｅｐ
［−］）であるが、次の瞬間には、電位（Ｖｏｆｆ）２
１６へと遷移するため、（Ｖｏｆｆ）と（Ｖｅｐ
［−］）の電位差が画素電極１０４に保持されている電
位（Ｓ［＋］）に重畳され、最終的に画素に印加される
電圧は、
ソース配線Ｓ１の電位（Ｓ［＋］）を取り込み、ドレイ
ン、すなわち画素電極１０４の電位が（Ｓ［＋］）にな
る。遮断状態になった瞬間は、前段のゲート配線Ｇ１の
電位は、図２の波形２０１に示すように、（Ｖｅｐ
［−］）であるが、次の瞬間には、電位（Ｖｏｆｆ）２
１６へと遷移するため、（Ｖｏｆｆ）と（Ｖｅｐ
［−］）の電位差が画素電極１０４に保持されている電
位（Ｓ［＋］）に重畳され、最終的に画素に印加される
電圧は、
【００２０】
【数１】
【００２１】となる。同様に、次の垂直周期では、ソー
ス配線に（Ｓ［−］）が印加され、最終的に画素に印加
される電圧は、逆極性用補償電圧（Ｖｅｐ［＋］）によ
り、
ス配線に（Ｓ［−］）が印加され、最終的に画素に印加
される電圧は、逆極性用補償電圧（Ｖｅｐ［＋］）によ
り、
【００２２】
【数２】
【００２３】となる。次に、後段ゲート構成のものとし
て、ゲート配線Ｇ２およびソース配線Ｓ２に接続されい
るＴＦＴに着目する。このＴＦＴは、電位（Ｖｏｎ）２
１１が印加された時点で導通状態になり、電位（Ｖｅｐ
［−］）２１３が印加された状態で遮断状態になること
は、前述した前段ゲート構成のものと同様である。前段
ゲート構成のものと異なるのは、蓄積容量１０５によっ
て容量結合されたゲート配線Ｇ３の電位として、補償電
圧電位（Ｖｅｎ［＋］）２１４が一旦（Ｖｏｎ）レベル
に変化して後に最終的に（Ｖｏｆｆ）レベルに到達する
ことである。
て、ゲート配線Ｇ２およびソース配線Ｓ２に接続されい
るＴＦＴに着目する。このＴＦＴは、電位（Ｖｏｎ）２
１１が印加された時点で導通状態になり、電位（Ｖｅｐ
［−］）２１３が印加された状態で遮断状態になること
は、前述した前段ゲート構成のものと同様である。前段
ゲート構成のものと異なるのは、蓄積容量１０５によっ
て容量結合されたゲート配線Ｇ３の電位として、補償電
圧電位（Ｖｅｎ［＋］）２１４が一旦（Ｖｏｎ）レベル
に変化して後に最終的に（Ｖｏｆｆ）レベルに到達する
ことである。
【００２４】画素に印加される電圧は、まず、
【００２５】
【数３】
【００２６】となり、その後、
【００２７】
【数４】
【００２８】となる。式（３）の状態から、式（４）の
状態に移行する期間に、電位変動が全くなければ、すな
わち（α＝β＝γ）であれば、（Ｖｅｎ［＋］＝Ｖｅｐ
［＋］）の条件において、式（４）の状態と式（２）の
状態とが同じものとなるが、実際にはＴＦＴの保持能力
の問題で、若干の電位変動が生じてしまい、最終的な電
位は異なったものとなる。
状態に移行する期間に、電位変動が全くなければ、すな
わち（α＝β＝γ）であれば、（Ｖｅｎ［＋］＝Ｖｅｐ
［＋］）の条件において、式（４）の状態と式（２）の
状態とが同じものとなるが、実際にはＴＦＴの保持能力
の問題で、若干の電位変動が生じてしまい、最終的な電
位は異なったものとなる。
【００２９】そこで、式（３）の状態での電位変動を打
ち消すように、すなわち、式（２）＝式（４）となるよ
うに、（Ｖｅｎ［＋］≠Ｖｅｐ［＋］）の電圧をゲート
配線Ｇ３に印加させることによって、最終的な電位を、
前段ゲート構成のものと後段ゲート構成のものとで、同
じものにさせることができる。
ち消すように、すなわち、式（２）＝式（４）となるよ
うに、（Ｖｅｎ［＋］≠Ｖｅｐ［＋］）の電圧をゲート
配線Ｇ３に印加させることによって、最終的な電位を、
前段ゲート構成のものと後段ゲート構成のものとで、同
じものにさせることができる。
【００３０】以上のように、前段ゲート構成のものと後
段ゲート構成のものとで、ゲート配線に印加する補償電
圧の電位を異ならせてやることによって、前段および後
段ゲート構成のもので相異なる容量結合された先のゲー
ト配線の電位変動の順番の違いによる、電圧誤差すなわ
ち画面に現れる輝度変化を補正することができ、画面上
で均一な表示が可能となる。
段ゲート構成のものとで、ゲート配線に印加する補償電
圧の電位を異ならせてやることによって、前段および後
段ゲート構成のもので相異なる容量結合された先のゲー
ト配線の電位変動の順番の違いによる、電圧誤差すなわ
ち画面に現れる輝度変化を補正することができ、画面上
で均一な表示が可能となる。
【００３１】
【発明の効果】以上のように本発明によれば、前段ゲー
ト構成用の補償電圧と後段ゲート構成用の補償電圧を、
それぞれ専用に設けてゲート配線に印加することによ
り、前段ゲート構成および後段ゲート構成の各構成にお
いて、それぞれの画素電位間の誤差を打ち消すことがで
きる。
ト構成用の補償電圧と後段ゲート構成用の補償電圧を、
それぞれ専用に設けてゲート配線に印加することによ
り、前段ゲート構成および後段ゲート構成の各構成にお
いて、それぞれの画素電位間の誤差を打ち消すことがで
きる。
【００３２】そのため、横クロストークを無くすための
容量結合Ｖ反転方式による駆動を行いながら、前段ゲー
ト構成と後段ゲート構成の画素に印加する電圧を最終的
に同一化して、画面上の表示状態を均一化することがで
き、表示画像における表示ムラをなくすことができる。
容量結合Ｖ反転方式による駆動を行いながら、前段ゲー
ト構成と後段ゲート構成の画素に印加する電圧を最終的
に同一化して、画面上の表示状態を均一化することがで
き、表示画像における表示ムラをなくすことができる。
【図１】本発明の実施の形態を示す液晶パネルの駆動方
法の説明図
法の説明図
【図２】同実施の形態におけるゲート配線に印加される
信号の波形図
信号の波形図
【図３】従来の液晶パネルの駆動方法の説明図
１０１ ゲート配線群 １０２ ソース配線群 １０３ ＴＦＴ １０４ 画素電極 １０５ 蓄積容量 １０６ 液晶層による容量 １０７ 対向電極 ２０１ ゲート配線Ｇ１に印加する電圧 ２０２ ゲート配線Ｇ２に印加する電圧
Claims (1)
- 【請求項１】 液晶を挟持して対向する基板の一方にマ
トリクス状に形成された複数のソース配線とゲート配線
の各交点に、画素を構成するために、前記ソース配線お
よびゲート配線と電気的に接続されたスイッチング素子
と、そのスイッチング素子に接続された画素電極とが形
成され、その画素電極とそれに隣接するゲート配線の間
で蓄積容量を形成し、偶数番目のソース配線に接続され
ているスイッチング素子のゲート電極と、奇数番目のソ
ース配線に接続されているスイッチング素子のゲート電
極とが、互いに異なるゲート配線に接続され、前記スイ
ッチング素子のオンオフにより液晶を駆動して画像表示
するアクティブマトリックス型の液晶パネルの駆動方法
であって、前記ソース配線の奇数番目と偶数番目には互
いに極性の異なる信号電圧を供給し、前記画素を交流駆
動するための補償電圧の振幅を、前記ソース配線の奇数
番目に対して前記蓄積容量で結合されたゲート配線に印
加するものと、偶数番目に対して前記蓄積容量で結合さ
れたゲート配線に印加するものとを異なったものとする
ことを特徴とする液晶パネルの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15345098A JPH11344959A (ja) | 1998-06-03 | 1998-06-03 | 液晶パネルの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15345098A JPH11344959A (ja) | 1998-06-03 | 1998-06-03 | 液晶パネルの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11344959A true JPH11344959A (ja) | 1999-12-14 |
Family
ID=15562828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15345098A Pending JPH11344959A (ja) | 1998-06-03 | 1998-06-03 | 液晶パネルの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11344959A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003005720A (ja) * | 2001-06-21 | 2003-01-08 | Matsushita Electric Ind Co Ltd | 液晶表示方法、液晶表示装置、プログラム、および媒体 |
| KR100438965B1 (ko) * | 2001-07-10 | 2004-07-03 | 엘지.필립스 엘시디 주식회사 | 액정디스플레이 패널 |
| KR100857378B1 (ko) | 2002-12-31 | 2008-09-05 | 비오이 하이디스 테크놀로지 주식회사 | 게이트 펄스의 구동방법 |
| KR101249775B1 (ko) * | 2006-06-14 | 2013-04-01 | 엘지디스플레이 주식회사 | 액정표시장치의 게이트 구동방법 |
| CN107479289A (zh) * | 2017-09-13 | 2017-12-15 | 深圳市华星光电技术有限公司 | 画素结构及阵列基板 |
-
1998
- 1998-06-03 JP JP15345098A patent/JPH11344959A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003005720A (ja) * | 2001-06-21 | 2003-01-08 | Matsushita Electric Ind Co Ltd | 液晶表示方法、液晶表示装置、プログラム、および媒体 |
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| CN107479289A (zh) * | 2017-09-13 | 2017-12-15 | 深圳市华星光电技术有限公司 | 画素结构及阵列基板 |
| CN107479289B (zh) * | 2017-09-13 | 2020-06-05 | 深圳市华星光电技术有限公司 | 画素结构及阵列基板 |
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