JPH11344535A

JPH11344535A - 半導体集積回路装置

Info

Publication number: JPH11344535A
Application number: JP10152894A
Authority: JP
Inventors: Kenichi Yasukura; 藏顕一安
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-06-02
Filing date: 1998-06-02
Publication date: 1999-12-14

Abstract

(57)【要約】【課題】構成を任意に変更可能で再利用可能性の高い
テスト回路の提供。【解決手段】縦続接続された複数のレジスタREG１〜R
EG８と、各レジスタの段間に接続された切換回路１と、
ビット幅設定信号を出力するレジスタ長判定回路２とを
有し、各切換回路１は、ANDゲートＧ１とEXORゲートＧ
２とを有する。パラレル制御データＳ11〜Ｓ17中の対応
するデータが「１」の場合には、そのデータが入力され
るANDゲートＧ１からは、最終段のレジスタ出力がその
まま出力され、対応するEXORゲートＧ２は、ANDゲート
Ｇ１の出力と前段のレジスタ出力との排他的論理和を出
力する。パラレル制御データＳ11〜Ｓ17中の対応するデ
ータが「１」の場合には、EXORゲートＧ２は、フィード
バックポイントとして機能する。外部から供給されるパ
ラレル制御データＳ11〜Ｓ19の論理により、MFSRのビッ
ト幅とフィードバックポイントの位置を任意に設定でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
含まれる一つまたは複数の回路ブロックを、共有化され
る組み込み自己テスト回路を用いて自動的にテストする
技術に関する。

【０００２】

【従来の技術】大規模かつ複雑な半導体集積回路のテス
トの困難性を解決するテスト容易化手法の一つに、BIST
（Built-In Self Test：組み込み自己テスト）と呼ばれ
るものがある。BISTは、テスト対象である被テストブロ
ックに与えるテストパターンの生成と、被テストブロッ
クから出力されたテスト結果の解析とを、被テストブロ
ックの周辺に構成された論理回路によりすべて自動的に
行うことを特徴とする。図８はBISTの一般的な構成図で
ある。外部入力信号TESTが所定の論理になると、被テス
トブロック５１を含む半導体集積回路はテストモードに
設定される。これにより、被テストブロック５１の入力
端子には、通常動作時とは異なるテスト用の入力信号が
供給される。図８の回路全体を初期化した後、BISTクロ
ックCLOCKを予め定めた数だけ入力することにより、自
己テストが実行される。外部入力信号TESTやBISTクロッ
クCLOCKは、外部から直接供給される。

【０００３】自己テストの実行中は、被テストブロック
５１への入力信号はテストパターン生成器５３により自
動的に生成される。また、被テストブロック５１からの
テスト結果出力は、テスト結果解析器５４に入力され、
逐次、期待値と比較されたり、圧縮されてある特定のビ
ット幅のデータ（シグネチャ）に変換される。最終的
に、被テストブロック５１のテスト解析結果が出力さ
れ、解析結果出力装置５５によりテストによる良否の判
定が行われる。

【０００４】BISTでは、テストパターンを外部のテスタ
メモリに格納しておく必要がないため、テスタの構成を
簡略化でき、テスタのコストを低減できる。また、すべ
ての動作がBISTクロックCLOCKに同期してチップ内で行
われるため、BISTクロックCLOCKを高速化すれば、テス
タによるテスト動作周波数よりも高速にテストを行うこ
とができる。したがって、被テストブロック５１を実動
作させながらの製品テストが可能になる。また、BISTで
は、少数のテスト用外部入出力信号しか必要としないた
め、複数のブロックを並列的にテストすることができ
る。これにより、これらのブロックを含むチップ全体の
テスト時間を大幅に短縮できる。

【０００５】BISTは、被テストブロック５１の種類によ
り、メモリデバイスを対象としたメモリBISTと、論理ブ
ロックを対象としたロジックBISTとに分けられる。メモ
リデバイスは、一般に規則的に動作するため、メモリデ
バイス用のテストパターン生成器５３はアルゴリズム的
な規則正しいパターンを生成する。これに対して、論理
ブロックは、一般にランダムに動作するため、論理ブロ
ック用のテストパターン生成器５３は乱数的なパターン
を生成する。乱数的なパターン生成器としては、構造の
単純さから、LFSR(Linear Feedback Shift Register)が
用いられることが多い。

【０００６】図９は８ビットのLFSRの構成例を示す図で
ある。図９のLFSRは、８個のレジスタREG１〜REG８を縦
続接続して構成され、各レジスタREG１〜REG８はクロッ
クCLKに同期してシフト動作を行う。各レジスタREG１〜
REG８の段間の特定箇所には、前段のレジスタの出力と
最終段のレジスタREG８の出力との排他的論理和を演算
して次段のレジスタに供給するEXORゲートＧ10が設けら
れる。この特定箇所は、フィードバックポイントと呼ば
れる。また、初段のレジスタREG１の入力端子には、最
終段のレジスタREG８の出力が供給される。

【０００７】図９のLFSRをパターン生成器として使用す
る場合は、まず、LFSRを構成する各レジスタREG１〜REG
８の出力を予め定めた初期値（すべて０でない値）に初
期化する。その後、クロックCLKが入力されるたびに、
レジスタの出力値がシフトして乱数パターンが生成され
ていく。生成された乱数パターンは、最終段のレジスタ
REG８からシリアルに出力されるか、あるいは、各段の
レジスタからパラレルに出力されて、被テストブロック
に供給される。

【０００８】図９のLFSRにおいて、上述したフィードバ
ックポイントを、レジスタの段間の所望の位置に設定す
ると、レジスタの出力が取り得る全パターンの組み合わ
せ（ただし、オール０を除く）が所定の周期で一回ずつ
出現するようになる。この場合のフィードバックポイン
トの組み合わせは、プライマリな組み合わせと呼ばれ
る。これは、疑似乱数パターン生成器として理想的な特
徴であり、LFSRが数多く利用される理由になっている。

【０００９】一方、メモリBISTとロジックBISTの双方に
適用可能な圧縮器の構成として、MISR(Multiple Input
Signature Register)が多く用いられる。MISRは、基本
的な構成自体はLFSRと同じであるが、入力データをパラ
レルに取り込む点で、LFSRと異なる。

【００１０】図１０は８ビットのMISRの構成例を示す図
である。図１０のMISRは、８個のレジスタREG１〜REG８
をEXORゲートＧ10，Ｇ10’を挟んで縦続接続したもので
あり、各レジスタREG１〜REG８は共通のクロックCLKに
よりシフト動作を行う。一部のEXORゲートＧ10’は、フ
ィードバック・ポイントとして作用し、パラレル入力デ
ータＤ21〜Ｄ28中の対応するデータと、前段のレジスタ
の出力と、最終段のレジスタREG８出力との排他的論理
和を演算して、その演算結果を次段のレジスタに入力す
る。それ以外のEXORゲートＧ10は、パラレル入力データ
Ｄ21〜Ｄ28中の対応するデータと前段のレジスタ出力と
の排他的論理和を演算して、その演算結果を次段のレジ
スタに入力する。

【００１１】データ圧縮を行う場合は、まず、各レジス
タREG１〜REG８の出力を所定の値（通常はオール０）に
初期化し、その後、クロックCLKに同期してパラレル入
力データＤ21〜Ｄ28を順次取り込みながら圧縮してい
く。全データの入力が終了した時点での各レジスタREG
１〜REG８の出力が圧縮結果となる。この圧縮結果を予
め計算された期待値と比較することで、被テストブロッ
クの良否の判定が行われる。

【００１２】全データの入力が終了した時点での各レジ
スタ出力はシグネチャと呼ばれ、圧縮結果の解析プロセ
スはシグネチャ解析と呼ばれる。ＮビットのMISRにおい
て、被テストブロックに存在する単独の故障が圧縮によ
る情報の欠落（エイリアス）によって見逃される確率は
約１／２^Nであり、Ｎが十分に大きい場合（例えば16や3
2など）、圧縮による情報の欠落はほとんど無視するこ
とができる。したがって、MISRは、その構造の単純さと
あいまって、圧縮器として用いるのに望ましい特徴を有
する。

【００１３】システムLSIは、機能や規模の異なる複数
のブロックからなり、テスト容易化設計も、各ブロック
ごとに異なる手法やレベルを選択する必要がある。例え
ば、埋め込みメモリブロックに対しては、マルチプレク
サによる外部端子への切り出しやメモリBIST等があり、
論理ブロックに対しては、フルスキャン、パーシャルス
キャン、およびロジックBIST等がある。

【００１４】上述したテスト容易化設計手法のうち、メ
モリBISTとロジックBISTは、テスト用のピンが少なくて
済み、また、テストパターンの生成器を外部に設ける必
要がないため、他のテスト設計手法に比べて、統合化
（共有化）しやすい。

【００１５】例えば、システムLSIの中に、BIST回路を
有するブロックが複数存在する場合、各BIST回路を共有
することが可能である。共有化の一手法として、パター
ン生成器として機能するLFSRと圧縮器として機能するMI
SRとを各ブロックごとに設け、LFSRやMISRを制御するBI
ST制御回路のみを共有化する手法が考えられる。

【００１６】図１１は、複数のメモリデバイス６１，６
２に対して共通のメモリBIST制御回路６３を設けるとと
もに、複数の論理ブロック６４，６５に対して共通のロ
ジックBIST制御回路６６を設けたシステムLSIの一例を
示す図である。図示のように、BIST制御回路６３，６６
を共通化することにより、BIST制御回路の回路規模を小
さくすることができる。

【００１７】さらに共有化を図るためには、LFSRとMISR
を複数の被テストブロックで共有しなければならない
が、その場合にはいくつかの問題点がある。そのうちの
最大の問題点は、被テストブロックによって、必要なビ
ット幅やフィードバックポイントが異なることに起因す
る。

【００１８】ビット幅の異なる複数の被テストブロック
を単一のBISTでテストするための最も単純な方法は、最
大のビット幅を有する被テストブロックに合わせてBIST
のビット幅を定めることである。例えば、図１２は、入
力ビット幅がそれぞれ４，５，８ビットの３つの論理ブ
ロック７１〜７３のテストを行うために、８ビット幅の
LFSR７４を配置した例を示す図である。

【００１９】８ビット幅のLFSRは、同じく８ビット幅の
被テストブロック７３に対してプライマリであり、この
被テストブロック７３に入力される８ビットパターンの
すべてを生成することができる。ところが、このLFSR
は、図１２の４ビット幅および５ビット幅の論理ブロッ
ク７１，７２に入力される全パターンを重複なく生成で
きるとは限らず、擬似乱数パターンの生成器としては不
適当である。

【００２０】

【発明が解決しようとする課題】上述した問題を解決す
るには、LFSRのビット幅を被テストブロックに合わせて
変更する必要がある。また、LFSRのビット幅が異なる
と、フィードバックポイントの組み合わせも変化するた
め、フィードバックポイントの組み合わせも被テストブ
ロックに応じて変更する必要がある。

【００２１】図１３は、図１２の３つの論理ブロック７
１〜７３のそれぞれに対して、対応するLFSRがプライマ
リになるように、ビット幅とフィードバックポイントを
設定したLFSRの一例を示す図である。図１３のLFSR７５
は、マルチプレクサMPX11，12を備えており、これらマ
ルチプレクサMPX11，12は、外部からの構成選択信号SEL
１，SEL２の論理により、入力Ａ，Ｂのいずれかを選択
する。これにより、ビット幅が設定される。また、構成
選択信号SEL１，２により、フィードバックポイントの
位置も設定される。

【００２２】例えば、構成選択信号が(1,0)のときは、
マルチプレクサMPX11，12はいずれも入力Ａを選択し、A
NDゲートＧ12の出力は「０」に、ANDゲートＧ11，Ｇ1
3，Ｇ14の出力は最終段のレジスタ出力と同論理にな
る。したがって、図１３の回路は、８ビット幅で、０，
１，５，６ビット位置にフィードバックポイントを有す
るプライマリなLFSRになる。

【００２３】また、構成選択信号が(0,1)のときは、５
ビット幅（５入力）で、０，２ビット位置にフィードバ
ックポイントを有するプライマリなLFSRになり、構成選
択信号(0,0)のときは、４ビット幅（４入力）で、０，
１ビット位置にフィードバックポイントを有するプライ
マリなLFSRになる。

【００２４】図１３に示すように、マルチプレクサMPX1
1，12やANDゲートＧ11〜Ｇ13等の論理回路を設ければ、
被テストブロックに応じて構成を切り換え可能なLFSRが
得られる。

【００２５】ところが、被テストブロックの数が増える
と、プライマリなLFSRの種類も増えるため、回路が複雑
になってしまう。また、BIST回路の構成は、被テストブ
ロックの構成に大きく依存するため、被テストブロック
の構成が変わると、それに応じてBIST回路の構成も変え
なければならない。すなわち、図１３の回路は、異なる
被テストブロックに対して再利用が難しく、被テストブ
ロックごとに回路を構成しなければならないことから、
設計コストおよび製造コストが高くなってしまう。

【００２６】また、図１３の回路では、いったんLFSRの
回路を構成した後にフィードバックポイントの組み合わ
せを変更し、故障検出率が最も高くなる組み合わせを見
つけるという検出率向上のための作業を行えない。

【００２７】本発明は、このような点に鑑みてなされた
ものであり、その目的は、被テストブロックに応じて、
リニア・フィードバック・シフトレジスタのビット幅や
フィードバックポイントを任意に変更可能で、再利用可
能性が高い半導体集積回路装置を提供することにある。

【００２８】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、縦続接続され共通のクロッ
クにより動作する複数のレジスタと、前記複数のレジス
タの段間の少なくとも１箇所に設けられ、前段のレジス
タ出力と最終段のレジスタ出力との排他的論理和を演算
した結果を次段のレジスタに入力するフィードバックポ
イントと、を有するリニア・フィードバック・シフトレ
ジスタを備えた半導体集積回路装置において、前記リニ
ア・フィードバック・シフトレジスタ内の各レジスタの
段間にそれぞれ設けられる複数の切換回路を備え、前記
切換回路のそれぞれは、各切換回路に対応した第１の制
御信号に基づいて、前記フィードバックポイントを設定
するか否かを切り換え、前記リニア・フィードバック・
シフトレジスタは、前記切換回路により設定された前記
フィードバックポイントに基づいて、テストパターンの
生成を行う。

【００２９】請求項２の発明は、縦続接続され共通のク
ロックにより動作する複数のレジスタと、前記複数のレ
ジスタの段間の少なくとも１箇所に設けられ、前段のレ
ジスタ出力と最終段のレジスタ出力との排他的論理和を
演算した結果を次段のレジスタに入力するフィードバッ
クポイントと、を有するリニア・フィードバック・シフ
トレジスタを備えた半導体集積回路装置において、前記
リニア・フィードバック・シフトレジスタ内の各レジス
タの段間にそれぞれ設けられる複数の切換回路を備え、
前記切換回路のそれぞれは、各切換回路に対応した第１
の制御信号に基づいて、前記フィードバックポイントを
設定するか否かを切り換え、前記リニア・フィードバッ
ク・シフトレジスタは、前記切換回路により設定された
前記フィードバックポイントに基づいて、各レジスタの
段間にそれぞれ入力される第１の入力データの圧縮を行
う。

【００３０】請求項１の「第１の制御信号」は、例えば
図２のパラレル入力データＳ11〜Ｓ17に対応する。

【００３１】請求項３の「切換回路」は図６の第１の切
換回路１’に対応し、「第２の制御信号」は例えば図６
のパラレル制御データENBLに対応し、「シフト選択回
路」はマルチプレクサMPX21〜MPX28に対応する。

【００３２】請求項４の「入力選択回路」は例えば図７
のANDゲートＧ41〜Ｇ48に対応する。

【００３３】請求項５の「レジスタ分割回路」は例えば
図７のANDゲートＧ５に対応し、「第３の制御信号」はA
NDゲート制御信号GCTRL３に対応する。

【００３４】請求項６の「段数設定回路」は例えば図４
のマルチプレクサMPX11〜MPX17に対応し、「第４の制御
信号」はビット幅設定信号Ｄ31〜Ｄ37に対応する。

【００３５】また、本発明は、縦続接続され共通のクロ
ックにより動作する複数のレジスタと、前記複数のレジ
スタの段間の少なくとも１箇所に設けられ、前段のレジ
スタ出力と最終段のレジスタ出力との排他的論理和を演
算した結果を次段のレジスタに入力するフィードバック
ポイントと、を有するリニア・フィードバック・シフト
レジスタを備えた半導体集積回路装置において、前記リ
ニア・フィードバック・シフトレジスタ内の各レジスタ
の段間にそれぞれ設けられる複数の切換回路を備え、前
記切換回路のそれぞれは、各切換回路に対応した第１の
制御信号に基づいて、前段のレジスタの出力を次段のレ
ジスタに入力するか、あるいは前段のレジスタの出力と
最終段のレジスタの出力との排他的論理和を次段のレジ
スタに入力するかを選択する。

【００３６】また、本発明は、縦続接続され共通のクロ
ックにより動作する複数のレジスタと、前記複数のレジ
スタの段間の少なくとも１箇所に設けられ、前段のレジ
スタ出力と最終段のレジスタ出力との排他的論理和を演
算した結果を次段のレジスタに入力するフィードバック
ポイントと、を有するリニア・フィードバック・シフト
レジスタを備えた半導体集積回路装置において、前記リ
ニア・フィードバック・シフトレジスタ内の各レジスタ
の段間にそれぞれ設けられる複数の切換回路を備え、前
記切換回路のそれぞれは、各切換回路に対応した第１の
制御信号に基づいて、各レジスタの段間にそれぞれに入
力される第１の入力データと前段のレジスタの出力との
排他的論理和を次段のレジスタに入力するか、あるい
は、前記第１の入力データと前段のレジスタの出力と最
終段のレジスタの出力との排他的論理和を次段のレジス
タに入力するかを選択する。

【００３７】また、本発明は、縦続接続され共通のクロ
ックにより動作する複数のレジスタと、前記複数のレジ
スタの段間の少なくとも１箇所に設けられ、前段のレジ
スタ出力と最終段のレジスタ出力との排他的論理和を演
算した結果を次段のレジスタに入力するフィードバック
ポイントと、を有するリニア・フィードバック・シフト
レジスタを備えた半導体集積回路装置において、前記リ
ニア・フィードバック・シフトレジスタ内の各レジスタ
の段間にそれぞれ設けられる複数の切換回路を備え、前
記リニア・フィードバック・シフトレジスタ内の最終段
のレジスタを除く各レジスタに対応して設けられ、縦続
接続された複数の第１のマルチプレクサと、前記第１の
マルチプレクサのそれぞれを切換制御するための複数の
切換制御信号を出力する切換制御信号出力回路と、を備
え、最終段の前記レジスタに接続される前記切換回路以
外の切換回路は、各切換回路に対応した第１の制御信号
に基づいて、前段のレジスタの出力を次段のレジスタに
入力するか、あるいは前段のレジスタの出力と前段の前
記第１のマルチプレクサの出力との排他的論理和を次段
のレジスタに入力するかを選択し、最終段の前記レジス
タに接続される前記切換回路は、前記第１の制御信号に
基づいて、前段のレジスタの出力を最終段のレジスタに
入力するか、あるいは、前段のレジスタの出力と最終段
のレジスタの出力との排他的論理和を最終段のレジスタ
に入力するかを選択し、最終段の前記第１のマルチプレ
クサの出力は初段の前記レジスタに入力され、初段を除
く前記第１のマルチプレクサのそれぞれは、対応する前
記切換制御信号に基づいて、対応するレジスタの出力と
前段の前記第１のマルチプレクサの出力とのいずれかを
選択し、初段の前記第１のマルチプレクサは、対応する
前記切換制御信号の論理に基づいて、最終段とその前段
の各レジスタ出力のいずれかを選択する。

【００３８】「第１のマルチプレクサ」は例えば図４の
マルチプレクサMPX11〜MPX17に対応し、「切換制御信
号」はビット幅設定信号Ｄ31〜Ｄ37に対応し、「切換制
御信号出力回路」はレジスタ長判定回路２に対応する。

【００３９】また、本発明は、縦続接続され共通のクロ
ックにより動作する複数のレジスタと、前記複数のレジ
スタの段間の少なくとも１箇所に設けられ、前段のレジ
スタ出力と最終段のレジスタ出力との排他的論理和を演
算した結果を次段のレジスタに入力するフィードバック
ポイントと、を有するリニア・フィードバック・シフト
レジスタを備えた半導体集積回路装置において、前記リ
ニア・フィードバック・シフトレジスタ内の各レジスタ
の段間にそれぞれ設けられる複数の切換回路を備え、前
記リニア・フィードバック・シフトレジスタ内の最終段
のレジスタを除く各レジスタに対応して設けられ、縦続
接続された複数の第１のマルチプレクサと、前記第１の
マルチプレクサのそれぞれを切換制御するための複数の
切換制御信号を出力する切換制御信号出力回路と、を備
え、最終段の前記レジスタに接続される前記切換回路以
外の切換回路は、各切換回路に対応した第１の制御信号
に基づいて、各切換回路に対応した第１の入力データと
前段のレジスタの出力との排他的論理和を次段のレジス
タに入力するか、あるいは、対応する前記第１の入力デ
ータと前段のレジスタの出力と最終段のレジスタの出力
との排他的論理和を次段のレジスタに入力するかを選択
し、最終段の前記第１のマルチプレクサの出力は初段の
前記レジスタに入力され、初段を除く前記第１のマルチ
プレクサのそれぞれは、対応する前記切換制御信号の論
理に基づいて、対応するレジスタの出力と前段の前記第
１のマルチプレクサの出力とのいずれかを選択し、初段
の前記第１のマルチプレクサは、対応する前記切換制御
信号の論理に基づいて、最終段とその前段の各レジスタ
出力のいずれかを選択する。

【００４０】また、本発明は、縦続接続され共通のクロ
ックにより動作する複数のレジスタと、前記複数のレジ
スタの段間の少なくとも１箇所に設けられ、前段のレジ
スタ出力と最終段のレジスタ出力との排他的論理和を演
算した結果を次段のレジスタに入力するフィードバック
ポイントと、を有するリニア・フィードバック・シフト
レジスタを備えた半導体集積回路装置において、前記リ
ニア・フィードバック・シフトレジスタ内の各レジスタ
の段間にそれぞれ設けられる複数の切換回路と、前記リ
ニア・フィードバック・シフトレジスタ内の最終段のレ
ジスタを除く各レジスタに対応して設けられ、縦続接続
された複数の第１のマルチプレクサと、前記リニア・フ
ィードバック・シフトレジスタ内の各レジスタに対応し
て設けられ、各レジスタの入力端子に接続される複数の
第２のマルチプレクサと、前記第１のマルチプレクサの
それぞれを切換制御するための複数の切換制御信号を出
力する切換制御信号出力回路と、を備え、前記切換回路
のそれぞれは、各切換回路に対応した第１の制御信号に
基づいて、各切換回路に対応した第１の入力データと前
段のレジスタの出力との排他的論理和を対応する前記第
２のマルチプレクサに入力するか、あるいは、対応する
前記第１の入力データと前段のレジスタの出力と最終段
のレジスタの出力との排他的論理和を対応する前記第２
のマルチプレクサに入力するかを選択し、最終段の前記
第１のマルチプレクサの出力は初段の前記レジスタに入
力され、初段を除く前記第１のマルチプレクサのそれぞ
れは、対応する前記切換制御信号の論理に基づいて、対
応するレジスタの出力と前段の前記第１のマルチプレク
サの出力とのいずれかを選択し、初段の前記第１のマル
チプレクサは、対応する前記切換制御信号の論理に基づ
いて、最終段とその前段の各レジスタ出力のいずれかを
選択し、前記第２のマルチプレクサは、第２の制御信号
に基づいて、対応する前記切換回路の出力と、対応する
前記第１の入力データとのいずれかを選択する。

【００４１】「第２のマルチプレクサ」は例えば図６の
マルチプレクサMPX21〜28に対応する。

【００４２】また、本発明は、前記縦続接続された複数
のレジスタの段間の少なくとも１箇所に接続されるレジ
スタ分割回路を備え、前記レジスタ分割回路は、分割制
御信号に基づいて、前段の前記レジスタの出力を次段の
前記レジスタに入力するか、または、予め定めた論理の
信号を次段の前記レジスタに入力するかを切り換える。

【００４３】「レジスタ分割回路」は例えば図７のAND
ゲートＧ５に対応し、「分割制御信号」はANDゲート制
御信号GTRL3に対応する。

【００４４】

【発明の実施の形態】以下、本発明に係る半導体集積回
路装置について、図を参照しながら具体的に説明する。

【００４５】図１は本発明に係る半導体集積回路装置の
概略構成を示すブロック図である。本発明に係る半導体
集積回路装置は、ビット幅やフィードバックポイントの
位置を任意に変更可能なシフトレジスタ１０１と、シフ
トレジスタ１０１のビット幅やフィードバックポイント
の位置を設定するレジスタ構成制御回路１０２とを有す
る。レジスタ構成制御回路１０２は、外部から供給され
るパラレル制御データＳ11〜Ｓ1nや、不図示のシフトレ
ジスタから出力されるパラレル制御データＳ11〜Ｓ1nに
基づいて、ビット幅やフィードバックポイントの位置を
設定する。

【００４６】図１のシフトレジスタ１０１は、設定され
たビット幅やフィードバックポイントに基づいて、被テ
ストブロック１０３をテストするためのテストパターン
の生成を行うとともに、被テストブロック１０３からの
テスト結果を取り込んでテスト結果の解析処理を行う。

【００４７】以下、図１の具体的構成について説明す
る。

【００４８】（第１の実施形態）第１の実施形態は、フ
ィードバックポイントを任意に設定可能なLFSRを構成す
るものである。

【００４９】図２は半導体集積回路の第１の実施形態の
回路図であり、LFSRの構成を示している。図２のLFSR
は、縦続接続された複数のレジスタREG１〜REG８と、各
レジスタREG１〜REG８の段間に接続された切換回路１と
を有する。これらレジスタREG１〜REG８と切換回路１を
合わせたものが図１のシフトレジスタ１０１に相当す
る。

【００５０】図２のLFSRは、外部から供給されるパラレ
ル制御データＳ11〜Ｓ17の論理を任意に設定することに
より、レジスタREG１〜REG８の段間の任意の箇所にフィ
ードバックポイントを設定する。

【００５１】各レジスタREG１〜REG８は、クロックCLK
に同期して動作する。切換回路１のそれぞれには、外部
からのパラレル制御データＳ11〜Ｓ17中の対応するデー
タと最終段のレジスタREG８の出力とが入力される。切
換回路１のそれぞれは、ANDゲートＧ１とEXORゲートＧ
２とを有し、ANDゲートＧ１の一方の入力端子にはパラ
レル制御データＳ11〜Ｓ17中の対応するデータが入力さ
れ、他方の入力端子には最終段のレジスタREG８の出力
が入力される。また、EXORゲートＧ２の一方の入力端子
には対応するANDゲートＧ１の出力が入力され、他方の
入力端子には前段のレジスタ出力が入力される。各EXOR
ゲートＧ２の出力は、後段のレジスタの入力端子に入力
される。

【００５２】パラレル制御データＳ11〜Ｓ17中の対応す
るデータが「０」の場合には、そのデータが入力される
ANDゲートＧ１の出力はローレベルになり、対応するEXO
RゲートＧ２からは、前段のレジスタ出力がそのまま出
力される。一方、パラレル制御データＳ11〜Ｓ17中の対
応するデータが「１」の場合には、そのデータが入力さ
れるANDゲートＧ１からは、最終段のレジスタREG８の出
力がそのまま出力され、対応するEXORゲートＧ２は、AN
DゲートＧ１の出力と前段のレジスタ出力との排他的論
理和を出力する。すなわち、パラレル制御データＳ11〜
Ｓ17中の対応するデータが「１」の場合には、EXORゲー
トＧ２は、フィードバックポイントとして機能する。

【００５３】このように、図２の回路は、外部から供給
されるパラレル制御データＳ11〜Ｓ17の論理を任意に設
定することにより、縦続接続された複数のレジスタREG
１〜REG８の任意の位置にフィードバックポイントを設
定することができる。

【００５４】また、図２の回路では、いったん回路を組
み上げた後に、パラレル制御データＳ11〜Ｓ17の論理を
変更することにより、フィードバックポイントを任意に
変更することができる。したがって、回路構成を変える
ことなく、異なる複数種類のテストパターンを生成で
き、被テストブロックの種類に応じた最適なパターンを
生成できる。また、被テストブロックの種類が変わって
も回路構成を変える必要がないため、設計コストを削減
でき、再利用可能性の高い回路が得られる。

【００５５】図２の回路で生成されたテストパターン
は、最終段のレジスタREG８の出力端子からシリアルに
取り出されるか、あるいは、各段のレジスタREG１〜REG
８の出力端子からパラレルに取り出される。

【００５６】図２の回路では、外部からパラレル制御デ
ータＳ11〜Ｓ17を入力する例を説明したが、同一の半導
体チップ内にシフトレジスタを設け、このシフトレジス
タによりパラレル制御データＳ11〜Ｓ17を生成してもよ
い。

【００５７】なお、図２では、８つのレジスタREG１〜R
EG８を接続する例を示しているが、レジスタの接続段数
に特に制限はない。

【００５８】（第２の実施形態）第２の実施形態は、フ
ィードバックポイントを任意に設定可能なMISRを構成す
るものである。

【００５９】図３は半導体集積回路の第２の実施形態の
回路図であり、MISRの構成を示している。図３のMISR
は、図２と同様に、縦続接続された複数のレジスタREG
１〜REG８と、各レジスタREG１〜REG８の段間に接続さ
れた切換回路１とを有する。切換回路１には、フィード
バックポイントの位置を設定するためのパラレル制御デ
ータＳ11〜Ｓ17と、データ圧縮用のパラレル入力データ
Ｄ21〜Ｄ28とが入力される。

【００６０】切換回路１のそれぞれは、ANDゲートＧ１
とEXORゲートＧ３とを有する。EXORゲートＧ３は、対応
するANDゲートＧ１の出力と、パラレル入力データＤ21
〜Ｄ28中の対応するデータと、前段のレジスタ出力との
排他的論理和を演算する。EXORゲートＧ３の出力は、次
段のレジスタに入力される。

【００６１】例えば、パラレル制御データ中の対応する
データが「１」の場合には、対応するEXORゲートＧ３は
フィードバックポイントとして機能する。

【００６２】図３の回路を動作させる場合、まず、パラ
レル入力データＤ21〜Ｄ28をオール「０」に初期化する
とともに、パラレル制御データＳ11〜Ｓ17によりフィー
ドバックポイントを設定する。

【００６３】次に、クロックCLKに同期してパラレル入
力データＤ21〜Ｄ28を取り込みながらデータの圧縮処理
を行う。データの圧縮処理が終了した時点における各レ
ジスタREG１〜REG８の出力（シグネチャ）は、各レジス
タREG１〜REG８の出力端子からパラレルに取り出される
か、あるいは、クロックCLKにより順次シフトさせて最
終段のレジスタREG８からシリアルに取り出される。外
部に取り出された圧縮結果は、予め設定した期待値と比
較され、被テストブロックの良否が判定される。

【００６４】このように、第２の実施形態は、外部から
供給されるパラレル制御データＳ11〜Ｓ17のビット列を
任意に設定することにより、縦続接続された複数のレジ
スタREG１〜REG８間の任意の位置にフィードバックポイ
ントを設定できるため、外部から供給されるパラレル入
力データＤ21〜Ｄ28に対して、異なる構成でデータ圧縮
を行うことができる。したがって、同一の入力パターン
に対して、複数の圧縮結果を得ることができ、圧縮によ
る故障見逃し率を減らせすことができる。

【００６５】（第３の実施形態）第３の実施形態は、フ
ィードバックポイントの位置だけでなく、ビット幅も可
変できるようにLFSRを構成するものである。

【００６６】図４は半導体集積回路の第３の実施形態の
回路図であり、LFSRの構成を示している。図４のLFSR
は、図１と同様に、縦続接続された複数のレジスタREG
１〜REG８と、各レジスタREG１〜REG８の段間に接続さ
れた切換回路１とを有する他に、ビット幅を設定するた
めの信号（以下、ビット幅設定信号）Ｄ31〜Ｄ37を出力
するレジスタ長判定回路２を有する。

【００６７】図４の切換回路１は、図１と同様にANDゲ
ートＧ１とEXORゲートＧ２を有する他に、縦続接続され
たマルチプレクサMPX11〜MPX17を有する。マルチプレク
サMPX11〜MPX17は、最終段のレジスタREG８を除く各レ
ジスタに対応して設けられ、対応するビット幅設定信号
により切り換えを行う。最終段のマルチプレクサMPX11
の出力は初段のレジスタREG１に入力され、最終段と初
段のマルチプレクサMPX11，17以外のマルチプレクサMPX
12〜MPX16のそれぞれは、対応するビット幅設定信号に
基づいて、対応するレジスタと前段のマルチプレクサの
出力とのいずれかを選択する。また、初段のマルチプレ
クサMPX17は、対応するビット幅設定信号Ｄ31に基づい
て、最終段とその前段のレジスタREG７，REG８の各出力
のいずれかを選択する。

【００６８】図４の回路では、パラレル制御データＳ11
〜Ｓ19により、フィードバックポイントを選択するため
のビット列（特性多項式）を供給する。このパラレル制
御データＳ11〜Ｓ19は、チップの外部から供給してもよ
いが、チップ内に設けたシフトレジスタで生成してもよ
い。

【００６９】シフトレジスタでパラレル制御データを生
成する場合に、例えば、ビット幅を「６」とし、０，
２，３ビット目にフィードバックポイントを設けるよう
な構成にするには、シフトレジスタの最終段(MSB)側か
ら、データ「001001101」をシリアルに入力する。レジ
スタ長判定回路２は、最初に値「１」が出現するビット
位置によりビット幅を判定し、対応するビット幅設定信
号を出力する。この場合、ビット幅は「６」なので、マ
ルチプレクサMPX16に対応するビット幅設定信号Ｄ36の
みが値「１」になり、その他の信号はすべて「０」とな
る。パラレル制御データＳ11〜Ｓ19のうち、最下位ビッ
トのデータと最上位ビットのデータ以外は切換回路１に
入力され、フィードバックポイントを設定するのに用い
られる。結果として、ビット幅が「６」で、０，２，３
ビット目にフィードバックポイントを有するLFSRが得ら
れる。

【００７０】図４の回路において、８ビット幅のLFSRを
構成する場合は、フィードバックポイント設定用のシフ
トレジスタのMSBが「１」になるように、例えばデータ
「101100011」をシリアルに入力する。この場合、レジ
スタ長判定回路２から出力されるビット幅設定信号はす
べて「０」になり、すべてのレジスタREG１〜REG８が選
択されて８ビット幅のLFSRが得られる。

【００７１】このように、図４の回路は、外部から供給
されるパラレル制御データＳ11〜Ｓ19の論理により、LF
SRのビット幅とフィードバックポイントの位置を任意に
設定できるため、回路構成を変更することなく、被テス
トブロックに最適なビット幅を選択でき、理想的なテス
トパターンを生成できる。

【００７２】（第４の実施形態）第４の実施形態は、フ
ィードバックポイントを任意に設定可能なMISRを構成す
るものである。図５のMISRは、切換回路１内のEXORゲー
トＧ３に外部からパラレル入力データＤ21〜Ｄ28を供給
する点を除いて、図４に示す第３の実施形態の回路と共
通する。

【００７３】図５のMISRは、図３に示す第２の実施形態
と同様に、パラレル入力データＤ21〜Ｄ28を取り込みな
がら、データの圧縮処理を行う。テスト終了時点での各
レジスタREG１〜REG８の出力が圧縮結果（シグネチャ）
を示しており、この圧縮結果は、各レジスタ間あるいは
最終段のレジスタREG８の出力端子から出力される。

【００７４】このように、図５の回路は、外部から供給
されるパラレル制御データＳ11〜Ｓ19の論理により、MF
SRのビット幅とフィードバックポイントの位置を任意に
設定できるため、同一の入力パターンに対して異なる構
成のパターン圧縮を行うことができ、圧縮による故障見
逃し率を減らすことができる。

【００７５】（第５の実施形態）第５の実施形態は、第
４の実施形態の構成に加えて、外部から入力したパラレ
ル入力データを圧縮せずに各レジスタREG１〜REG８間を
シフトさせることができるようにしたものである。

【００７６】図６のMISRは、図１等の切換回路と同じ構
成の第１の切換回路１’と、各レジスタREG１〜REG８の
入力端子に接続されるマルチプレクサMPX21〜MPX28を有
する。各マルチプレクサMPX21〜MPX28は、外部から供給
されるシフトイネーブル信号ENBLの論理により、パラレ
ル入力データＤ21〜Ｄ28中の対応するデータと、EXORゲ
ートＧ３の出力とのいずれかを選択する。

【００７７】シフトイネーブル信号ENBLをローレベルに
設定すると、図５と同様に動作する。すなわち、パラレ
ル制御データＳ11〜Ｓ19のビット列に応じたビット幅と
フィードバックポイントを有するMISRが得られる。

【００７８】図６の回路により故障解析動作を行うに
は、まず、パラレル制御データＳ11〜Ｓ17をオール０に
設定する。この状態でシフトイネーブル信号ENBLを
「１」に固定した状態でクロックCLKを供給すると、パ
ラレル入力データＤ21〜Ｄ28がそのままレジスタREG１
〜REG８に取り込まれる。その後、シフトイネーブル信
号ENBLを「０」に設定するとシフトモードになり、各レ
ジスタREG１〜REG８の出力がクロックCLKに同期して順
次シフトされ、最終段のレジスタREG８から外部に取り
出される。これにより、どの時点でどの出力にエラーが
あるかを簡易かつ正確に調べることができる。すなわ
ち、テスト途中の任意の時点における各レジスタREG１
〜REG８の出力をテストすることができる。また、圧縮
途中の値を外部から観測することができる。

【００７９】シフトモードにおいては、図６の回路の最
終段のレジスタREG８の出力は、初段のレジスタREG１に
そのまま入力されるため、レジスタの段数分のシフト動
作が行われた時点では、各レジスタREG１〜REG８の出力
はシフト動作前と同じになる。この状態で、シフトイネ
ーブル信号ENBLを再び「１」に設定することにより、テ
ストを中断した時点から再びテストを再開することがで
きる。

【００８０】このように、図６の回路は、パラレル制御
データＳ11〜Ｓ19のビット列によりMISRのビット幅とフ
ィードバックポイント位置を任意に設定できるととも
に、パラレル入力データＤ21〜Ｄ28を圧縮せずに順にシ
フトさせるシフトモードを設けたため、被テストブロッ
クの故障解析作業を大幅に効率化できる。

【００８１】（第６の実施形態）第６の実施形態は、ビ
ット幅とフィードバックポイント位置が任意に変更可能
であり、また、レジスタ群が複数に分割可能で、パター
ン生成器とパターン圧縮器を同時に構成できるようにし
たものである。

【００８２】図７の回路は、テストパターンの生成を行
うか、入力パターンの圧縮を行うかを切り換える複数の
ANDゲートＧ41〜Ｇ48と、レジスタ群を２つに分割する
か否かを切り換えるANDゲートＧ５とを有する。ANDゲー
トＧ41〜Ｇ44はANDゲート制御信号GCTRL１により切換動
作を行い、ANDゲートＧ45〜Ｇ48はANDゲート制御信号GC
TRL２により切換動作を行う。また、ANDゲートＧ５はAN
Dゲート制御信号GCTRL３がローレベルのときにレジスタ
群REG１〜REG８を２つに分割する。

【００８３】ANDゲート制御信号GCTRL３がハイレベルの
ときは、図７の回路は単独のLFSRとして動作し、このと
き、ANDゲート制御信号GCTRL１，２がローレベルであれ
ば、テストパターンの生成を行う通常のLFSRとして動作
し、ANDゲート制御信号GCTRL１，２がハイレベルであれ
ば、パラレル入力データＤ21〜Ｄ28を取り込みながら圧
縮動作を行うMISRとして動作する。

【００８４】ANDゲート制御信号GCTRL３がローレベルの
ときには、レジスタ群REG１〜REG８は４ビットのLFSR２
個に分割される。このとき、ANDゲート制御信号GCTRL
１，２の論理により、分割された各部分が通常のLFSRと
して動作するか、あるいはMISRとして動作するかが決定
される。

【００８５】このように、図７の回路は、ANDゲート制
御信号GCTRL１〜３の論理により、８ビット幅のテスト
パターン生成器や８ビット幅のパターン圧縮器を構成で
きるとともに、４ビット幅のテストパターン生成器と４
ビット幅のパターン圧縮器を同時に構成することも可能
である。すなわち、図７の回路は、パターン生成とパタ
ーン圧縮を同時に行うことができる。

【００８６】図７では、２つのLFSRに分割する例を説明
したが、ANDゲートＧ５を２個以上設ければ、３つ以上
のLFSRに分割することができる。

【００８７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、第１の制御信号の論理に応じて、レジスタの段間
の任意の位置にフィードバックポイントを設定できるた
め、被テストブロックに最適なテストパターンを生成す
ることができる。また、回路構成を変更せずに、第１の
制御信号の論理を変えるだけで種々のテストパターンを
生成できるため、テスト回路を共有化することができ、
再利用可能性の高いテスト回路が得られる。

【００８８】また、入力データの圧縮を行う際にもフィ
ードバックポイントの位置を任意に設定できるため、同
一のテストパターンに対して、異なる構成のデータ圧縮
を行うことができ、圧縮による故障見逃し率を減らすこ
とができる。

【００８９】また、段数設定回路により、リニア・フィ
ードバック・シフトレジスタ内のレジスタの段数を任意
に設定できるため、回路構成を変更することなく、入出
力端子数の異なる種々の被テストブロックのテストを行
うことができる。

【００９０】また、データ圧縮用に入力される第１の入
力データを、圧縮せずにレジスタ間でシフトさせること
ができるようにしたため、テスト中の被テストブロック
の出力を逐次観測したり、データ圧縮中の各レジスタ出
力を逐次観測することができる。また、観測後に、シフ
ト選択回路を切り換えることにより、テストを継続する
こともできる。これにより、被テストブロックの故障解
析作業を効率よく行うことができる。

【００９１】また、縦続接続されたレジスタを、レジス
タ分割回路により複数のブロックに分割できるため、縦
続接続されたレジスタから、ビット幅やフィードバック
ポイント位置の異なる複数のパターン生成器やパターン
圧縮器を同時に得ることができるとともに、テストパタ
ーン生成やパターン圧縮を同時に行うこともできる。こ
れにより、同一または複数の被テストブロックに対し
て、異なるテストを同時に行うことができ、効率的にテ
ストを行うことができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路装置の概略構成を
示すブロック図。

【図２】半導体集積回路の第１の実施形態の回路図。

【図３】半導体集積回路の第２の実施形態の回路図。

【図４】半導体集積回路の第３の実施形態の回路図。

【図５】半導体集積回路の第４の実施形態の回路図。

【図６】半導体集積回路の第５の実施形態の回路図。

【図７】半導体集積回路の第６の実施形態の回路図。

【図８】BISTの一般的な構成図。

【図９】８ビットのLFSRの構成例を示す図。

【図１０】８ビットのMISRの構成例を示す図。

【図１１】BIST制御回路を共有化したシステムLSIの一
例を示す図。

【図１２】ビット幅の異なる複数の論理ブロックに対し
て８ビット幅のLFSRを配置した例を示す図。

【図１３】LFSRがプライマリになるようにビット幅とフ
ィードバックポイントを設定したLFSRの一例を示す図。

【符号の説明】

１切換回路２レジスタ長判定回路１０１シフトレジスタ１０２レジスタ構成制御回路１０３被テストブロック REG１〜REG８レジスタ MPX11〜17，MPX21〜28 マルチプレクサＳ11〜Ｓ19 パラレル制御データＤ21〜Ｄ28 パラレル入力データＤ31〜Ｄ37 ビット幅設定信号

Claims

【特許請求の範囲】

【請求項１】縦続接続され共通のクロックにより動作す
る複数のレジスタと、前記複数のレジスタの段間の少なくとも１箇所に設けら
れ、前段のレジスタ出力と最終段のレジスタ出力との排
他的論理和を演算した結果を次段のレジスタに入力する
フィードバックポイントと、を有するリニア・フィード
バック・シフトレジスタを備えた半導体集積回路装置に
おいて、前記リニア・フィードバック・シフトレジスタ内の各レ
ジスタの段間にそれぞれ設けられる複数の切換回路を備
え、前記切換回路のそれぞれは、各切換回路に対応した第１
の制御信号に基づいて、前記フィードバックポイントを
設定するか否かを切り換え、前記リニア・フィードバック・シフトレジスタは、前記
切換回路により設定された前記フィードバックポイント
に基づいて、テストパターンの生成を行うことを特徴と
する半導体集積回路装置。
【請求項２】縦続接続され共通のクロックにより動作す
る複数のレジスタと、前記複数のレジスタの段間の少なくとも１箇所に設けら
れ、前段のレジスタ出力と最終段のレジスタ出力との排
他的論理和を演算した結果を次段のレジスタに入力する
フィードバックポイントと、を有するリニア・フィード
バック・シフトレジスタを備えた半導体集積回路装置に
おいて、前記リニア・フィードバック・シフトレジスタ内の各レ
ジスタの段間にそれぞれ設けられる複数の切換回路を備
え、前記切換回路のそれぞれは、各切換回路に対応した第１
の制御信号に基づいて、前記フィードバックポイントを
設定するか否かを切り換え、前記リニア・フィードバック・シフトレジスタは、前記
切換回路により設定された前記フィードバックポイント
に基づいて、各レジスタの段間にそれぞれ入力される第
１の入力データの圧縮を行うことを特徴とする半導体集
積回路。
【請求項３】第２の制御信号に基づいて、前記切換回路
の出力を次段のレジスタに入力するか、対応する前記第
１の入力データを次段のレジスタに入力するかを切り換
えるシフト選択回路を備え、前記リニア・フィードバック・シフトレジスタは、前記
第２の制御信号が所定論理のときには、前記第１の入力
データを圧縮せずに前記リニア・フィードバック・シフ
トレジスタ内のレジスタ間を順次シフトさせることを特
徴とする請求項２に記載の半導体集積回路装置。
【請求項４】前記リニア・フィードバック・シフトレジ
スタ内の各レジスタの段間に前記第１の入力データを入
力するか否かを選択する入力選択回路を備え、前記リニア・フィードバック・シフトレジスタは、前記
入力選択回路が前記第１の入力データを入力するという
選択を行った場合には、前記第１の入力データの圧縮を
行い、前記第１の入力データを入力しないという選択を
行った場合には、テストパターンの生成を行うことを特
徴とする請求項２または３に記載の半導体集積回路装
置。
【請求項５】前記縦続接続された複数のレジスタの段間
の少なくとも１箇所に接続されるレジスタ分割回路を備
え、前記レジスタ分割回路は、第３の制御信号が所定論理の
ときには、前記縦続接続された複数のレジスタを、テス
トパターンの生成または入力データの圧縮を行う複数の
前記リニア・フィードバック・シフトレジスタに分割す
ることを特徴とする請求項２〜４のいずれかに記載の半
導体集積回路装置。
【請求項６】第４の制御信号に基づいて、前記リニア・
フィードバック・シフトレジスタ内のレジスタの段数を
設定する段数設定回路を備えることを特徴とする請求項
１〜５のいずれかに記載の半導体集積回路装置。