JPH11341108A - Switching method and device of active system and standby system - Google Patents

Switching method and device of active system and standby system

Info

Publication number
JPH11341108A
JPH11341108A JP10140630A JP14063098A JPH11341108A JP H11341108 A JPH11341108 A JP H11341108A JP 10140630 A JP10140630 A JP 10140630A JP 14063098 A JP14063098 A JP 14063098A JP H11341108 A JPH11341108 A JP H11341108A
Authority
JP
Japan
Prior art keywords
signal
switching
standby
active
input terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10140630A
Other languages
Japanese (ja)
Other versions
JP3930641B2 (en
Inventor
Tomoyuki Hayashi
智之 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP14063098A priority Critical patent/JP3930641B2/en
Publication of JPH11341108A publication Critical patent/JPH11341108A/en
Application granted granted Critical
Publication of JP3930641B2 publication Critical patent/JP3930641B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Monitoring And Testing Of Exchanges (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Maintenance And Management Of Digital Transmission (AREA)

Abstract

PROBLEM TO BE SOLVED: To attain the accurate switching of an active system and a standby system in a redundant constitution system. SOLUTION: First input terminals 14 and 16 of respective active system and standby system switching devices 6 and 8 are connected with second input terminals of all the other active system and standby system switching devices. The active system and standby system switching device 6(8) provided in the system 2(4) includes a first pre-differentiation circuit 18, a second pre- differentiation circuit 20, and a JK flip flop circuit for receiving a switching pulse 10 through the input terminal 14(16). This JK flip flop circuit makes an output 24 of the first pre-differentiation circuit 18 into a J input, and an output 26 of the second pre-differentiation circuit 20 into a K input.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、冗長構成された複
数の系における現用系・予備系を切り替える現用系・予
備系切替方法および切替装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active / standby system switching method and a switching apparatus for switching between an active system and a standby system in a plurality of redundantly configured systems.

【0002】[0002]

【従来の技術】冗長構成された複数の系において、どの
系についても現用系または予備系のいずれかを設定する
ための設定情報を与えることが必要である。かかる設定
情報が存在しなければ、唯一であるべき現用系が重複し
て出現する、またはすべての系が予備系となるといった
混乱を生じ、冗長構成システムが有効に機能しない。そ
こで、従来は、故障等のため冗長構成システムから切り
離すべき系および次の現用系となるべき予備系の両方に
備えられ系の設定情報(現用または予備である旨)を保
持しておくレジスタにアクセスし、このレジスタの設定
情報を書き換えることにより、前者を現用系から予備系
へ切り替え、後者を予備系から現用系へ切り替えてい
た。
2. Description of the Related Art In a plurality of redundantly configured systems, it is necessary to provide setting information for setting any one of an active system and a standby system to any system. If such setting information does not exist, confusion arises such that the only active system appears redundantly or all the systems become standby systems, and the redundant configuration system does not function effectively. Therefore, conventionally, a register provided in both a system to be separated from the redundant configuration system due to a failure or the like and a standby system to be the next active system and holding system setting information (indicating that the system is active or standby) is stored in a register. By accessing and rewriting the setting information of this register, the former is switched from the active system to the standby system, and the latter is switched from the standby system to the active system.

【0003】[0003]

【発明が解決しようとする課題】しかし、両者のレジス
タにアクセスすることが必要であったため、切替に時間
がかかっていた。また、系自体が故障しなくとも、系の
設定情報(現用または予備である旨)を保持しておくレ
ジスタが故障したときは、いずれその系を現用系から予
備系または予備系から現用系へ切り替える際に確実な切
替ができず、現用系の重複した出現や現用系の消失とい
った問題が生じていた。
However, since it was necessary to access both registers, it took time to switch. Even if the system itself does not fail, if the register that holds the setting information of the system (to indicate that it is working or spare) fails, the system is eventually changed from the working system to the spare system or from the spare system to the working system. When switching, reliable switching could not be performed, causing problems such as duplicate appearance of the active system and disappearance of the active system.

【0004】本発明はこのような従来技術の欠点を解消
し、現用系と予備系との確実な切替を可能とする現用系
・予備系切替方法および切替装置を提供することを目的
とする。
An object of the present invention is to provide a method for switching between an active system and a standby system and a switching apparatus which can reliably switch between the active system and the standby system.

【0005】[0005]

【課題を解決するための手段】本発明は上述の課題を解
決するために、冗長構成された複数の系にそれぞれ、現
用系・予備系切替装置を備える。これら装置の第1の入
力端子は、他の各装置の第2の入力端子に接続されてい
る。これら装置は、第1の入力端子と、第2の入力端子
と、第1および第2の入力端子に接続された切替制御手
段とを有する。
According to the present invention, in order to solve the above-mentioned problem, each of a plurality of redundantly configured systems is provided with an active system / standby system switching device. The first input terminal of each of these devices is connected to the second input terminal of each of the other devices. These devices have a first input terminal, a second input terminal, and switching control means connected to the first and second input terminals.

【0006】切替制御手段は、第1の入力端子に接続さ
れる第1の前微分手段と、第2の入力端子に接続される
第2の前微分手段と、第1および第2の前微分手段に接
続される2状態装置とを含む。
The switching control means includes a first pre-differentiating means connected to the first input terminal, a second pre-differentiating means connected to the second input terminal, and a first and second pre-differentiating means. A two-state device connected to the means.

【0007】第1および第2の前微分手段はそれぞれ、
第1または第2の入力端子に接続される第1の信号遅延
手段と、第1の信号遅延手段に直列に接続される第2の
信号遅延手段と、第1の信号遅延手段の出力端子および
第2の信号遅延手段の出力端子に接続されるAND 論理手
段とを含む。
[0007] The first and second pre-differentiating means respectively
A first signal delay unit connected to the first or second input terminal, a second signal delay unit connected in series to the first signal delay unit, an output terminal of the first signal delay unit, AND logic means connected to the output terminal of the second signal delay means.

【0008】本発明によれば、冗長構成された複数の系
のいずれかを現用系に、その他を予備系に切り替える場
合、現用系となるべき系のみに選択的にパルスなどの切
替信号を入力を行なう。すなわち現用系となるべき系の
みの第1の入力端子に切替信号を入力する。この入力に
より、切替信号は、予備系となるべき系にも、それらの
系の第2の入力端子から入力される。
According to the present invention, when switching one of a plurality of redundantly configured systems to the active system and the other to the standby system, a switching signal such as a pulse is selectively input only to the system to be the active system. Perform That is, the switching signal is input to the first input terminal of only the system to be the active system. With this input, the switching signal is also input to the systems to be the standby system from the second input terminals of those systems.

【0009】本発明によれば、現用系となるべき系にお
いては、切替制御手段内の第1の前微分手段および2状
態装置により、パルスなどの切替信号から、現用系であ
ることを表わす定常的な現用系信号を生成し、予備系と
なるべき系においては、切替制御手段内の第2の前微分
手段および2状態装置により、切替信号から、予備系で
あることを表わす定常的な予備系信号を生成する。
According to the present invention, in the system to be the working system, the first pre-differentiating means and the two-state device in the switching control means use the switching signal such as a pulse to indicate that the system is the working system. In the system which should generate the active working system signal and become the standby system, the second pre-differentiating means and the two-state device in the switching control means use the switching signal to generate a regular standby signal indicating that the system is the standby system. Generate a system signal.

【0010】本発明によれば、第1の前微分手段は、パ
ルスなどの切替信号を所定の長さの第1の同期信号に変
換し、2状態装置は、第1の同期信号を現用系信号に変
換する。また第2の前微分手段は、切替信号を所定の長
さの第2の同期信号に変換し、2状態装置は、第2の同
期信号を予備系信号に変換する。
According to the present invention, the first pre-differentiating means converts a switching signal such as a pulse into a first synchronizing signal having a predetermined length, and the two-state device converts the first synchronizing signal into a current synchronizing signal. Convert to a signal. The second pre-differentiating means converts the switching signal into a second synchronization signal having a predetermined length, and the two-state device converts the second synchronization signal into a standby signal.

【0011】本発明によれば、第1または第2の前微分
手段において、第1の信号遅延手段は、パルスなどの切
替信号を遅延させて第1次遅れ信号に変換し、第2の信
号遅延手段は、第1次遅れ信号を遅延させて第2次遅れ
信号に変換し、AND 論理手段は、第1次遅れ信号および
第2次遅れ信号を同時に検出している期間中、第1また
は第2の同期信号を出力する。
According to the present invention, in the first or second pre-differentiating means, the first signal delay means delays a switching signal such as a pulse and converts it into a first-order delayed signal, The delay means converts the first-order lag signal into a second-order lag signal by delaying the first-order lag signal, and the AND logic means performs the first or second-order lag signal during the period during which the first and second lag signals are simultaneously detected. And outputting a second synchronization signal.

【0012】[0012]

【発明の実施の形態】次に添付図面を参照して本発明に
よる現用系・予備系切替方法および切替装置の実施例を
詳細に説明する。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a method for switching between an active system and a standby system according to the present invention;

【0013】図2は、本発明による現用系・予備系切替
装置を備える複数の系で構成される冗長構成システムを
示す。系2および系4は共通の構成を有しており、それ
ぞれ、現用系・予備系切替装置6および8を備える。系
の切替パルス10はスイッチ12を介して入力端子14または
16に選択的に接続される。入力端子14および16はそれぞ
れ、系2および4の両方、すなわち現用系・予備系切替
装置6および8の両方に接続されている。
FIG. 2 shows a redundant configuration system composed of a plurality of systems having an active / standby switching device according to the present invention. The systems 2 and 4 have a common configuration, and include active / standby switching devices 6 and 8, respectively. The switching pulse 10 of the system is input via the switch 12 to the input terminal 14 or
Selectively connected to 16. The input terminals 14 and 16 are connected to both the systems 2 and 4, that is, both the working system / standby system switching devices 6 and 8, respectively.

【0014】図1は図2における本発明による現用系・
予備系切替装置を示すブロック図である。現用系・予備
系切替装置6および8はそれぞれ、2つの前微分回路18
および20と、JKフリップフロップ回路22とを含む切替制
御回路21を共通に有するため、以下、図2に示す装置6
について代表して説明する。前微分回路18は入力端子14
に接続され、前微分回路20は入力端子16に接続される。
回路18および20はそれぞれ、クロックパルス入力端子23
にも接続される。JKフリップフロップ回路22は、前微分
回路18および20のそれぞれの出力端子24および26に接続
され、これらは回路22のJ 入力およびK 入力となる。さ
らに回路22は、クロックパルス入力端子23にも接続され
る。
FIG. 1 shows the working system according to the present invention in FIG.
It is a block diagram which shows a standby system switching apparatus. The active / standby switching devices 6 and 8 each include two pre-differentiating circuits 18.
2 and 20 and a switching control circuit 21 including a JK flip-flop circuit 22 in common.
Will be described as a representative. Predifferentiation circuit 18 is input terminal 14
, And the pre-differentiation circuit 20 is connected to the input terminal 16.
Circuits 18 and 20 each have a clock pulse input terminal 23
Is also connected. The JK flip-flop circuit 22 is connected to the output terminals 24 and 26 of the pre-differentiating circuits 18 and 20, respectively, which are the J and K inputs of the circuit 22. Further, the circuit 22 is also connected to a clock pulse input terminal 23.

【0015】図3は、図1における前微分回路18および
20に共通の構成を示す回路図である。以下、図3に示す
回路18について代表して説明する。前微分回路18は2つ
のエッジトリガ型D フリップフロップ回路28および30
と、AND 論理回路32と、反転論理回路34とを含む。エッ
ジトリガ型D フリップフロップ回路28および30は直列に
接続されているため、上流の回路28は入力端子14に接続
されていて出力36を出力し、下流の回路30は入力端子36
に接続されていて出力38を出力する。回路28および30は
いずれもクロックパルス入力端子23にも接続されてい
る。図4はこれらエッジトリガ型D フリップフロップ回
路の真理値表であり、この図に示すように、本実施例で
使用するエッジトリガ型D フリップフロップ回路28およ
び30は、クロックパルスの立ち上がりに同期して出力を
変化させる。反転論理回路34は入力端子38および出力端
子40に接続される。AND 論理回路32は入力端子36および
40と出力端子24とを有する。
FIG. 3 shows the pre-differentiating circuit 18 and FIG.
20 is a circuit diagram showing a configuration common to 20. FIG. Hereinafter, the circuit 18 shown in FIG. 3 will be described as a representative. The pre-differentiating circuit 18 comprises two edge-triggered D flip-flop circuits 28 and 30
And an AND logic circuit 32 and an inversion logic circuit 34. Since the edge-triggered D flip-flop circuits 28 and 30 are connected in series, the upstream circuit 28 is connected to the input terminal 14 and outputs the output 36, and the downstream circuit 30 is connected to the input terminal 36.
And outputs the output 38. Both circuits 28 and 30 are also connected to clock pulse input terminal 23. FIG. 4 is a truth table of these edge-triggered D flip-flop circuits. As shown in FIG. 4, the edge-triggered D flip-flop circuits 28 and 30 used in this embodiment are synchronized with the rising edge of the clock pulse. To change the output. Inverting logic circuit 34 is connected to input terminal 38 and output terminal 40. The AND logic circuit 32 has an input terminal 36 and
40 and an output terminal 24.

【0016】以上の構成において現用系・予備系切替装
置は以下のように動作する。
In the above configuration, the active / standby system switching device operates as follows.

【0017】まず、図2の冗長構成システムの運転方法
を説明する。系2を現用系とする場合は、現用系・予備
系切替装置6の入力端子14をスイッチ12により選択し、
端子14にのみ切替パルス10を与えてやれば、後述する装
置6の機能により出力端子42から現用系の信号が出力さ
れる。すなわち系4に直接パルス10を与える必要はな
い。入力端子14への切替パルス10は現用系・予備系切替
装置8へも、予備系への遷移を指示するパルスとして入
力されるため、系2が現用系へ遷移するのと同時に、こ
れも後述する装置8の機能により、出力端子44から予備
系の信号が出力され、系4は予備系に遷移する。系4を
再び現用系に遷移させ、かつ、系2を予備系に遷移させ
る場合は、スイッチ12を切り替えて入力端子16にのみ切
替パルス10を与えてやればよい。
First, an operation method of the redundant configuration system shown in FIG. 2 will be described. When the system 2 is used as the working system, the input terminal 14 of the working system / standby system switching device 6 is selected by the switch 12, and
If the switching pulse 10 is given only to the terminal 14, a signal of the working system is output from the output terminal 42 by the function of the device 6 described later. That is, it is not necessary to directly apply the pulse 10 to the system 4. The switching pulse 10 to the input terminal 14 is also input to the active / standby switching device 8 as a pulse for instructing the transition to the standby system. In response to the function of the device 8, the signal of the standby system is output from the output terminal 44, and the system 4 transitions to the standby system. When the system 4 is changed to the working system again and the system 2 is changed to the standby system, the switch 12 may be switched to apply the switching pulse 10 only to the input terminal 16.

【0018】次に、図2の現用系・予備系切替装置6お
よび8に共通の動作を、図1と、図1に示すJKフリップ
フロップ回路22の真理値表を示す図5と、図5に基づく
タイムチャート図6とを参照して、説明する。
Next, the operation common to the active / standby switching devices 6 and 8 in FIG. 2 will be described with reference to FIG. 1, FIG. 5 showing a truth table of the JK flip-flop circuit 22 shown in FIG. This will be described with reference to a time chart shown in FIG.

【0019】本実施例では前述の冗長構成システムの運
転方法に対応して、図1における現用系・予備系切替装
置6を備える系2を現用系として設定する場合の動作に
ついて述べる。リセット時(図6の時刻T1)は前微分回
路18および20のそれぞれの入力14および16と、JKフリッ
プフロップ回路22の出力42とは、いずれもLow に設定さ
れている。前微分回路18の入力14に任意の時刻T2に、1
クロック以上の期間τ0 の間Highレベルを保つ切替パル
ス10が入力されると、後述する前微分回路18の機能によ
り、時刻T3から時刻T5の間の期間τ2 において1クロッ
ク長のパルス52(High状態)が出力24から出力される。
一方、前微分回路20の入力16には、上述の冗長構成シス
テム運転方法において述べたように、何らパルスが入力
されないため、これも後述する前微分回路20の機能によ
り、出力26は時刻T3から時刻T5の間も含めてLow 状態を
保つ。これらの出力24および26がそれぞれJKフリップフ
ロップ回路22にJ 入力24およびK 入力26として入力され
ると、図5の真理値表に示すように、時刻T4におけるク
ロックパルスの立ち下がり54に同期して、JKフリップフ
ロップ22の出力42は、Low からHighに立ち上がり、定常
状態56となる。すなわち、図1の現用系・予備系切替装
置6を備える系2は、現用系として設定される。
In this embodiment, an operation in the case where the system 2 having the active / standby system switching device 6 in FIG. 1 is set as the active system in accordance with the above-described operation method of the redundant configuration system will be described. At the time of reset (time T1 in FIG. 6), the respective inputs 14 and 16 of the pre-differentiation circuits 18 and 20 and the output 42 of the JK flip-flop circuit 22 are both set to Low. At any time T2 at the input 14 of the pre-differentiation circuit 18, 1
When the switching pulse 10 which keeps the High level during the period τ0 equal to or longer than the clock is input, the pulse 52 (one of the high state) in the period ) Is output from output 24.
On the other hand, no pulse is input to the input 16 of the pre-differentiation circuit 20, as described in the above-described redundant configuration system operation method. The low state is maintained even during the time T5. When these outputs 24 and 26 are input to the JK flip-flop circuit 22 as the J input 24 and the K input 26, respectively, they are synchronized with the falling edge 54 of the clock pulse at time T4 as shown in the truth table of FIG. Thus, the output 42 of the JK flip-flop 22 rises from Low to High, and enters the steady state 56. That is, the system 2 including the active / standby switching device 6 of FIG. 1 is set as the active system.

【0020】続いて、図1に示す現用系・予備系切替装
置6を備える系2が、現用系から予備系へと遷移する場
合の動作について述べる。この場合は、系4を現用系に
遷移するために、系4に対して送出された1クロック以
上の期間τ4 の間Highレベルを保つ切替パルス10が、前
微分回路20の入力端子16に、任意の時刻T6に入力され
る。すると後述する前微分回路20により、時刻T7から時
刻T9の間の期間τ6 における1クロック長の同期パルス
60が出力26から出力され、JKフリップフロップ回路22の
K 入力26として入力される。一方、JKフリップフロップ
回路22のJ 入力24には、Low 状態の出力24が入力される
ため、図5の真理値表に従い、時刻T8におけるクロック
パルスの立ち下がり62に同期して、JKフリップフロップ
回路22の出力42は、HighからLow に立ち下がり、定常状
態64となる。すなわち、図1の現用系・予備系切替装置
6を備える系2は、現用系から予備系に遷移する。
Next, the operation when the system 2 having the active / standby system switching device 6 shown in FIG. 1 transitions from the active system to the standby system will be described. In this case, in order to transition the system 4 to the active system, the switching pulse 10 sent to the system 4 and kept at the high level for a period τ4 of one or more clocks is input to the input terminal 16 of the pre-differentiation circuit 20. Input at an arbitrary time T6. Then, the pre-differentiation circuit 20, which will be described later, generates a one-clock-length synchronization pulse in a period τ6 between time T7 and time T9.
60 is output from the output 26 and the JK flip-flop circuit 22
K Input as input 26. On the other hand, since the output 24 in the Low state is input to the J input 24 of the JK flip-flop circuit 22, the JK flip-flop is synchronized with the falling edge 62 of the clock pulse at time T8 according to the truth table of FIG. The output 42 of the circuit 22 falls from High to Low, and enters a steady state 64. That is, the system 2 including the active / standby system switching device 6 in FIG. 1 transitions from the active system to the standby system.

【0021】この後再び図1の現用系・予備系切替装置
6を備える系2が予備系から現用系に遷移する場合は、
最初に系2を現用系に設定したときと同様に、前微分回
路18の入力端子14に1クロック以上Highレベルを保つ切
替パルス10を与えてやればよく、このことは、図2のス
イッチ12が端子14のみに選択的に接続されればよいこと
を意味している。
Thereafter, when the system 2 having the active / standby system switching device 6 of FIG. 1 again transitions from the standby system to the active system,
In the same way as when the system 2 is initially set to the working system, the switching pulse 10 for maintaining the High level for one or more clocks may be given to the input terminal 14 of the pre-differentiating circuit 18, which means that the switch 12 in FIG. Means that only the terminal 14 needs to be selectively connected.

【0022】最後に、図1の前微分回路18および20に共
通の動作を、図3と、エッジトリガ型D フリップフロッ
プ回路の真理値表を示す図4と、図4に基づく図7のタ
イムチャートとを参照して説明する。回路18および20の
動作は共通であるため、回路18について代表して説明す
る。リセット時は入力14および出力24ともにLow である
(時刻T1)。任意の時刻(時刻T2)に、1クロック以上
の期間τ0 においてHighレベルを保つ切替パルス10が入
力14に入力されると、1クロック以下の遅延期間τ4 の
後、クロックパルスの立ち上がり66(時刻T3)に同期し
て、エッジトリガ型D フリップフロップ回路28の出力端
子36も立ち上がり68を生じてHighとなる。この立ち上が
り68がエッジトリガ型D フリップフロップ回路30とAND
論理回路32とに共通の入力36となる。入力36における立
ち上がり68は、エッジトリガ型Dフリップフロップ30に
より、さらに1クロックの遅延期間τ2 の後(時刻T
5)、出力端子38に立ち上がりとして現れ、この立ち上
がりが反転論理回路34により反転された立ち下がり70
が、AND 論理回路32の入力40にLow 入力される。その結
果、時刻T3から時刻T5までの1クロックの期間τ2 にお
いては、AND 論理回路32の入力36および40にはいずれも
Highが入力されるため、出力24にも、1クロック長の同
期パルス52が出力される。このようにして前微分回路18
および20は、切替パルス10の入力により1クロック長の
同期パルス52を出力し、パルス10が入力されない限り、
Low 状態を保つという、図1の現用系・予備系切替装置
について前述した通りの動作を実現する。
Finally, FIG. 3 shows a common operation of the pre-differentiating circuits 18 and 20 of FIG. 1, FIG. 4 shows a truth table of the edge-triggered D flip-flop circuit, and FIG. This will be described with reference to a chart. Since the operations of the circuits 18 and 20 are common, the circuit 18 will be described as a representative. At reset, both input 14 and output 24 are low (time T1). At an arbitrary time (time T2), when the switching pulse 10 which maintains the high level in the period τ0 of one clock or more is input to the input 14, the rising edge 66 of the clock pulse (time T3 ), The output terminal 36 of the edge trigger type D flip-flop circuit 28 also rises 68 and goes high. This rising 68 is ANDed with the edge trigger type D flip-flop circuit 30.
It becomes an input 36 common to the logic circuit 32. The rising edge 68 at the input 36 is further delayed by one clock delay period τ2 by the edge trigger type D flip-flop 30 (time T
5) A rising edge appears at the output terminal 38, and the rising edge is inverted by the inversion logic circuit 34.
Is input Low to the input 40 of the AND logic circuit 32. As a result, during one clock period τ2 from time T3 to time T5, both inputs 36 and 40 of the AND logic circuit 32 are applied.
Since High is input, a synchronization pulse 52 of one clock length is also output at the output 24. Thus, the pre-differential circuit 18
And 20 output a synchronization pulse 52 having a length of one clock in response to the input of the switching pulse 10,
The operation as described above for the active / standby switching device of FIG. 1 for maintaining the low state is realized.

【0023】なお、本実施例ではエッジトリガ型D フリ
ップフロップ28および30はクロックパルスの立ち上がり
に同期して遅延されたパルスを出力し、JKフリップフロ
ップ22はクロックパルスの立ち下がりに同期して定常的
な信号を出力するが、これらのフリップフロップが出力
のタイミングとするクロックパルスの立ち上がり・立ち
下がりを互いに逆とした構成とすることも、もちろん可
能である。
In this embodiment, the edge-triggered D flip-flops 28 and 30 output delayed pulses in synchronization with the rise of the clock pulse, and the JK flip-flop 22 operates in a steady state in synchronization with the fall of the clock pulse. However, it is of course possible to adopt a configuration in which the rising and falling edges of the clock pulse used as the output timing of these flip-flops are opposite to each other.

【0024】また以上の実施例では、現用系・予備系切
替装置またはに入力される切替パルスは、Highレベルを
1クロック以上の期間保つパルスであり、現用系・予備
系切替装置から出力される定常的な信号は、Highレベル
のものが現用系への切替を表し、Low レベルのものが予
備系への切替を表す構成としたが、各レベルが現用・予
備のいずれを表示するかは、上述の実施例に限定される
ことなく、適宜反転回路等を加えることによりHighとLo
w の表示を逆とする構成としてよい。
In the above embodiment, the switching pulse input to the active / standby switching device is a pulse that keeps the High level for a period of one or more clocks, and is output from the active / standby switching device. As for the stationary signal, the high level signal indicates switching to the active system, and the low level signal indicates switching to the standby system. The present invention is not limited to the above-described embodiment.
The display of w may be reversed.

【0025】さらに、図2の実施例では2つの装置を含
む2重化冗長構成システムを示したが、本願発明はより
冗長度を増加し、1個の現用系に対してn個の予備系を
備える(n+1)共通化構成にも適用できる。
Further, in the embodiment shown in FIG. 2, a double redundant configuration system including two devices is shown. However, the present invention further increases the redundancy and provides n standby systems for one active system. Can be applied to the (n + 1) common configuration including

【0026】[0026]

【発明の効果】このように本発明によれば、ある系を現
用系に遷移させるとともに、現用系であった系を予備系
に遷移させる上で、現用系にすべき系にのみ選択的に切
替信号を与えてやればよく、短時間で切替が可能であ
る。これは、図8に示す従来の冗長構成システムが、両
方の系2および4のレジスタ80および82にアクセスしな
ければならず、しかも現用系への遷移を指示する信号
と、予備系への遷移を指示する信号とを区別して与えな
ければならなかったために、時間がかかっていたことに
鑑みれば明らかである。また、本発明によれば、従来の
冗長構成システムにおいて必要とされていた図8に示す
レジスタ80および82などのレジスタ手段を必要としない
ため、従来生じていたレジスタ手段故障による現用系・
予備系の切替不能の問題をも解決し、確実に現用系・予
備系の切替を行なうことができる。
As described above, according to the present invention, when a system is changed to the active system and the system which was the active system is changed to the standby system, only the system to be made the active system is selectively used. What is necessary is just to give a switching signal, and switching can be performed in a short time. This means that the conventional redundant configuration system shown in FIG. 8 must access the registers 80 and 82 of both systems 2 and 4, and furthermore, a signal instructing a transition to the active system and a transition to the standby system. This is apparent from the fact that it has been time-consuming to provide the signal instructing the command. In addition, according to the present invention, since the register means such as the registers 80 and 82 shown in FIG.
It is also possible to solve the problem that the standby system cannot be switched, and to reliably switch between the active system and the standby system.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明による現用系・予備系切替装置を示すブ
ロック図である。
FIG. 1 is a block diagram showing an active / standby switching device according to the present invention.

【図2】図1の現用系・予備系切替装置を備える複数の
系で構成される冗長構成システムを示す機能ブロック図
である。
FIG. 2 is a functional block diagram illustrating a redundant configuration system including a plurality of systems including the active / standby switching device of FIG. 1;

【図3】図1に示す実施例における前微分回路に共通の
構成を示す回路図である。
FIG. 3 is a circuit diagram showing a configuration common to the pre-differentiating circuit in the embodiment shown in FIG. 1;

【図4】エッジトリガ型D フリップフロップ回路の真理
値表を示す図である。
FIG. 4 is a diagram showing a truth table of the edge trigger type D flip-flop circuit.

【図5】JKフリップフロップ回路の真理値表を示す図で
ある。
FIG. 5 is a diagram showing a truth table of the JK flip-flop circuit.

【図6】図1の現用系・予備系切替装置の動作を示すタ
イムチャートである。
FIG. 6 is a time chart showing the operation of the active / standby switching device of FIG. 1;

【図7】図2の前微分回路の動作を示すタイムチャート
である。
FIG. 7 is a time chart illustrating an operation of the pre-differential circuit of FIG. 2;

【図8】従来の冗長構成システムの例を示す機能ブロッ
ク図である。
FIG. 8 is a functional block diagram showing an example of a conventional redundant configuration system.

【符号の説明】[Explanation of symbols]

2、4 系 6、8 現用系・予備系切替装置 18、20 前微分回路 21 切替制御回路 22 JKフリップフロップ回路 28、30 D フリップフロップ回路 32 AND 論理回路 2,4 system 6,8 Active system / standby system switching device 18,20 Pre-differential circuit 21 Switching control circuit 22 JK flip-flop circuit 28,30 D flip-flop circuit 32 AND logic circuit

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 冗長構成された複数の系のいずれかを現
用系または予備系に切り替える現用系・予備系切替方法
において、該方法は、 前記複数の系のうち、現用系となるべき系のみに選択的
に切替信号を入力する工程と、 該入力により、該入力と同時に、前記複数の系のうち、
予備系となるべき系に前記切替信号を入力する工程とを
有することを特徴とする現用系・予備系切替方法。
1. A method for switching one of a plurality of redundantly configured systems to an active system or a standby system in a method for switching between an active system and a standby system, comprising the steps of: Selectively inputting a switching signal to the plurality of systems;
And a step of inputting the switching signal to a system to be a standby system.
【請求項2】 請求項1に記載の方法において、該方法
はさらに、 前記現用系となるべき系において前記切替信号を受信さ
せて、現用系であることを表わす定常的な現用系信号を
生成する現用系信号生成工程と、 前記予備系となるべき系において前記切替信号を受信し
て、予備系であることを表わす定常的な予備系信号を生
成する予備系信号生成工程とを含むことを特徴とする現
用系・予備系切替方法。
2. The method according to claim 1, further comprising: receiving the switching signal in a system to be the working system to generate a stationary working system signal indicating that the system is a working system. An active system signal generating step of receiving the switching signal in the system to be the standby system, and generating a standby system signal indicating that the system is the standby system. Characteristic switching method between active system and standby system.
【請求項3】 請求項2に記載の方法において、 前記現用系信号生成工程は、前記切替信号を所定の長さ
の第1の同期信号に変換する第1の前微分工程と、該第
1の同期信号を前記現用系信号に変換する第1の変換工
程とからなり、 前記予備系信号生成工程は、前記切替信号を所定の長さ
の第2の同期信号に変換する第2の前微分工程と、該第
2の同期信号を前記予備系信号に変換する第2の変換工
程とからなることを特徴とする現用系・予備系切替方
法。
3. The method according to claim 2, wherein the step of generating the working signal includes a first pre-differentiating step of converting the switching signal into a first synchronization signal having a predetermined length. A first conversion step of converting the synchronization signal into the working signal, and the protection signal generation step includes a second pre-differentiation for converting the switching signal into a second synchronization signal having a predetermined length. And a second conversion step of converting the second synchronization signal into the standby signal.
【請求項4】 請求項3に記載の方法において、前記第
1および第2の各前微分工程は、それぞれ、 前記切替信号を遅延させて第1次遅れ信号に変換する工
程と、 該第1次遅れ信号を遅延させて第2次遅れ信号に変換す
る工程と、 該第1次遅れ信号および該第2次遅れ信号が同時に検出
されている期間中、前記第1または第2の同期信号を出
力する工程とからなることを特徴とする現用系・予備系
切替方法。
4. The method of claim 3, wherein each of the first and second pre-differentiating steps comprises: respectively, delaying the switching signal and converting it into a first-order delayed signal; Delaying the second-order lag signal to convert it to a second-order lag signal; and during the period in which the first-order lag signal and the second-order lag signal are simultaneously detected, the first or second synchronization signal is converted. And a method of switching between the active system and the standby system.
【請求項5】 冗長構成された複数の系のそれぞれに備
えられ、該複数の系のうち自己の属する系を選択的に現
用系または予備系に切り替える現用系・予備系切替装置
において、該装置は、 前記複数の系のうちいずれかを現用系へ切り替える指示
を示す切替信号が入力される第1の入力端子と、 前記複数の系のうち自己の属する系以外の系にある該装
置の第1の端子に接続される第2の入力端子と、 第1の入力端子に前記切替信号を受信すると、前記自己
の属する系を現用系に設定する現用系信号を、また第2
の入力端子に前記切替信号を受信すると、該自己の装置
の属する系を予備系に設定する予備系信号を、該自己の
属する系に与える切替制御手段を含むことを特徴とする
現用系・予備系切替装置。
5. An active / standby system switching device which is provided in each of a plurality of redundantly configured systems and selectively switches a system to which the self belongs among the plurality of systems to an active system or a standby system. A first input terminal to which a switching signal indicating an instruction to switch any of the plurality of systems to an active system is input; and a first input terminal of the device in a system other than the system to which the plurality of systems belong. A second input terminal connected to the first terminal, and a first input terminal receiving the switching signal, a second input signal for setting a system to which the self belongs to a current system;
Receiving the switching signal at an input terminal of the current system and the standby system, the switching control means for providing a standby system signal for setting the system to which the own device belongs to the standby system to the system to which the own device belongs. System switching device.
【請求項6】 請求項5に記載の装置において、前記切
替制御手段は、 前記第1の入力端子に接続され、前記切替信号を所定の
長さの第1の同期信号に変換する第1の前微分手段と、 前記第2の入力端子に接続され、前記切替信号を所定の
長さの第2の同期信号に変換する第2の前微分手段と、 該第1および第2の前微分手段に接続され、前記第1ま
たは第2の同期信号を、前記現用系信号または前記予備
系信号に変換する2状態装置とを含むことを特徴とする
現用系・予備系切替装置。
6. The apparatus according to claim 5, wherein the switching control means is connected to the first input terminal, and converts the switching signal into a first synchronization signal having a predetermined length. Pre-differentiating means, second pre-differentiating means connected to the second input terminal for converting the switching signal into a second synchronizing signal having a predetermined length, and first and second pre-differentiating means And a two-state device for converting the first or second synchronization signal into the working system signal or the protection system signal.
【請求項7】 請求項6に記載の装置において、前記第
1および第2の前微分手段はそれぞれ、 前記第1または第2の入力端子に接続され、前記切替信
号を遅延させて第1次遅れ信号に変換する第1の信号遅
延手段と、 該第1の信号遅延手段に接続され、該第1次遅れ信号を
遅延させて第2次遅れ信号に変換する第2の信号遅延手
段と、 該第1の信号遅延手段の出力端子および該第2の信号遅
延手段の出力端子に接続され、該第1次遅れ信号および
該第2次遅れ信号が同時に検出されている期間中、前記
第1または第2の同期信号を出力するAND 論理手段とを
含むことを特徴とする現用系・予備系切替装置。
7. The apparatus according to claim 6, wherein said first and second pre-differentiating means are respectively connected to said first or second input terminal, and delay said switching signal to produce a first-order signal. First signal delay means for converting the signal into a delay signal; second signal delay means connected to the first signal delay means for delaying the first-order signal and converting it to a second-order signal; The first signal delay means is connected to an output terminal of the first signal delay means and an output terminal of the second signal delay means, and the first delay signal and the second delay signal are simultaneously detected. Or an active / standby system switching device including AND logic means for outputting a second synchronization signal.
JP14063098A 1998-05-22 1998-05-22 Switching method and switching system for active and standby systems Expired - Fee Related JP3930641B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14063098A JP3930641B2 (en) 1998-05-22 1998-05-22 Switching method and switching system for active and standby systems

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14063098A JP3930641B2 (en) 1998-05-22 1998-05-22 Switching method and switching system for active and standby systems

Publications (2)

Publication Number Publication Date
JPH11341108A true JPH11341108A (en) 1999-12-10
JP3930641B2 JP3930641B2 (en) 2007-06-13

Family

ID=15273172

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14063098A Expired - Fee Related JP3930641B2 (en) 1998-05-22 1998-05-22 Switching method and switching system for active and standby systems

Country Status (1)

Country Link
JP (1) JP3930641B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008029469A1 (en) * 2006-09-07 2008-03-13 Media Global Links Co., Ltd. Switching system in information transmission

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008029469A1 (en) * 2006-09-07 2008-03-13 Media Global Links Co., Ltd. Switching system in information transmission

Also Published As

Publication number Publication date
JP3930641B2 (en) 2007-06-13

Similar Documents

Publication Publication Date Title
US4970405A (en) Clock selection circuit for selecting one of a plurality of clock pulse signals
US5502409A (en) Clock switcher circuit
US5574753A (en) Glitch free clock start/stop control circuit for outputting a single clock signal and a single sync signal from a plurality of sync signal inputs and a plurality of clock signal inputs
JP3930641B2 (en) Switching method and switching system for active and standby systems
US5487163A (en) Fast synchronization of asynchronous signals with a synchronous system
KR950013799B1 (en) Cluck signal selecting apparatus of double cluck system
JPH1168726A (en) Clock changeover circuit
JPH0282812A (en) Clock switching system
JP2001168691A (en) Pulse width modulation circuit
JPH0690657B2 (en) Clock switching circuit
KR100455374B1 (en) Clock skew compensation apparatus which compensates for erroneous operation caused due to clock skew by second clock signal with frequency double of frequency of first clock signal, and clock skew compensation method for synchronous circuit
JPH1168529A (en) Device and method for clock changeover
JPH10145344A (en) Bit phase synchronizing circuit
JPH01290013A (en) Asynchronous clock selecting/synchronizing circuit
JP3312647B2 (en) Flip-flop circuit with asynchronous set / reset
JPH0738398A (en) Clock switching circuit
KR0123068B1 (en) Random generator
JP3019049B2 (en) Clock control circuit and clock control method
JPH0722927A (en) Clock switching circuit
JPH0344212A (en) Logical path multiplex system
KR20050072619A (en) Synchroning circuit generating output signal stably
JPH0645891A (en) Pulse shaping circuit and variable frequency divider system using the same
JPS6247723A (en) Switching system for synchronizing circuit
JPH0774654A (en) Multiplex circuit
JP2001267891A (en) Pulse width adjusting circuit

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040420

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040617

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040914

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041115

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050118

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20050204

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061020

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070309

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100316

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120316

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130316

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140316

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees