JPH0282812A - Clock switching system - Google Patents

Clock switching system

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JPH0282812A
JPH0282812A JP63233510A JP23351088A JPH0282812A JP H0282812 A JPH0282812 A JP H0282812A JP 63233510 A JP63233510 A JP 63233510A JP 23351088 A JP23351088 A JP 23351088A JP H0282812 A JPH0282812 A JP H0282812A
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JP
Japan
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clock
output
switching
clkb
pulse
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JP63233510A
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Inventor
Akira Baba
暁 馬場
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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Abstract

PURPOSE:To guarantee the width of a clock pulse at switching and to prevent a pulse with a shorter width from being outputted by stopping and outputting a clock in a timing synchronously with its own clock. CONSTITUTION:A system is employed in order to switch a clock CLKA 11 into a clock CLKB 12 in such a way that the CLKA 11 is masked at the first trailing point of time of the clock CLKA 11 after a change in a clock switching signal 10, for example, and its output is stopped and then the CLKB 12 is outputted in a timing synchronously with the clock CLKB 12. Thus, the pulse width is not shortened in the stop of the clock CLKA 11 and in the output stage of the clock CLKB 12. The clock CLKA 11 is outputted in the timing synchronously with the clock CLKA 11 after the clock CLKB 12 is stopped in the timing syuchronously with the clock CLKB 12 entirely the same as the case with the clock switching from the clock CLKB 12 into the clock CLKA 11.

Description

【発明の詳細な説明】 〔概  要〕 切換える2つのクロックの停止ト、出力を自己クロック
に同期したタイミングで行うことによりクロック切換時
のクロックパルス幅を保証するクロック切換方式に関し
、 切換える2つのクロックの停止F、出力を自己クロック
に同期したタイミングで行うことにより、切換時のクロ
ックパルス幅を保証し回路の誤動作を防1トすることを
目的とし、 クロック切換信号により第1のクロックと第2のクロッ
クとを切換えて出力するクロック切換回路において、前
記第1のクロックに同期して該第1のクロックをマスク
する第1の信号マスク手段と、前記第2のクロックに同
期して該第2のクロックをマスクする第2の信号マスク
手段とを設け、前記第1のクロックから第2のクロ・ツ
クへの切換時には前記第1の信号マスク手段による前記
第1のクロックのマスク後に前記第2の信号マスク手段
による前記第2のクロックのマスクを解除して該第2の
クロックを出力し、前記第2のクロックから前記第1の
クロックへの切換時には前記第2の信号マスク手段によ
る前記第2のクロックのマスク後に前記第1の信号マス
ク手段による前記第1のクロックのマスクを解除して該
第1のクロックを出力するように構成する。
[Detailed Description of the Invention] [Summary] This invention relates to a clock switching method that guarantees a clock pulse width at the time of clock switching by stopping and outputting the two clocks to be switched at a timing synchronized with the self-clock. The purpose of this is to guarantee the clock pulse width at the time of switching and prevent malfunction of the circuit by performing the stop F and output at a timing synchronized with the self clock. In the clock switching circuit, the first signal masking means masks the first clock in synchronization with the first clock, and the second signal masking means synchronizes with the second clock and outputs the second clock. and second signal masking means for masking the first clock, and when switching from the first clock to the second clock, the first clock is masked by the first signal masking means, and then the second clock is masked by the first signal masking means. The second clock is unmasked by the signal masking means to output the second clock, and when switching from the second clock to the first clock, the second clock is unmasked by the second signal masking means. After masking the second clock, the first clock is unmasked by the first signal masking means and the first clock is output.

〔産業上の利用分野〕[Industrial application field]

本発明は各種電子回路等におけるクロックパルスの切換
方式に係り、さらに詳しくは切換える2つのクロックの
停止ト、出力を自己クロックに同期したタイミングで行
うことによりクロック切換時のクロックパルス幅を保証
するクロック切換方式〔従来の技術〕 電子回路や計算機システム内の信号同期用、伝送系の時
間軸用のクロックパルスとして、回路やシステム内の使
用個所により周期、パルス幅の異なる各種のクロックが
用いられる。例えば端末などにおいて、バス系のクロッ
クと回線出力用のクロックとして相互に非同期のものが
用いられる場合には、端末の内部の適当な個所でクロッ
クの切換を行う必要がある。
The present invention relates to a method for switching clock pulses in various electronic circuits, etc., and more specifically, a clock that guarantees the clock pulse width when switching clocks by stopping two clocks to be switched and outputting them at a timing synchronized with the self-clock. Switching Method [Prior Art] Various clocks with different periods and pulse widths are used as clock pulses for signal synchronization in electronic circuits and computer systems, and for the time axis of transmission systems, depending on where they are used in the circuit or system. For example, when a terminal uses a bus system clock and a line output clock that are asynchronous to each other, it is necessary to switch the clocks at an appropriate location inside the terminal.

このようなりロック切換を行う切換方式の従来例を第4
図に示す。同図において1は2つのクロック(CLK)
A、Bを切換えて出力するためのセレクタである。例え
ばCLK切換信号2が“1“のときにはCLKA3がセ
レクタlから出力(CLKOUT)4として出力され、
CLK切換信号が“0′のときにはCLKB5がセレク
タ1から出力される。
A conventional example of a switching method that performs lock switching like this is shown in the fourth example.
As shown in the figure. In the same figure, 1 indicates two clocks (CLK)
This is a selector for switching and outputting A and B. For example, when CLK switching signal 2 is "1", CLKA3 is output from selector 1 as output (CLKOUT) 4,
When the CLK switching signal is "0", CLKB5 is output from the selector 1.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

第4図のクロック切換方式の従来例におけるクロック切
換のタイムチャートを第5図に示す。同図において、C
LK9]換信号2が“l゛の区間ではCLKA3が、ま
た切換信号2が“0°の区間ではCLKB5がCLKO
UT4として出力される。同図(a)においては、CL
K切換信号2が“1゛から°0°になるのはCLKA3
が“0°から“1”になったp後の時点であり、このた
め、CLKOUT4には■で示すごく短い幅を持つパル
スが出力される。また同図(b)においては、CLKB
5が“0゛から°1゛になった直後にCLK切換信号2
が°0”から“1゛に変化し、CLKOUT4には■で
示す幅の短いパルスが出力される。
A time chart of clock switching in the conventional example of the clock switching method shown in FIG. 4 is shown in FIG. In the same figure, C
LK9] In the section where the switching signal 2 is "1", CLKA3 is set to CLKO, and in the section where the switching signal 2 is "0°", CLKB5 is set to CLKO.
Output as UT4. In the same figure (a), CL
The K switching signal 2 changes from “1” to °0° at CLKA3.
This is the point after p when CLKB changes from 0° to 1, and therefore, a pulse with a very short width indicated by ■ is output to CLKOUT4.
Immediately after 5 changes from "0" to "1", CLK switching signal 2
changes from 0 to 1, and a short pulse shown by black is output to CLKOUT4.

上述のような短い幅を持つパルスを含む信号をクロック
として用いると、ディジタル回路の誤動作の原因になる
。そのためこのような短い幅のパルスを除去するための
回路を必要とするという問題点があった。
If a signal including pulses having a short width as described above is used as a clock, it may cause malfunction of the digital circuit. Therefore, there is a problem in that a circuit for removing such short width pulses is required.

本発明は、切換える2つのクロックの停止ト、出力を自
己クロックに同期したタイミングで1行うことにより、
切換時のクロックパルス幅を保証し回路の誤動作を防1
卜することを目的とする。
The present invention achieves this by stopping and outputting the two clocks to be switched at a timing synchronized with the self-clock.
Guarantees clock pulse width during switching to prevent circuit malfunction1
The purpose is to read.

〔課題を解決するための手段〕[Means to solve the problem]

第1図に本発明の原理ブロック図を示す。同図において
、第1のクロックと第2のクロックとの切換はクロック
切換信号により制御される。
FIG. 1 shows a block diagram of the principle of the present invention. In the figure, switching between the first clock and the second clock is controlled by a clock switching signal.

第1の信号マスク手段6は第1のクロックに同期したタ
イミング、例えば第1のクロックパルスの立下りに同期
して第1のクロックをマスクするものであり、第2のク
ロックを出力すべき区間内の最初の第1のクロックパル
スの立下り後に第1のクロックをマスクする。
The first signal masking means 6 masks the first clock at a timing synchronized with the first clock, for example, in synchronization with the falling edge of the first clock pulse, and the first signal masking means 6 masks the first clock at a timing synchronized with the first clock, for example, in synchronization with the falling edge of the first clock pulse. The first clock is masked after the falling edge of the first first clock pulse in the first clock pulse.

第2の信号マスク手段7は第2のクロックに同期したタ
イミング、例えば第2のクロックパルスの立下りに同期
して第2のクロックをマスクするものであり、第1のク
ロックを出力すべき区間内の最初の第2のクロックパル
スの立下り後に第2のクロックをマスクする。
The second signal masking means 7 masks the second clock at a timing synchronized with the second clock, for example, in synchronization with the falling edge of the second clock pulse, and the second signal masking means 7 masks the second clock at a timing synchronized with the second clock, for example, in synchronization with the falling edge of the second clock pulse. The second clock is masked after the falling edge of the first second clock pulse in the second clock pulse.

〔作   用〕[For production]

第1図において、例えばクロック切換信号が“1°のと
きに第1のクロックが、“0°のときに第2のクロック
が出力されるものとする。第1のクロックから第2のク
ロックへの切換時には、クロック切換信号が°1′から
“0′に変えられる。この変化の直後の第1のクロック
パルスの立下り時に第1の信号マスク手段6により第1
のクロックがマスクされ、第1のクロックの出力は停ト
される。この時点以前は、第1のクロックが出力されて
いるため、当然第2のクロックは第2の信号マスク手段
7によりマスクされているが、この時点直後の第2のク
ロックパルスの立下り時に第2の信号マスク手段7のマ
スクは解除され、第2のクロックの出力が開始される。
In FIG. 1, for example, it is assumed that the first clock is output when the clock switching signal is "1°" and the second clock is output when the clock switching signal is "0°." When switching from the first clock to the second clock, the clock switching signal is changed from °1' to "0". Immediately after this change, at the falling edge of the first clock pulse, the first signal masking means 6 The first
The first clock is masked, and the output of the first clock is stopped. Before this point, since the first clock is being output, the second clock is naturally masked by the second signal masking means 7, but at the falling edge of the second clock pulse immediately after this point, the second clock is output. The second signal masking means 7 is unmasked and output of the second clock is started.

これに対して第2のクロックから第1のクロックへの切
換時には、クロック切換信号が0゛から1゛に変えられ
る。この変化の直後の第2のクロックパルスの立下り時
に第2の信号マスク手段7により第2のクロックがマス
クされ、その出力は停止トされる。その後第1の信号マ
スク手段6による第1のクロックのマスクが第1のクロ
ックパルスの立下り時点で解除され、第1のクロックの
出力が再開される。
On the other hand, when switching from the second clock to the first clock, the clock switching signal is changed from 0' to 1'. Immediately after this change, at the falling edge of the second clock pulse, the second clock is masked by the second signal masking means 7, and its output is stopped. Thereafter, the masking of the first clock by the first signal masking means 6 is released at the falling edge of the first clock pulse, and output of the first clock is restarted.

以上のように、本発明においては、クロックの停市、出
力を自己クロックに同期したタイミングで行うために、
切換時におけるクロックパルス幅が保証され、短いパル
スが出力されることはない。
As described above, in the present invention, in order to stop and output the clock at a timing synchronized with the self-clock,
The clock pulse width at the time of switching is guaranteed, and short pulses will not be output.

〔実  施  例〕〔Example〕

本発明におけるクロック切換回路の実施例を第2図に示
す。同図の回路はクロック切換信号10の制御により2
つのクロックCL’KAIIとCLKB12とを切換え
てCLKOUT20として出力するものであり、3つの
Dフリップフロップ(D−FF)13,14,15.3
つのアンド回路16.17.18、及びオア回゛路19
により構成される。
An embodiment of the clock switching circuit according to the present invention is shown in FIG. The circuit shown in the figure is controlled by the clock switching signal 10.
It switches two clocks CL'KAII and CLKB12 and outputs them as CLKOUT20, and three D flip-flops (D-FF) 13, 14, 15.3
AND circuits 16, 17, and 18, and OR circuit 19
Consisted of.

本発明においては、CLKAIIからCLKB12に切
換える場合にはまずCLKAI 1に同期したタイミン
グ、例えばクロック切換信号10の変化後の最初のCL
KAI 1のパルス立下りの時点で、CLKAIIがマ
スクされてその出力が停止トされ、その後CLKB 1
2に同期したタイミングで、CLKB 12が出力され
るという方式を用いる。これによりCLKAIIの停止
ト及びCLKB12の出力の際にパルス幅が短くなるこ
とがない、、CLKB12からCLKAIIにクロック
切換を行う場合にも、全く同様にCLKB 12に同期
したタイミングでCLKB 12が停止トされた後にC
LKAIIに同期したタイミングでCLKAllが出力
される。
In the present invention, when switching from CLKAII to CLKB12, first the timing synchronized with CLKAI 1, for example, the first CLK signal after the change of the clock switching signal 10.
At the falling edge of the KAI 1 pulse, CLKAII is masked and its output is stopped, and then CLKB 1
A method is used in which CLKB 12 is output at a timing synchronized with CLKB 2. As a result, the pulse width does not become short when CLKAII is stopped and CLKB12 is output.Even when switching the clock from CLKB12 to CLKAII, CLKB12 is stopped at a timing synchronized with CLKB12 in exactly the same way. C after being
CLKAll is output at a timing synchronized with LKAII.

第2図の実施例回路の動作を第3図のタイムチャートと
ともに説明する。第3図(alはCLKAllに対して
CLKB 12の位相が遅れている場合、(blは逆に
進んでいる場合、(C)は両者の位相が一致している場
合のタイムチャートである。
The operation of the embodiment circuit shown in FIG. 2 will be explained with reference to the time chart shown in FIG. FIG. 3 is a time chart in which (al is delayed in phase of CLKB 12 with respect to CLKAll, (bl is in the opposite direction), and (C) is a time chart in which both phases match.

第2図において、アンド回路17に入力するCLKAI
Iの停止ト、出力はアンド回路17への他の入力である
アンド回路16の出力、信号のにより制御され、またア
ンド回路18に入力するCLKB12の停止F、出力は
アンド回路18への他の入力であるD−FF14の百出
力、信号◎により制御される。
In FIG. 2, CLKAI input to the AND circuit 17
The stop output of I is controlled by the output of AND circuit 16, which is the other input to AND circuit 17, and the stop F output of CLKB12, which is input to AND circuit 18, is controlled by the other input to AND circuit 18. The output of the D-FF 14, which is the input, is controlled by the signal ◎.

最初にCLKAIIからCLKB 12への切換を説明
する。これは第3図のタイムチャートにおける前半部の
動作である。例えばCLK切換信号10が“1゛のとき
CLKAIIが0゛のときCLKB 12が出力される
ものとすると、CLKB12への切換のためにCLK切
換信号1o、すなわちD−FF13へ(7)D入力が“
1゛から′o゛になる。すると、その直後のD−FF1
3へのクロック入力であるCLKAIIのパルス立下り
時点において、D−FF 13のQ出力は“0゛となる
。D−FF13のQ出力はアンド回路16へ入力するた
め、その出力である信号のは“0゛ となり、アンド回
路17への他の入力であるCLKAllのオア回路19
を経由しての出力は停止トされる。
First, switching from CLKA II to CLKB 12 will be explained. This is the operation in the first half of the time chart in FIG. For example, if the CLK switching signal 10 is "1" and CLKAII is 0, CLKB 12 is output, then in order to switch to CLKB12, the CLK switching signal 1o, that is, the (7) D input to the D-FF 13 is output. “
From 1゛ to 'o゛. Then, immediately after that, D-FF1
At the falling edge of the pulse of CLKAII, which is the clock input to CLKA II, the Q output of the D-FF 13 becomes "0".The Q output of the D-FF 13 is input to the AND circuit 16, so the output signal of the D-FF 13 becomes "0". becomes “0゛”, and the OR circuit 19 of CLKAll which is the other input to the AND circuit 17
Output via is stopped.

一方、D−FF13のQ出力はD−FF14のD入力に
も入力する。D−FF13のQ出力が°0° となった
直後のD−FF 14へのクロック入力であるCLKB
 12のパルス立下り時点において、D−FF14の百
出力、信号Oは“1° となり、この時点からCLKB
 12がアンド回路18、オア回路19を経由して出力
される。
On the other hand, the Q output of the D-FF13 is also input to the D input of the D-FF14. CLKB, which is the clock input to D-FF 14 immediately after the Q output of D-FF 13 becomes °0°
At the falling edge of the pulse No. 12, the 100 output of the D-FF 14 and the signal O become "1°," and from this point on, the CLKB
12 is output via an AND circuit 18 and an OR circuit 19.

以上のようにCLKAIIの出力がCLKAllのパル
ス立下りに同期して停止トされた後に、CLK、B12
がそのパルス立下りに同期して出力開始されることによ
り、CLKAI 1とCLKB 12のどちらのパルス
もそのパルス幅が保証されて出力される。
As described above, after the output of CLKAII is stopped in synchronization with the falling edge of the pulse of CLKAll, CLK, B12
Since output is started in synchronization with the falling edge of the pulse, both pulses CLKAI 1 and CLKB 12 are output with their pulse widths guaranteed.

次にCLKB 12からCLKAIIの切換、すなわち
第3図のタイムチャートにおける後半の動作を説明する
。CLK切換信号10が“O゛から°1゛になると、そ
の直後のCLKAI lのパルス立下り時点でD−FF
13のQ出力が“1゛になる。この信号はD−FF 1
4のD入力に入力し、さらにその直後のCLKBl2の
パルス立下す時点でD−FF14のQ出力に伝えられる
。この時点でD−FF14の百出力は“0゛になるので
、これに同期してCLKB 12のアンド回路18及び
オア回路19を通して出力は停!トされる。
Next, the switching from CLKB 12 to CLKAII, that is, the operation in the latter half of the time chart of FIG. 3 will be explained. When the CLK switching signal 10 changes from "O" to "1", the D-FF switches immediately after that at the falling edge of the CLKAI l pulse.
13's Q output becomes "1". This signal is D-FF 1
4, and is further transmitted to the Q output of the D-FF 14 at the falling edge of the CLKB12 pulse immediately thereafter. At this point, the output of the D-FF 14 becomes "0", and in synchronization with this, the output is stopped through the AND circuit 18 and the OR circuit 19 of the CLKB 12.

一方D−FF14のQ出力はD−FF15のD入力に入
力しており、D−FF 14のQ出力が11′ になっ
た直後のCLKAI 1のパルス立下り時点においてD
−FF15のQ出力が“1゛になり、この信号がアンド
回路16に入力する。このときアンド回路16への他の
入力であるD−FF13のQ出力は既に“l゛になって
いるので、アンド回路16の出力、信号のはIll  
となり、この時点からCLKAIIのアンド回路17及
びオア回路19を経由しての出力が再開される。
On the other hand, the Q output of D-FF14 is input to the D input of D-FF15, and at the falling edge of the CLKAI 1 pulse immediately after the Q output of D-FF14 becomes 11',
-The Q output of FF15 becomes "1", and this signal is input to the AND circuit 16.At this time, the Q output of D-FF13, which is the other input to the AND circuit 16, is already "1". , the output of the AND circuit 16, the signal Ill
From this point on, the output of CLKA II via the AND circuit 17 and the OR circuit 19 is restarted.

第3図の(a) 〜(C)は前述のようにCLKAII
とCLKB 12との位相関係による相違を示しており
、同図(alのCLKB 12の位相が遅れている場合
には、CLKB 12の出力停止トからCLKAllの
出力再開までの期間が一周期に近くなるため、CLKB
 12からCLKAIIへの切換の際に1パルス抜けた
波形がCLKOUT20として得られる。
(a) to (C) in Figure 3 are CLKA II as described above.
This figure shows the difference due to the phase relationship between CLKB 12 and CLKB 12. To become, CLKB
A waveform with one pulse omitted when switching from CLKAII to CLKAII is obtained as CLKOUT20.

これに対して、第3図(b)のようにCLKB l 2
の(O相が進んでいる場合には、CLKAIIの立下り
からCLKB 12の立下りまでが一周期に近くなるた
め、CLKAIIからCLKB 12への切換に際して
1パルス抜けた波形がCLKOUT20として得られる
On the other hand, as shown in FIG. 3(b), CLKB l 2
(If the O phase is leading, the period from the fall of CLKA II to the fall of CLKB 12 is close to one cycle, so a waveform with one pulse missing when switching from CLKA II to CLKB 12 is obtained as CLKOUT 20.

さらに第3図(C)のように両クロックの位相が一敗、
している場合には、例えばCLKAIIの立下りによっ
てCLKAIIの出力が停止トされてから1パルス後の
CLKB 12の立下りによりCLKBl2の出力が開
始されるため、CLKAIIからCLKB 12への切
換、及びCLKBl 2からCLKAIIへの切換のい
ずれの切換に際しても、1パルス抜けた波形がCLKO
UT20として得られる。
Furthermore, as shown in Figure 3 (C), the phase of both clocks is lost,
In this case, for example, after the output of CLKAII is stopped by the falling edge of CLKAII, the output of CLKBl2 is started by the falling edge of CLKB 12 one pulse later, so that the switching from CLKAII to CLKB 12, and When switching from CLKBl 2 to CLKAII, the waveform with one pulse missing is CLKO.
Obtained as UT20.

以上の説明では、CLKAIIとCLKB 12の周波
数が等しい場合を説明したが、両クロックの周波数が異
なっていても、クロック切換信号10の変化後にどちら
のクロックパルスが先に立下るかなどにより、パルス出
力の抜けが起こるか否かの相違が生ずるのみで、第2図
の回路の動作には間硬がなく、本発明は周波数の異なる
2つのクロックの切換にも適用可能である。
In the above explanation, the case where the frequencies of CLKAII and CLKB 12 are equal has been explained, but even if the frequencies of both clocks are different, the pulse may vary depending on which clock pulse falls first after the change of the clock switching signal 10. The only difference is whether or not the output will be dropped, and there is no rigidity in the operation of the circuit shown in FIG. 2, and the present invention is also applicable to switching between two clocks having different frequencies.

〔発明の効果〕〔Effect of the invention〕

以上のように、本発明によれば、切換えられる2つのク
ロックの停■ト、出力を自己クロックに同期したタイミ
ングで行うために、切換時におけるクロックパルス幅が
保証され、回路の誤動作を防1卜することができ、シス
テムの信頼性が向上する。
As described above, according to the present invention, since the two clocks to be switched are stopped and output at timings synchronized with the self-clock, the clock pulse width at the time of switching is guaranteed, and malfunction of the circuit is prevented. This improves the reliability of the system.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の原理ブロック図、 第2図はクロック切換回路の実施例を示す図、第3図は
実施例におけるタイムチャート、第4図はクロック切換
方式の従来例を示す図、第5図は従来例におけるタイム
チャートである。 13.14.15・・・Dフリップフロップ、16.1
7.18・・・アンド回路、 ・オア回路。
Fig. 1 is a block diagram of the principle of the present invention; Fig. 2 is a diagram showing an embodiment of a clock switching circuit; Fig. 3 is a time chart in the embodiment; Fig. 4 is a diagram showing a conventional example of a clock switching system; FIG. 5 is a time chart in the conventional example. 13.14.15...D flip-flop, 16.1
7.18...AND circuit, ・OR circuit.

Claims (1)

【特許請求の範囲】 クロック切換信号により第1のクロックと第2のクロッ
クとを切換えて出力するクロック切換回路において、 前記第1のクロックに同期して該第1のクロックをマス
クする第1の信号マスク手段(6)と、前記第2のクロ
ックに同期して該第2のクロックをマスクする第2の信
号マスク手段(7)とを設け、 前記第1のクロックから第2のクロックへの切換時には
前記第1の信号マスク手段(6)による前記第1のクロ
ックのマスク後に前記第2の信号マスク手段(7)によ
る前記第2のクロックのマスクを解除して該第2のクロ
ックを出力し、前記第2のクロックから前記第1のクロ
ックへの切換時には前記第2の信号マスク手段(7)に
よる前記第2のクロックのマスク後に前記第1の信号マ
スク手段(6)による前記第1のクロックのマスクを解
除して該第1のクロックを出力することを特徴とするク
ロック切換方式。
[Claims] In a clock switching circuit that switches and outputs a first clock and a second clock using a clock switching signal, a first clock that masks the first clock in synchronization with the first clock; A signal masking means (6) and a second signal masking means (7) for masking the second clock in synchronization with the second clock are provided, At the time of switching, after the first clock is masked by the first signal masking means (6), the second clock is unmasked by the second signal masking means (7) and the second clock is output. However, when switching from the second clock to the first clock, after the second clock is masked by the second signal masking means (7), the first clock is masked by the first signal masking means (6). A clock switching method characterized in that the first clock is unmasked and the first clock is output.
JP63233510A 1988-09-20 1988-09-20 Clock switching system Pending JPH0282812A (en)

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