KR0121155Y1

KR0121155Y1 - Circuit for preventing net-synchronous device from a discontinuity

Info

Publication number: KR0121155Y1
Application number: KR92027958U
Authority: KR
Inventors: 박중희
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1992-12-30
Filing date: 1992-12-30
Publication date: 1998-08-17
Also published as: KR940018177U

Abstract

본 고안은 DP-PLL로 구성된 망 동기 장치에서 각 유니트간의 절체시 동작중인 유니트의 프레임 펄스와 대기중인 유니트의 프레임 펄스사이의 위상 편차로 인하여 데이터가 손실되거나 중복되는 현상을 방지할 수 있도록 한 망 동기 장치의 신호 불연속 방지 회로에 관한 것이다.The present invention is designed to prevent data loss or duplication due to the phase deviation between the frame pulse of the active unit and the frame pulse of the waiting unit when switching between units in the network synchronization device composed of DP-PLL. A signal discontinuity prevention circuit of a synchronous device.

이러한 본 고안은 외부 기준 클럭보다 낮은 주파수의 타이밍에 대해 두 유니트 사이의 위상이 동기될 수 있도록 하는 프레임 펄스 보정 수단과, 두 유니트간의 클럭에 대해 상대적인 위상의 앞섬 또는 뒤짐 상태 뿐만 아니라 얼마만큼의 위상이 앞서거나 뒤졌는지도 알 수 있도록 하는 미세 위상 검출 수단을 구비하게 된다.The present invention provides a frame pulse correction means which allows the phase between two units to be synchronized with respect to a timing of a frequency lower than an external reference clock, and how many phases as well as the leading or falling phase of the phase relative to the clock between the two units. It may be provided with a fine phase detection means to be able to know whether it is ahead or behind.

Description

Signal discontinuity prevention circuit of network synchronizer

제 1도는 종래의 외부 기준 클럭 동기 회로도.1 is a conventional external reference clock synchronization circuit diagram.

제 2도는 종래의 미세 위상 조정용 위상차 검출 회로도.2 is a conventional phase difference detection circuit for fine phase adjustment.

제 3도는 본 고안의 프레임 펄스 보정 회로도.3 is a frame pulse correction circuit diagram of the present invention.

제 4도는 본 고안의 미세 위상 검출 회로도.4 is a fine phase detection circuit diagram of the present invention.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10, 30:로우드 발생기 20:분주기10, 30: Loud generator 20: Divider

40:프레임 펄스/멀티 프레임 펄스 발생기 50:지연부40: frame pulse / multi-frame pulse generator 50: delay part

60, FF1-FF5:플립플럽60, FF1-FF5: flip flop

종래의 DP-PLL로 구성된 망 동기 장치에서는 각 유니트의 전원 공급시 외부 기준 클럭 신호를 이용하여 클럭 및 프레임 펄스의 발생부에 리세트 신호를 주기 위한 외부 기준 클럭 동기 회로와, 정상 동작시 동작중인 유니트에 대기중인 유니트의 클럭을 동기시키기 위한 미세 위상 조정용 위상차 검출회로와, 미세 위상 보정 알고리즘등이 이용되고 잇다.In the conventional network synchronizer composed of DP-PLL, an external reference clock synchronizing circuit for providing a reset signal to a clock and frame pulse generator using an external reference clock signal when each unit is powered on, and in operation during normal operation A fine phase adjustment phase difference detection circuit, a fine phase correction algorithm, and the like are used to synchronize the clocks of the units waiting on the unit.

종래의 외부 기준 클럭 동기 회로는 제 1도에 도시된 바와 같이, 외부 기준 클럭 신호에 동기되어 소프트웨어적인 리세트 인에이블 신호를 지연시키는 플립플럽(FF1)(FF2)과, 플립플럽(FF1)의 출력신호와 플립플럽(FF2)의 반전 출력 신호를 부정 논리곱하는 낸드 게이트(NAND1)와, 유니트의 시스템 클럭 신호에 동기되어 상기 낸드 게이트(NAND1)의 출력 신호를 지연시키는 플립플럽(FF3)(FF4)과, 플립플럽(FF3)의 출력 신호와 플립플럽(FF4)의 반전 출력 신호를 부정 논리곱하여 리세트 인에이블 신호를 출력하는 낸드 게이트(NAND2)로 구성되어 있었다.The conventional external reference clock synchronizing circuit includes a flip flop (FF1) (FF2) and a flip flop (FF1) for delaying a software reset enable signal in synchronization with an external reference clock signal as shown in FIG. NAND gate NAND1 which negates the output signal and the inverted output signal of flip flop FF2, and flip flop FF3 (FF4) which delays the output signal of the NAND gate NAND1 in synchronization with the system clock signal of the unit. ) And a NAND gate NAND2 that negatively multiplies the output signal of the flip-flop FF3 and the inverted output signal of the flip-flop FF4 to output a reset enable signal.

또, 종래의 미세 위상 조정용 위상차 검출회로는 제 2도에 도시된 바와 같이, 동작중인 유니트의 시스템 클럭 신호와 대기중인 유니트의 시스템 클럭 신호사이의 위상 편차를 검출하여 미세 위상 정보를 출력하는 플립플럽(FF5)과, 동작중인 유니트의 시스템 클럭 신호와 대기중인 유니트이 시스템 클럭 신호를 비교하여 미세 위상 정보를 출력하는 익스클루시브 오아 게이트(EX-OR)로 구성되어 있었다.In addition, the conventional fine phase adjustment phase difference detection circuit detects a phase deviation between the system clock signal of the unit in operation and the system clock signal of the unit waiting to output fine phase information as shown in FIG. (FF5), and an exclusive ora gate (EX-OR) that compares the system clock signal of the operating unit with the waiting unit and outputs fine phase information.

그리하여 종래에는 상기와 같이 구성된 제 1도의 외부 기준 클럭 동기 회로를 이용하여 DP-PLL로 구성된 망 동기 장치의 이중화된 각 유니트에 리세트 신호를 인가함으로써 두 유니트를 외부 기준 클럭에 동기화시켰다.Thus, conventionally, two units are synchronized to an external reference clock by applying a reset signal to each redundant unit of a network synchronizer composed of DP-PLL using the external reference clock synchronizing circuit of FIG. 1 configured as described above.

그리고 정상 상태에서는 제 2도의 미세 위상 조정용 위상차 검출회로를 이용하여 동작중인 유니트의 클럭과 대기중인 유니트의 클럭사이의 위상 편차를 검출하고, 대기중인 유니트의 미세 위상 보정 알고리즘을 이용하여 두 유니트를 동기화시켰다.In the normal state, the phase difference detection circuit of the operating unit and the clock of the waiting unit is detected using the fine phase adjustment phase difference detection circuit of FIG. 2, and the two units are synchronized using the fine phase correction algorithm of the waiting unit. I was.

그러나 이러한 방식은 외부 기준 클럭 동기 회로의 경우 외부 기준 클럭보다 낮은 주파수의 타이밍에 대해서는 두 유니트 사이의 위상이 동기될 수 없는 문제점이 있었다.However, this method has a problem in that the phase between the two units cannot be synchronized with respect to the timing of the frequency lower than that of the external reference clock synchronization circuit.

또, 미세 위상 조정용 위상차 검출회로의 경우에도 두 유니트간의 클럭에 대해 상대적인 위상의 앞선 상태 또는 뒤짐 상태만을 알 수 있으므로 얼마만큼의 위상이 앞서거나 뒤졌는지를 알 수 없게 되는 문제점이 있었다.In addition, even in the case of the fine phase adjustment phase difference detection circuit, only the advanced state or the reverse state of the phase relative to the clock between the two units can be known, so there is a problem in that it is impossible to know how much the phase is ahead or behind.

본 고안은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 고안의 목적은 외부 기준 클럭 동기 회로의 경우 외부 기준 클럭보다 낮은 주파수의 타이밍에 대해서는 두 유니트 사이의 위상이 동기될 수 있도록 하는 망 동기 장치의 신호 불연속 방지 회로를 제공하는데 있다.The present invention is to solve the conventional problems as described above, an object of the present invention is to synchronize the phase between the two units for the timing of the frequency lower than the external reference clock in the case of the external reference clock synchronization circuit It is to provide a signal discontinuity prevention circuit of the device.

본 고안의 다른 목적은 미세 위상 조정용 위상차 검출회로의 경우 두 유니트간의 클럭에 대해 상대적인 위상의 앞선 상태 또는 뒤짐 상태 뿐만 아니라 얼마만큼의 위상이 앞서거나 뒤졌는지도 알 수 있도록 하는 망 동기 장치의 신호 불연속 방지 회로를 제공하는데 있다.Another object of the present invention is the signal discontinuity of the network synchronization device that allows the phase difference detection circuit for fine phase adjustment to know how much the phase is ahead or behind, as well as the phase of the phase relative to the clock between the two units. To provide a prevention circuit.

이하, 첨부된 제 3도 및 제 4도를 참조하여 본 고안의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3 and 4 as follows.

제 3도는 DP-PLL로 구성된 망 동기 장치에서의 두 유니트간 프레임 펄스를 동기시키기 위한 프레임 펄스 보정 회로도이다.3 is a frame pulse correction circuit diagram for synchronizing frame pulses between two units in a network synchronizer configured of DP-PLL.

이에 도시된 바와 같이, 본 고안의 프레임 펄스 보정 회로는 프로세서에서 주는 로우드 인에이블 신호와 동작중인 유니트에서 오는 멀티 프레임 펄스에 따라 로우드 신호를 발생시키는 제1 로우드 발생기(10)와, 제1 로우드 발생기(10)에서 출력된 로우드 신호에 따라 대기중인 유니트의 시스템 클럭 신호를 분주하는 분주기(20)와, 프로세서에서 주는 로우드 인에이블 신호와 동작중인 유니트에서 오는 멀티 프레임 펄스에 따라 로우드 신호를 발생시키는 제2 로우드 발생기(30)와, 대기중인 유니트의 시스템 클럭 신호와 상기 분주기(20)의 출력 신호를 입력받아 제2 로우드 발생기(30)에서 출력된 로우드 신호에 따라 동작중인 유니트의 멀티 프레임 펄스에 동기된 대기중인 유니트의 멀티 프레임 펄스와 프레임 펄스를 출력하는 프레임 펄스/멀티 프레임 펄스 발생기(40)로 구성되어 있다.As shown in the drawing, the frame pulse correction circuit of the present invention comprises a first lock generator 10 for generating a low signal in accordance with a low enable signal from a processor and a multi-frame pulse from an operating unit; 1 The divider 20 divides the system clock signal of the waiting unit according to the loud signal output from the loudspeaker generator 10, and the multi-frame pulses from the operating enable unit and the operating signal supplied from the processor. Accordingly, the second lock generator 30 generating the low signal, the system clock signal of the waiting unit and the output signal of the divider 20 are received, and the low output from the second lock generator 30 is received. Frame pulse / multi frame pulse outputting multi frame pulses and frame pulses of the waiting unit synchronized with the multi frame pulses of the unit operating according to the signal The generator 40 is comprised.

상기와 같이 구성된 프레임 펄스 보정 회로에서 동작중인 유니트에서 오는 멀티 프레임 펄스 신호(SKHz)와 대기중인 유니트의 멀티 프레임 펄스 신호(2KHz)는 망 동기 장치에서 가장 낮은 주파수의 타이밍 신호인 멀티 프레임 펄스이다.The multi frame pulse signal (SKHz) coming from the unit in operation in the frame pulse correction circuit configured as described above and the multi frame pulse signal (2KHz) of the waiting unit are the multi frame pulses which are the timing signals of the lowest frequency in the network synchronizer.

대기중인 유니트의 초기 프로그램 수행중 프로세서가 제1 로우드 발생기(10)로 로우드 인에이블 신호를 주면, 제1 로우드 발생기(10)는 동작중인 유니트에서 오는 멀티 프레임 펄스에 따라 분주기(20)에 강제로 로우드 신호를 가하게 된다.When the processor provides the low enable signal to the first lock generator 10 during the initial program execution of the waiting unit, the first lock generator 10 divides the frequency into a multi-frame pulse according to a multi-frame pulse from the operating unit. ) Will force a loud signal.

그러면 분주기(20)는 입력된 대기중인 유니트의 시스템 클럭 신호를 분주하여 동작중인 유니트의 클럭 신호에 대기중인 유니트의 클럭 신호를 동기시키게 된다.The divider 20 divides the input system clock signal of the waiting unit to synchronize the clock signal of the waiting unit with the clock signal of the operating unit.

또다시 소프트웨어적으로 프로세서가 제2 로우드 발생기(30)로 로우드 인에이블 신호를 주면, 제2 로우드 발생기(30)는 동작중인 유니트에서 오는 멀티 프레임 펄스에 따라 프레임 펄스/멀티 프레임 펄스 발생기(40)에 강제로 로우드 신호를 가하게 된다.Once again the software gives the low enable signal to the second lock generator 30, the second lock generator 30 generates a frame pulse / multi frame pulse generator according to the multi frame pulses from the operating unit. Force signal to 40 is applied.

그러면 대기중인 유니트의 시스템 클럭 신호와 상기 분주기(20)의 출력 신호가 입력되는 프레임 펄스/멀티 프레임 펄스 발생기(40)는 동작중인 유니트의 멀티 프레임 펄스에 대기중인 유니트의 멀티 프레임 펄스를 동기시켜 출력한다.Then, the frame pulse / multi-frame pulse generator 40, to which the system clock signal of the waiting unit and the output signal of the divider 20 are input, synchronizes the multi-frame pulse of the waiting unit with the multi-frame pulse of the operating unit. Output

이와 같은 과정을 통해 두 유니트간의 멀티 프레임 펄스는 분주기(20)에서 출력된 클럭의 1VI만큼 위상 편차가 생기게 되고, 이 위상 편차를 보상하기 위한 회로를 필요로 하게 된다.Through this process, the multi-frame pulses between the two units have a phase deviation as much as 1 VI of the clock output from the divider 20, and a circuit for compensating for the phase deviation is required.

제 4도는 정상 상태에서 두 유니트간의 멀티 프레임 펄스의 위상 편차를 검출하기 위한 회로도이다.4 is a circuit diagram for detecting a phase deviation of a multi-frame pulse between two units in a steady state.

이에 도시된 바와 같이, 본 고안의 미세 위상 검출 회로는 대기중인 유니트에서 발생되는 멀티 프레임 펄스를 일정 시간 간격으로 위상 지연시켜 출력하는 지연부(50)와, 대기중인 유니트의 멀티 프레임 펄스와 지연부(50)에서 출력된 일정 간격으로 지연된 신호의 위상차를 동작중인 유니트의 멀티 프레임 펄스에 따라 읽어 위상 지연 정보를 프로세서로 출력하는 플립플럽(60)으로 구성되어 있다.As shown therein, the fine phase detection circuit of the present invention includes a delay unit 50 for delaying and outputting a multi-frame pulse generated in a waiting unit at a predetermined time interval, and a multi-frame pulse and delay unit of a waiting unit. And a flip-flop 60 which reads out the phase difference of the signal delayed at a predetermined interval according to the multi-frame pulse of the operating unit and outputs phase delay information to the processor.

상기와 같이 구성된 미세 위상 검출 회로에 대기중인 유니트로부터 오는 멀티 프레임 펄스가 입력되면, 이 신호는 지연부(50)에서 각각 일정 시간 간격으로 위상 지연되어 단자(TAP1-TAP5)를 통해 출력된다.When the multi-frame pulses coming from the waiting unit are input to the fine phase detection circuit configured as described above, the signals are delayed at predetermined time intervals from the delay unit 50 and output through the terminals TAP1-TAP5.

지연부(50)에서 출력된 신호와 대기중인 유니트의 멀티 프레임 펄스는 플립플럽(60)으로 입력되고, 플립플럽(60)은 동작중인 유니트에서 오는 멀티 프레임 펄스를 클럭 신호로하여 일정 간격으로 지연된 위상차를 읽은 후 이 정보를 프로세서로 보낸다.The signal output from the delay unit 50 and the multi-frame pulses of the waiting unit are input to the flip-flop 60, and the flip-flop 60 is delayed at a predetermined interval using the multi-frame pulses coming from the operating unit as a clock signal. After reading the phase difference, this information is sent to the processor.

플립플럽(60)에서 출력되는 위상 지연 정보는 두 유니트간의 위상 편차를 정확하게 보정하기 위한 데이터로서, 프로세서는 이 데이터를 이용하여 미세 위상 보정 프로그램을 수행한다.The phase delay information output from the flip flop 60 is data for accurately correcting the phase deviation between the two units, and the processor uses the data to perform a fine phase correction program.

미세 위상 보정 프로그램에서는 상기 위상 지연 정보를 이용하여 로킹(locking)하고자 하는 기준값을 소프트웨어적으로 가변시켜 두 유니트간의 위상 편차를 없앤다.In the fine phase correction program, the reference value to be locked is changed in software using the phase delay information to eliminate the phase deviation between the two units.

이상에서와 같이 본 고안은 망 동기 장치의 각 유니트간의 절체시 외부 기준 클럭보다 낮은 주파수의 타이밍에 대해서도 두 유니트 사이의 위상이 동기될 수 있고, 두 유니트간의 클럭에 대해서도 얼마만큼의 위상이 앞서거나 뒤졌는지를 알 수 있으므로 프레임 펄스, 멀티 프레임 펄스, 기타 타이밍 신호들의 불연속으로 인해 발생되는 데이터 손실이나 중복을 방지할 수 있는 효과가 있다.As described above, the present invention can synchronize the phase between two units even when timing between each unit of the network synchronization device is lower than the external reference clock, and how much the phase is ahead of the clock between the two units. It can be seen whether it is falling behind, thereby preventing data loss or duplication caused by discontinuity of frame pulses, multi-frame pulses, and other timing signals.

Claims

Frame pulse correction means to synchronize the phase between the two units for timing lower than the external reference clock, and how much phase is advanced while detecting the leading or falling phase of the phase relative to the clock between the two units. And a fine phase detection means for detecting whether or not the device is bent or falling behind.

The method of claim 1, wherein the frame pulse correction means comprises: a first loudspeaker generator (10) for generating a loudspeaker signal in accordance with a low enable signal from a processor and a multi-frame pulse from the operating unit; The divider 20 divides the system clock signal of the waiting unit according to the low signal output from the generator 10, and the low enable signal from the processor and the multi frame pulses from the operating unit. In response to the second signal generator 30 that generates the signal, the system clock signal of the waiting unit and the output signal of the divider 20, and operates according to the signal output from the second signal generator 30. It consists of a frame pulse / multiframe pulse generator 40 which outputs the multi-frame pulses of the waiting unit and the frame pulses synchronized with the multi-frame pulses of the pending unit. A signal discontinuity prevention circuit of a network synchronizer, characterized in that

The microphase detection means includes a delay unit 50 for delaying and outputting the multi-frame pulses generated in the waiting unit at predetermined time intervals, and at a predetermined interval output from the multi-frame pulses and the delay unit 50 of the waiting unit. And a flip-flop (60) for reading out the phase difference of the delayed signal according to the multi-frame pulses of the operating unit and outputting the phase delay information to the processor.