JPH11340468A - 半導体装置 - Google Patents
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- JPH11340468A JPH11340468A JP10144872A JP14487298A JPH11340468A JP H11340468 A JPH11340468 A JP H11340468A JP 10144872 A JP10144872 A JP 10144872A JP 14487298 A JP14487298 A JP 14487298A JP H11340468 A JPH11340468 A JP H11340468A
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- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】素子面積を増大させることなしに出力容量を低
減することができる半導体装置を提供する。 【解決手段】ＳＯＩ構造のｎ形半導体層１内に平面形状
が略櫛形のｎ+形ドレイン領域２が形成され、ｎ+形ドレ
イン領域２を全周に亙って囲むようにｐ形ウェル領域４
を形成してある。ｎ+形ドレイン領域２の櫛歯部の先端
部の外周を円弧状に形成してある。ドレイン電極７の平
面形状はｎ+形ドレイン領域２の外周形状と略一致する
略櫛形の形状であって、ドレイン電極７の中央部の一部
が正方形状のドレインパッド９を構成している。ドレイ
ン電極７の隣り合う櫛歯部間を連結する連結部は、両端
部が櫛歯部に滑らかに連続する弧状に形成され、隣り合
う櫛歯部間の距離を調整可能な調整部が中間部に形成さ
れている
減することができる半導体装置を提供する。 【解決手段】ＳＯＩ構造のｎ形半導体層１内に平面形状
が略櫛形のｎ+形ドレイン領域２が形成され、ｎ+形ドレ
イン領域２を全周に亙って囲むようにｐ形ウェル領域４
を形成してある。ｎ+形ドレイン領域２の櫛歯部の先端
部の外周を円弧状に形成してある。ドレイン電極７の平
面形状はｎ+形ドレイン領域２の外周形状と略一致する
略櫛形の形状であって、ドレイン電極７の中央部の一部
が正方形状のドレインパッド９を構成している。ドレイ
ン電極７の隣り合う櫛歯部間を連結する連結部は、両端
部が櫛歯部に滑らかに連続する弧状に形成され、隣り合
う櫛歯部間の距離を調整可能な調整部が中間部に形成さ
れている
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＳＯＩ構造を利用した半導体装置に関するもの
である。
し、特にＳＯＩ構造を利用した半導体装置に関するもの
である。
【０００２】
【従来の技術】近年、パワーＩＣの高耐圧化、高周波化
に伴い、素子間を絶縁層によって完全に分離することが
でき且つ素子内の寄生容量を小さくすることができるＳ
ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技
術を利用した半導体装置が注目されている。この種の半
導体装置の一つとして横型二重拡散型ＭＯＳＦＥＴ（Ｌ
ＤＭＯＳＦＥＴ：Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉ
ｆｆｕｓｅｄ ＭＯＳＦＥＴ）が知られている。
に伴い、素子間を絶縁層によって完全に分離することが
でき且つ素子内の寄生容量を小さくすることができるＳ
ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技
術を利用した半導体装置が注目されている。この種の半
導体装置の一つとして横型二重拡散型ＭＯＳＦＥＴ（Ｌ
ＤＭＯＳＦＥＴ：Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉ
ｆｆｕｓｅｄ ＭＯＳＦＥＴ）が知られている。
【０００３】図９にＳＯＩ技術を利用したＬＤＭＯＳＦ
ＥＴの断面図を示す。図９に示すＬＤＭＯＳＦＥＴは、
ｎ形シリコン基板もしくはｐ形シリコン基板よりなる半
導体支持基板１０上に埋め込み酸化膜よりなる絶縁層１
１が形成され、該絶縁層１１上に形成されたｎ形シリコ
ン活性層よりなるｎ形半導体層１内に、ｐ形ウェル領域
４と、ｎ+形ドレイン領域２とが離間して形成され、ｎ+
形ソース領域３がｐ形ウェル領域４内に形成されてい
る。ここに、ｐ形ウェル領域４は絶縁層１１に達する深
さまで形成されている。ｎ+形ドレイン領域２上にはド
レイン電極７が、ｎ+形ソース領域３上にはソース電極
８が、それぞれ形成されている。また、ｐ形ウェル領域
４の主表面側においてｎ形半導体層１とｎ+形ソース領
域３とで挟まれた領域上にはゲート絶縁膜５を介して絶
縁ゲート６が形成されている。
ＥＴの断面図を示す。図９に示すＬＤＭＯＳＦＥＴは、
ｎ形シリコン基板もしくはｐ形シリコン基板よりなる半
導体支持基板１０上に埋め込み酸化膜よりなる絶縁層１
１が形成され、該絶縁層１１上に形成されたｎ形シリコ
ン活性層よりなるｎ形半導体層１内に、ｐ形ウェル領域
４と、ｎ+形ドレイン領域２とが離間して形成され、ｎ+
形ソース領域３がｐ形ウェル領域４内に形成されてい
る。ここに、ｐ形ウェル領域４は絶縁層１１に達する深
さまで形成されている。ｎ+形ドレイン領域２上にはド
レイン電極７が、ｎ+形ソース領域３上にはソース電極
８が、それぞれ形成されている。また、ｐ形ウェル領域
４の主表面側においてｎ形半導体層１とｎ+形ソース領
域３とで挟まれた領域上にはゲート絶縁膜５を介して絶
縁ゲート６が形成されている。
【０００４】ところで、上記ＬＤＭＯＳＦＥＴは、図６
若しくは図７に示すような平面形状を有し、略櫛形のｎ
+形ドレイン領域２を全周に亙って囲むようにｐ形ウェ
ル領域４を形成してある。すなわち、ｎ+形ドレイン領
域２を全周に亙ってｐ形ウェル領域４で囲むいわゆるレ
ーストラック構造において、ｎ+形ドレイン領域２が複
数の櫛歯部を有した構造となっている。このＬＤＭＯＳ
ＦＥＴでは、平面形状において、ｎ+形ドレイン領域２
の櫛歯部の先端部及び隣り合う櫛歯部間を連結する連結
部の外周を円弧状に形成し、ｐ形ウェル領域４をｎ+形
ドレイン領域２とｐ形ウェル領域４との間の距離が略一
定になるように形成してある。すなわち、ｐ形ウェル領
域４は、ｎ+形ドレイン領域２の櫛歯部の先端部及び連
結部に対向する部位が円弧状に形成されている。このよ
うな平面形状を有するＬＤＭＯＳＦＥＴにおいて所定の
耐圧を得るためには、ｐ形ウェル領域４の円弧状となっ
た曲線部の曲率半径をそれぞれ所定値以上に保つ必要が
ある。したがって、このような構造のＬＤＭＯＳＦＥＴ
では、ｎ+形ドレイン領域２及びｐ形ウェル領域４の各
曲線部の曲率半径を適正に設計する必要がある。なお、
図６の構成と図７の構成とは、基本構成が同じであっ
て、チャネル幅及び素子面積が相違する。つまり、図７
の構成では、図６の構成よりもチャネル幅が長く、素子
面積も大きくなっている。以下、図６及び図７に共通す
る点について説明する。ドレイン電極７の平面形状はｎ
+形ドレイン領域２と同様の略櫛形であって、ドレイン
電極７の中央部（櫛骨部）の一部が正方形状のドレイン
パッド９を構成している。ドレイン電極７はｎ+形ドレ
イン領域２のコンタクト層１３よりも大きな表面積を有
し、ｎ+形ドレイン領域２上にｎ+形ドレイン領域２と外
周形状が略一致する形状に形成されている。すなわち、
図８に示すようにｎ+形ドレイン領域２の櫛歯部におけ
るコンタクト層１３の幅をｅとすると、ドレイン電極７
の幅はｄはコンタクト層１３の幅ｅよりも大きくなる。
なお、図６及び図７においては、図９におけるソース電
極８、絶縁ゲート６等の図示は省略してある。
若しくは図７に示すような平面形状を有し、略櫛形のｎ
+形ドレイン領域２を全周に亙って囲むようにｐ形ウェ
ル領域４を形成してある。すなわち、ｎ+形ドレイン領
域２を全周に亙ってｐ形ウェル領域４で囲むいわゆるレ
ーストラック構造において、ｎ+形ドレイン領域２が複
数の櫛歯部を有した構造となっている。このＬＤＭＯＳ
ＦＥＴでは、平面形状において、ｎ+形ドレイン領域２
の櫛歯部の先端部及び隣り合う櫛歯部間を連結する連結
部の外周を円弧状に形成し、ｐ形ウェル領域４をｎ+形
ドレイン領域２とｐ形ウェル領域４との間の距離が略一
定になるように形成してある。すなわち、ｐ形ウェル領
域４は、ｎ+形ドレイン領域２の櫛歯部の先端部及び連
結部に対向する部位が円弧状に形成されている。このよ
うな平面形状を有するＬＤＭＯＳＦＥＴにおいて所定の
耐圧を得るためには、ｐ形ウェル領域４の円弧状となっ
た曲線部の曲率半径をそれぞれ所定値以上に保つ必要が
ある。したがって、このような構造のＬＤＭＯＳＦＥＴ
では、ｎ+形ドレイン領域２及びｐ形ウェル領域４の各
曲線部の曲率半径を適正に設計する必要がある。なお、
図６の構成と図７の構成とは、基本構成が同じであっ
て、チャネル幅及び素子面積が相違する。つまり、図７
の構成では、図６の構成よりもチャネル幅が長く、素子
面積も大きくなっている。以下、図６及び図７に共通す
る点について説明する。ドレイン電極７の平面形状はｎ
+形ドレイン領域２と同様の略櫛形であって、ドレイン
電極７の中央部（櫛骨部）の一部が正方形状のドレイン
パッド９を構成している。ドレイン電極７はｎ+形ドレ
イン領域２のコンタクト層１３よりも大きな表面積を有
し、ｎ+形ドレイン領域２上にｎ+形ドレイン領域２と外
周形状が略一致する形状に形成されている。すなわち、
図８に示すようにｎ+形ドレイン領域２の櫛歯部におけ
るコンタクト層１３の幅をｅとすると、ドレイン電極７
の幅はｄはコンタクト層１３の幅ｅよりも大きくなる。
なお、図６及び図７においては、図９におけるソース電
極８、絶縁ゲート６等の図示は省略してある。
【０００５】ところで、ｎ+形ドレイン領域２の表面構
造はＬＤＭＯＳＦＥＴのオン抵抗、許容電流、ドレイン
電極７のコンタクト面積、耐圧、素子全体の面積及びド
レインパッド９の面積などの制約から決定される。所定
のオン抵抗以下の素子を構成するためにはチャネル幅を
所定の長さ以上に保つ必要があり、限られた面積の中で
長いチャネル幅を構成するために上述のような櫛形構造
やいわゆるストライプ構造を形成するのが一般的であ
る。なお、ドレイン領域及びソース領域の平面形状をそ
れぞれ櫛形として各領域の櫛歯部が交互に位置するよう
に形成されたものもある（例えば、特開昭６２−２４２
３６５号公報参照）。所定の許容電流以上にするために
は電極のマイグレーションが発生しないように電極を所
定の断面積以上に保つ必要があり、所定の耐圧以上にす
るためには、ｐ形ウェル領域４の曲線部の曲率を所定の
大きさ以上に保つ必要がある。
造はＬＤＭＯＳＦＥＴのオン抵抗、許容電流、ドレイン
電極７のコンタクト面積、耐圧、素子全体の面積及びド
レインパッド９の面積などの制約から決定される。所定
のオン抵抗以下の素子を構成するためにはチャネル幅を
所定の長さ以上に保つ必要があり、限られた面積の中で
長いチャネル幅を構成するために上述のような櫛形構造
やいわゆるストライプ構造を形成するのが一般的であ
る。なお、ドレイン領域及びソース領域の平面形状をそ
れぞれ櫛形として各領域の櫛歯部が交互に位置するよう
に形成されたものもある（例えば、特開昭６２−２４２
３６５号公報参照）。所定の許容電流以上にするために
は電極のマイグレーションが発生しないように電極を所
定の断面積以上に保つ必要があり、所定の耐圧以上にす
るためには、ｐ形ウェル領域４の曲線部の曲率を所定の
大きさ以上に保つ必要がある。
【０００６】また、上述のＬＤＭＯＳＦＥＴにおける出
力容量は絶縁層１１へのドレイン電極７（ｎ+形ドレイ
ン領域２）の投影面積に関係するので、出力容量を小さ
くするためにはドレイン電極７の面積を小さくする必要
がある。
力容量は絶縁層１１へのドレイン電極７（ｎ+形ドレイ
ン領域２）の投影面積に関係するので、出力容量を小さ
くするためにはドレイン電極７の面積を小さくする必要
がある。
【０００７】このため、従来は、素子面積を極力小さく
するための工夫として、ドレイン電極７の櫛歯部の長さ
の適正化や対称形化などはなされていたが、素子面積を
犠牲にしてまでドレイン電極７（ｎ+形ドレイン領域
２）の面積を小さくするための特別の配慮はなされてい
ないのが現状である。
するための工夫として、ドレイン電極７の櫛歯部の長さ
の適正化や対称形化などはなされていたが、素子面積を
犠牲にしてまでドレイン電極７（ｎ+形ドレイン領域
２）の面積を小さくするための特別の配慮はなされてい
ないのが現状である。
【０００８】次に、図６に示す平面形状（表面形状）の
各部の寸法の設定例について説明する。
各部の寸法の設定例について説明する。
【０００９】いま、図６に示す平面形状において、ドレ
イン電極７のコンタクト面積と耐圧とを保持するために
必要なドレイン電極７の各櫛歯部の先端部及び基端部の
曲率半径をそれぞれｆ，ｇ（図６（ｂ）参照）とし、ド
レインパッド９の一辺の長さをａとし、ドレインパッド
９の一辺に接するドレイン電極７の櫛歯部（フィンガ
ー）の数をｎとすると、 ２{ｎ・ｆ＋（ｎ−１）・ｇ}＞ａ の条件を満たす最小のｎを求め、ドレイン電極７の中央
部（櫛骨部）の横方向の長さｗを、 ｗ＝２{ｎ・ｆ＋（ｎ−１）・ｇ} により決定し、所定のオン抵抗を満足するチャネル幅を
確保するために必要なドレイン電極７の外周の長さをＷ
chとした場合に、Ｗch＝２{ｎπｆ＋（ｎ−１）πｇ＋
２ｎｈ＋（ａ＋２ｇ）}の条件を満たすｈを算出するこ
とにより、ドレイン電極７の櫛歯部（フィンガー）の数
ｎ、櫛歯部の直線部の長さｈ（図６（ｂ）参照）を決定
して、表面レイアウトを定めている。この場合、ドレイ
ン電極７の面積をＳdとすると、Ｓdは、 Ｓd＝ｗ{ａ＋２（ｇ＋ｈ）}＋ｎπｆ2−２（ｎ−１）
（２ｇｈ＋πｇ2／２） となり、ドレイン電極７の占有面積（図６の構成ではド
レイン電極７の占有面積は素子の占有面積に近い値にな
る）をＳallとすると、Ｓallは、 Ｓall＝ｗ{ａ＋２（ｆ＋ｇ＋ｈ）} となる。
イン電極７のコンタクト面積と耐圧とを保持するために
必要なドレイン電極７の各櫛歯部の先端部及び基端部の
曲率半径をそれぞれｆ，ｇ（図６（ｂ）参照）とし、ド
レインパッド９の一辺の長さをａとし、ドレインパッド
９の一辺に接するドレイン電極７の櫛歯部（フィンガ
ー）の数をｎとすると、 ２{ｎ・ｆ＋（ｎ−１）・ｇ}＞ａ の条件を満たす最小のｎを求め、ドレイン電極７の中央
部（櫛骨部）の横方向の長さｗを、 ｗ＝２{ｎ・ｆ＋（ｎ−１）・ｇ} により決定し、所定のオン抵抗を満足するチャネル幅を
確保するために必要なドレイン電極７の外周の長さをＷ
chとした場合に、Ｗch＝２{ｎπｆ＋（ｎ−１）πｇ＋
２ｎｈ＋（ａ＋２ｇ）}の条件を満たすｈを算出するこ
とにより、ドレイン電極７の櫛歯部（フィンガー）の数
ｎ、櫛歯部の直線部の長さｈ（図６（ｂ）参照）を決定
して、表面レイアウトを定めている。この場合、ドレイ
ン電極７の面積をＳdとすると、Ｓdは、 Ｓd＝ｗ{ａ＋２（ｇ＋ｈ）}＋ｎπｆ2−２（ｎ−１）
（２ｇｈ＋πｇ2／２） となり、ドレイン電極７の占有面積（図６の構成ではド
レイン電極７の占有面積は素子の占有面積に近い値にな
る）をＳallとすると、Ｓallは、 Ｓall＝ｗ{ａ＋２（ｆ＋ｇ＋ｈ）} となる。
【００１０】このように構成されたＬＤＭＯＳＦＥＴで
は、各種条件を満足し、かつ占有面積の小さな構造を得
ることができるという特徴を有している。
は、各種条件を満足し、かつ占有面積の小さな構造を得
ることができるという特徴を有している。
【００１１】
【発明が解決しようとする課題】しかしながら、パワー
ＩＣへの高周波化の要求が高まり、出力容量として１ｐ
Ｆを下回る性能が要求されるようになってくると、素子
面積を最小にするというコンセプトに基づいた従来の素
子表面設計では出力容量において十分な性能を得られな
いという不具合がある。
ＩＣへの高周波化の要求が高まり、出力容量として１ｐ
Ｆを下回る性能が要求されるようになってくると、素子
面積を最小にするというコンセプトに基づいた従来の素
子表面設計では出力容量において十分な性能を得られな
いという不具合がある。
【００１２】本発明は上記事由に鑑みて為されたもので
あり、その目的は、素子面積を増大させることなしに出
力容量を低減することができる半導体装置を提供するこ
とにある。
あり、その目的は、素子面積を増大させることなしに出
力容量を低減することができる半導体装置を提供するこ
とにある。
【００１３】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、半導体支持基板上に絶縁層を介
して形成された第１導電形の半導体層の主表面側に、第
１導電形のドレイン領域と第２導電形のウェル領域とが
離間して形成され、前記ウェル領域の主表面側に第１導
電形のソース領域が形成され、前記ウェル領域のうち前
記ソース領域とドレイン領域との間に介在する領域上に
ゲート絶縁膜を介して絶縁ゲートが形成され、前記ドレ
イン領域上に前記ドレイン領域に外周形状が略一致する
ドレイン電極が形成され、前記ソース領域上にソース電
極が形成され、且つ前記ドレイン領域及び前記ドレイン
電極の平面形状が略櫛形に形成され、前記ウェル領域の
平面形状が前記ドレイン領域を全周に亙って囲むように
形成された半導体装置であって、前記ドレイン電極の中
央部に形成された平面形状が四角形状のドレインパッド
を備え、前記ドレイン電極の各櫛歯部の先端部が弧状に
形成され、前記ドレイン電極の隣り合う櫛歯部間を連結
する連結部は、両端部が櫛歯部に滑らかに連続する弧状
に形成され、隣り合う櫛歯部間の距離を調整可能な調整
部が中間部に形成されて成ることを特徴とするものであ
り、ドレイン電極の中央部の大きさを制約するドレイン
パッドとドレイン電極端部との間の不要な領域をなくす
ことができ、オン抵抗、許容電流、コンタクト面積、耐
圧、ドレインパッドの面積などの与えられた制約条件を
満足しつつドレイン電極の面積を小さくすることがで
き、出力容量を低減することができる。
目的を達成するために、半導体支持基板上に絶縁層を介
して形成された第１導電形の半導体層の主表面側に、第
１導電形のドレイン領域と第２導電形のウェル領域とが
離間して形成され、前記ウェル領域の主表面側に第１導
電形のソース領域が形成され、前記ウェル領域のうち前
記ソース領域とドレイン領域との間に介在する領域上に
ゲート絶縁膜を介して絶縁ゲートが形成され、前記ドレ
イン領域上に前記ドレイン領域に外周形状が略一致する
ドレイン電極が形成され、前記ソース領域上にソース電
極が形成され、且つ前記ドレイン領域及び前記ドレイン
電極の平面形状が略櫛形に形成され、前記ウェル領域の
平面形状が前記ドレイン領域を全周に亙って囲むように
形成された半導体装置であって、前記ドレイン電極の中
央部に形成された平面形状が四角形状のドレインパッド
を備え、前記ドレイン電極の各櫛歯部の先端部が弧状に
形成され、前記ドレイン電極の隣り合う櫛歯部間を連結
する連結部は、両端部が櫛歯部に滑らかに連続する弧状
に形成され、隣り合う櫛歯部間の距離を調整可能な調整
部が中間部に形成されて成ることを特徴とするものであ
り、ドレイン電極の中央部の大きさを制約するドレイン
パッドとドレイン電極端部との間の不要な領域をなくす
ことができ、オン抵抗、許容電流、コンタクト面積、耐
圧、ドレインパッドの面積などの与えられた制約条件を
満足しつつドレイン電極の面積を小さくすることがで
き、出力容量を低減することができる。
【００１４】請求項２の発明は、請求項１の発明におい
て、上記調整部は、ドレイン電極の隣り合う櫛歯部間に
形成される直線領域よりなり、該直線領域がドレインパ
ッドの周壁の一部であることを特徴とする。
て、上記調整部は、ドレイン電極の隣り合う櫛歯部間に
形成される直線領域よりなり、該直線領域がドレインパ
ッドの周壁の一部であることを特徴とする。
【００１５】請求項３の発明は、請求項２の発明におい
て、ドレインパッドの一辺の長さをａ、ドレインパッド
の一辺に接するドレイン電極の櫛歯部の数をｎ、ドレイ
ン電極の櫛歯部の先端部の曲率半径をｆ、ドレイン電極
の上記連結部の両端部の曲率半径をｇとするとき、上記
直線領域の合計長さを、ａ−ｎ（２ｆ）−（ｎ−１）
（２ｇ）と設定していることを特徴とする。
て、ドレインパッドの一辺の長さをａ、ドレインパッド
の一辺に接するドレイン電極の櫛歯部の数をｎ、ドレイ
ン電極の櫛歯部の先端部の曲率半径をｆ、ドレイン電極
の上記連結部の両端部の曲率半径をｇとするとき、上記
直線領域の合計長さを、ａ−ｎ（２ｆ）−（ｎ−１）
（２ｇ）と設定していることを特徴とする。
【００１６】請求項４の発明は、請求項１ないし請求項
３の発明において、上記ドレイン電極の櫛歯部の外周形
状は、先端部と基端部との間に外周の長さを調整する波
状の波状部が形成されているので、同じチャネル幅を提
供するために、櫛歯部の最大幅を変化させることなく櫛
歯部の長さを短くすることができて、ドレイン電極の面
積を縮小することができ、請求項１ないし請求項３に比
べて出力容量をさらに低減することができる。
３の発明において、上記ドレイン電極の櫛歯部の外周形
状は、先端部と基端部との間に外周の長さを調整する波
状の波状部が形成されているので、同じチャネル幅を提
供するために、櫛歯部の最大幅を変化させることなく櫛
歯部の長さを短くすることができて、ドレイン電極の面
積を縮小することができ、請求項１ないし請求項３に比
べて出力容量をさらに低減することができる。
【００１７】
【発明の実施の形態】（実施形態１）本実施形態の半導
体装置は、図６に示した従来構成と略同じ構成のＬＤＭ
ＯＳＦＥＴであって、図１に示すような平面形状を有す
る。なお、断面構造は図２及び図３に示すような構造で
あって、従来構成と略同じなので同一の符号を付して説
明を省略する。ここにおいて、図２は図１のＡ−Ａ’断
面に相当し、図３は図１のＢ−Ｂ’断面に相当する。ま
た、図３中の１４はパッシベーション膜であり、該パッ
シベーション膜は図１及び図２では図示を省略してあ
る。
体装置は、図６に示した従来構成と略同じ構成のＬＤＭ
ＯＳＦＥＴであって、図１に示すような平面形状を有す
る。なお、断面構造は図２及び図３に示すような構造で
あって、従来構成と略同じなので同一の符号を付して説
明を省略する。ここにおいて、図２は図１のＡ−Ａ’断
面に相当し、図３は図１のＢ−Ｂ’断面に相当する。ま
た、図３中の１４はパッシベーション膜であり、該パッ
シベーション膜は図１及び図２では図示を省略してあ
る。
【００１８】本実施形態では、ドレイン電極７の各櫛歯
部の先端部が弧状に形成され、ドレイン電極７の隣り合
う櫛歯部間を連結する連結部は、両端部が櫛歯部に滑ら
かに連続する弧状に形成され、隣り合う櫛歯部間の距離
を調整可能な調整部が中間部に形成されている。
部の先端部が弧状に形成され、ドレイン電極７の隣り合
う櫛歯部間を連結する連結部は、両端部が櫛歯部に滑ら
かに連続する弧状に形成され、隣り合う櫛歯部間の距離
を調整可能な調整部が中間部に形成されている。
【００１９】本実施形態は、図１において、ドレイン電
極７のコンタクト面積と耐圧とを保持するために必要な
ドレイン電極７の各櫛歯部の先端部及び上記連結部の両
端部の曲率半径をｆ，ｇ（図１（ｂ）参照）とし、平面
形状が正方形のドレインパッド９の一辺の長さをａとす
ると、ドレイン電極７は、 ２{ｎ・ｆ＋（ｎ−１）・ｇ}＜ａ の条件を満たす最大整数ｎの２倍の数の櫛歯部を有して
いる。
極７のコンタクト面積と耐圧とを保持するために必要な
ドレイン電極７の各櫛歯部の先端部及び上記連結部の両
端部の曲率半径をｆ，ｇ（図１（ｂ）参照）とし、平面
形状が正方形のドレインパッド９の一辺の長さをａとす
ると、ドレイン電極７は、 ２{ｎ・ｆ＋（ｎ−１）・ｇ}＜ａ の条件を満たす最大整数ｎの２倍の数の櫛歯部を有して
いる。
【００２０】また、ドレイン電極７の隣り合う櫛歯部間
の連結部にドレインパッド９に接する直線部分よりなる
上記調整部が存在し、各直線部分の長さｉは次式で表さ
れる 。ｉ＝{ａ−ｎ（２ｆ）−（ｎ−１）（２ｇ）}／（ｎ−
１） なお、本実施形態では、ｉはａ−ｎ（２ｆ）−（ｎ−
１）（２ｇ）を等分するように設けているが、必ずしも
等分する必要はない。
の連結部にドレインパッド９に接する直線部分よりなる
上記調整部が存在し、各直線部分の長さｉは次式で表さ
れる 。ｉ＝{ａ−ｎ（２ｆ）−（ｎ−１）（２ｇ）}／（ｎ−
１） なお、本実施形態では、ｉはａ−ｎ（２ｆ）−（ｎ−
１）（２ｇ）を等分するように設けているが、必ずしも
等分する必要はない。
【００２１】次に、所定のオン抵抗を満足するチャネル
幅を確保するために必要なドレイン電極７の外周の長さ
をＷchとした場合に、ドレイン電極７の櫛歯部の先端部
と基端部との間の直線部の長さをｈ（図１（ｂ）参照）
とすると、Ｗch＝２{ｎπｆ＋（ｎ−１）（πｇ＋ｉ）
＋２ｎｈ＋（ａ＋２ｇ）}の条件を満たすように直線部
の長さｈを設定してある。
幅を確保するために必要なドレイン電極７の外周の長さ
をＷchとした場合に、ドレイン電極７の櫛歯部の先端部
と基端部との間の直線部の長さをｈ（図１（ｂ）参照）
とすると、Ｗch＝２{ｎπｆ＋（ｎ−１）（πｇ＋ｉ）
＋２ｎｈ＋（ａ＋２ｇ）}の条件を満たすように直線部
の長さｈを設定してある。
【００２２】この場合、ドレイン電極７の面積をＳdと
すると、Ｓdは、 Ｓd＝ａ{ａ＋２（ｇ＋ｈ）}＋ｎπｆ2−２（ｎ−１）
{ｉ（ｇ＋ｈ）＋２ｇｈ＋πｇ2／２} となり、素子の占有面積（ここでは、ドレイン電極７の
占有面積によって代用する）をＳallとすると、Ｓ
allは、 Ｓall＝ａ{ａ＋２（ｆ＋ｇ＋ｈ）} となる。
すると、Ｓdは、 Ｓd＝ａ{ａ＋２（ｇ＋ｈ）}＋ｎπｆ2−２（ｎ−１）
{ｉ（ｇ＋ｈ）＋２ｇｈ＋πｇ2／２} となり、素子の占有面積（ここでは、ドレイン電極７の
占有面積によって代用する）をＳallとすると、Ｓ
allは、 Ｓall＝ａ{ａ＋２（ｆ＋ｇ＋ｈ）} となる。
【００２３】このように構成されたＬＤＭＯＳＦＥＴで
は、図１に示すようにドレイン電極７の幅ｗ（中央部の
長さ）とドレインパッド９の一辺の長さａとが一致する
ので、図６に示した従来のＬＤＭＯＳＦＥＴに比べてド
レイン電極７の面積が減少する。要するに、本実施形態
では、オン抵抗、許容電流、コンタクト面積、耐圧、ド
レインパッド９の面積などの与えられた制約条件を満足
しつつドレイン電極７の面積を小さくすることができる
から、ドレイン電極７と支持基板１０との間に絶縁層１
１を介して形成されるドレイン・基板間容量（寄生容
量）を低減することができ、且つ他の寄生容量を変化さ
せることはないので、出力容量を低減することができ
る。
は、図１に示すようにドレイン電極７の幅ｗ（中央部の
長さ）とドレインパッド９の一辺の長さａとが一致する
ので、図６に示した従来のＬＤＭＯＳＦＥＴに比べてド
レイン電極７の面積が減少する。要するに、本実施形態
では、オン抵抗、許容電流、コンタクト面積、耐圧、ド
レインパッド９の面積などの与えられた制約条件を満足
しつつドレイン電極７の面積を小さくすることができる
から、ドレイン電極７と支持基板１０との間に絶縁層１
１を介して形成されるドレイン・基板間容量（寄生容
量）を低減することができ、且つ他の寄生容量を変化さ
せることはないので、出力容量を低減することができ
る。
【００２４】（実施形態２）本実施形態の半導体装置
は、図７に示した従来構成と略同じ構成のＬＤＭＯＳＦ
ＥＴであって、図４に示すような平面形状を有する。な
お、断面構造は実施形態１及び従来構成と略同じでなの
で説明を省略する。本実施形態では、ドレイン電極７の
各櫛歯部の先端部が弧状に形成され、ドレイン電極７の
隣り合う櫛歯部間を連結する連結部は、両端部が櫛歯部
に滑らかに連続する弧状に形成され、ドレインパッド９
に接する櫛歯部は隣り合う櫛歯部間の距離を調整可能な
調整部が中間部に形成されている。
は、図７に示した従来構成と略同じ構成のＬＤＭＯＳＦ
ＥＴであって、図４に示すような平面形状を有する。な
お、断面構造は実施形態１及び従来構成と略同じでなの
で説明を省略する。本実施形態では、ドレイン電極７の
各櫛歯部の先端部が弧状に形成され、ドレイン電極７の
隣り合う櫛歯部間を連結する連結部は、両端部が櫛歯部
に滑らかに連続する弧状に形成され、ドレインパッド９
に接する櫛歯部は隣り合う櫛歯部間の距離を調整可能な
調整部が中間部に形成されている。
【００２５】本実施形態では、図４において、ドレイン
電極７のコンタクト面積と耐圧とを保持するために必要
なドレイン電極７の各櫛歯部の先端部及び上記連結部の
両端部の曲率半径をｆ，ｇ（図１（ｂ）参照）とし、平
面形状が正方形のドレインパッド９の一辺の長さをａと
すると、ドレイン電極７は、 ２{ｎ・ｆ＋（ｎ−１）・ｇ}＜ａ の条件を満たす最大整数ｎの２倍の数の櫛歯部が、その
基端部をドレインパッド９の外周に接するように形成さ
れている。
電極７のコンタクト面積と耐圧とを保持するために必要
なドレイン電極７の各櫛歯部の先端部及び上記連結部の
両端部の曲率半径をｆ，ｇ（図１（ｂ）参照）とし、平
面形状が正方形のドレインパッド９の一辺の長さをａと
すると、ドレイン電極７は、 ２{ｎ・ｆ＋（ｎ−１）・ｇ}＜ａ の条件を満たす最大整数ｎの２倍の数の櫛歯部が、その
基端部をドレインパッド９の外周に接するように形成さ
れている。
【００２６】また、ドレイン電極７の隣り合う櫛歯部間
の連結部にドレインパッド９に接する直線部分よりなる
上記調整部が存在し、各直線部分の長さｉは次式で表さ
れる。 ｉ＝{ａ−ｎ（２ｆ）−（ｎ−１）（２ｇ）}／（ｎ−
１） なお、本実施形態では、ｉはａ−ｎ（２ｆ）−（ｎ−
１）（２ｇ）を等分するようにもうけているが、必ずし
も等分する必要はない。なお、本実施形態では、ドレイ
ンパッド９に接する櫛歯部以外にも櫛歯部を設けること
によって小さなオン抵抗を満足するための長いチャネル
幅Ｗchに対応する表面構造の形成を行っている。なお、
同じ向きに延びる櫛歯部の先端の位置は同一直線上にな
るように形成してある。
の連結部にドレインパッド９に接する直線部分よりなる
上記調整部が存在し、各直線部分の長さｉは次式で表さ
れる。 ｉ＝{ａ−ｎ（２ｆ）−（ｎ−１）（２ｇ）}／（ｎ−
１） なお、本実施形態では、ｉはａ−ｎ（２ｆ）−（ｎ−
１）（２ｇ）を等分するようにもうけているが、必ずし
も等分する必要はない。なお、本実施形態では、ドレイ
ンパッド９に接する櫛歯部以外にも櫛歯部を設けること
によって小さなオン抵抗を満足するための長いチャネル
幅Ｗchに対応する表面構造の形成を行っている。なお、
同じ向きに延びる櫛歯部の先端の位置は同一直線上にな
るように形成してある。
【００２７】このように構成されたＬＤＭＯＳＦＥＴで
は、図７に示した従来のＬＤＭＯＳＦＥＴに比べてドレ
イン電極７の面積が減少する。要するに、本実施形態で
は、オン抵抗、許容電流、コンタクト面積、耐圧、ドレ
インパッド９の面積などの与えられた制約条件を満足し
つつドレイン電極７の面積を小さくすることができるか
ら、ドレイン電極７と支持基板１０との間に絶縁層１１
を介して形成されるドレイン・基板間容量（寄生容量）
を低減することができ、且つ他の寄生容量を変化させる
ことはないので、出力容量を低減することができる。
は、図７に示した従来のＬＤＭＯＳＦＥＴに比べてドレ
イン電極７の面積が減少する。要するに、本実施形態で
は、オン抵抗、許容電流、コンタクト面積、耐圧、ドレ
インパッド９の面積などの与えられた制約条件を満足し
つつドレイン電極７の面積を小さくすることができるか
ら、ドレイン電極７と支持基板１０との間に絶縁層１１
を介して形成されるドレイン・基板間容量（寄生容量）
を低減することができ、且つ他の寄生容量を変化させる
ことはないので、出力容量を低減することができる。
【００２８】なお、本実施形態のＬＤＭＯＳＦＥＴは、
図７に示した従来のＬＤＭＯＳＦＥＴよりもドレイン・
基板間容量が３０％程度減少するという実験結果が得ら
れている。
図７に示した従来のＬＤＭＯＳＦＥＴよりもドレイン・
基板間容量が３０％程度減少するという実験結果が得ら
れている。
【００２９】また、本実施形態のＬＤＭＯＳＦＥＴは、
実施形態１のＬＤＭＯＳＦＥＴと比較して、Ｗchが長い
素子構造に柔軟に対応することができるとう特徴も有し
ている。
実施形態１のＬＤＭＯＳＦＥＴと比較して、Ｗchが長い
素子構造に柔軟に対応することができるとう特徴も有し
ている。
【００３０】（実施形態３）本実施形態の基本構成は実
施形態１又は実施形態２と略同じであり、櫛形構造の櫛
歯部の平面形状が図５に示すように、長手方向に波状に
構成されている点に特徴がある。
施形態１又は実施形態２と略同じであり、櫛形構造の櫛
歯部の平面形状が図５に示すように、長手方向に波状に
構成されている点に特徴がある。
【００３１】すなわち、本実施形態では、平面形状にお
いて、ｎ+形ドレイン領域２の櫛歯部が先端部と基端部
との間に当該櫛歯部の外周の長さを調整する波状の波状
部が形成されおり、ドレイン電極７はｎ+形ドレイン領
域２と外周形状が略一致する形状に形成され、ドレイン
電極７の櫛歯部にも当該櫛歯部の外周の長さを調整する
波状部が形成されている。
いて、ｎ+形ドレイン領域２の櫛歯部が先端部と基端部
との間に当該櫛歯部の外周の長さを調整する波状の波状
部が形成されおり、ドレイン電極７はｎ+形ドレイン領
域２と外周形状が略一致する形状に形成され、ドレイン
電極７の櫛歯部にも当該櫛歯部の外周の長さを調整する
波状部が形成されている。
【００３２】このように構成されたＬＤＭＯＳＦＥＴで
は、同じチャネル幅Ｗchを提供するために、従来のＬＤ
ＭＯＳＦＥＴと比較して、ドレイン電極７の櫛歯部の短
手方向の最大幅ｄを変化させることなくドレイン電極７
の櫛歯部の長手方向の長さを短くすることができる。し
たがって、各実施形態それぞれに比べてドレイン電極７
の面積を縮小することができ、出力容量を低減すること
ができる。
は、同じチャネル幅Ｗchを提供するために、従来のＬＤ
ＭＯＳＦＥＴと比較して、ドレイン電極７の櫛歯部の短
手方向の最大幅ｄを変化させることなくドレイン電極７
の櫛歯部の長手方向の長さを短くすることができる。し
たがって、各実施形態それぞれに比べてドレイン電極７
の面積を縮小することができ、出力容量を低減すること
ができる。
【００３３】なお、上記各実施形態では、ｎチャネルの
ＬＤＭＯＳＦＥＴについて説明したが、本発明の技術思
想がｐチャネルのＬＤＭＯＳＦＥＴにつていも適用でき
ることは勿論である。
ＬＤＭＯＳＦＥＴについて説明したが、本発明の技術思
想がｐチャネルのＬＤＭＯＳＦＥＴにつていも適用でき
ることは勿論である。
【００３４】
【発明の効果】請求項１ないし請求項３の発明は、半導
体支持基板上に絶縁層を介して形成された第１導電形の
半導体層の主表面側に、第１導電形のドレイン領域と第
２導電形のウェル領域とが離間して形成され、前記ウェ
ル領域の主表面側に第１導電形のソース領域が形成さ
れ、前記ウェル領域のうち前記ソース領域とドレイン領
域との間に介在する領域上にゲート絶縁膜を介して絶縁
ゲートが形成され、前記ドレイン領域上に前記ドレイン
領域に外周形状が略一致するドレイン電極が形成され、
前記ソース領域上にソース電極が形成され、且つ前記ド
レイン領域及び前記ドレイン電極の平面形状が略櫛形に
形成され、前記ウェル領域の平面形状が前記ドレイン領
域を全周に亙って囲むように形成された半導体装置であ
って、前記ドレイン電極の中央部に形成された平面形状
が四角形状のドレインパッドを備え、前記ドレイン電極
の各櫛歯部の先端部が弧状に形成され、前記ドレイン電
極の隣り合う櫛歯部間を連結する連結部は、両端部が櫛
歯部に滑らかに連続する弧状に形成され、隣り合う櫛歯
部間の距離を調整可能な調整部が中間部に形成されてい
るので、ドレイン電極の中央部の大きさを制約するドレ
インパッドとドレイン電極端部との間の不要な領域をな
くすことができ、オン抵抗、許容電流、コンタクト面
積、耐圧、ドレインパッドの面積などの与えられた制約
条件を満足しつつドレイン電極の面積を小さくすること
ができ、出力容量を低減することができるという効果が
ある。
体支持基板上に絶縁層を介して形成された第１導電形の
半導体層の主表面側に、第１導電形のドレイン領域と第
２導電形のウェル領域とが離間して形成され、前記ウェ
ル領域の主表面側に第１導電形のソース領域が形成さ
れ、前記ウェル領域のうち前記ソース領域とドレイン領
域との間に介在する領域上にゲート絶縁膜を介して絶縁
ゲートが形成され、前記ドレイン領域上に前記ドレイン
領域に外周形状が略一致するドレイン電極が形成され、
前記ソース領域上にソース電極が形成され、且つ前記ド
レイン領域及び前記ドレイン電極の平面形状が略櫛形に
形成され、前記ウェル領域の平面形状が前記ドレイン領
域を全周に亙って囲むように形成された半導体装置であ
って、前記ドレイン電極の中央部に形成された平面形状
が四角形状のドレインパッドを備え、前記ドレイン電極
の各櫛歯部の先端部が弧状に形成され、前記ドレイン電
極の隣り合う櫛歯部間を連結する連結部は、両端部が櫛
歯部に滑らかに連続する弧状に形成され、隣り合う櫛歯
部間の距離を調整可能な調整部が中間部に形成されてい
るので、ドレイン電極の中央部の大きさを制約するドレ
インパッドとドレイン電極端部との間の不要な領域をな
くすことができ、オン抵抗、許容電流、コンタクト面
積、耐圧、ドレインパッドの面積などの与えられた制約
条件を満足しつつドレイン電極の面積を小さくすること
ができ、出力容量を低減することができるという効果が
ある。
【００３５】請求項４の発明は、請求項１ないし請求項
３の発明において、上記ドレイン電極の櫛歯部の外周形
状は、先端部と基端部との間に外周の長さを調整する波
状の波状部が形成されているので、同じチャネル幅を提
供するために、櫛歯部の最大幅を変化させることなく櫛
歯部の長さを短くすることができて、ドレイン電極の面
積を縮小することができ、請求項１ないし請求項３に比
べて出力容量をさらに低減することができるという効果
がある。
３の発明において、上記ドレイン電極の櫛歯部の外周形
状は、先端部と基端部との間に外周の長さを調整する波
状の波状部が形成されているので、同じチャネル幅を提
供するために、櫛歯部の最大幅を変化させることなく櫛
歯部の長さを短くすることができて、ドレイン電極の面
積を縮小することができ、請求項１ないし請求項３に比
べて出力容量をさらに低減することができるという効果
がある。
【図１】実施形態１を示し、（ａ）は平面形状の模式
図、（ｂ）は（ａ）の要部説明図である。
図、（ｂ）は（ａ）の要部説明図である。
【図２】同上のＡ−Ａ’断面図である。
【図３】同上のＢ−Ｂ’断面図である。
【図４】実施形態２を示す平面形状の模式図である。
【図５】実施形態３を示し、要部の平面形状の模式図で
ある。
ある。
【図６】従来例を示し、（ａ）は平面形状の模式図、
（ｂ）は（ａ）の要部説明図である。
（ｂ）は（ａ）の要部説明図である。
【図７】他の従来例を示す平面形状の模式図である。
【図８】上記各従来例に共通の要部説明図である。
【図９】図６のＡ−Ａ’断面図である。
１ ｎ形半導体層 ２ ｎ+形ドレイン領域 ３ ｎ+形ソース領域 ４ ｐ形ウェル領域 ５ ゲート絶縁膜 ６ 絶縁ゲート ７ ドレイン電極 ８ ソース電極 ９ ドレインパッド
【手続補正書】
【提出日】平成１０年７月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】また、本実施形態のＬＤＭＯＳＦＥＴは、
実施形態１のＬＤＭＯＳＦＥＴと比較して、Ｗchが長い
素子構造に柔軟に対応することができるという特徴も有
している。
実施形態１のＬＤＭＯＳＦＥＴと比較して、Ｗchが長い
素子構造に柔軟に対応することができるという特徴も有
している。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (4)
- 【請求項１】 半導体支持基板上に絶縁層を介して形成
された第１導電形の半導体層の主表面側に、第１導電形
のドレイン領域と第２導電形のウェル領域とが離間して
形成され、前記ウェル領域の主表面側に第１導電形のソ
ース領域が形成され、前記ウェル領域のうち前記ソース
領域とドレイン領域との間に介在する領域上にゲート絶
縁膜を介して絶縁ゲートが形成され、前記ドレイン領域
上に前記ドレイン領域に外周形状が略一致するドレイン
電極が形成され、前記ソース領域上にソース電極が形成
され、且つ前記ドレイン領域及び前記ドレイン電極の平
面形状が略櫛形に形成され、前記ウェル領域の平面形状
が前記ドレイン領域を全周に亙って囲むように形成され
た半導体装置であって、前記ドレイン電極の中央部に形
成された平面形状が四角形状のドレインパッドを備え、
前記ドレイン電極の各櫛歯部の先端部が弧状に形成さ
れ、前記ドレイン電極の隣り合う櫛歯部間を連結する連
結部は、両端部が櫛歯部に滑らかに連続する弧状に形成
され、隣り合う櫛歯部間の距離を調整可能な調整部が中
間部に形成されて成ることを特徴とする半導体装置。 - 【請求項２】 上記調整部は、ドレイン電極の隣り合う
櫛歯部間に形成される直線領域よりなり、該直線領域が
ドレインパッドの周壁の一部であることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 ドレインパッドの一辺の長さをａ、ドレ
インパッドの一辺に接するドレイン電極の櫛歯部の数を
ｎ、ドレイン電極の櫛歯部の先端部の曲率半径をｆ、ド
レイン電極の上記連結部の両端部の曲率半径をｇとする
とき、上記直線領域の合計長さを、ａ−ｎ（２ｆ）−
（ｎ−１）（２ｇ）と設定して成ることを特徴とする請
求項２記載の半導体装置。 - 【請求項４】 上記ドレイン電極の櫛歯部の外周形状
は、先端部と基端部との間に外周の長さを調整する波状
の波状部が形成されて成ることを特徴とする請求項１な
いし請求項３記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14487298A JP3402198B2 (ja) | 1998-05-26 | 1998-05-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14487298A JP3402198B2 (ja) | 1998-05-26 | 1998-05-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340468A true JPH11340468A (ja) | 1999-12-10 |
| JP3402198B2 JP3402198B2 (ja) | 2003-04-28 |
Family
ID=15372358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14487298A Expired - Lifetime JP3402198B2 (ja) | 1998-05-26 | 1998-05-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3402198B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252350A (ja) * | 2000-08-30 | 2002-09-06 | Shindengen Electric Mfg Co Ltd | 電界効果トランジスタ |
| JP2008261954A (ja) * | 2007-04-10 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 有機ｅｌデバイス及び有機ｅｌディスプレイ |
| JP2010171085A (ja) * | 2009-01-20 | 2010-08-05 | Panasonic Electric Works Co Ltd | 半導体装置及びその製造方法 |
| JP2013128012A (ja) * | 2011-12-16 | 2013-06-27 | Seiko Instruments Inc | 不揮発性半導体記憶装置 |
| WO2017170867A1 (ja) * | 2016-03-31 | 2017-10-05 | 国立大学法人東北大学 | 半導体デバイス |
| CN114068714A (zh) * | 2020-08-06 | 2022-02-18 | 新唐科技股份有限公司 | 超高压元件 |
-
1998
- 1998-05-26 JP JP14487298A patent/JP3402198B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252350A (ja) * | 2000-08-30 | 2002-09-06 | Shindengen Electric Mfg Co Ltd | 電界効果トランジスタ |
| JP2008261954A (ja) * | 2007-04-10 | 2008-10-30 | Matsushita Electric Ind Co Ltd | 有機ｅｌデバイス及び有機ｅｌディスプレイ |
| JP2010171085A (ja) * | 2009-01-20 | 2010-08-05 | Panasonic Electric Works Co Ltd | 半導体装置及びその製造方法 |
| JP2013128012A (ja) * | 2011-12-16 | 2013-06-27 | Seiko Instruments Inc | 不揮発性半導体記憶装置 |
| WO2017170867A1 (ja) * | 2016-03-31 | 2017-10-05 | 国立大学法人東北大学 | 半導体デバイス |
| JPWO2017170867A1 (ja) * | 2016-03-31 | 2019-02-21 | 国立大学法人東北大学 | 半導体デバイス |
| US11152468B2 (en) | 2016-03-31 | 2021-10-19 | Tohoku University | Semiconductor device |
| CN114068714A (zh) * | 2020-08-06 | 2022-02-18 | 新唐科技股份有限公司 | 超高压元件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3402198B2 (ja) | 2003-04-28 |
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