JPH11330490A - Semiconductor device and its manufacture and electro-optical device - Google Patents
Semiconductor device and its manufacture and electro-optical deviceInfo
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- JPH11330490A JPH11330490A JP9708599A JP9708599A JPH11330490A JP H11330490 A JPH11330490 A JP H11330490A JP 9708599 A JP9708599 A JP 9708599A JP 9708599 A JP9708599 A JP 9708599A JP H11330490 A JPH11330490 A JP H11330490A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ガラス等の絶縁材
料、あるいは珪素ウェハー上に酸化珪素等の絶縁被膜を
形成した材料等の絶縁表面上に形成される絶縁ゲート型
トランジスタ(TFT)およびその作製方法に関する。
本発明は、特にガラス転移点(歪み温度、歪み点とも言
う)が750℃以下のガラス基板上に形成されるTFT
に有効である。本発明による半導体装置は、液晶ディス
プレー等のアクティブマトリクスやイメージセンサー等
の駆動回路、あるいは3次元集積回路に使用されるもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate transistor (TFT) formed on an insulating surface such as an insulating material such as glass, or a material obtained by forming an insulating film such as silicon oxide on a silicon wafer, and the like. It relates to a manufacturing method.
The present invention particularly relates to a TFT formed on a glass substrate having a glass transition point (also referred to as strain temperature or strain point) of 750 ° C. or less.
It is effective for The semiconductor device according to the present invention is used for a driving circuit such as an active matrix such as a liquid crystal display, an image sensor, or a three-dimensional integrated circuit.
【0002】[0002]
【従来の技術】従来より、アクティブマトリクス型の液
晶表示装置やイメージセンサー等の駆動の目的で、TF
T(薄膜トランジスタ)を形成することが広く知られて
いる。特に、最近は、高速動作の必要から、非晶質珪素
を活性層に用いた非晶質珪素TFTにかわって、より電
界移動度の高い結晶珪素TFTが開発されている。しか
しながら、より高度な特性と高い耐久性が必要とされる
ようになると、半導体集積回路技術で利用されるような
高抵抗不純物領域(高抵抗ドレイン(HRD)もしくは
低濃度ドレイン(LDD))を有することが必要とされ
た。しかしながら、公知の半導体集積回路技術とは異な
って、TFTには解決すべき問題が多くあった。特に、
素子が絶縁表面上に形成され、反応性イオン異方性エッ
チングが十分できないため、微細なパターンができない
という大きな制約があった。2. Description of the Related Art Conventionally, TFs have been used for driving active matrix type liquid crystal display devices and image sensors.
It is widely known to form a T (thin film transistor). In particular, recently, because of the need for high-speed operation, a crystalline silicon TFT having higher electric field mobility has been developed instead of an amorphous silicon TFT using amorphous silicon for an active layer. However, when higher characteristics and higher durability are required, the semiconductor device has a high-resistance impurity region (high-resistance drain (HRD) or low-concentration drain (LDD)) as used in semiconductor integrated circuit technology. Was needed. However, unlike the known semiconductor integrated circuit technology, the TFT has many problems to be solved. Especially,
Since the element is formed on the insulating surface and the reactive ion anisotropic etching cannot be sufficiently performed, there is a great limitation that a fine pattern cannot be formed.
【0003】図6には、現在まで用いられているHRD
を作製する代表的なプロセスの断面図を示す。まず、基
板601上に下地膜602を形成し、活性層を結晶珪素
603によって形成する。そして、この活性層上に酸化
珪素等の材料によって絶縁被膜604を形成する。(図
6(A))FIG. 6 shows a conventional HRD.
1 shows a cross-sectional view of a typical process for fabricating a. First, a base film 602 is formed over a substrate 601, and an active layer is formed using crystalline silicon 603. Then, an insulating film 604 is formed on the active layer using a material such as silicon oxide. (FIG. 6 (A))
【0004】次に、ゲート電極605が多結晶珪素(燐
等の不純物がンドーピングされている)やタンタル、チ
タン、アルミニウム等で形成される。さらに、このゲー
ト電極をマスクとして、イオンドーピング等の手段によ
って不純物元素(リンやホウ素)を導入し、自己整合的
にドーピング量の少ない高抵抗な不純物領域(HRD)
606、607が活性層603に形成される。不純物が
導入されなかったゲート電極の下の活性層領域はチャネ
ル形成領域となる。そして、レーザーもしくはフラッシ
ュランプ等の熱源によって、ドーピングされた不純物の
活性化がおこなわれる。(図6(B))Next, a gate electrode 605 is formed of polycrystalline silicon (doped with impurities such as phosphorus), tantalum, titanium, aluminum or the like. Further, using this gate electrode as a mask, an impurity element (phosphorus or boron) is introduced by means of ion doping or the like, and a high-resistance impurity region (HRD) with a small doping amount is self-aligned.
606 and 607 are formed on the active layer 603. The active layer region under the gate electrode into which the impurity has not been introduced becomes a channel formation region. Then, the doped impurities are activated by a heat source such as a laser or a flash lamp. (FIG. 6 (B))
【0005】次に、プラズマCVD、APCVD等の手
段によって酸化珪素等の絶縁膜608を形成(図6
(C))し、これを異方性エッチングすることによっ
て、ゲート電極の側面に隣接して側壁609を形成す
る。(図6(D)) そして、再び、イオンドーピング等の手段によって不純
物元素を導入し、ゲート電極605および側壁609を
マスクとして自己整合的に十分な高濃度の不純物領域
(低抵抗不純物領域、ソース/ドレイン領域)610、
611が活性層603に形成される。そして、レーザー
もしくはフラッシュランプ等の熱源によって、ドーピン
グされた不純物の活性化がおこなわれる。(図6
(E))Next, an insulating film 608 of silicon oxide or the like is formed by means such as plasma CVD or APCVD.
(C)), and anisotropically etching this to form a side wall 609 adjacent to the side surface of the gate electrode. (FIG. 6D) Then, an impurity element is introduced again by means such as ion doping, and a sufficiently high-concentration impurity region (low-resistance impurity region, source / Drain region) 610,
611 are formed on the active layer 603. Then, the doped impurities are activated by a heat source such as a laser or a flash lamp. (FIG. 6
(E))
【0006】最後に、層間絶縁物612を形成し、さら
に、層間絶縁物を通して、ソース/ドレイン領域にコン
タクトホールを形成し、アルミニウム等の金属材料によ
って、ソース/ドレインに接続する配線・電極613、
614を形成する。(図6(F))Finally, an interlayer insulator 612 is formed, a contact hole is formed in the source / drain region through the interlayer insulator, and a wiring / electrode 613 connected to the source / drain is formed of a metal material such as aluminum.
614 are formed. (FIG. 6 (F))
【0007】[0007]
【発明が解決しようとする課題】以上の方法は従来の半
導体集積回路におけるLDD作製プロセスをそのまま踏
襲したものであって、ガラス基板上のTFT作製プロセ
スにはそのまま適用することの困難な工程や、あるいは
生産性の面で好ましくない工程がある。The above method directly follows the conventional LDD fabrication process in a semiconductor integrated circuit, and it is difficult to apply the process directly to a TFT fabrication process on a glass substrate. Alternatively, there is a step that is not preferable in terms of productivity.
【0008】第1にはレーザー等の照射による不純物の
活性化が2度必要な点である。このため生産性が低下す
る。従来の半導体集積回路においては不純物元素の活性
化は熱アニールによっておこなわれていた。そのため、
不純物の活性化は不純物導入が全て終了してからまとめ
ておこなわれた。First, activation of impurities by irradiation with a laser or the like is required twice. For this reason, productivity decreases. In a conventional semiconductor integrated circuit, activation of an impurity element has been performed by thermal annealing. for that reason,
The activation of the impurities was performed collectively after all the impurity introduction was completed.
【0009】しかしながら、特にガラス基板上のTFT
においては、基板の温度制約から熱アニールをおこなう
ことは難しく、いきおい、レーザーアニール、フラッシ
ュランプアニール(RTAあるいはRTP)に頼らざる
をえない。しかしながら、これらの手法は被照射面が選
択的にアニールされるため、例えば、側壁609の下の
部分はアニールされない。したがって、不純物ドーピン
グの度にアニールが必要となる。However, in particular, TFTs on glass substrates
In this case, it is difficult to perform thermal annealing due to the temperature constraint of the substrate, and it is necessary to rely on laser annealing and flash lamp annealing (RTA or RTP). However, in these methods, since the irradiated surface is selectively annealed, for example, a portion below the sidewall 609 is not annealed. Therefore, annealing is required for each impurity doping.
【0010】第2は側壁の形成の困難さである。絶縁膜
608の厚さは0.5〜2μmもある。通常、基板上に
設けられる下地膜602の厚さは1000〜3000Å
であるので、このエッチング工程において誤って、下地
膜をエッチングしてしまって、基板が露出することがよ
くあり、歩留りが低下した。TFTの作製に用いられる
基板は珪素半導体にとって有害な元素が多く含まれてい
るので、このような不良は極力、避けることが必要とさ
れた。また、側壁の幅を均一に仕上げることも難しいこ
とであった。これは反応性イオンエッチング(RIE)
等のプラズマドライエッチングの際に、半導体集積回路
で用いられる珪素基板とは異なって、基板表面が絶縁性
であるためにプラズマの微妙な制御が困難であったから
である。Second, it is difficult to form a side wall. The thickness of the insulating film 608 is 0.5 to 2 μm. Usually, the thickness of the base film 602 provided on the substrate is 1000 to 30003.
Therefore, in this etching step, the substrate is often exposed by accidentally etching the base film, and the yield is reduced. Since a substrate used for manufacturing a TFT contains many elements harmful to a silicon semiconductor, it is necessary to avoid such defects as much as possible. It is also difficult to finish the width of the side wall uniformly. This is reactive ion etching (RIE)
This is because, in the case of plasma dry etching such as described above, unlike a silicon substrate used for a semiconductor integrated circuit, delicate control of plasma is difficult because the substrate surface is insulative.
【0011】高抵抗不純物領域のドレインは高抵抗のた
め、その幅を可能な限り狭くする必要があるが、上記の
ばらつきによって量産化が困難であり、この自己整合的
(すなわち、フォリソグラフィー法を用いることなく位
置を決める)プロセスをいかに制御しやすくおこなうか
が課題であった。また、従来の方法ではドーピングが最
低、2回必要とされたが、このドーピング回数を減らす
こともまた、解決すべき課題であった。Since the drain of the high-resistance impurity region has a high resistance, it is necessary to make its width as narrow as possible. However, the above-mentioned variation makes mass production difficult. The problem was how to make the process easy to control). In addition, the conventional method requires at least two dopings, but reducing the number of dopings has also been a problem to be solved.
【0012】本発明は、上記のような問題を解決し、よ
りプロセスを簡略化して、高抵抗不純物領域を形成する
方法およびそのようにして形成された高抵抗不純物領域
(高抵抗ドレイン、HRD)を有するTFTに関する。
ここで、高抵抗ドレイン(HRD)という言い方をする
のは、低不純物濃度にして高抵抗化したドレインに加え
て、不純物濃度は比較的高いものの、炭素、酸素、窒素
等を添加して不純物の活性化を妨げて、結果として高抵
抗化したドレインのことも含む。SUMMARY OF THE INVENTION The present invention solves the above-mentioned problems and further simplifies the process to form a high-resistance impurity region and a high-resistance impurity region (high-resistance drain, HRD) thus formed. A TFT having:
Here, the term “high-resistance drain (HRD)” is used to mean that although the impurity concentration is relatively high, the addition of carbon, oxygen, nitrogen, or the like results in the addition of an impurity in addition to the drain having a low impurity concentration and high resistance. It also includes a drain that prevents activation and consequently increases resistance.
【0013】[0013]
【課題を解決するための手段】高抵抗領域を形成するう
えで、本発明ではゲート電極の陽極酸化等の手段によっ
て形成された酸化物層を積極的に用いることを特徴とす
る。特に陽極酸化物はその厚さの制御が精密におこな
え、また、その厚さも1000Å以下の薄いものから5
000Å以上の厚いものまで幅広く、しかも均一に形成
できるという特徴を有しているため、従来の異方性エッ
チングによる側壁に代替する材料として好ましい。In forming a high resistance region, the present invention is characterized in that an oxide layer formed by means such as anodic oxidation of a gate electrode is positively used. In particular, the thickness of the anodic oxide can be precisely controlled, and the thickness of the anodic oxide can be as thin as 1000 mm or less.
Since it has a feature that it can be formed uniformly and widely up to a thickness of 000 mm or more, it is preferable as a material that can be substituted for the conventional side wall by anisotropic etching.
【0014】特に、いわゆるバリヤ型の陽極酸化物はフ
ッ酸系のエッチャントでなければエッチングされないの
に対し、多孔質型の陽極酸化物は燐酸等のエッチャント
によって選択的にエッチングされる。このため、TFT
を構成する他の材料、例えば、珪素、酸化珪素には何ら
ダメージ(損傷)を与えることなく、処理することがで
きるのが特徴である。また、バリヤ型、多孔質型とも陽
極酸化物はドライエッチングでは極めてエッチングされ
にくい。特に、酸化珪素とのエッチングにおいては選択
比が十分に大きいことも特徴である。本発明は、以下の
ような作製工程によってTFT作製することを特徴と
し、この工程を採用することによって、より一層、確実
にHRDを構成し、また、量産性を向上させることがで
きる。In particular, a so-called barrier type anodic oxide is not etched unless it is a hydrofluoric acid-based etchant, whereas a porous type anodic oxide is selectively etched by an etchant such as phosphoric acid. For this reason, TFT
Is characterized in that it can be treated without damaging other materials (for example, silicon and silicon oxide). Further, in both the barrier type and the porous type, the anodic oxide is extremely difficult to be etched by dry etching. In particular, the feature is that the selectivity is sufficiently large in etching with silicon oxide. The present invention is characterized in that a TFT is manufactured by the following manufacturing process. By adopting this process, the HRD can be configured more reliably and the mass productivity can be improved.
【0015】[0015]
【本発明の実施の形態】図1は本発明の基本的な工程を
示している。まず、基板101上に下地絶縁膜102を
形成し、さらに活性層103を結晶性半導体(本発明で
は単結晶、多結晶、セミアモルファス等、結晶が少しで
も混在している半導体を結晶性半導体という)によって
形成する。そして、これを覆って酸化珪素等の材料によ
って絶縁膜104を形成し、さらに陽極酸化可能な材料
によって被膜を形成する。この被膜の材料としては、陽
極酸化の可能なアルミニウム、タンタル、チタン、珪素
等が好ましい。本発明では、これらの材料を単独で使用
した単層構造のゲート電極を用いてもよいし、これらを
2層以上重ねた多層構造のゲート電極としてもよい。例
えば、アルミニウム上に珪化チタンを重ねた2層構造や
窒化チタン上にアルミニウムを重ねた2層構造である。
各々の層の厚さは必要とされる素子特性に応じて実施者
が決定すればよい。FIG. 1 shows the basic steps of the present invention. First, a base insulating film 102 is formed on a substrate 101, and an active layer 103 is formed of a crystalline semiconductor (a semiconductor in which a crystal is mixed at least, such as a single crystal, a polycrystal, and a semi-amorphous, is called a crystalline semiconductor in the present invention). ). Then, the insulating film 104 is formed to cover the insulating film 104 by using a material such as silicon oxide, and a film is formed by using a material that can be anodized. Aluminum, tantalum, titanium, silicon, and the like, which can be anodized, are preferable as the material of the coating. In the present invention, a gate electrode having a single layer structure using these materials alone may be used, or a gate electrode having a multilayer structure in which two or more layers are stacked. For example, it has a two-layer structure in which titanium silicide is stacked on aluminum or a two-layer structure in which aluminum is stacked on titanium nitride.
The thickness of each layer may be determined by a practitioner according to the required device characteristics.
【0016】さらにその被膜を覆って、陽極酸化におい
てマスクとなる膜を形成し、この両者を同時にパターニ
ング、エッチングして、ゲート電極105とその上のマ
スク膜106を形成する。このマスク膜の材料としては
通常のフォトリソグラフィー工程で用いられるフォトレ
ジスト、あるいは感光性ポリイミド、もしくは通常のポ
リイミドでエッチングの可能なものを使用すればよい。
(図1(A))Further, a film serving as a mask in anodic oxidation is formed to cover the film, and both are simultaneously patterned and etched to form a gate electrode 105 and a mask film 106 thereon. As a material of the mask film, a photoresist used in a normal photolithography process, a photosensitive polyimide, or a material which can be etched with a normal polyimide may be used.
(Fig. 1 (A))
【0017】次に、ゲート電極105に電解溶液中で電
流を印加することによってゲート電極の側面に多孔質の
陽極酸化物107を形成する。この陽極酸化工程は、3
〜20%のクエン酸もしくはショウ酸、燐酸、クロム
酸、硫酸等の酸性の水溶液を用いておこなう。溶液の水
素イオン濃度pHは2未満であることが望ましい。最適
なpHは電解溶液の種類に依存するが、シュウ酸の場合
には0.9〜1.0である。この場合には、10〜30
V程度の低電圧で0.5μm以上の厚い陽極酸化物を形
成することができる。(図1(B))Next, by applying a current to the gate electrode 105 in an electrolytic solution, a porous anodic oxide 107 is formed on the side surface of the gate electrode. This anodizing step is performed in three steps.
The reaction is performed using an acidic aqueous solution of citric acid or oxalic acid, phosphoric acid, chromic acid, sulfuric acid, or the like of about 20%. It is desirable that the hydrogen ion concentration pH of the solution is less than 2. The optimum pH depends on the type of the electrolytic solution, but is 0.9 to 1.0 in the case of oxalic acid. In this case, 10-30
A thick anodic oxide of 0.5 μm or more can be formed at a low voltage of about V. (FIG. 1 (B))
【0018】そして、ドライエッチング法、ウェットエ
ッチング法等によって絶縁膜104をエッチングする。
このエッチング深さは任意であり、下に存在する活性層
が露出するまでエッチングをおこなっても、その途中で
とめてもよい。しかし、量産性・歩留り・均一性の観点
からは、活性層に至るまでエッチングすることが望まし
い。この際には陽極酸化物107およびゲート電極10
5に覆われた領域の下側の絶縁膜(ゲート絶縁膜)には
もとの厚さの絶縁膜が残される。なお、ゲート電極がア
ルミニウム、タンタル、、チタンを主成分とし、一方、
絶縁膜104が酸化珪素を主成分とする場合において、
ドライエッチング法を用いる場合には、フッ素系(例え
ばNF3、SF6)のエッチングガスを用いて、ドライ
エッチングをおこなえば、酸化珪素である絶縁膜104
は素早くエッチングされるが、酸化アルミニウム、酸化
タンタル、酸化チタンのエッチングレートは十分に小さ
いので絶縁膜104を選択的にエッチングできる。Then, the insulating film 104 is etched by a dry etching method, a wet etching method, or the like.
This etching depth is arbitrary, and etching may be performed until the underlying active layer is exposed, or may be stopped during the etching. However, from the viewpoint of mass productivity, yield, and uniformity, it is desirable to perform etching up to the active layer. In this case, the anodic oxide 107 and the gate electrode 10
The insulating film having the original thickness is left on the insulating film (gate insulating film) below the region covered with 5. The gate electrode is mainly composed of aluminum, tantalum, and titanium.
When the insulating film 104 contains silicon oxide as a main component,
When the dry etching method is used, if the dry etching is performed using a fluorine-based (for example, NF3, SF6) etching gas, the insulating film 104 made of silicon oxide is used.
Is quickly etched, but the etching rate of aluminum oxide, tantalum oxide, and titanium oxide is sufficiently small, so that the insulating film 104 can be selectively etched.
【0019】また、ウェットエッチングにおいては、1
/100フッ酸等のフッ酸系のエッチャントを用いれば
よい。この場合にも酸化珪素である絶縁膜104は素早
くエッチングされるが、酸化アルミニウム、酸化タンタ
ル、酸化チタンのエッチングレートは十分に小さいので
絶縁膜104を選択的にエッチングできる。(図1
(D))In wet etching, 1
A hydrofluoric acid-based etchant such as / 100 hydrofluoric acid may be used. In this case as well, the insulating film 104 made of silicon oxide is quickly etched, but the etching rate of aluminum oxide, tantalum oxide, and titanium oxide is sufficiently small, so that the insulating film 104 can be selectively etched. (Figure 1
(D))
【0020】その後、陽極酸化物107を除去する。エ
ッチャントとしては、燐酸系の溶液、例えば、燐酸、酢
酸、硝酸の混酸等が好ましい。しかし、単に、例えばゲ
ート電極がアルミニウムの場合には燐酸系のエッチャン
トを用いると、同時にゲート電極もエッチングされてし
まう。そこで、本発明においては、その前の工程でゲー
ト電極に3〜10%の酒石液、硼酸、硝酸が含まれたエ
チレングルコール溶液中で、電流を印加することによっ
て、ゲート電極の側面および上面にバリヤ型の陽極酸化
物108を設けておくと良い。この陽極酸化工程におい
ては、電解溶液のpHは2以上、好ましくは3以上、さ
らに好ましくは6.9〜7.1とするとよい。このよう
な溶液を得るにはアンモニア等のアルカリ溶液を用いて
中和させると良い。得られる陽極酸化物の厚さはゲート
電極105と対向の電極との間に印加される電圧の大き
さによって決定される。Thereafter, the anodic oxide 107 is removed. As the etchant, a phosphoric acid-based solution, for example, a mixed acid of phosphoric acid, acetic acid, and nitric acid is preferable. However, for example, when a gate electrode is made of aluminum, if a phosphoric acid-based etchant is used, the gate electrode is also etched at the same time. Therefore, in the present invention, by applying a current to the gate electrode in an ethylene glycol solution containing 3 to 10% of tartaric acid, boric acid, and nitric acid in the previous step, the side surface of the gate electrode and It is preferable to provide a barrier type anodic oxide 108 on the upper surface. In this anodic oxidation step, the pH of the electrolytic solution may be 2 or more, preferably 3 or more, and more preferably 6.9 to 7.1. In order to obtain such a solution, it is preferable to neutralize using an alkaline solution such as ammonia. The thickness of the obtained anodic oxide is determined by the magnitude of the voltage applied between the gate electrode 105 and the opposing electrode.
【0021】注目すべきは、バリヤ型の陽極酸化が後の
工程であるにもかかわらず、多孔質の陽極酸化物の外側
にバリヤ型の陽極酸化物ができるのではなく、バリヤ型
の陽極酸化物108は多孔質陽極酸化物107とゲート
電極105の間に形成されることである。上記の燐酸系
のエッチャントにおいては、多孔質陽極酸化物のエッチ
ングレートはバリヤ型陽極酸化物のエッチングレートの
10倍以上である。したがって、バリヤ型の陽極酸化物
108は、燐酸系のエッチャントでは実質的にエッチン
グされないので、内側のゲート電極を守ることができ
る。(図1(C)、(E))It should be noted that although barrier-type anodic oxidation is a later step, barrier-type anodic oxide is not formed outside the porous anodic oxide, but barrier-type anodic oxidation is performed. The object 108 is to be formed between the porous anodic oxide 107 and the gate electrode 105. In the above phosphoric acid-based etchant, the etching rate of the porous anodic oxide is 10 times or more the etching rate of the barrier anodic oxide. Therefore, the barrier type anodic oxide 108 is not substantially etched by the phosphoric acid-based etchant, so that the inner gate electrode can be protected. (Fig. 1 (C), (E))
【0022】以上の工程によって、ゲート電極の下側に
選択的に絶縁膜104の一部(以下、これをゲート絶縁
膜と称することにする)が残存した構造を得ることがで
きる。そして、このゲート絶縁膜104’は、もともと
多孔質陽極酸化物107の下側に存在していたので、ゲ
ート電極105、バリヤ型陽極酸化物108の下側のみ
ならず、バリヤ型陽極酸化物108からyの距離だけ離
れた位置にまで存在し、その幅yは自己整合的に決定さ
れることが特徴である。換言すれば、活性層103にお
けるゲート電極下のチャネル形成領域の外側にはゲート
絶縁膜104’の存在する領域と、存在しない領域とが
自己整合的に形成されるのである。Through the above steps, a structure in which a part of the insulating film 104 (hereinafter, referred to as a gate insulating film) selectively remains below the gate electrode can be obtained. Since the gate insulating film 104 ′ originally existed under the porous anodic oxide 107, the gate insulating film 104 ′ was formed not only under the gate electrode 105 and under the barrier anodic oxide 108 but also at the barrier anodic oxide 108. , And a width y thereof is characterized by being determined in a self-aligned manner. In other words, a region where the gate insulating film 104 'exists and a region where the gate insulating film 104' does not exist are formed in a self-alignment manner outside the channel formation region under the gate electrode in the active layer 103.
【0023】この構造で加速したN型もしくはP型の不
純物のイオンを活性層に注入すると、絶縁膜104が存
在しない(もしくは薄い)領域には多くのイオンが注入
され、(相対的に)高濃度の不純物領域(低抵抗不純物
領域)110、113が形成される。一方、ゲート絶縁
膜104’が存在する領域では、このゲート絶縁膜中に
イオンが注入され、それを透過したイオンのみが半導体
に注入されるため、そのイオン注入量は相対的に減少し
て、低濃度の不純物領域(高抵抗不純物領域)111、
112が形成される。低濃度の不純物領域111、11
2と高濃度の不純物領域110、113との不純物濃度
の違いは、絶縁膜104の厚さ等によって異なるが、通
常、0.5〜3桁、前者の方が小さい。また、ゲート電
極の下の領域には実質的には不純物が注入されず、真性
または実質的に真性な状態が保たれ、すなわちチャネル
形成領域となる。不純物注入後にはレーザーもしくはそ
れと同等な強光を照射することによって不純物の活性化
をおこなえばよいが、この工程は、いうまでもなく実質
的に1回で十分である。(図1(E))When ions of N-type or P-type impurities accelerated by this structure are implanted into the active layer, many ions are implanted into the region where the insulating film 104 does not exist (or is thin), and the (relatively) high ion is implanted. Concentration impurity regions (low resistance impurity regions) 110 and 113 are formed. On the other hand, in a region where the gate insulating film 104 ′ is present, ions are implanted into the gate insulating film, and only ions transmitted therethrough are implanted into the semiconductor. Low-concentration impurity regions (high-resistance impurity regions) 111;
112 is formed. Low concentration impurity regions 111, 11
The difference in impurity concentration between the second impurity region 110 and the high-concentration impurity regions 110 and 113 depends on the thickness of the insulating film 104 and the like, but is usually 0.5 to 3 digits, and the former is smaller. Further, substantially no impurity is implanted into the region below the gate electrode, and the region is kept in an intrinsic or substantially intrinsic state, that is, a channel formation region. After the impurity is implanted, the impurity may be activated by irradiating it with a laser beam or a strong light equivalent thereto. However, it is needless to say that substantially one step is sufficient. (FIG. 1 (E))
【0024】このように、本発明では高抵抗不純物領域
の幅を陽極酸化物107の厚さyによって自己整合的に
制御することに特徴がある。そして、さらにゲート絶縁
膜104’の端部109と高抵抗領域(HRD)112
の端部117を概略一致させることができる。図6に示
した従来の方法ではこのような役割を果たす側壁の幅の
制御は極めて困難であったが、本発明においては、陽極
酸化物107の幅は、陽極酸化電流(電荷量)によって
決定されるため、極めて微妙な制御が可能である。As described above, the present invention is characterized in that the width of the high-resistance impurity region is controlled in a self-aligned manner by the thickness y of the anodic oxide 107. Further, the end 109 of the gate insulating film 104 'and the high resistance region (HRD) 112
Can be substantially matched. In the conventional method shown in FIG. 6, it is extremely difficult to control the width of the side wall which plays such a role. However, in the present invention, the width of the anodic oxide 107 is determined by the anodic oxidation current (charge amount). Therefore, extremely delicate control is possible.
【0025】さらに、上記の工程からも明らかなよう
に、不純物ドーピングの工程が実質的に1回であって
も、低抵抗領域、高抵抗領域を形成でき、さらに、その
後の活性化の工程も1回の処理で済む。このように本発
明では、ドーピング、活性化の工程を減らすことにより
量産性を高めることができる。従来から、HRDは抵抗
が大きいため、電極とオーム接触させることが難しいこ
と、および、この抵抗のためドレイン電圧の低下をきた
すことが問題となっていた。しかし、他方、HRDの存
在により、ホットキャリヤの発生を抑止でき、高い信頼
性を得ることができるというメリットも併せ持ってい
た。本発明はこの矛盾する課題を一挙に解決し、自己整
合的に形成される0.1〜1μm幅のHRDと、ソース
/ドレイン電極に対してオーム接触を得ることができ
る。Further, as is apparent from the above-mentioned steps, even if the impurity doping step is performed substantially once, a low-resistance region and a high-resistance region can be formed. Only one process is required. Thus, in the present invention, mass productivity can be improved by reducing the steps of doping and activation. Conventionally, HRD has a problem that it is difficult to make an ohmic contact with an electrode because of its large resistance, and that the resistance lowers the drain voltage. However, on the other hand, due to the presence of the HRD, the generation of hot carriers can be suppressed and high reliability can be obtained. The present invention solves this contradictory problem at a time, and can obtain a 0.1-1 μm-wide HRD formed in a self-aligned manner and ohmic contact with the source / drain electrodes.
【0026】また、本発明においては図1の陽極酸化物
108の厚さを適切に利用することによって、ゲート電
極の端部と不純物領域の位置関係を任意に変更できる。
この例を図4に示す。例えば、イオンドーピング法(プ
ラズマドーピングともいう)のようにイオンが実質的に
質量分離されないまま注入される方法では、イオンの進
入角度がまちまちであるので、不純物の横方向への広が
りもかなりあり、すなわち、イオンの進入付加さ程度の
横方向への広がりが見込まれる。以下の例では活性層4
04の厚さを800Åとする。In the present invention, the positional relationship between the end of the gate electrode and the impurity region can be arbitrarily changed by appropriately utilizing the thickness of the anodic oxide 108 in FIG.
This example is shown in FIG. For example, in a method in which ions are implanted without substantial mass separation, such as an ion doping method (also referred to as plasma doping), since the angle of entry of ions varies, there is also considerable spread of impurities in the lateral direction. In other words, it is expected that the spread in the horizontal direction will be as large as the addition of ions. In the following example, the active layer 4
04 is 800 mm thick.
【0027】したがって、図4(A)に示すように、金
属のゲート電極401の外側に陽極酸化物402(図
1、108に対応)の厚さ(例えば800Å)が活性層
404と同程度の厚さであれば、ほとんどゲート電極4
01の端部405と高抵抗不純物領域407の端部40
6が重なりもせず、離れもしない一致状態となる。図4
(B)のように陽極酸化物402の厚さが、例えば30
00Åと活性層の厚さ800Åより大きな場合には、ゲ
ート電極の端部405と高抵抗不純物領域の端部406
が離れたオフセット状態となる。逆に図4(C)のよう
に陽極酸化物402の厚さが小さくなれば、ゲート電極
と高抵抗不純物領域が重なりあうオーバーラップの状態
となる。このオーバーラップは、図4(D)のようにゲ
ート電極401の周囲に陽極酸化物が存在しない状態で
最大となる。Therefore, as shown in FIG. 4A, the thickness (for example, 800 °) of the anodic oxide 402 (corresponding to FIGS. 1 and 108) is substantially the same as that of the active layer 404 outside the metal gate electrode 401. If the thickness is almost the gate electrode 4
01 and the end 40 of the high-resistance impurity region 407.
6 do not overlap and do not separate. FIG.
The thickness of the anodic oxide 402 is, for example, 30 as shown in FIG.
In the case where the thickness is larger than 00 ° and the thickness of the active layer is 800 °, the end 405 of the gate electrode and the end 406 of the high-resistance impurity region are formed.
Are offset from each other. Conversely, when the thickness of the anodic oxide 402 is reduced as shown in FIG. 4C, the gate electrode and the high-resistance impurity region overlap each other. This overlap is maximum when no anodic oxide exists around the gate electrode 401 as shown in FIG.
【0028】一般にオフセット状態では、逆方向リーク
電流が低下し、オン/オフ比が向上するという特徴を有
し、例えば、アクティブマトリクス液晶ディスプレーの
画素の制御に用いられるTFT(画素TFT)のよう
に、リーク電流の少ないことが必要とされる用途に適し
ている。しかしながら、HRDの端部で発生したホット
キャリヤが陽極酸化物にトラップされることによって、
劣化するという欠点も合わせ持つ。Generally, in an offset state, a reverse leakage current is reduced and an on / off ratio is improved. For example, a TFT (pixel TFT) used for controlling pixels of an active matrix liquid crystal display has a feature. It is suitable for applications that require low leakage current. However, the hot carriers generated at the end of the HRD are trapped by the anodic oxide,
It also has the disadvantage of deterioration.
【0029】オーバーラップ状態のものでは上記のよう
なホットキャリヤのトラップによる劣化は減少し、ま
た、オン電流が増加するが、リーク電流が増加するとい
う欠点がある。このため、大きな電流駆動能力の要求さ
れる用途、例えば、モノリシック型アクティブマトリク
スの周辺回路にもちいられるTFT(ドライバーTF
T)に適している。実際に使用するTFTを図4(A)
〜(D)のいずれのものとするかは、TFTの用途によ
って決定されればよい。In the overlapping state, the deterioration due to the hot carrier trap as described above is reduced, and the on-current is increased, but the leakage current is disadvantageously increased. For this reason, a TFT (driver TF) used for an application requiring a large current driving capability, for example, a peripheral circuit of a monolithic active matrix.
T) is suitable. Fig. 4 (A) shows the TFT actually used.
Which of (D) to (D) should be determined depending on the use of the TFT.
【0030】[0030]
【実施例】〔実施例1〕 図1に本実施例を示す。ま
ず、基板(コーニング7059、300mm×400m
mもしくは100mm×100mm)101上に下地酸
化膜102として厚さ1000〜3000Åの酸化珪素
膜を形成した。この酸化膜の形成方法としては、酸素雰
囲気中でのスパッタ法を使用した。しかし、より量産性
を高めるには、TEOSをプラズマCVD法で分解・堆
積した膜を用いてもよい。[Embodiment 1] FIG. 1 shows this embodiment. First, a substrate (Corning 7059, 300 mm × 400 m
A silicon oxide film having a thickness of 1000 to 3000 ° was formed as a base oxide film 102 on the (m or 100 mm × 100 mm) 101. As a method for forming this oxide film, a sputtering method in an oxygen atmosphere was used. However, in order to further improve mass productivity, a film in which TEOS is decomposed and deposited by a plasma CVD method may be used.
【0031】その後、プラズマCVD法やLPCVD法
によって非晶質珪素膜を300〜5000Å、好ましく
は500〜1000Å堆積し、これを、550〜600
℃の還元雰囲気に24時間放置して、結晶化せしめた。
この工程は、レーザー照射によっておこなってもよい。
そして、このようにして結晶化させた珪素膜をパターニ
ングして島状領域103を形成した。さらに、この上に
スパッタ法によって厚さ700〜1500Åの酸化珪素
膜104を形成した。Thereafter, an amorphous silicon film is deposited in a thickness of 300 to 5000 °, preferably 500 to 1000 ° by a plasma CVD method or an LPCVD method.
The crystals were left to stand in a reducing atmosphere at 24 ° C. for 24 hours to be crystallized.
This step may be performed by laser irradiation.
Then, the silicon film crystallized in this manner was patterned to form the island-like region 103. Further, a silicon oxide film 104 having a thickness of 700 to 1500 ° was formed thereon by sputtering.
【0032】その後、厚さ1000Å〜3μmのアルミ
ニウム(1wt%のSi、もしくは0.1〜0.3wt
%のSc(スカンジウム)を含む)膜を電子ビーム蒸着
法もしくはスパッタ法によって形成した。そして、フォ
トレジスト(例えば、東京応化製、OFPR800/3
0cp)をスピンコート法によって形成した。フォトレ
ジストの形成前に、陽極酸化法によって厚さ100〜1
000Åの酸化アルミニウム膜を表面に形成しておく
と、フォトレジストとの密着性が良く、また、フォトレ
ジストからの電流のリークを抑制することにより、後の
陽極酸化工程において、多孔質陽極酸化物を側面のみに
形成するうえで有効であった。その後、フォトレジスト
とアルミニウム膜をパターニングして、アルミニウム膜
と一緒にエッチングし、ゲート電極105マスク膜10
6とした。(図1(A))Thereafter, aluminum having a thickness of 1000 to 3 μm (1 wt% of Si or 0.1 to 0.3 wt.
% Of Sc (scandium) film was formed by electron beam evaporation or sputtering. Then, a photoresist (for example, OFPR800 / 3 manufactured by Tokyo Ohka)
0 cp) by spin coating. Before the formation of the photoresist, a thickness of 100 to 1
If an aluminum oxide film of 2,000 mm is formed on the surface, adhesion to the photoresist is good, and current leakage from the photoresist is suppressed, so that a porous anodic oxide can be formed in the subsequent anodic oxidation step. Was effective in forming only on the side surface. Thereafter, the photoresist and the aluminum film are patterned and etched together with the aluminum film to form the gate electrode 105 and the mask film 10.
6. (Fig. 1 (A))
【0033】さらにこれに電解液中で電流を通じて陽極
酸化し、厚さ3000〜6000Å、例えば、厚さ50
00Åの陽極酸化物107を形成した。陽極酸化は、3
〜20%のクエン酸もしくはショウ酸、燐酸、クロム
酸、硫酸等の酸性水溶液を用いておこない、10〜30
Vの一定電流をゲート電極に印加すればよい。本実施例
ではpH=0.9〜1.0のシュウ酸溶液(30℃)中
で電圧を10Vとし、20〜40分、陽極酸化した。陽
極酸化物の厚さは陽極酸化時間によって制御した。(図
1(B))Further, anodization is performed by passing an electric current through the electrolytic solution to a thickness of 3000 to 6000 °, for example, a thickness of 50
An anodic oxide 107 of 00 ° was formed. Anodizing is 3
Using an aqueous acidic solution such as citric acid or oxalic acid, phosphoric acid, chromic acid, sulfuric acid, etc.
What is necessary is just to apply a constant current of V to the gate electrode. In this example, the voltage was set to 10 V in an oxalic acid solution (30 ° C.) having a pH of 0.9 to 1.0, and anodization was performed for 20 to 40 minutes. The thickness of the anodic oxide was controlled by the anodic oxidation time. (FIG. 1 (B))
【0034】次に、マスクを除去し、再び電解溶液中に
おいて、ゲート電極に電流を印加した。今回は、3〜1
0%の酒石液、硼酸、硝酸が含まれたpH=6.9〜
7.1のエチレングルコールアンモニア溶液を用いた。
溶液の温度は10℃前後の室温より低い方が良好な酸化
膜が得られた。このため、ゲート電極の上面および側面
にバリヤ型の陽極酸化物108が形成された。陽極酸化
物108の厚さは印加電圧に比例し、印加電圧が150
Vで2000Åの陽極酸化物が形成された。陽極酸化物
108の厚さは図4に示されるような必要とされるオフ
セット、オーバーラップの大きさによって決定したが、
3000Å以上の厚さの陽極酸化物を得るには250V
以上の高電圧が必要であり、TFTの特性に悪影響を及
ぼすので3000Å以下の厚さとすることが好ましい。
本実施例では80〜150Vまで上昇させ、必要とする
陽極酸化膜108の厚さによって電圧を選択した。(図
1(C))Next, the mask was removed, and a current was again applied to the gate electrode in the electrolytic solution. This time, 3-1
PH = 6.9 ~ containing 0% tartaric acid, boric acid and nitric acid
An ethylene glycol ammonia solution of 7.1 was used.
A better oxide film was obtained when the temperature of the solution was lower than room temperature around 10 ° C. Therefore, a barrier-type anodic oxide 108 was formed on the upper surface and side surfaces of the gate electrode. The thickness of the anodic oxide 108 is proportional to the applied voltage.
At 2,000 V anodized oxide was formed. The thickness of the anodic oxide 108 was determined by the required offset and the size of the overlap as shown in FIG.
250 V to obtain an anodic oxide with a thickness of 3000 mm or more
Since the above high voltage is required and adversely affects the characteristics of the TFT, it is preferable that the thickness be 3000 mm or less.
In this embodiment, the voltage was increased to 80 to 150 V, and the voltage was selected according to the required thickness of the anodic oxide film 108. (Fig. 1 (C))
【0035】その後、ドライエッチング法によって酸化
珪素膜104をエッチングした。このエッチングにおい
ては、等方性エッチングのプラズマモードでも、あるい
は異方性エッチングの反応性イオンエッチングモードで
もよい。ただし、珪素と酸化珪素の選択比を十分に大き
くすることによって、活性層を深くエッチングしないよ
うにすることが重要である。例えば、エッチングガスと
してCF4を使用すれば陽極酸化物はエッチングされ
ず、酸化珪素膜104のみがエッチングされる。また、
多孔質陽極酸化物107の下の酸化珪素膜104’はエ
ッチングされずに残った。(図1(D))Thereafter, the silicon oxide film 104 was etched by a dry etching method. In this etching, a plasma mode of isotropic etching or a reactive ion etching mode of anisotropic etching may be used. However, it is important to prevent the active layer from being etched deeply by sufficiently increasing the selectivity between silicon and silicon oxide. For example, if CF4 is used as an etching gas, the anodic oxide is not etched, and only the silicon oxide film 104 is etched. Also,
The silicon oxide film 104 'under the porous anodic oxide 107 remained without being etched. (Fig. 1 (D))
【0036】その後、燐酸、酢酸、硝酸の混酸を用いて
陽極酸化物107をエッチングした。このエッチングで
は陽極酸化物107のみがエッチングされ、エッチング
レートは約600Å/分であった。その下のゲート絶縁
膜104’はそのまま残存した。そして、イオンドーピ
ング法によって、TFTの活性層103に、ゲート電極
部(すなわちゲート電極とその周囲の陽極酸化膜)およ
びゲート絶縁膜をマスクとして自己整合的に不純物を注
入し、低抵抗不純物領域(ソース/ドレイン領域)11
0、113、高抵抗不純物領域111、112を形成し
た。ドーピングガスとしてはフォスフィン(PH3)を
用いたため、N型の不純物領域となった。P型の不純物
領域を形成するにはジボラン(B2H6)をドーピング
ガスとして用いればよい。ドーズ量は5×1014〜5
×1015cm−2、加速エネルギーは10〜30ke
Vとした。その後、KrFエキシマーレーザー(波長2
48nm、パルス幅20nsec)を照射して、活性層
中に導入された不純物イオンの活性化をおこなった。Thereafter, the anodic oxide 107 was etched using a mixed acid of phosphoric acid, acetic acid and nitric acid. In this etching, only the anodic oxide 107 was etched, and the etching rate was about 600 ° / min. The gate insulating film 104 'thereunder remains as it is. Then, an impurity is implanted into the active layer 103 of the TFT in a self-aligned manner by using the gate electrode portion (that is, the gate electrode and the anodic oxide film around the gate electrode) and the gate insulating film as a mask by the ion doping method. Source / drain region) 11
0, 113 and high resistance impurity regions 111, 112 were formed. Since phosphine (PH3) was used as the doping gas, an N-type impurity region was formed. Diborane (B2H6) may be used as a doping gas to form a P-type impurity region. The dose is 5 × 1014 to 5
× 1015cm-2, acceleration energy 10-30ke
V. Thereafter, a KrF excimer laser (wavelength 2
Irradiation of 48 nm with a pulse width of 20 nsec) was performed to activate the impurity ions introduced into the active layer.
【0037】SIMS(二次イオン質量分析法)の結果
によると、領域110、113の不純物濃度は1×10
20〜2×1021cm−3、領域111、112では
1×1017〜2×1018cm−3であった。ドーズ
量換算では、前者は5×1014〜5×1015cm−
2、後者は2×1013〜5×1014cm−2であっ
た。この違いはゲート絶縁膜104’の有無によっても
たらされたのであって、一般的には、低抵抗不順部鵜領
域の不純物濃度は、高抵抗不純物領域のものより0.5
〜3桁大きくなる。(図1(E))According to the result of SIMS (Secondary Ion Mass Spectrometry), the impurity concentration of the regions 110 and 113 is 1 × 10
20 to 2 × 10 21 cm −3, and 1 × 10 17 to 2 × 10 18 cm −3 in the regions 111 and 112. In terms of dose amount, the former is 5 × 1014 to 5 × 1015 cm −
2. The latter was 2 × 1013 to 5 × 1014 cm−2. This difference is caused by the presence or absence of the gate insulating film 104 '. In general, the impurity concentration of the low-resistance irregular region is 0.5% higher than that of the high-resistance impurity region.
Up to three orders of magnitude. (FIG. 1 (E))
【0038】最後に、全面に層間絶縁物114として、
CVD法によって酸化珪素膜を厚さ3000Å形成し
た。TFTのソース/ドレインにコンタクトホールを形
成し、アルミニウム配線・電極115、116を形成し
た。さらに200〜400℃で水素アニールをおこなっ
た。以上によって、TFTが完成された。(図1
(F))Finally, an interlayer insulator 114 is formed on the entire surface.
A silicon oxide film having a thickness of 3000 was formed by the CVD method. Contact holes were formed in the source / drain of the TFT, and aluminum wiring / electrodes 115 and 116 were formed. Further, hydrogen annealing was performed at 200 to 400 ° C. Thus, the TFT was completed. (Figure 1
(F))
【0039】図1に示した手法を用いて、1枚の基板上
に複数のTFTを形成した例を図5(A)に示す。この
例ではTFTはTFT1〜3の3つを形成した。TFT
1および2はドライバーTFTとして用いられるもの
で、図1の陽極酸化物108に相当する酸化物501、
502の厚さを200〜1000Å、例えば500Åの
薄いものとし、若干、ゲート電極と高抵抗領域(HR
D)がオーバーラップとなるようにした。図では、TF
T1のドレインとTFT2のソースとを互いに接続し、
また、TFT1のソースを接地し、TFT2のドレイン
を電源に接続して、CMOSインバータとなるように構
成した例を示す。周辺回路としては、この他にもさまざ
まな回路があるが、それぞれの仕様にしたがって、この
ようなCMOS型の回路とすればよい。FIG. 5A shows an example in which a plurality of TFTs are formed on one substrate by using the method shown in FIG. In this example, three TFTs 1 to 3 were formed. TFT
1 and 2 are used as driver TFTs, and oxides 501 corresponding to the anodic oxide 108 in FIG.
The thickness of the gate electrode 502 and the high-resistance region (HR) are slightly reduced to a thickness of 200 to 1000 °, for example, 500 °.
D) overlapped. In the figure, TF
Connecting the drain of T1 and the source of TFT2 to each other,
In addition, an example is shown in which the source of the TFT 1 is grounded and the drain of the TFT 2 is connected to a power source to form a CMOS inverter. There are various other circuits as the peripheral circuit, and such a CMOS circuit may be used according to the specifications of each.
【0040】一方、TFT3は画素TFTとして用いら
れるものであり、陽極酸化物503を2000Åと厚く
して、オフセット状態(図4(B)に対応)とし、リー
ク電流を抑制した。TFT3のソース/ドレイン電極の
一方はITOの画素電極501に接続されている。この
ように陽極酸化物の厚さを変えるには、それぞれのTF
Tのゲート電極の電圧を独立に制御できるように分離し
ておけばよい。なお、TFT1およびTFT3はNチャ
ネル型TFT、TFT2はPチャネル型TFTである。On the other hand, the TFT 3 is used as a pixel TFT. The thickness of the anodic oxide 503 is increased to 2000.degree. To set an offset state (corresponding to FIG. 4B) to suppress a leak current. One of the source / drain electrodes of the TFT 3 is connected to the pixel electrode 501 of ITO. In order to change the thickness of the anodic oxide in this manner, it is necessary to use the respective TFs.
What is necessary is just to separate so that the voltage of the gate electrode of T may be controlled independently. Note that TFT1 and TFT3 are N-channel TFTs, and TFT2 is a P-channel TFT.
【0041】〔実施例2〕 図2に本実施例を示す。ま
ず、絶縁表面を有する基板(例えばコーニング705
9)201上に実施例1の(A)、(B)の工程を用い
て、下地酸化膜202、島状性珪素半導体領域(例えば
結晶性珪素半導体)203、酸化珪素膜204、アルミ
ニウム膜(厚さ200nm〜1μm)によるゲート電極
205とゲート電極の側面に多孔質の陽極酸化物(厚さ
3000Å〜1μm、例えば5000Å)206を形成
した。(図2(A)) そして、実施例1と同様にバリヤ型の厚さ1000〜2
500Åの陽極酸化物207を形成した。(図2
(B))Embodiment 2 FIG. 2 shows this embodiment. First, a substrate having an insulating surface (for example, Corning 705)
9) Using the steps (A) and (B) of Example 1 on the base 201, the base oxide film 202, the island-like silicon semiconductor region (for example, crystalline silicon semiconductor) 203, the silicon oxide film 204, and the aluminum film ( A gate electrode 205 having a thickness of 200 nm to 1 μm) and a porous anodic oxide (thickness of 3000 to 1 μm, for example, 5000 °) 206 are formed on side surfaces of the gate electrode 205. (FIG. 2 (A)) Then, similarly to the first embodiment, the thickness of the barrier mold is 1000-2.
A 500 ° anodic oxide 207 was formed. (Figure 2
(B))
【0042】さらに、多孔質陽極酸化物206をマスク
として、酸化珪素膜204をエッチングし、ゲート絶縁
膜204’を形成した。その後、バリヤ型陽極酸化膜2
07をマスクとして、多孔質陽極酸化膜206をエッチ
ング除去した。その後、ゲート電極部(205、20
7)およびゲート絶縁膜204’をマスクとしてイオン
ドーピング法によって不純物注入をおこない、低抵抗不
純物領域208、211、高抵抗不純物領域209、2
10を形成した。ドーズ量は1〜5×1014cm−
2、加速電圧は30〜90kVとした。不純物としては
燐を用いた。(図2(C))Further, using the porous anodic oxide 206 as a mask, the silicon oxide film 204 was etched to form a gate insulating film 204 '. After that, the barrier type anodic oxide film 2
07, the porous anodic oxide film 206 was removed by etching. Thereafter, the gate electrode portions (205, 20)
7) and impurity implantation is performed by ion doping using the gate insulating film 204 ′ as a mask to form the low-resistance impurity regions 208 and 211, the high-resistance impurity regions 209 and 2.
10 was formed. Dose amount is 1-5 × 1014cm-
2. The acceleration voltage was 30 to 90 kV. Phosphorus was used as an impurity. (Fig. 2 (C))
【0043】さらに、全面に適当な金属、例えば、チタ
ン、ニッケル、モリブテン、タングステン、白金、パラ
ジウム等の被膜、例えば、厚さ50〜500Åのチタン
膜212をスパッタ法によって全面に形成した。この結
果、金属膜(ここではチタン膜)212は低抵抗不純物
領域208、211に密着して形成された。(図2
(D))Further, a coating of an appropriate metal, for example, titanium, nickel, molybdenum, tungsten, platinum, palladium, etc., for example, a titanium film 212 having a thickness of 50 to 500.degree. As a result, the metal film (here, titanium film) 212 was formed in close contact with the low-resistance impurity regions 208 and 211. (Figure 2
(D))
【0044】そして、KrFエキシマーレーザー(波長
248nm、パルス幅20nsec)を照射して、ドー
ピングされた不純物の活性化とともに、金属膜(ここで
はチタン)と活性層の珪素を反応させ、金属珪化物(こ
こでは珪化チタン)の領域213、214を形成した。
レーザーのエネルギー密度は200〜400mJ/cm
2、好ましくは250〜300mJ/cm2が適当であ
った。また、レーザー照射時には基板を200〜500
℃に加熱しておくと、チタン膜の剥離を抑制することは
できた。Then, a KrF excimer laser (wavelength: 248 nm, pulse width: 20 nsec) is irradiated to activate the doped impurities and cause a metal film (here, titanium) to react with silicon of the active layer, thereby forming a metal silicide ( Here, regions 213 and 214 of (titanium silicide) were formed.
Laser energy density is 200-400mJ / cm
2, preferably 250 to 300 mJ / cm2. When the laser is irradiated, the substrate is 200 to 500
By heating to ℃, the peeling of the titanium film could be suppressed.
【0045】なお、本実施例では上記の如く、エキシマ
ーレーザーを用いたが、他のレーザーを用いてもよいこ
とはいうまでもない。ただし、レーザーを用いるにあた
ってはパルス状のレーザーが好ましい。連続発振レーザ
ーでは照射時間が長いので、熱によって被照射物が熱に
よって膨張することによって剥離するような危険があ
る。In this embodiment, an excimer laser is used as described above, but it goes without saying that another laser may be used. However, when using a laser, a pulsed laser is preferred. In the case of a continuous wave laser, the irradiation time is long, and there is a risk that an object to be irradiated is separated by expansion due to heat.
【0046】パルスレーザーに関しては、Nd:YAG
レーザー(Qスイッチパルス発振が望ましい)のごとき
赤外光レーザーやその第2高調波のごとき可視光、Kr
F、XeCl、ArF等のエキシマーを使用する各種紫
外光レーザーが使用できるが、金属膜の上面からレーザ
ー照射をおこなう場合には金属膜に反射されないような
波長のレーザーを選択する必要がある。もっとも、金属
膜が極めて薄い場合にはほとんど問題がない。また、レ
ーザー光は、基板側から照射してもよい。この場合には
下に存在するシリコン半導体膜を透過するレーザー光を
選択する必要がある。As for the pulse laser, Nd: YAG
Infrared laser such as laser (preferably Q-switched pulse oscillation) and its visible light such as its second harmonic, Kr
Various ultraviolet lasers using excimers such as F, XeCl, and ArF can be used. However, when laser irradiation is performed from the upper surface of the metal film, it is necessary to select a laser having a wavelength that is not reflected by the metal film. However, there is almost no problem when the metal film is extremely thin. Further, the laser light may be applied from the substrate side. In this case, it is necessary to select a laser beam that passes through the underlying silicon semiconductor film.
【0047】また、アニールは、可視光線もしくは近赤
外光の照射によるランプアニールによるものでもよい。
ランプアニールを行う場合には、被照射面表面が600
〜1000℃程度になるように、600℃の場合は数分
間、1000℃の場合は数10秒間のランプ照射を行う
ようにする。近赤外線(例えば1.2 μmの赤外線)によ
るアニールは、近赤外線が珪素半導体に選択的に吸収さ
れ、ガラス基板をそれ程加熱せず、しかも一回の照射時
間を短くすることで、ガラス基板に対する加熱を抑える
ことができ、極めて有用である。The annealing may be performed by lamp annealing by irradiation of visible light or near infrared light.
When lamp annealing is performed, the surface to be irradiated is 600
The lamp irradiation is performed for several minutes at 600 ° C. and for several tens of seconds at 1000 ° C. so that the temperature becomes about 1000 ° C. Annealing with near-infrared rays (for example, 1.2 μm infrared rays) selectively absorbs near-infrared rays into silicon semiconductors and does not heat the glass substrate so much. It can be suppressed and is extremely useful.
【0048】この後、過酸化水素とアンモニアと水とを
5:2:2で混合したエッチング液でTi膜のエッチン
グした。露出した活性層と接触した部分以外のチタン膜
(例えば、ゲート絶縁膜204や陽極酸化膜207上に
存在したチタン膜)はそのまま金属状態で残っている
が、このエッチングで除去できる。一方、金属珪化物で
ある珪化チタン213、214はエッチングされないの
で、残存させることができる。(図2(E))Thereafter, the Ti film was etched with an etching solution in which hydrogen peroxide, ammonia and water were mixed at a ratio of 5: 2: 2. The titanium film (for example, the titanium film existing on the gate insulating film 204 and the anodic oxide film 207) other than the portion in contact with the exposed active layer remains in a metal state as it is, but can be removed by this etching. On the other hand, titanium silicides 213 and 214, which are metal silicides, are not etched and can be left. (FIG. 2 (E))
【0049】最後に、図2(F)に示すように、全面に
層間絶縁物217として、CVD法によって酸化珪素膜
を厚さ2000Å〜1μm、例えば、3000Å形成
し、TFTのソース/ドレインにコンタクトホールを形
成し、アルミニウム配線・電極218、219を200
0Å〜1μm、例えば5000Åの厚さに形成した。本
実施例においてはアルミニウム配線がコンタクトする部
分は珪化チタンであり、アルミニウムとの界面の安定性
が珪素の場合よりも良好であるので、信頼性の高いコン
タクトが得られた。また、このアルミニウム電極21
8、219と珪化物領域213、214の間にバリヤメ
タルとして、例えば窒化チタンを形成するとより一層、
信頼性を向上させることができる。本実施例では、珪化
物領域のシート抵抗は10〜50Ω/□となった。一
方、高抵抗不純物領域209、210では10〜100
kΩ/□となり、この結果、周波数特性が良く、かつ、
高いドレイン電圧でもホットキャリヤ劣化の少ないTF
Tを作製することができた。Finally, as shown in FIG. 2 (F), a silicon oxide film having a thickness of 2000-1 μm, for example 3000 μm, is formed on the entire surface as an interlayer insulator 217 by the CVD method, and contact is made with the source / drain of the TFT. A hole is formed and aluminum wiring / electrodes 218 and 219 are
It was formed to a thickness of 0-1 μm, for example, 5000 °. In the present embodiment, the portion contacted by the aluminum wiring is titanium silicide, and the stability of the interface with aluminum is better than that of silicon, so that a highly reliable contact was obtained. The aluminum electrode 21
8 and 219 and the silicide regions 213 and 214, for example, titanium nitride is further formed as a barrier metal.
Reliability can be improved. In this example, the sheet resistance in the silicide region was 10 to 50 Ω / □. On the other hand, in the high-resistance impurity regions 209 and 210, 10 to 100
kΩ / □, resulting in good frequency characteristics and
TF with little hot carrier degradation even at high drain voltage
T could be produced.
【0050】本実施例では、低抵抗不純物領域211と
金属珪化物領域とを概略一致させるこができた。特にゲ
ート絶縁膜204’の端部215と高抵抗不純物領域2
10と低抵抗不純物領域211の境界216を概略一致
せしめ、同時にこの端部215と金属珪化物領域214
の端部とを概略一致せしめた結果、図4(A)〜(D)
における低抵抗不純物領域を金属珪化物領域として置き
換えればよいことは明らかであろう。In this embodiment, the low-resistance impurity region 211 and the metal silicide region can be made to substantially coincide with each other. In particular, the end 215 of the gate insulating film 204 'and the high-resistance impurity region 2
10 and the boundary 216 between the low-resistance impurity region 211 and the end portion 215 and the metal silicide region 214 at the same time.
4 (A) to 4 (D) as a result of substantially matching the end portions of FIG.
It is clear that the low-resistance impurity region in the above may be replaced with a metal silicide region.
【0051】図2に示した手法を用いて、1枚の基板上
に複数のTFTを形成した例を図5(B)に示す。この
例ではTFTはTFT1〜3の3つを形成した。TFT
1および2はドライバーTFTとしてCMOS化した構
成、ここではインバータ構成として用いたもので、図2
の陽極酸化物207に相当する酸化物505、506の
厚さを200〜1000Å、例えば500Åの薄いもの
とし、若干、オーバーラップとなるようにした。一方、
TFT3は画素TFTとして用いられるものであり、陽
極酸化物503を2000Åと厚くして、オフセット状
態とし、リーク電流を抑制した。TFT3のソース/ド
レイン電極の一方はITOの画素電極502に接続され
ている。このように陽極酸化物の厚さを変えるには、そ
れぞれのTFTのゲート電極の電圧を独立に制御できる
ように分離しておけばよい。なお、TFT1およびTF
T3はNチャネル型TFT、TFT2はPチャネル型T
FTである。FIG. 5B shows an example in which a plurality of TFTs are formed on one substrate by using the technique shown in FIG. In this example, three TFTs 1 to 3 were formed. TFT
1 and 2 are CMOS-structured driver TFTs, here used as inverter structures.
The thickness of the oxides 505 and 506 corresponding to the anodic oxide 207 was made as thin as 200 to 1000 Å, for example, 500 Å so as to slightly overlap each other. on the other hand,
The TFT 3 is used as a pixel TFT. The thickness of the anodic oxide 503 was increased to 2000 ° to set an offset state, thereby suppressing a leak current. One of the source / drain electrodes of the TFT 3 is connected to the pixel electrode 502 of ITO. In order to change the thickness of the anodic oxide in this manner, it is necessary to separate the anodic oxide so that the voltage of the gate electrode of each TFT can be controlled independently. Note that TFT1 and TF
T3 is an N-channel type TFT, TFT2 is a P-channel type T
FT.
【0052】本実施例ではイオンドーピングの工程の後
にチタン膜成膜の工程を配したが、この順番を逆にして
もよい。この場合には、イオン照射の際にチタン膜が全
面を被覆しているので、絶縁基板で問題となった異状帯
電(チャージアップ)防止の上で効果が大である。ま
た、イオンドーピング後にレーザー等によってアニール
してから、チタン膜を形成して、レーザー等の照射、あ
るいは熱アニールによって、珪化チタンを形成してもよ
い。In this embodiment, the step of forming a titanium film is provided after the step of ion doping, but the order may be reversed. In this case, since the titanium film covers the entire surface at the time of ion irradiation, the effect is large in preventing abnormal charging (charge-up) which has become a problem in the insulating substrate. After the ion doping, annealing may be performed by a laser or the like, and then a titanium film may be formed. Then, titanium silicide may be formed by irradiation with a laser or the like or thermal annealing.
【0053】〔実施例3〕 図3に本実施例を示す。ま
ず、基板(コーニング7059)301上に実施例1の
(A)、(B)の工程を用いて、下地酸化膜302、島
状結晶性半導体領域、例えば珪素半導体領域303、酸
化珪素膜304、アルミニウム膜(厚さ2000Å〜1
μm)によるゲート電極305とゲート電極の側面に多
孔質の陽極酸化物(厚さ6000Å)306を形成し
た。(図3(A))そして、実施例1と同様にバリヤ型
の厚さ1000〜2500Åの陽極酸化物307を形成
した。(図3(B))Embodiment 3 FIG. 3 shows this embodiment. First, a base oxide film 302, an island-shaped crystalline semiconductor region, for example, a silicon semiconductor region 303, a silicon oxide film 304, are formed on a substrate (Corning 7059) 301 by using the steps (A) and (B) of the first embodiment. Aluminum film (thickness 2000mm ~ 1)
μm), and a porous anodic oxide (thickness 6000 °) 306 was formed on the side surface of the gate electrode 305. (FIG. 3 (A)) Then, as in Example 1, a barrier-type anodic oxide 307 having a thickness of 1000 to 2500 ° was formed. (FIG. 3 (B))
【0054】さらに、多孔質陽極酸化物306をマスク
として、酸化珪素膜304をエッチングし、ゲート絶縁
膜304’を形成した。その後、多孔質陽極酸化物30
6を選択的にエッチングして、ゲート絶縁膜304’の
一部を露出せしめた。その後、全面に適当な金属、例え
ば、厚さ50〜500Åのチタン膜308をスパッタ法
によって全面に形成した。(図3(C))そして、Kr
Fエキシマーレーザー(波長248nm、パルス幅20
nsec)を照射して、チタンと活性層の珪素を反応さ
せ、珪化チタン領域309、310を形成した。レーザ
ーのエネルギー密度は200〜400mJ/cm2、好
ましくは250〜300mJ/cm2が適当であった。
また、レーザー照射時には基板を200〜500℃に加
熱しておくと、チタン膜の剥離を抑制することはでき
た。この工程は、可視光線もしくは近赤外光の照射によ
るランプアニールによるものでもよい。Further, using the porous anodic oxide 306 as a mask, the silicon oxide film 304 was etched to form a gate insulating film 304 '. Then, the porous anodic oxide 30
6 was selectively etched to expose a part of the gate insulating film 304 '. Thereafter, an appropriate metal, for example, a titanium film 308 having a thickness of 50 to 500 ° was formed on the entire surface by sputtering. (FIG. 3 (C)) and Kr
F excimer laser (wavelength 248 nm, pulse width 20
nsec) to react titanium with silicon in the active layer, thereby forming titanium silicide regions 309 and 310. The energy density of the laser was 200 to 400 mJ / cm2, preferably 250 to 300 mJ / cm2.
In addition, when the substrate was heated to 200 to 500 ° C. during laser irradiation, peeling of the titanium film could be suppressed. This step may be performed by lamp annealing by irradiation with visible light or near infrared light.
【0055】この後、過酸化水素とアンモニアと水とを
5:2:2で混合したエッチング液でTi膜のエッチン
グした。露出した活性層と接触した部分以外のチタン膜
(例えば、ゲート絶縁膜304’や陽極酸化膜307上
に存在したチタン膜)はそのまま金属状態で残っている
が、このエッチングで除去できる。一方、珪化チタン3
09、310はエッチングされないので、残存させるこ
とができる。(図3(D))Thereafter, the Ti film was etched with an etching solution in which hydrogen peroxide, ammonia and water were mixed at a ratio of 5: 2: 2. The titanium film (for example, the titanium film present on the gate insulating film 304 'and the anodic oxide film 307) other than the portion in contact with the exposed active layer remains in a metal state as it is, but can be removed by this etching. On the other hand, titanium silicide 3
Since 09 and 310 are not etched, they can be left. (FIG. 3 (D))
【0056】その後、ゲート電極部およびゲート絶縁膜
304をマスクとしてイオンドーピング法によって不純
物注入をおこない、低抵抗不純物領域(≒珪化チタン領
域)311、314、高抵抗不純物領域312、313
を形成した。ドーズ量は1〜5×1014cm−2、加
速電圧は30〜90kVとした。不純物としては燐を用
いた。(図3(E))Thereafter, impurities are implanted by ion doping using the gate electrode portion and the gate insulating film 304 as a mask to form low resistance impurity regions (titanium silicide regions) 311, 314 and high resistance impurity regions 312, 313.
Was formed. The dose was 1 to 5 × 10 14 cm −2, and the acceleration voltage was 30 to 90 kV. Phosphorus was used as an impurity. (FIG. 3 (E))
【0057】そして、再びKrFエキシマーレーザー
(波長248nm、パルス幅20nsec)を照射し
て、ドーピングされた不純物の活性化をおこなった。こ
の工程は、可視光線もしくは近赤外光の照射によるラン
プアニールによるものでもよい。最後に、ゲート電極部
(305、307)をマスクとしてゲート絶縁膜30
4’をエッチングした。これはゲート絶縁膜304’に
ドーピングされた不純物による不安定性を避けるために
おこなった。その結果、ゲート電極部の下部にのみゲー
ト絶縁膜304”が残存した。Then, a KrF excimer laser (wavelength: 248 nm, pulse width: 20 nsec) was irradiated again to activate the doped impurities. This step may be performed by lamp annealing by irradiation with visible light or near infrared light. Finally, the gate insulating film 30 is formed using the gate electrode portions (305, 307) as a mask.
4 'was etched. This was performed to avoid instability due to impurities doped in the gate insulating film 304 '. As a result, the gate insulating film 304 ″ remained only under the gate electrode.
【0058】そして、図3(F)に示すように、全面に
層間絶縁物315として、CVD法によって酸化珪素膜
を厚さ6000Å形成し、TFTのソース/ドレインに
コンタクトホールを形成し、アルミニウム配線・電極3
16、317を形成した。以上の工程によって、TFT
が完成された。Then, as shown in FIG. 3 (F), a silicon oxide film having a thickness of 6000 mm is formed on the entire surface as an interlayer insulator 315 by the CVD method, contact holes are formed in the source / drain of the TFT, and aluminum wiring is formed.・ Electrode 3
16, 317 were formed. Through the above steps, the TFT
Was completed.
【0059】[0059]
【発明の効果】本発明によって、実質的に1回のドーピ
ングおよび1回のレーザーアニール、RTA等の活性化
工程によって、高抵抗不純物領域(HRD)を形成する
ことができた。この工程の短縮化は量産性を高め、TF
T製造ラインへの投資額を減額するうえで有効である。
また、本発明ではHRDの幅が極めて精度良く形成され
るので、歩留り、均一性の優れたTFTが得られる。According to the present invention, a high-resistance impurity region (HRD) can be formed by substantially one doping, one laser annealing, and an activation process such as RTA. The shortening of this process enhances mass productivity, and TF
This is effective in reducing the amount of investment in the T production line.
Further, in the present invention, since the width of the HRD is formed with extremely high precision, a TFT having excellent yield and uniformity can be obtained.
【0060】なお、本発明においてはより特性を向上さ
せるためには、より多くのドーピングやレーザーアニー
ル、RTAをおこなってもよく、必ずしもドーピングの
回数やレーザーアニール、RTAの回数を1回に限定す
るものではない。本発明のTFTは、半導体集積回路が
形成された基板上に3次元集積回路を形成する場合で
も、ガラスまたは有機樹脂等の上に形成される場合でも
同様に形成されることはいうまでもないが、いずれの場
合にも絶縁表面上に形成されることを特徴とする。特に
周辺回路を同一基板上に有するモノリシック型アクティ
ブマトリクス回路等の電気光学装置に対する本発明の効
果は著しい。In the present invention, in order to further improve the characteristics, more doping, laser annealing and RTA may be performed, and the number of times of doping, laser annealing and RTA is necessarily limited to one. Not something. It is needless to say that the TFT of the present invention is formed in the same manner when a three-dimensional integrated circuit is formed on a substrate on which a semiconductor integrated circuit is formed, or when formed on glass or an organic resin. Are formed on the insulating surface in any case. In particular, the effect of the present invention is remarkable for an electro-optical device such as a monolithic active matrix circuit having peripheral circuits on the same substrate.
【0061】また、本発明において、PまたはN型の不
純物のイオン注入またはイオンドープに加えて、炭素、
酸素、窒素を同時に添加してもよい。かくすると、逆方
向リーク電流が低減し、また、耐圧も向上する。例えば
アクティブマトリクス回路の画素TFTとして用いる場
合に有効である。この場合には、図5のTFT3の陽極
酸化物層の厚さをTFT1、TFT2と同じ厚さとでき
る。In the present invention, in addition to ion implantation or ion doping of P or N type impurities, carbon,
Oxygen and nitrogen may be added simultaneously. Thus, the reverse leakage current is reduced, and the withstand voltage is improved. For example, it is effective when used as a pixel TFT of an active matrix circuit. In this case, the thickness of the anodic oxide layer of TFT3 in FIG. 5 can be the same as that of TFT1 and TFT2.
【図1】 実施例1によるTFTの作製方法を示す。FIG. 1 shows a method for manufacturing a TFT according to Example 1.
【図2】 実施例2によるTFTの作製方法を示す。FIG. 2 shows a method for manufacturing a TFT according to a second embodiment.
【図3】 実施例3によるTFTの作製方法を示す。FIG. 3 shows a method for manufacturing a TFT according to a third embodiment.
【図4】 本発明におけるオフセット、オーバーラップ
の関係について示す。FIG. 4 shows the relationship between offset and overlap in the present invention.
【図5】 実施例1および2によって得られたTFTの
集積回路の例を示す。FIG. 5 shows an example of a TFT integrated circuit obtained by Examples 1 and 2.
【図6】 従来法によるTFTの作製方法を示す。FIG. 6 shows a method for manufacturing a TFT according to a conventional method.
101 絶縁基板 102 下地酸化膜(酸化珪素) 103 活性層(結晶珪素) 104 絶縁膜(酸化珪素) 104’ ゲート絶縁膜 105 ゲート電極(アルミニウム) 106 マスク膜(フォトレジスト) 107 陽極酸化物(多孔質酸化アルミニウ
ム) 108 陽極酸化物(バリヤ型酸化アルミニウ
ム) 109 ゲート絶縁膜の端部 110、113 低抵抗不純物領域 111、112 高抵抗不純物領域(HRD) 114 層間絶縁膜(酸化珪素) 115、116 金属配線・電極(アルミニウム) 117 低抵抗不純物領域と高抵抗不純物領域
の境界Reference Signs List 101 Insulating substrate 102 Base oxide film (silicon oxide) 103 Active layer (crystalline silicon) 104 Insulating film (silicon oxide) 104 'Gate insulating film 105 Gate electrode (aluminum) 106 Mask film (photoresist) 107 Anodic oxide (porous) Aluminum oxide) 108 anodic oxide (barrier type aluminum oxide) 109 end of gate insulating film 110, 113 low resistance impurity region 111, 112 high resistance impurity region (HRD) 114 interlayer insulating film (silicon oxide) 115, 116 metal wiring -Electrode (aluminum) 117 Boundary between low-resistance impurity region and high-resistance impurity region
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大沼 英人 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 山口 直明 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 須沢 秀臣 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 魚地 秀貴 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 竹村 保彦 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 ──────────────────────────────────────────────────の Continuing from the front page (72) Inventor Hideto Onuma 398 Hase, Hase, Atsugi-shi, Kanagawa Prefecture Inside the Semi-Conductor Energy Laboratory Co., Ltd. (72) Inventor Hideomi Suzawa 398 Hase, Atsugi-shi, Kanagawa Prefecture Inside Semi-Conductor Energy Laboratory Co., Ltd. 398 Hase, Atsugi City, Kanagawa Pref.
Claims (7)
領域に隣接した高抵抗不純物領域と、前記チャネル形成
領域に対向して前記高抵抗不純物領域に隣接した低抵抗
不純物領域と、を含み、 前記高抵抗不純物領域は前記ゲート電極に重なって設け
られていることを特徴とする半導体装置。An active layer formed on a substrate; a gate insulating film formed on the active layer; and a gate electrode formed on the gate insulating film. Comprises a channel forming region, a high-resistance impurity region adjacent to the channel forming region, and a low-resistance impurity region adjacent to the high-resistance impurity region facing the channel forming region; Is a semiconductor device provided so as to overlap with the gate electrode.
に含まれた導電性を与える不純物元素の濃度は、前記低
抵抗不純物領域に含まれた前記不純物元素の濃度よりも
低いことを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein a concentration of the impurity element imparting conductivity included in the high-resistance impurity region is lower than a concentration of the impurity element included in the low-resistance impurity region. Semiconductor device.
を有することを特徴とする電気光学装置。3. An electro-optical device comprising the semiconductor device according to claim 1.
FTとを有する電気光学装置であって、 前記駆動回路を形成する少なくとも一つのTFTは、活
性層と、前記活性層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、を有
し、 前記活性層は、チャネル形成領域と、前記チャネル形成
領域に隣接した高抵抗不純物領域と、前記チャネル形成
領域に対向して前記高抵抗不純物領域に隣接した低抵抗
不純物領域と、を含み、 前記高抵抗不純物領域は前記ゲート電極に重なって設け
られていることを特徴とする電気光学装置。4. At least a driving circuit and a pixel T on a same substrate.
An electro-optical device having an FT, wherein at least one TFT forming the drive circuit includes: an active layer; a gate insulating film formed on the active layer;
A gate electrode formed on the gate insulating film, wherein the active layer faces the channel formation region, a high-resistance impurity region adjacent to the channel formation region, and the channel formation region. And a low-resistance impurity region adjacent to the high-resistance impurity region, wherein the high-resistance impurity region is provided so as to overlap the gate electrode.
る少なくとも一つのTFTとはNチャネル型TFTであ
ることを特徴とする電気光学装置。5. The electro-optical device according to claim 4, wherein the at least one TFT forming the driving circuit is an N-channel TFT.
性層と、前記活性層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、を有
し、 前記活性層は、チャネル形成領域と、前記チャネル形成
領域に隣接した高抵抗不純物領域と、前記チャネル形成
領域に対向して前記高抵抗不純物領域に隣接した低抵抗
不純物領域と、を含み、 前記高抵抗不純物領域の端部と前記ゲート電極の端部と
が離れていることを特徴とする電気光学装置。6. The pixel TFT according to claim 4, wherein the pixel TFT comprises: an active layer; a gate insulating film formed on the active layer;
A gate electrode formed on the gate insulating film, wherein the active layer faces the channel formation region, a high-resistance impurity region adjacent to the channel formation region, and the channel formation region. An electro-optical device comprising: a low-resistance impurity region adjacent to a high-resistance impurity region; and an end of the high-resistance impurity region and an end of the gate electrode are separated from each other.
と、 前記ゲート絶縁膜の上にゲート電極を形成する第3の工
程と、 前記ゲート電極の側面に該ゲート電極を酸化して酸化物
層を形成する第4の工程と、 前記ゲート電極および前記酸化物層をマスクとして前記
ゲート絶縁膜をエッチングし、前記活性層の一部を露呈
させる第5の工程と、 前記酸化物層を除去する第6の工程と、 一導電性を付与する不純物元素を添加して前記第5の工
程で露呈した活性層に低抵抗不純物領域を形成すると同
時に、前記第6の工程によって露呈したゲート絶縁膜の
下に高抵抗不純物領域を形成する第7の工程と、 を有し、 前記第7の工程において、前記高抵抗不純物領域は前記
ゲート絶縁膜を介して前記ゲート電極と重なるように形
成されることを特徴とする半導体装置の作製方法。7. A first step of forming an active layer on a substrate, a second step of forming a gate insulating film on the active layer, and a step of forming a gate electrode on the gate insulating film. A third step of oxidizing the gate electrode on a side surface of the gate electrode to form an oxide layer; etching the gate insulating film using the gate electrode and the oxide layer as a mask; A fifth step of exposing a part of the active layer; a sixth step of removing the oxide layer; and adding an impurity element imparting one conductivity to the active layer exposed in the fifth step. Forming a low-resistance impurity region and simultaneously forming a high-resistance impurity region under the gate insulating film exposed in the sixth step; and, in the seventh step, The impurity region is formed via the gate insulating film. The method for manufacturing a semiconductor device characterized by being formed so as to overlap with the gate electrode.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP9708599A JPH11330490A (en) | 1999-04-02 | 1999-04-02 | Semiconductor device and its manufacture and electro-optical device |
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JP9708599A JPH11330490A (en) | 1999-04-02 | 1999-04-02 | Semiconductor device and its manufacture and electro-optical device |
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JPH11330490A true JPH11330490A (en) | 1999-11-30 |
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Family Applications (1)
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JP9708599A Withdrawn JPH11330490A (en) | 1999-04-02 | 1999-04-02 | Semiconductor device and its manufacture and electro-optical device |
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- 1999-04-02 JP JP9708599A patent/JPH11330490A/en not_active Withdrawn
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