JPH11330259A

JPH11330259A - 集積回路を設計する方法

Info

Publication number: JPH11330259A
Application number: JP11054970A
Authority: JP
Inventors: N Shamon Slaman; スレイマン・エヌ・シャモン
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1998-03-27
Filing date: 1999-03-03
Publication date: 1999-11-30

Abstract

(57)【要約】【課題】アイドル・モード・ベクトルを利用して集積
回路２０を設計する方法を提供する。【解決手段】本方法は、集積回路２０のトランジスタ２
７，２８，２９，３１，３２，３３，３４，３６の総リ
ストを与えることを含む。集積回路２０の各トランジス
タは、初期閾値電圧を有する。集積回路２０は、アイド
ル・モード・ベクトルを集積回路２０の入力２１，２
２，２３，２４に印加することによって、アイドル動作
モードにされる。アイドル動作モード中に「オフ」であ
り、かつ接地電位への電流経路を防ぐことができる集積
回路２０のトランジスタ２７，２８，２９，３１，３
２，３３，３４，３６の閾値電圧は、初期閾値電圧より
も大きい閾値電圧に設定される。集積回路２０の残りの
トランジスタ２７，２８，２９，３１，３２，３３，３
４，３６の閾値電圧は、初期閾値電圧よりも小さい閾値
電圧に設定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、集積回路設計
に関し、さらに詳しくは、高速化および省電力化のため
回路を最適化する際にデバイス閾値電圧を選択すること
に関する。

【０００２】

【従来の技術】スピードおよび電力消費は、特にページ
ャ，セルラ電話，コードレス電話などのバッテリ用途で
は重要な集積回路（ＩＣ）設計事項である。全電力消費
は、一般に２つの成分、すなわち動的電力(dynamic pow
er)と静的電力(static power)に分けられる。動的電力
とは、増幅，スイッチングそして一般的にトランジスタ
をある状態から別の状態に駆動するため、および関連す
る容量性負荷を克服するために回路の通常動作時に消費
される電力のことである。静的電力とは、回路が非動作
状態であるスタンドバイ・モード時にゼロ入力漏れ電流
(quiescent leakage current)によって消費される電流
のことである。バッテリ寿命は、通常動作およびスタン
ドバイ・モードの両方で回路の電力消費を最小限に抑え
ることによって延長できる。

【０００３】電力消費を低減する一般的な方法として、
供給電圧を単純に低減する方法がある。動的電力消費
は、供給電圧の二乗の関数である。従って、供給電圧を
低減することは、動的電力消費を低減することに著しい
効果がある。しかし、半導体プロセスによって決定され
るある点で、デバイスが導通し始めるデバイス閾値に供
給電圧が近づくにつれて、閾値下漏れ電流(sub-thresho
ld leakage current)は、動的電力が実質的に低減され
たとしても、依然バッテリを消費することがある。

【０００４】

【発明が解決しようとする課題】従って、高速動作を可
能にし、しかも集積回路による全電力消費を低減する、
すなわち、動的および静的電力消費の両方を低減する集
積回路を設計する方法を設けることは有利である。

【０００５】

【実施例】本発明は、多重閾値電圧プロセス(multiple
threshold voltage process)を利用して、漏れ電流やス
ピードなどのパラメータを最適化するために集積回路を
設計あるいは再設計する方法を提供する。トランジスタ
の閾値電圧（Ｖ_T）は、トランジスタがターンオンし、
導通し始める点を定める。多重閾値電圧プロセスを利用
することにより、集積回路のトランジスタは、互いに隣
接していても、異なる閾値電圧を有するように設定でき
る。低閾値電圧を有するトランジスタは、低Ｖ_Tトラン
ジスタといい、高閾値電圧を有するトランジスタは高Ｖ
_Tトランジスタという。一例として、低Ｖ_Tトランジスタ
は、約２００ｍＶ〜４００ｍＶの範囲の閾値電圧を有
し、高Ｖ_Tトランジスタは、約４１０ｍＶ〜８００ｍＶ
の範囲の閾値電圧を有する。用途に応じて、低Ｖ_Tトラ
ンジスタおよび高Ｖ_Tトランジスタの閾値電圧の範囲
は、より低くてもあるいはより高くてもよい。例えば、
１ボルトの供給電圧を有する用途では、低Ｖ_Tトランジ
スタは、約２００ｍＶ〜３００ｍＶの範囲の閾値電圧を
有し、高Ｖ_Tトランジスタは、約３１０ｍＶ〜６００ｍ
Ｖの範囲の閾値電圧を有する。

【０００６】低Ｖ_Tのトランジスタは、より小さいゲー
ト電圧で導通状態に切り換わるので、高Ｖ_Tトランジス
タよりも高いスイッチング速度で動作する。しかし、ト
ランジスタの閾値電圧を低くすると、トランジスタの漏
れ電流および静的電力消費が増加する。高Ｖ_Tトランジ
スタを有する回路は、２つの理由、すなわち、１）ゲー
ト電圧が導通を開始するのに必要なレベルに達するのに
より時間がかかり、２）高Ｖ_Tトランジスタは低い飽和
電流を有し、そのため高Ｖ_Tトランジスタが容量性負荷
を充電するのにより時間がかかる、という２つの理由の
ため、低Ｖ_Tトランジスタを有する回路よりもスイッチ
ング速度が遅い。高Ｖ_Tトランジスタは導通する漏れ電
流が少なく、そのため低Ｖ_Tトランジスタよりも散逸す
る静的電力が少ない。

【０００７】一般に集積回路は、アクティブ動作モード
と非アクティブ動作モードを有する。これらの動作モー
ド中に、集積回路のトランジスタは「オン」または「オ
フ」のいずれかとなる。非アクティブ動作モードは、ス
タンドバイまたはアイドル動作モードともいう。アイド
ル・モード刺激ベクトル(idle mode stimulus vectors)
ともいうアイドル・モード・ベクトルは、集積回路のア
イドル動作モード中にどのトランジスタが「オン」また
は「オフ」であるのかを識別するために用いられる。ア
イドル・モード・ベクトルは、集積回路をアイドル動作
モードにする入力の状態である。本発明に従って、アイ
ドル・モード・ベクトルはトランジスタ閾値電圧の選択
を最適化するために用いられる。

【０００８】図１は、多重閾値電圧プロセスを利用し
て、集積回路のスピードを最適化し、例えば、スピード
を増加させ、かつ漏れ電流を最適化し、例えば、漏れ電
流を低下させる方法を示すフロー図１０である。高速化
および省電力化のために最適化されていない設計で集積
回路を製造する際、すべてのトランジスタが同じ閾値調
整注入(threshold adjust implant)を受けることは例外
的ではない。しかし、回路設計が最適化されると、クリ
ティカル（最長）経路(critical path)におけるトラン
ジスタは識別され、低い閾値電圧のために特定のトラン
ジスタが選択される。これら選択されたトランジスタ
は、修正されたインプラントを受ける。従って、少なく
とも高閾値電圧トランジスタと低閾値電圧トランジスタ
の両方を有する集積回路が製造される。これらの閾値電
圧を生成するために必要な注入エネルギおよびドーパン
ト濃度ならびに他の関連プロセス特性は、半導体処理技
術の当業者にとって周知である。

【０００９】図１の方法は、パーソナル・ワークステー
ションなどのコンピュータ・システム上のコンピュータ
・ソフトウェアによって実行される。プロセッサ，メモ
リおよびコーディングを有するコンピュータ・システム
は、図１のステップを実行するための手段を提供する。

【００１０】一例として、本方法は、図２に示すような
デジタル集積回路２０を設計するために利用できる。回
路２０は、例えばＶ_DD＝１．０ボルトの低供給電圧動作
用に変換された既存の設計でもよく、あるいは高スピー
ド，低い供給電圧および低電力で動作しなければならな
い新たな設計でもよい。本例に従って、デジタル集積回
路２０は、複数の入力２１，２２，２３，２４および出
力２６を有するＮＡＮＤゲートである。具体的には、Ｎ
ＡＮＤゲート２０は、４つのｐチャネル・トランジスタ
２７，２８，２９，３１を有し、それぞれのトランジス
タはゲート電極と、ソース電極と、ドレイン電極とを有
する。トランジスタ２７，２８，２９，３１のソース電
極は互いに接続され、かつ例えばＶ_DDなどの電源電圧ま
たは動作電位のソースを受けるべく結合される。トラン
ジスタ２７，２８，２９，３１のドレイン電極は互いに
接続され、ＮＡＮＤゲート２０の出力２６を形成する。

【００１１】さらに、ＮＡＮＤゲート２０は、４つのｎ
チャネル・トランジスタ３２，３３，３４，３６を有
し、それぞれのトランジスタはゲート電極と、ソース電
極と、ドレイン電極とを有する。トランジスタ３２のソ
ース電極は、トランジスタ２７，２８，２９，３１のド
レイン電極に接続され、トランジスタ３２のドレイン電
極は、トランジスタ３３のソース電極に接続される。ト
ランジスタ３３のドレイン電極は、トランジスタ３４の
ソース電極に接続され、トランジスタ３４のドレイン電
極は、トランジスタ３６のソース電極に接続される。ト
ランジスタ３６のドレイン電極は、例えば、接地電位な
どの動作電位のソースを受けるべく結合される。

【００１２】トランジスタ２７，３２のゲートは共通に
接続され、入力２１を形成する。トランジスタ２８，３
３のゲートは共通に接続され、入力２２を形成する。同
様に、トランジスタ２９，３４のゲートは共通に接続さ
れ、トランジスタ３１，３６のゲートは共通に接続さ
れ、それぞれ入力２３，２４を形成する。入力２１，２
２，２３，２４は、入力信号ＳＩＧ１，ＳＩＧ２，ＳＩ
Ｇ３，ＳＩＧ４をそれぞれ受ける。

【００１３】ＮＡＮＤゲート２０などのＮＡＮＤゲート
の動作は、当業者に周知である。

【００１４】再度図１を参照して、例えばＮＡＮＤゲー
ト２０などの集積回路を設計する際の開始ステップ１１
では、集積回路のトランジスタの総リスト(netlist)を
与える。総リストは、閾値電圧を含め、構築のために必
要な各トランジスタについて多数のパラメータを定め
る。本例では、ＮＡＮＤゲート２０のすべてのトランジ
スタは、初期閾値電圧５００ｍＶを有する。

【００１５】ステップ１２において、設計用のアイドル
・モード・ベクトルが与えられ、集積回路の入力に印加
される。例えば、ＮＡＮＤゲート２０の設計用のアイド
ル・モード・ベクトルは、（ＳＩＧ１＝論理「０」，Ｓ
ＩＧ２＝論理「０」，ＳＩＧ３＝論理「０」，ＳＩＧ４
＝論理「０」）であり、すなわち、ＮＡＮＤゲート２０
をアイドル・モードにするためには、入力２１，２２，
２３，２４は論理「０」の入力信号を受ける。ＮＡＮＤ
ゲート２０のトランジスタの状態は、論理シミュレータ
を利用してシミュレーションされる。ＮＡＮＤゲート２
０の総リストおよびアイドル・モード・ベクトルは論理
シミュレータに入力され、論理シミュレータはアイドル
・モード中のトランジスタの状態を表示する。

【００１６】ステップ１３において、アイドル動作モー
ド中に「オフ」であり、かつ接地電位への電流経路を防
ぐことができる集積回路のトランジスタが識別される。
本例に従って、アイドル・モード・ベクトルを利用し
て、ＮＡＮＤゲート２０のトランジスタ３６が識別され
る。トランジスタ３６は、アイドル・モード中に「オ
フ」であり、かつ接地電位への電流経路を防ぐ。

【００１７】ステップ１４は、集積回路のトランジスタ
の閾値電圧を調整あるいは修正することを含む。例え
ば、ステップ１３において識別されたトランジスタ、す
なわち、アイドル・モード中に「オフ」であり、かつ接
地電位への電流経路を防ぐことができるトランジスタ
に、高閾値電圧が割り当てられる。接地電位に接続され
るトランジスタは、接地電位への経路を防ぐことができ
る。アイドル・モード中に「オン」であるか、あるいは
接地電位への経路を防ぐことのできない集積回路内の残
りのトランジスタには、低閾値電圧が割り当てられる。
トランジスタの閾値電圧は、トランジスタの総リスト内
のトランジスタの閾値電圧パラメータを修正することに
よって、閾値電圧が割り当てられる。図２の集積回路の
例では、ＮＡＮＤゲート２０のトランジスタ３６の閾値
電圧は、約７５０ｍＶの高閾値電圧に設定され、トラン
ジスタ２７，２８，２９，３１，３２，３３，３４の閾
値電圧は、約３５０ｍＶの低閾値電圧に設定される。す
なわち、トランジスタ３６の閾値電圧は、５００ｍＶの
初期閾値電圧から７５０ｍＶの高閾値電圧に修正され
る。同様に、トランジスタ２７，２８，２９，３１．３
２，３３，３４は、５００ｍＶの初期閾値電圧から３５
０ｍＶの低閾値電圧に修正される。この結果、ＮＡＮＤ
ゲート２０の伝播遅延が低下し、ＮＡＮＤゲート２０の
漏れ電流が低下する。

【００１８】ステップ１６において、集積回路のトラン
ジスタのサイズ、例えば、トランジスタのゲート幅は、
集積回路のあらかじめ定められたタイミングおよび電力
条件を満たすために調整される。あらかじめ定められた
タイミングおよび電力条件は、集積回路の設計中に定め
られ、集積回路の好適なスピードおよび漏れ電流を決定
する。

【００１９】ステップ１７において、集積回路の測定さ
れ、シミュレーションされ、あるいは計算されたタイミ
ングおよび電力は、あらかじめ定められたタイミングお
よび電力条件と比較される。なお、ステップ１６および
１７は、集積回路のスピードおよび漏れ電流をさらに最
適化するための任意のステップであることに留意された
い。

【００２０】図３は、本発明の実施例に従って設計・製
造されたデジタル集積回路５０の概略図である。集積回
路２０と同様に、集積回路５０は、例えば、Ｖ_DD＝１．
０ボルトの低供給電力動作用に変換された既存の設計で
もよく、あるいは高速，低供給電圧および低電力の新た
な設計でもよい。Ｄ型フリップフロップ５２は、Ｄ入力
にて信号ＳＩＧＡを受け、クロック入力にて信号ＣＬ
Ｋを受ける。ノード５３におけるフリップフロップ５２
のＱ出力は、信号反転ＳＩＧＡを与えるためのインバ
ータ５９として動作するトランジスタ５４，５６のゲー
トに結合される。トランジスタ５８，６０，６２，６４
の組み合わせは、信号反転ＳＩＧＡおよびＳＩＧＢ
を受けるＮＡＮＤゲート６１として動作する。ノード６
５におけるＮＡＮＤゲート６１の出力は、クロック信号
ＣＬＫに応答してＯＵＴ１に反転（反転Ａ・Ｂ）をクロ
ックして出力し、フリップフロップ６６のＤ入力に印加
する。また、フリップフロップ５２のＱ出力は、ノード
７１にて信号反転ＳＩＧＡを与えるためのインバータ７
３として動作するトランジスタ６８，７０を介して中継
される。Ｄ型フリップフロップ７２は、クロック信号Ｃ
ＬＫに応答してインバータ７３からの信号反転ＳＩＧ
ＡをＯＵＴ２にクロックする。

【００２１】集積回路５０のトランジスタのそれぞれ
は、閾値電圧を有する。上記の多重電圧プロセスなどの
多重閾値電圧プロセスを利用することにより、集積回路
５０のトランジスタは異なる閾値電圧を有するように設
定できる。

【００２２】図３に示す集積回路５０の回路設計のよう
な回路設計では、動作スピードを最大限にし、しかも動
的および静的電力消費を最小限に抑えることが目的とな
る。動的電力は、供給電圧をＶ_DD＝１．０ボルトに単純
に低減することによって軽減できる。集積回路の最大動
作スピードは、一つまたはそれ以上のクリティカル経路
を介したタイミングによって一般に決まる。クリティカ
ル経路は、回路素子によって分離された集積回路内の２
つのノード間で定められ、ここでこれらの素子を介した
伝播遅延は、例えば、クロック信号に対して、確立され
た経路内のタイミング条件を上回るか、恐らくかろうじ
て満たす。スピードを増加させる一つの方法として、ク
リティカル経路内のトランジスタの閾値電圧を低下させ
る方法がある。より低いＶ_Tを有するトランジスタは、
より高速にスイッチングして、集積回路のクリティカル
経路を介した伝播遅延を最小限に抑える。

【００２３】クリティカル経路の一つまたはそれ以上の
トランジスタは、低いＶ_Tを有するように、ひいてはよ
り高速にスイッチングするように調整される。低Ｖ_Tの
トランジスタはアイドル動作モード中により多くの静的
電力を消費するが、この電力の浪費は、クリティカル経
路を介したスピードの向上の方が有利なトレードオフと
して受け入れられる。さらに、アイドル・モード・ベク
トルは、アイドル動作モード中の静的電力消費を最小限
に抑えるために用いられる。従って、より多くの静的電
力を消費するがより高速にスイッチングするクリティカ
ル経路内の低Ｖ _Tトランジスタと、静的電力の消費は少
ないが、スイッチングが遅いクリティカル経路内の高Ｖ
_Tトランジスタとの間にバランスが達成される。その結
果、集積回路は、全体的な電力消費に対して最小限の影
響で、より高い周波数にて動作するように最適化され
る。

【００２４】図４は、本発明の別の実施例に従って集積
回路設計用に閾値電圧を選択する方法を示すフロー図８
０である。開始ステップ８１において、例えば、集積回
路５０（図３）などの集積回路を設計するため、集積回
路のトランジスタの総リストが与えられる。図３の集積
回路５０を設計する本例に従って、集積回路５０のすべ
てのトランジスタは５００ｍＶの初期閾値電圧を有す
る。

【００２５】ステップ８２において、設計用のアイドル
・モード・ベクトルが与えられ、集積回路の入力に印加
される。一例として、集積回路５０の設計用のアイドル
・モード・ベクトルは、（ＳＩＧＡ＝論理「０」，Ｓ
ＩＧＢ＝論理「０」）である。

【００２６】ステップ８３において、アイドル動作モー
ド中に「オフ」であり、かつ接地電位への電流経路を防
ぐことができる集積回路５０のトランジスタが識別され
る。本例に従って、アイドル・モード・ベクトルを利用
して、トランジスタ５６，６２，７０が識別される。ト
ランジスタ５６，６２，７０は、アイドル・モード中に
「オフ」であり、かつ接地電位への電流経路を防ぐ。

【００２７】ステップ８４は、集積回路５０のトランジ
スタの閾値電圧を調整することを含む。例えば、ステッ
プ８３において識別されたトランジスタ、すなわち、ア
イドル・モード中に「オフ」であり、かつ接地電位への
電流経路を防ぐことができるトランジスタに、高閾値電
圧が割り当てられる。集積回路５０内の残りのトランジ
スタには、低閾値電圧が割り当てられる。例えば、集積
回路５０のトランジスタ５６，６２，７０には約７５０
ｍＷの高閾値電圧が割り当てられ、トランジスタ５４，
５８，６０，６４，６８には約３５０ｍＶの低閾値電圧
が割り当てられる。この結果、伝播遅延が低下し、集積
回路の漏れ電流が低下する。

【００２８】ステップ８６において、集積回路５０内の
クリティカル経路が識別される。クリティカル経路と
は、回路素子によって分離された２つのノード間の伝播
遅延が、一般に外部クロック周波数ＣＬＫに対して設定
される最大タイミングを上回るか、あるいは恐らくかろ
うじて満たすところの経路である。最長の伝播遅延は、
一般にクリティカル経路である。クリティカル経路を識
別する方法について、図５においてさらに説明する。本
例では、トランジスタ５４，５６，５８，６０，６４は
クリティカル経路として識別され、インバータ７３およ
びトランジスタ６２は非クリティカル経路として識別さ
れる。

【００２９】ステップ８７において、高閾値電圧を有す
るクリティカル経路内のトランジスタが識別あるいは選
択される。例えば、集積回路５０のトランジスタ５６が
識別される。

【００３０】ステップ８８は、ステップ８７において識
別されたトランジスタ、すなわち、クリティカル経路内
にあり、かつ高閾値電圧を有する集積回路５０のトラン
ジスタ、の閾値電圧を調整することを含む。例えば、ク
リティカル経路内の選択されたトランジスタ５６の閾値
電圧は、低閾値電圧に設定される。トランジスタ５６に
低閾値電圧を割り当てることにより、トランジスタ５６
のスイッチング速度は増加し、それにより集積回路５０
のタイミング性能を改善する。トランジスタ６２，７０
は非クリティカル経路内にあり、静的電力消費を節約す
るために高閾値電圧で維持される。これらのトランジス
タはクリティカル経路にないので、遅いスピードは許容
可能とみなされる。

【００３１】ステップ８９において、集積回路５０のト
ランジスタのサイズ、例えば、トランジスタのゲート幅
は、集積回路のあらかじめ定められたタイミングおよび
電力条件を満たすように調整される。

【００３２】ステップ９１において、集積回路５０の測
定が行われ、シミュレーションされ、あるいは計算され
たタイミングおよび電力は、あらかじめ定められたタイ
ミングおよび電力条件と比較され、回路設計が所望の動
作パラメータを満たすことを確認する。なお、ステップ
８９および９１は、集積回路のスピードおよび漏れ電流
をさらに最適化するための任意のステップであることに
留意されたい。さらに別のオプションでは、ステップ８
６においてクリティカルと判定された経路が実際に全体
的な回路性能にとってクリティカルである事を確認す
る。伝播経路をクリティカルであると誤って識別するこ
ともありうる。すべてのクリティカル経路が回路設計の
総合タイミング条件に対して同じ影響を及ぼすとは限ら
ない。タイミング影響が全体的な仕様内であれば、伝播
経路は、その関連する高閾値電圧および低電力消費で、
非クリティカル経路として再分類されることがある。

【００３３】方法８０のステップについて集積回路５０
を一例として説明したが、これは本発明を制限するもの
ではない。方法８０のステップは、任意の集積回路にも
適用できる。

【００３４】図５を参照して、ステップ８６（図４）、
すなわち、集積回路５０（図３）のクリティカル経路を
識別するステップをさらに詳説するフロー図１００を示
す。具体的には、フロー図１００はステップ１０１を含
み、ここでまずクロック信号ＣＬＫの動作周波数に、例
えば、１０．０ＭＨｚのクロック周波数が割り当てられ
る。ステップ１０２において、回路機能に応じて多数の
タイミング制約(timing constraints)が設定される。一
般に、タイミング制約は、特定の経路におけるトランジ
スタを介した許容可能な遅延を考慮に入れた相対的ある
いは絶対的測定として、クロック信号に対する特定のノ
ードにおける信号の着信時間を定める。例えば、一つの
タイミング制約では、信号は、フリップフロップ５２が
クロックされてから次のＣＬＫクロック信号の立ち下り
エッジの５．０ナノ秒（ｎｓ）前にノード６５に着信す
る。同様に、他のタイミング制約では、信号は次のＣＬ
Ｋクロック信号の立ち下りエッジの５．０ナノ秒（ｎ
ｓ）前にノード７１に着信する。

【００３５】ステップ１０４において、集積回路の第１
ノードと第２ノードとの間の回路素子の伝播遅延が加算
される。例えば、インバータ５９，ＮＡＮＤゲート６１
およびインバータ７３を介した伝播遅延のそれぞれが１
０．０ｎｓとして与えられると、ノード５３と６５との
間の伝播遅延の和は２０．０ｎｓとなり、ノード５３と
７１との間の伝播遅延は１０．０ｎｓとなる。フリップ
フロップ５２，６６，７２を介した遅延は、それぞれ１
０．０ｎｓとして与えられる。

【００３６】ステップ１０６において、中間回路素子の
伝播遅延がノード６５に着信する信号のタイミング制約
を上回る場合、ノード５３と６５との間の経路がクリテ
ィカルとして識別される。また、タイミング制約がかろ
うじて満たされており、かつ回路が温度などの外的影響
に起因するプロセス変化や動作ドリフトに対処するため
に何らかの堅牢性を必要とする場合にも、経路はクリテ
ィカルとして識別される。クロック信号ＣＬＫが３０．
０ｎｓ毎に立ち上りエッジを有する場合、信号ＳＩＧ
Ａはフリップフロップ５２，インバータ５９およびＮＡ
ＮＤゲート６１（３０．０ｎｓの全遅延）を介して伝播
できず、３０ｎｓ後に生じるクロック信号ＣＬＫの次の
立ち上りエッジより５．０ｎｓ前にノード６５に着信で
きないので、ノード５３と６５との間の経路はクリティ
カルである。ノード５３と６５との間で所定のタイミン
グ条件は満たされず、そのため経路はクリティカルであ
る。

【００３７】ステップ１０８において、中間回路素子の
伝播遅延の和がノード７１に着信する信号のタイミング
制約内なので、ノード５３と７１との間の経路は非クリ
ティカルとして識別される。信号ＳＩＧＡは、フリッ
プフロップ５２およびインバータ７３（２０．０ｎｓの
全遅延）を介して伝播し、３０．０ｎｓ後に着信するク
ロック信号ＣＬＫの次の立ち上りエッジより少なくとも
５．０ｎｓ前にノード７１に着信し、それによりタイミ
ング制約を満たす。実際、追加の５．０ｎｓのマージン
により、非クリティカル経路内のトランジスタの閾値電
圧はさらに増加でき、上記のように更なる静的電力節約
を可能にする。

【００３８】以上、集積回路を設計する方法が提供され
ることが理解されよう。本発明の利点は、本発明に従っ
て設計された集積回路における伝播遅延を低減する方法
を提供することである。さらに、本発明は、漏れ電流を
最小限に抑え、集積回路の全体的な電力消費を低減す
る。

【図面の簡単な説明】

【図１】本発明の第１実施例による集積回路を設計する
方法を示すフロー図である。

【図２】本発明によって製造されたＮＡＮＤゲートの概
略図である。

【図３】本発明によって製造されたデジタル集積回路の
概略図である。

【図４】本発明の第２実施例による集積回路を設計する
方法を示すフロー図である。

【図５】集積回路におけるクリティカル経路を識別する
方法を示すフロー図である。

【符号の説明】

２０デジタル集積回路（ＮＡＮＤゲート）２１，２２，２３，２４入力２６出力２７，２８，２９，３１ｐチャネル・トランジスタ３２，３３，３４，３６ｎチャネル・トランジスタ５０デジタル集積回路５２，６６，７２フリップフロップ５３，６５，７１ノード５４，５６，５８，６０，６２，６４，６８，７０ト
ランジスタ５９，７３インバータ６１ＮＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】集積回路を設計するためのコンピュータ
実行方法（１０）であって：集積回路（２０）の複数の
トランジスタ（２７，２８，２９，３１，３２，３３，
３４，３６）の総リストを与える段階（１１）；および
アイドル・モード・ベクトルに従って、前記複数のトラ
ンジスタのうち少なくとも一つのトランジスタの閾値電
圧を修正する段階（１４）；によって構成されることを
特徴とするコンピュータ実行方法。
【請求項２】集積回路（２０）において伝播遅延および
漏れ電流を低減する方法であって：アイドル・モード・
ベクトルを利用して、前記集積回路（２０）をスタンド
バイ動作モードにする段階；および前記アイドル・モー
ド・ベクトルに従って、前記集積回路（２０）の複数の
トランジスタ（２７，２８，２９，３１，３２，３３，
３４，３６）の閾値電圧を修正する段階；によって構成
されることを特徴とする方法。
【請求項３】トランジスタ閾値電圧を設定するコンピ
ュータ実行方法（１０）であって、アイドル・モード刺
激ベクトルに従って、複数のトランジスタ（２７，２
８，２９，３１，３２，３３，３４，３６）のうちの第
１トランジスタの閾値電圧を調整する段階（１４）によ
って構成されることを特徴とするコンピュータ実行方
法。