JPH11330177A - バーイン方法および装置ならびに半導体チップの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＫＧＤ製品の品質の向上とバーイン検査のス
ループット向上とを安価な設備で行う。 【解決手段】 複数のバーインウェハ１を収容した際に
それぞれのバーインウェハ１のバーイン用端子１ｃに電
気的に接続する接続端子４ａおよびこの接続端子４ａと
電気的に接続された入出力端子４ｂが設けられたウェハ
バーイン治具４と、バーイン検査の際にウェハバーイン
治具４に収容されたバーインウェハ１のバーイン用端子
１ｃを介してそれぞれの半導体チップに前記バーイン検
査用のバーイン信号を送信する制御部５と、バーインウ
ェハ１を収容したウェハバーイン治具４が配置されて前
記バーイン検査が行われるバーイン炉６とからなり、ウ
ェハ状態でそれぞれの前記半導体チップのバーイン検査
を行ってＫＧＤを得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体製造技術に
関し、特にウェハ状態でバーイン検査を行って取得する
ＫＧＤ（Known Good Die）に適用して有効な技術に関す
る。

【０００２】

【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。

【０００３】良品の半導体チップ（ベアチップ）を取得
する技術としてＫＧＤと呼ばれる技術が知られている。

【０００４】ＫＧＤでは、ウェハ状態で個々の半導体チ
ップに所定のプローブ検査（以降、Ｐ検という）を行っ
た後、半導体ウェハをダイシング（切断）して個々の半
導体チップに分離している。

【０００５】その後、前記Ｐ検の結果に基づいて半導体
チップを選別し、これにより、良品の半導体チップのみ
をバーイン検査（スクリーニング検査）する。

【０００６】この際、良品の半導体チップのみをバーイ
ン用のチップトレイまたはキャリアソケットに収容し、
ＫＧＤ専用治具および専用装置を用いてチップ状態での
バーイン検査（以降、チップバーインと呼ぶ）を行い、
さらに、選別した後、バーイン用のチップトレイ（ある
いはキャリアソケット）から半導体チップを取り出し、
良品の半導体チップを出荷用のトレイに移し換えて梱包
および出荷を行っている。

【０００７】なお、ＫＧＤの取得技術については、例え
ば、株式会社プレスジャーナル、１９９４年７月２０日
発行、「月刊 Semiconductor World、１９９４年８月
号」、１２１〜１２２頁に記載され、また、ベアチップ
のバーイン方法については、例えば、特開平８−１２４
９８０号公報に記載されている。

【０００８】

【発明が解決しようとする課題】ところが、前記した技
術のＫＧＤにおいては、チップバーインの際にチップト
レイに半導体チップを装着しなければならず、また、バ
ーイン終了後、チップトレイから半導体チップを取り出
さなければならない。

【０００９】したがって、前記装着のための工数と前記
取り出しのための工数とが必要となり、その結果、工数
の増加が問題とされる。

【００１０】さらに、チップトレイに半導体チップを収
容してチップバーインを行う際には、チップトレイに設
けられたコンタクトピンと半導体チップのパッド（表面
電極）とを接触させて検査を行っている。

【００１１】したがって、チップトレイのコンタクトピ
ンおよび半導体チップのパッドの両者が損傷し、その結
果、ベアチップ（半導体チップ）などの製品の品質が低
下することが問題とされる。

【００１２】また、チップトレイの寿命は、検査の回数
に対して約５００〜１０００回と短く、その結果、製造
コストが高くなることが問題とされる。

【００１３】本発明の目的は、ＫＧＤ製品の品質の向上
とバーイン検査のスループット向上とを安価な設備で行
うことを実現するバーイン方法および装置ならびに半導
体チップの製造方法を提供することにある。

【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１５】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１６】すなわち、本発明のバーイン方法は、複数
の半導体チップが形成されるとともに非チップ形成領域
に複数のチップサイズのバーイン用端子が形成され、前
記半導体チップの表面電極とこれに対応する前記バーイ
ン用端子とが、前記半導体チップに隣接する切断領域に
形成された複数の配線により電気的に接続されたバーイ
ンウェハを準備する工程と、前記半導体チップが備える
メモリに対してのバーイン実行命令の書き込み・読み出
しを含む前記半導体チップの第１プローブ検査を行う工
程と、前記バーイン用端子を介してバーイン信号を各半
導体チップに送信して前記バーインウェハによるウェハ
状態で各半導体チップのバーイン検査を行う工程と、前
記バーイン検査終了後、前記半導体チップの前記メモリ
の動作テストを含む前記半導体チップの第２プローブ検
査を行って良品の前記半導体チップを選別する工程とを
有するものである。

【００１７】これにより、バーインウェハに半導体チッ
プの表面電極と電気的に接続されたチップサイズのバー
イン用端子が形成されたため、半導体チップのバーイン
検査を行う際に、高精度な位置決めを行わずにバーイン
ウェハのバーイン用端子とウェハバーイン治具の接続端
子とを接触させて半導体チップのバーイン検査を行うこ
とができる。

【００１８】したがって、バーイン検査の際にバーイン
ウェハを収容するウェハバーイン治具を複雑な構造とす
ることなく、簡単な構造にすることができ、これによ
り、安価な治具とすることができる。

【００１９】また、本発明のバーイン装置は、複数の半
導体チップと主面の非チップ形成領域に複数のチップサ
イズのバーイン用端子とが形成されかつ前記半導体チッ
プの表面電極と前記バーイン用端子とが電気的に接続さ
れたバーインウェハを収容し、複数の前記バーインウェ
ハを収容した際にそれぞれの前記バーインウェハの前記
バーイン用端子に電気的に接続する接続端子およびこの
接続端子と電気的に接続された外部信号用の入出力端子
が設けられたウェハバーイン治具と、バーイン検査の際
に、前記ウェハバーイン治具に収容された前記バーイン
ウェハの前記バーイン用端子を介してそれぞれの前記半
導体チップに前記バーイン検査用のバーイン信号を送信
する制御部と、前記バーインウェハを収容した前記ウェ
ハバーイン治具が配置され、前記ウェハバーイン治具に
収容された前記バーインウェハの個々の前記半導体チッ
プの前記バーイン検査が行われる検査部とを有するもの
である。

【００２０】さらに、本発明の半導体チップの製造方法
は、複数の半導体チップが形成されるとともに非チップ
形成領域に複数のチップサイズのバーイン用端子が形成
され、前記半導体チップの表面電極とこれに対応する前
記バーイン用端子とが、前記半導体チップに隣接する切
断領域に形成された複数の配線により電気的に接続され
たバーインウェハを準備する工程と、前記半導体チップ
が備えるメモリに対してのバーイン実行命令の書き込み
・読み出しを含む前記半導体チップの第１プローブ検査
を行う工程と、前記バーイン用端子を介してバーイン信
号を各半導体チップに送信して前記バーインウェハによ
るウェハ状態で各半導体チップのバーイン検査を行う工
程と、前記バーイン検査終了後、前記半導体チップの前
記メモリの動作テストを含む前記半導体チップの第２プ
ローブ検査を行って良品の前記半導体チップを選別する
工程と、選別後、前記バーインウェハを前記切断領域に
おいて切断して個々の前記半導体チップに分離して良品
の前記半導体チップを取得する工程とを有するものであ
る。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２２】図１は本発明のバーイン方法によってバー
イン検査が行われるバーインウェハの構造の実施の形態
の一例を示す平面図、図２は図１に示すバーインウェハ
のＡ部の構造を示す拡大部分平面図、図３は図２に示す
バーインウェハにおける半導体チップのＢ部の構造を示
す拡大部分平面図、図４は本発明のバーイン装置の構造
の実施の形態の一例を示す構成概念図、図５は図４に示
すバーイン装置に設けられたウェハバーイン治具の構造
の一例を示す斜視図、図６は図５に示すウェハバーイン
治具によるバーインウェハの固定状態の一例を示す図で
あり、（ａ) は図５のＣ部の部分拡大図、（ｂ) は拡大
部分断面図、図７は図５に示すウェハバーイン治具に設
けられたウェハ押し付け板の構造の一例を示す拡大部分
斜視図、図８は図５に示すウェハバーイン治具にバーイ
ンウェハを収容した状態の構造の一例を示す平面図、図
９は本発明の半導体チップの製造方法における製造手順
の一例を示すプロセス図、図１０は図１に示すバーイン
ウェハの半導体チップに設定された動作モードとテスト
モードの一例を示すモード設定図である。

【００２３】本実施の形態の図４に示すバーイン装置
は、ＫＧＤとして出荷するベアチップである半導体チッ
プ２を取得する際に、その検査・選別工程において、半
導体チップ２をダイシング前のウェハ状態でバーイン検
査（スクリーニングテストともいう）するものであり、
このウェハ状態でバーイン検査を行うことを、以降、ウ
ェハバーインと呼ぶとともに、その際にバーイン検査が
行われる半導体ウェハをバーインウェハ１と呼ぶ。

【００２４】したがって、図４に示すバーイン装置は、
図１〜図３に示すバーインウェハ１をバーイン検査する
ものである。

【００２５】まず、図１〜図３に示すバーインウェハ１
の構成について説明すると、複数の半導体チップ２が形
成されるとともに主面１ａの外周部の非チップ形成領域
１ｂに複数のチップサイズのバーイン用端子１ｃが形成
され、半導体チップ２のパッド２ａ（表面電極）とこれ
に対応するバーイン用端子１ｃとが、半導体チップ２に
隣接する切断領域であるスクラブ領域１ｄに形成された
複数の配線３により電気的に接続された構成となってい
る。

【００２６】ここで、バーイン用端子１ｃは、図１に示
すように、バーインウェハ１の主面１ａの外周部におい
て半導体チップ２が形成されない非チップ形成領域１ｂ
に半導体チップ２とほぼ同じ大きさに形成されるもので
あり、１枚のバーインウェハ１上に形成されるバーイン
用端子１ｃの数は、製品の仕様によって異なるものの、
おおよそ６〜８個程度である。

【００２７】つまり、バーイン用端子１ｃは、基本的に
は、例えば、電源（ＶＣＣ）用端子１ｅ、グランド（Ｇ
ＮＤ）用端子１ｆ、信号（信号Ａ）用第１端子１ｇまた
は信号（信号Ｂ）用第２端子１ｈなどであり、その他に
も、モード端子やリセット端子などを設けておくことが
好ましく、したがって、バーイン用端子１ｃの設置数
は、６〜８個程度となる。

【００２８】これにより、例えば、半導体チップ２の１
辺の隣のスクラブ領域１ｄに形成される配線３の本数も
６〜８本程度となり、図２に示す配線３においては、そ
れぞれのバーイン用端子１ｃが各々に対応する半導体チ
ップ２のパッド２ａごとに電源配線３ａ、グランド配線
３ｂ、信号用第１配線３ｃまたは信号用第２配線３ｄに
よりそれぞれのパッド２ａと結線されている。

【００２９】したがって、バーインウェハ１において
は、これに形成された全ての半導体チップ２のパッド２
ａとバーイン用端子１ｃとがスクラブ領域１ｄに形成さ
れた配線３によって電気的に接続されている。

【００３０】また、本実施の形態のバーインウェハ１に
形成された半導体チップ２は、シングルチップマイクロ
コンピュータ（シングルチップマイコンともいう）であ
り、１個の半導体チップ２の集積回路上にシングルチッ
プマイコンとして必要なＣＰＵ（Central Processing U
nit)、プログラム用のメモリ（ＲＯＭ（Read Only Memo
ry) ）、データ用のメモリ（ＲＡＭ（Random Access Me
mory) ）、Ｉ／Ｏポートおよびクロック発振回路などを
内蔵したものである。

【００３１】そこで、本実施の形態のバーインウェハ１
では、ウェハ状態での半導体チップ２の形成時に、その
内蔵ＲＯＭのメモリ領域に、バーイン検査を実行するた
めに必要な顧客仕様のプログラムであるバーイン実行命
令（以降、バーインプログラムという）を後で書き込め
るだけの空き領域を確保しておき、これにより、バーイ
ン検査前に前記内蔵ＲＯＭの前記空き領域に前記バーイ
ンプログラムを書き込むものである。

【００３２】なお、本実施の形態では、前記内蔵ＲＯＭ
が、ＥＰＲＯＭ（Erasable Programmable Read Only Me
mory) 、ＥＥＰＲＯＭ（Electrically Erasable Progra
mmable Read Only Memory)またはＦＬＡＳＨ−ＲＯＭな
どの書き換え可能なメモリの場合を説明する。

【００３３】これにより、本実施の形態では、ウェハバ
ーインを行う前に、半導体チップ２が備えるメモリすな
わち前記内蔵ＲＯＭに対してのバーインプログラム（バ
ーイン実行命令）の書き込み・読み出しを含む半導体チ
ップ２の第１プローブ検査を行う。

【００３４】ここで、前記第１プローブ検査とは、前記
内蔵ＲＯＭに対しての前記バーインプログラムの書き込
み・読み出し検査と、半導体チップ２のパッド２ａに対
して図示しないプローブテスタのプローブ針を接触させ
て所定の電気的テストを行うプローブ検査とを合わせた
検査である。

【００３５】また、バーインウェハ１のバーイン用端子
１ｃにモード端子を設けておき、さらに、半導体チップ
２の前記内蔵ＲＯＭにおいて、図１０に示すようなテス
トモードを設定しておく。

【００３６】つまり、バーイン検査の際には、前記モー
ド端子をバーイン検査用のテストモード（以降、バーイ
ンモードという）にする外部信号をバーイン用端子１ｃ
の前記モード端子に入力する。ただし、図１０に示すよ
うに、顧客仕様動作モードでは、テストモードおよびバ
ーインモードをアクセスできないように設定しておく。
これにより、このバーインモードは、モード端子が顧客
仕様にない組み合わせの場合にのみ遷移し、バーイン用
端子１ｃのモード端子から前記バーインモードをアクセ
スする外部信号が入力された場合に内蔵ＲＯＭのバーイ
ンプログラムを実行する。

【００３７】また、バーインウェハ１のバーイン用端子
１ｃにリセット端子を設けておく。すなわち、このリセ
ット端子に所定の外部信号を入力することにより、バー
インウェハ１の全ての半導体チップ２に対して一斉に同
じ動作を開始させることができる。

【００３８】これにより、前記外部信号が入力されて前
記バーインモードにより動作を開始した各半導体チップ
２は、自らの内蔵ＲＯＭによって前記バーインプログラ
ムを読み出し、半導体チップ２内のＣＰＵに転送してバ
ーイン実行命令を実行する。この際、内蔵ＲＯＭの内容
は、通常のエージング（スクリーニング）に用いられる
外部ＲＯＭの内容と同じ内容にしておく。

【００３９】その結果、半導体チップ２の演算部のスク
リーニングを行うことも可能になる。

【００４０】次に、図１〜図８を用いて、図４に示すバ
ーイン装置の構成について説明する。

【００４１】前記バーイン装置は、図１に示すバーイン
ウェハ１をバーイン検査する際に、複数のバーインウェ
ハ１を収容してバーイン検査するものであり、その構成
は、複数のバーインウェハ１を収容するとともに、複数
のバーインウェハ１を収容した際にそれぞれのバーイン
ウェハ１のバーイン用端子１ｃに電気的に接続する接続
端子４ａおよびこの接続端子４ａと電気的に接続された
外部信号用の入出力端子４ｂが設けられたウェハバーイ
ン治具４と、バーイン検査の際に、ウェハバーイン治具
４に収容されたバーインウェハ１のバーイン用端子１ｃ
を介してそれぞれの半導体チップ２に前記バーイン検査
用のバーイン信号を送信する制御部５と、バーインウェ
ハ１を収容したウェハバーイン治具４が配置され、ウェ
ハバーイン治具４に収容されたバーインウェハ１の個々
の半導体チップ２の前記バーイン検査が行われるバーイ
ン炉６（検査部）とからなる。

【００４２】なお、検査部であるバーイン炉６は、例え
ば、外部と雰囲気が遮断されたチャンバなどである。

【００４３】ここで、図５に示すウェハバーイン治具４
の詳細構造について説明する。

【００４４】前記ウェハバーイン治具４は、ベーク処理
で使用するウェハベーク用治具やウェハケースなどとほ
ぼ同様の形状で、かつその上部が開口した箱型のウェハ
収容治具であり、複数のバーインウェハ１をそれぞれ立
てかけて収容するものである。

【００４５】ウェハバーイン治具４の構成は、バーイン
ウェハ１の搬入出用に上部が開口した箱型の治具本体部
４ｃと、治具本体部４ｃの内壁に設けられかつ収容した
バーインウェハ１を１枚ごとに区切るスペーサ４ｄと、
バーインウェハ１の治具本体部４ｃにおけるウェハ整列
方向と同じ方向を回転中心として回転自在に設けられか
つバーインウェハ１の底部両側に配置されて取り付けら
れた２本の棒状のねじ部材４ｅと、このねじ部材４ｅと
ねじ結合するとともに、バーインウェハ１上のバーイン
用端子１ｃの位置に応じて複数の接続端子４ａが設けら
れたウェハ押し付け板４ｆと、治具本体部４ｃの内部に
組み込まれ、かつ入出力端子４ｂとウェハ押し付け板４
ｆの接続端子４ａとを電気的に接続する治具配線４ｇと
からなる。

【００４６】つまり、ウェハ押し付け板４ｆには、図７
に示すねじ孔４ｈが形成されており、このねじ孔４ｈに
おいてねじ部材４ｅとねじ結合している。

【００４７】これにより、２本のねじ部材４ｅを所定の
回転方向に回転させることにより、図６（ｂ) に示すよ
うに、このねじ部材４ｅとねじ結合されたウェハ押し付
け板４ｆをバーインウェハ１に近づく方向に移動させ、
その結果、図６（ａ）に示すように、各々の接続端子４
ａをバーインウェハ１上のそれぞれのバーイン用端子１
ｃに押し付けて接触させる。

【００４８】この際、バーインウェハ１は、治具本体部
４ｃの底部のスペーサ４ｄとウェハ押し付け板４ｆとに
よって挟持された状態になるとともに、治具本体部４ｃ
に組み込まれた治具配線４ｇは、底部のスペーサ４ｄな
どを介してウェハ押し付け板４ｆの接続端子４ａと入出
力端子４ｂとを電気的に接続する。

【００４９】したがって、バーイン検査の際には、バー
イン検査用の外部信号（バーイン信号）を入出力端子４
ｂから治具配線４ｇ、接続端子４ａ、バーイン用端子１
ｃおよび配線３を介して各半導体チップ２に送信する。

【００５０】なお、図８は、ウェハバーイン治具４に複
数のバーインウェハ１を立てかけて収容した際のウェハ
バーイン治具４を上方から眺めた図である。

【００５１】また、ウェハバーイン治具４は、ポリイミ
ド系などの耐熱性に優れた高分子材料によって形成され
ているものである。

【００５２】次に、本実施の形態によるバーイン方法を
説明する。

【００５３】本実施の形態では、前記バーイン方法を図
９に示す半導体チップ２の製造手順に含めて説明する。

【００５４】まず、バーインウェハ１のベース基板に所
望の半導体集積回路を形成した複数の半導体チップ２を
形成し、かつ前記ベース基板の非チップ形成領域１ｂに
複数のバーイン用端子１ｃが形成され、半導体チップ２
のパッド２ａとこれに対応するバーイン用端子１ｃと
が、半導体チップ２に隣接するスクラブ領域１ｄ（切断
領域）に形成された複数の配線３により電気的に接続さ
れたバーインウェハ１を形成する（ステップＳ１）。

【００５５】すなわち、図１〜図３に示すバーインウェ
ハ１を形成して準備する。

【００５６】さらに、複数のバーインウェハ１を収容す
ることができ、かつ複数のバーインウェハ１を収容した
際にそれぞれのバーインウェハ１のバーイン用端子１ｃ
に電気的に接続する接続端子４ａおよびこの接続端子４
ａと電気的に接続された外部信号用の入出力端子４ｂが
設けられたウェハバーイン治具４（図５参照）を準備す
る。

【００５７】ここでは、このウェハバーイン治具４が設
置された図４に示すバーイン装置を準備する。

【００５８】続いて、バーインウェハ１に形成された個
々の半導体チップ２に対して、各々の半導体チップ２が
備える内蔵のメモリに対してのバーイン実行命令（エー
ジング実行命令ともいう）の書き込みと読み出しとを含
む半導体チップ２の第１プローブ検査を行う（ステップ
Ｓ２）。

【００５９】なお、本実施の形態の前記第１プローブ検
査は、半導体チップ２のメモリ（内蔵ＲＯＭ）に対して
のバーイン実行命令であるバーインプログラムの書き込
み検査と、このバーインプログラムの読み出し検査と、
図示しないプローブテスタによる電気的なプローブ検査
とであり、前記プローブ検査の際には、前記プローブテ
スタのプローブ針をバーインウェハ１における各々の半
導体チップ２のパッド２ａに接触させて検査を行う。

【００６０】したがって、前記第１プローブ検査によ
り、バーインウェハ１上の全ての半導体チップ２に対し
て、各々の半導体チップ２が備える内蔵のメモリに対し
てのバーインプログラムの書き込み検査と、このバーイ
ンプログラムの読み出し検査と、前記プローブテスタに
よる電気的なプローブ検査とを行う。

【００６１】その後、バーイン装置のウェハバーイン治
具４に前記第１プローブ検査を終えた所定枚数のバーイ
ンウェハ１を１枚ずつ立てかけて収容していく。

【００６２】その際、ウェハバーイン治具４のねじ部材
４ｅを回転させて、ウェハ押し付け板４ｆの接続端子４
ａがバーインウェハ１のバーイン用端子１ｃに接触する
ようにウェハ押し付け板４ｆを移動させ、これにより、
バーインウェハ１のバーイン用端子１ｃとウェハ押し付
け板４ｆの接続端子４ａとを電気的に接続する。

【００６３】同様の方法によって、ウェハバーイン治具
４に収容した全てのバーインウェハ１に対して、各々の
バーイン用端子１ｃとウェハ押し付け板４ｆの接続端子
４ａとの電気的な接続を図る。

【００６４】続いて、検査部であるバーイン炉６にバー
インウェハ１収容済みのウェハバーイン治具４を搬入
し、このバーイン炉６内を所定の雰囲気にする。

【００６５】その後、バーイン用端子１ｃを介してバー
イン信号を各半導体チップ２に送信してバーインウェハ
１によるウェハ状態で各半導体チップ２のバーイン検査
を行うウェハバーイン（ウェハＢ／Ｉ）を行う（ステッ
プＳ３）。

【００６６】この際、ウェハバーイン治具４の外部から
前記バーイン信号を入出力端子４ｂと接続端子４ａとを
介して半導体チップ２に送信してウェハバーインを行
う。

【００６７】ここで、本実施の形態では、ウェハバーイ
ン（バーイン検査）を行う際に、各々の半導体チップ２
が有するモード端子をバーイン検査用のバーインモード
にする外部信号をバーイン用端子１ｃのうちの前記モー
ド端子に入力する。これにより、半導体チップ２の内蔵
ＲＯＭすなわち内蔵のメモリに書き込まれたバーインプ
ログラムを実行する。

【００６８】また、半導体チップ２の内蔵のメモリに書
き込まれたバーインプログラムを実行する他の手段とし
て、バーインウェハ１のバーイン用端子１ｃにリセット
端子が設けられている際には、このリセット端子に所定
（バーインプログラムを実行する）の外部信号を入力す
ることにより、バーインウェハ１の全ての半導体チップ
２に対して一斉に同じ動作（ここでは、バーインプログ
ラムを実行させる）を開始させてもよい。

【００６９】これにより、前記外部信号が入力されて前
記バーインモードにより動作を開始した各半導体チップ
２は、自らの内蔵のメモリ（内蔵ＲＯＭ）によって前記
バーインプログラムを読み出し、半導体チップ２内のＣ
ＰＵに転送してそれぞれにバーイン実行命令を実行す
る。

【００７０】その結果、ステップＳ３によるウェハ状態
での各々の半導体チップ２のバーイン検査であるウェハ
バーインが行われる。

【００７１】前記バーイン検査の終了後、ウェハバーイ
ン治具４からそれぞれのバーインウェハ１を取り出して
プローブテスタが設置された所定箇所にこのバーインウ
ェハ１を移送する。

【００７２】その後、バーインウェハ１のそれぞれの半
導体チップ２のメモリ（内蔵ＲＯＭ）の動作テストを含
む第２プローブ検査を行って（ステップＳ４）良品の半
導体チップ２を選別する。

【００７３】なお、前記第２プローブ検査では、前記プ
ローブテスタを用いたプローブ検査とともに、各半導体
チップ２のバーインモードの動作部の検査も行う。ここ
で、前記バーインモードは、バーイン用端子１ｃのうち
のモード端子の設定を変更するだけで、前記動作部の検
査を行えるため、通常のロジックテストによって動作の
検査を行うことができる。

【００７４】したがって、通常テストの他にバーインモ
ードの動作テストを行い、これにより、Ｐａｓｓすれ
ば、正常にバーイン検査が行われた良品と判定（選別）
できる。

【００７５】その後、バーインウェハ１をスクラブ領域
１ｄにおいて切断するダイシング（ステップＳ５）を行
う。

【００７６】その際、図２に示すスクラブ領域１ｄに形
成された配線３のうち、ダイシングによって残留した隣
接する配線３同士がショートを起こさないように切断す
る（実際には、隣接する配線３同士がダイシング後にシ
ョートを起こさないように配線３をパターンレイアウト
しておく）。

【００７７】これにより、個々の半導体チップ２に分離
するとともに、前記Ｐａｓｓによる良品の半導体チップ
２を取得することができる。

【００７８】さらに、前記良品の半導体チップ２の外観
検査を行い（ステップＳ６）、その後、この半導体チッ
プ２を所定のケースなどに収容して梱包する（ステップ
Ｓ７）。

【００７９】梱包後、この半導体チップ２を製品として
出荷する。

【００８０】本実施の形態のバーイン方法および装置な
らびに半導体チップの製造方法によれば、以下のような
作用効果が得られる。

【００８１】すなわち、バーインウェハ１に半導体チッ
プ２のパッド２ａと電気的に接続されたチップサイズの
バーイン用端子１ｃが形成されたことにより、半導体チ
ップ２のバーイン検査を行う際に、高精度な位置決めを
行わずにバーインウェハ１のバーイン用端子１ｃとウェ
ハバーイン治具４の接続端子４ａとを接触させて半導体
チップ２のバーイン検査を行うことができる。

【００８２】したがって、バーイン検査の際にバーイン
ウェハ１を収容するウェハバーイン治具４を複雑な構造
とすることなく、簡単な構造にすることができ、これに
より、安価な治具とすることができる。

【００８３】さらに、半導体チップ２のパッド２ａとバ
ーイン用端子１ｃとを電気的に接続する配線３をバーイ
ンウェハ１のスクラブ領域１ｄ（切断領域）に設けたこ
とにより、バーインウェハ１上の半導体チップ２を形成
するチップ領域の面積の増加を防ぐことができる。

【００８４】その結果、半導体チップ２の配列を変える
必要がないため、ウェハバーイン治具４の構造を簡単に
することができる。

【００８５】これらにより、安価な設備を用いてウェハ
バーインを行うことができ、その結果、コストを抑えて
ＫＧＤを取得することができる。

【００８６】さらに、バーイン検査を行う際には、バー
インウェハ１のバーイン用端子１ｃとウェハバーイン治
具４の接続端子４ａとを接触させてウェハバーインを行
うため、バーイン検査においては半導体チップ２のパッ
ド２ａにコンタクトを行わなくて済む。

【００８７】これにより、半導体チップ２のパッド２ａ
の傷を低減することができ、その結果、この半導体チッ
プ２によるＫＧＤ製品の品質の向上を図ることができ
る。

【００８８】また、ウェハバーイン治具４を簡単な構造
のものとすることができ、かつ、このウェハバーイン治
具４とバーインウェハ１とを用いてウェハ状態でバーイ
ン検査を行うことにより、チップバーイン時に行ってい
たチップ治具詰め・治具脱工程を省略することができ
る。

【００８９】これにより、バーイン検査のスループット
を向上できる。

【００９０】したがって、ＫＧＤを取得する際のスルー
プットの向上を図ることができ、その結果、選別工程の
処理におけるスループットも向上できる。

【００９１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。

【００９２】例えば、前記実施の形態では、ウェハバー
イン治具４において、バーインウェハ１を支持する際
に、ウェハ押し付け板４ｆによってスペーサ４ｄとの間
で押さえ付けることにより、接続端子４ａとバーイン用
端子１ｃとを電気的に接触させて支持する方法を説明し
たが、バーインウェハ１の支持方法としては、図１１ま
たは図１２に示す他の実施の形態のように、コンタクト
ピン４ｉによって支持してもよい。

【００９３】つまり、図１１に示す支持方法は、ウェハ
バーイン治具４に設けられたコンタクトピン４ｉと支持
ピン４ｊとによってバーインウェハ１を挟持するもので
あり、その際に、コンタクトピン４ｉとバーイン用端子
１ｃ（図１参照）とを電気的に接続させるものである。

【００９４】一方、図１２に示す支持方法は、ウェハバ
ーイン治具４に設けられたコンタクトピン４ｉとスペー
サ４ｄとによってバーインウェハ１を挟持するものであ
り、図１１の場合と同様に、コンタクトピン４ｉと前記
バーイン用端子１ｃとを電気的に接続させるものであ
る。

【００９５】なお、図１１および図１２に示す両支持方
法においても、バーインウェハ１を上方からコンタクト
ピン４ｉと支持ピン４ｊとの間に（図１１の場合）、ま
たは、コンタクトピン４ｉとスペーサ４ｄとの間に（図
１２の場合）差し込んで挟持するものであり、これによ
り、バーインウェハ１のウェハバーイン治具４への収容
作業を軽減することができる。

【００９６】また、ウェハバーイン治具４は、図１３の
他の実施の形態に示すように、治具本体部４ｃに発振回
路４ｋを設け、この発振回路４ｋと外部の電源４ｌとを
接続したウェハバーイン治具４であってもよい。

【００９７】これにより、ＶＣＣ（電源）とＧＮＤとし
か供給されないバーイン炉６（図４参照）の場合であっ
ても、発振回路４ｋによりバーイン信号を接続端子４ａ
を介してバーイン用端子１ｃに入力することにより、ウ
ェハバーインを行うことができる。

【００９８】また、バーインウェハ１上の配線３の引回
しを、図１４の他の実施の形態に示すように、横方向
（例えば、半導体チップ２のオリエンテーションフラッ
トと平行な方向、もしくは、オリエンテーションフラッ
トと直角を成す縦方向でもよい）の各半導体チップ２の
共通端子ごとにそれぞれのパッド２ａを結線することに
より、横方向のスクラブ領域１ｄにスペースを形成でき
るため、このスペースにテストエレメントグループ７を
形成することができる。

【００９９】その結果、テストエレメントグループ７を
比較的大きな面積で充分に確保できるとともに、半導体
チップ２と結線される配線３を所定の一方向に統一する
ことができる。

【０１００】したがって、ショートを起こさせずに配線
３のカットをし易くすることができる。

【０１０１】その結果、スクラブ領域１ｄの配線３の引
回しを図１４に示すようにすることにより、配線３のダ
イシング後のショートの発生を起こりにくくすることが
できる。

【０１０２】なお、配線３のダイシング後のショートを
発生しにくくするには、１つのスクラブ領域１ｄに形成
する配線３の本数を少なくして（例えば、４〜５本程
度）、ダイシング巾に収まる程度の領域に配線３を形成
することであるが、配線３の本数が多い場合は、半導体
チップ２を形成するチップ領域の一部を配線３の領域に
割当て、さらに、この領域を利用して高密度に複数の配
線３を形成し、ダイシング時に、この領域全てを切断し
てしまう方法も考えられる。

【０１０３】その結果、配線３の本数が多い場合におい
ても、半導体チップ２に接続された配線３間のショート
を防ぐことができる。

【０１０４】また、図１に示すバーインウェハ１におい
て、バーイン用端子１ｃの数を複数個（例えば、５個以
上）形成できる場合は、半導体チップ２の内蔵のメモリ
（内蔵ＲＯＭ）を使用せずに外部信号からバーインプロ
グラムの読み込みを行ってもよい。

【０１０５】これにより、半導体チップ２の前記内蔵Ｒ
ＯＭにバーインプログラムを書き込む処理を省略するこ
とができ、その結果、バーイン検査に関わる工数を低減
できる。

【０１０６】また、前記実施の形態では、半導体チップ
２に形成された内蔵ＲＯＭが、ＥＰＲＯＭやＥＥＰＲＯ
Ｍなどの書き換え可能なメモリの場合を説明したが、前
記内蔵ＲＯＭが書き換え不可能なメモリの場合、半導体
チップ２の製造手順は、図１５に示す他の実施の形態の
手順となる。

【０１０７】ここで、半導体チップ２に形成された内蔵
ＲＯＭが書き換え不可能なメモリの場合の半導体チップ
２の製造手順を、図１５に示す手順に基づいて説明す
る。

【０１０８】まず、メモリである第１ＲＯＭにバーイン
実行命令を予め前工程の段階で書き込んだ複数の半導体
チップ２が形成されるとともに非チップ形成領域１ｂに
複数のチップサイズのバーイン用端子１ｃが形成され、
半導体チップ２のパッド２ａとこれに対応するバーイン
用端子１ｃとが、半導体チップ２に隣接するスクラブ領
域１ｄに形成された複数の配線３により電気的に接続さ
れたバーインウェハ１を形成して準備する（ステップＳ
８）。

【０１０９】その後、半導体チップ２が備える他のメモ
リである第２ＲＯＭ（客先仕様の内蔵ＲＯＭ）に対して
のバーイン実行命令の書き込み検査と読み出し検査とを
行い、さらに、図示しないプローブテスタを用いて半導
体チップ２の第３プローブ検査を行う（ステップＳ
９）。

【０１１０】続いて、それぞれのバーインウェハ１をウ
ェハバーイン治具４に収容し、これにより、バーイン用
端子１ｃを介してバーイン信号を各半導体チップ２に送
信してバーインウェハ１によるウェハ状態で各半導体チ
ップ２のバーイン検査を行うウェハバーイン（ウェハＢ
／Ｉ）を実行する（ステップＳ１０）。

【０１１１】さらに、前記バーイン検査終了後、半導体
チップ２を電気的にプローブ検査する第４プローブ検査
を行い（ステップＳ１１）、その結果、良品の半導体チ
ップ２を選別する。

【０１１２】その後、バーインウェハ１をスクラブ領域
１ｄにおいて切断するダイシング（ステップＳ１２）を
行う。

【０１１３】これにより、個々の半導体チップ２に分離
するとともに、良品の半導体チップ２を取得することが
できる。

【０１１４】さらに、前記良品の半導体チップ２の外観
検査を行い（ステップＳ１３）、その後、この半導体チ
ップ２を所定のケースなどに収容して梱包する（ステッ
プＳ１４）。

【０１１５】梱包後、この半導体チップ２を製品として
出荷する。

【０１１６】また、前記実施の形態で説明した図９に示
す半導体チップ２の製造手順のうち、ウェハバーイン
（ステップＳ３のウェハＢ／Ｉ）の前にステップＳ４に
示す第２プローブ検査と全く同様の第２プローブ検査を
行う手順のものを図１６の他の実施の形態の手順に示
す。

【０１１７】つまり、図１６に示す製造手順は、図９に
示した手順によるバーインウェハ１を形成して準備した
（ステップＳ１５）後、第１プローブ検査を行う（ステ
ップＳ１６）。

【０１１８】その後、図９の手順による第２プローブ検
査（ステップＳ４）と同様の第２プローブ検査を行う
（ステップＳ１７）。

【０１１９】続いて、前記第２プローブ検査後、図９の
手順と同様のウェハバーイン（ウェハＢ／Ｉ）を実行す
る（ステップＳ１８）。

【０１２０】前記ウェハバーイン後は、図９に示す手順
と同じ手順によって、第２プローブ検査（ステップＳ１
９）、ダイシング（ステップＳ２０）、外観検査（ステ
ップＳ２１）、梱包（ステップＳ２２）を順次行う。

【０１２１】これにより、ウェハバーイン（ステップＳ
１８）の前後の工程において、前記第２プローブ検査
（ステップＳ１７とステップＳ１９）を行うことによ
り、ウェハバーインによるバーイン効果（スクリーニン
グ効果）を確認することができる。

【０１２２】また、前記実施の形態においては、バーイ
ンウェハ１上の全ての半導体チップ２に対してバーイン
プログラムを書き込む場合を説明したが、必ずしもバー
インウェハ１上の全ての半導体チップ２に書き込まなく
ても良く、バーインウェハ１上の少なくとも１つの半導
体チップ２にのみ書き込んで、ウェハバーインの際に
は、この半導体チップ２から他の書き込まれていない半
導体チップ２に対してバーイン信号を送信してウェハバ
ーインを行うようにしてもよい。

【０１２３】ただし、書き込まれた半導体チップ２が良
品の半導体チップ２であるとは限らないため、バーイン
プログラムは、バーインウェハ１上の全ての半導体チッ
プ２に書き込むことが望ましい。

【０１２４】また、前記実施の形態および前記他の実施
の形態においては、ＫＧＤ（良品の半導体チップ２）と
して取得したベアチップをケースなどに収容して出荷す
る場合について説明したが、前記ＫＧＤの出荷形態とし
ては、種々のものが考えられる。

【０１２５】その変形例として、良品の半導体チップ２
を半田バンブを介してチップ搭載基板に搭載し、この半
導体チップ２を搭載したチップ搭載基板の形態で出荷し
てもよい。

【０１２６】すなわち、例えば、図９に示す手順におい
て、ステップＳ４の第２プローブ検査を終了した後、各
半導体チップ２の全てのパッド２ａに半田バンプを搭載
し、その後、ダイシングを行って、良品の半導体チップ
２を得る。

【０１２７】続いて、前記良品の半導体チップ２を前記
半田バンプを介して半導体チップ２とほぼ同じサイズの
チップ搭載基板に搭載し、さらに、前記チップ搭載基板
と半導体チップ２の周囲を樹脂コーティングして出荷す
るものである。

【０１２８】また、ＫＧＤの出荷形態のその他の変形例
としては、ウェハバーインを行ったバーインウェハ１を
ダイシングせずにそのままウェハ状態で出荷するもので
あってもよい。

【０１２９】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１３０】（１）．バーインウェハに半導体チップと
電気的に接続されたバーイン用端子が形成されたことに
より、半導体チップのバーイン検査を行う際に、高精度
な位置決めを行わずにバーインウェハのバーイン用端子
とウェハバーイン治具の接続端子とを接触させて検査を
行うことができる。したがって、バーイン検査の際にバ
ーインウェハを収容するウェハバーイン治具を複雑な構
造とすることなく、簡単な構造にすることができ、これ
により、安価な治具とすることができる。

【０１３１】（２）．半導体チップとバーイン用端子と
を電気的に接続する配線をバーインウェハの切断領域に
設けたことにより、チップ領域の面積の増加を防げる。
その結果、半導体チップの配列を変える必要がないた
め、ウェハバーイン治具の構造を簡単にできる。

【０１３２】（３）．前記（１),（２）により、安価な
設備を用いてウェハバーインを行うことができ、その結
果、コストを抑えてＫＧＤを取得することができる。

【０１３３】（４）．バーイン検査を行う際には、バー
インウェハのバーイン用端子とウェハバーイン治具の接
続端子とを接触させて検査を行うため、半導体チップの
表面電極にコンタクトを行わずに済む。これにより、半
導体チップの表面電極の傷を低減することができ、その
結果、ＫＧＤ製品の品質の向上を図ることができる。

【０１３４】（５）．ウェハバーイン治具を簡単な構造
にでき、かつこの治具を用いてウェハ状態でバーイン検
査を行うことができるため、チップ治具詰め・治具脱工
程を省略することができる。これにより、バーイン検査
のスループットを向上でき、したがって、ＫＧＤを取得
する際のスループットの向上を図ることができる。その
結果、選別工程の処理におけるスループットも向上でき
る。

【図面の簡単な説明】

【図１】本発明のバーイン方法によってバーイン検査が
行われるバーインウェハの構造の実施の形態の一例を示
す平面図である。

【図２】図１に示すバーインウェハのＡ部の構造を示す
拡大部分平面図である。

【図３】図２に示すバーインウェハにおける半導体チッ
プのＢ部の構造を示す拡大部分平面図である。

【図４】本発明のバーイン装置の構造の実施の形態の一
例を示す構成概念図である。

【図５】図４に示すバーイン装置に設けられたウェハバ
ーイン治具の構造の一例を示す斜視図である。

【図６】（ａ),（ｂ) は図５に示すウェハバーイン治具
によるバーインウェハの固定状態の一例を示す図であ
り、（ａ) は図５のＣ部の部分拡大図、（ｂ) は拡大部
分断面図である。

【図７】図５に示すウェハバーイン治具に設けられたウ
ェハ押し付け板の構造の一例を示す拡大部分斜視図であ
る。

【図８】図５に示すウェハバーイン治具にバーインウェ
ハを収容した状態の構造の一例を示す平面図である。

【図９】本発明の半導体チップの製造方法における製造
手順の一例を示すプロセス図である。

【図１０】図１に示すバーインウェハの半導体チップに
設定された動作モードとテストモードの一例を示すモー
ド設定図である。

【図１１】本発明の他の実施の形態であるバーイン装置
に設けられたウェハバーイン治具によるバーインウェハ
の固定状態を示す部分断面図である。

【図１２】本発明の他の実施の形態であるバーイン装置
に設けられたウェハバーイン治具によるバーインウェハ
の固定状態を示す部分断面図である。

【図１３】本発明の他の実施の形態であるバーイン装置
に設けられたウェハバーイン治具の構造を示す斜視図で
ある。

【図１４】図１に示すバーインウェハに対する変形例の
バーインウェハの構造を示す拡大部分平面図である。

【図１５】本発明の他の実施の形態である半導体チップ
の製造方法における製造手順を示すプロセス図である。

【図１６】本発明の他の実施の形態である半導体チップ
の製造方法における製造手順を示すプロセス図である。

【符号の説明】

１ バーインウェハ １ａ 主面 １ｂ 非チップ形成領域 １ｃ バーイン用端子 １ｄ スクラブ領域（切断領域） １ｅ 電源用端子 １ｆ グランド用端子 １ｇ 信号用第１端子 １ｈ 信号用第２端子 ２ 半導体チップ ２ａ パッド（表面電極） ３ 配線 ３ａ 電源配線 ３ｂ グランド配線 ３ｃ 信号用第１配線 ３ｄ 信号用第２配線 ４ ウェハバーイン治具 ４ａ 接続端子 ４ｂ 入出力端子 ４ｃ 治具本体部 ４ｄ スペーサ ４ｅ ねじ部材 ４ｆ ウェハ押し付け板 ４ｇ 治具配線 ４ｈ ねじ孔 ４ｉ コンタクトピン ４ｊ 支持ピン ４ｋ 発振回路 ４ｌ 電源 ５ 制御部 ６ バーイン炉（検査部） ７ テストエレメントグループ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 謙治 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 岩井 建 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の半導体チップが形成されるととも
   に非チップ形成領域に複数のチップサイズのバーイン用
   端子が形成され、前記半導体チップの表面電極とこれに
   対応する前記バーイン用端子とが、前記半導体チップに
   隣接する切断領域に形成された複数の配線により電気的
   に接続されたバーインウェハを準備する工程と、 前記半導体チップが備えるメモリに対してのバーイン実
   行命令の書き込み・読み出しを含む前記半導体チップの
   第１プローブ検査を行う工程と、 前記バーイン用端子を介してバーイン信号を各半導体チ
   ップに送信して前記バーインウェハによるウェハ状態で
   各半導体チップのバーイン検査を行う工程と、 前記バーイン検査終了後、前記半導体チップの前記メモ
   リの動作テストを含む前記半導体チップの第２プローブ
   検査を行って良品の前記半導体チップを選別する工程と
   を有することを特徴とするバーイン方法。
2. 【請求項２】 メモリにバーイン実行命令を予め書き込
   んだ複数の半導体チップが形成されるとともに非チップ
   形成領域に複数のチップサイズのバーイン用端子が形成
   され、前記半導体チップの表面電極とこれに対応する前
   記バーイン用端子とが、前記半導体チップに隣接する切
   断領域に形成された複数の配線により電気的に接続され
   たバーインウェハを準備する工程と、 前記半導体チップが備える他のメモリに対してのバーイ
   ン実行命令の書き込み・読み出しを含む前記半導体チッ
   プの第３プローブ検査を行う工程と、 前記バーイン用端子を介してバーイン信号を各半導体チ
   ップに送信して前記バーインウェハによるウェハ状態で
   各半導体チップのバーイン検査を行う工程と、 前記バーイン検査終了後、前記半導体チップをプローブ
   検査する第４プローブ検査を行って良品の前記半導体チ
   ップを選別する工程とを有することを特徴とするバーイ
   ン方法。
3. 【請求項３】 請求項１または２記載のバーイン方法で
   あって、前記バーイン検査を行う際に、前記半導体チッ
   プのモードをバーイン検査用のテストモードにする外部
   信号を前記バーイン用端子を介して前記半導体チップに
   送信して前記バーイン検査を行うことを特徴とするバー
   イン方法。
4. 【請求項４】 請求項１，２または３記載のバーイン方
   法であって、複数の前記バーインウェハを収容しかつ複
   数の前記バーインウェハを収容した際にそれぞれの前記
   バーインウェハの前記バーイン用端子に電気的に接続す
   る接続端子およびこの接続端子と電気的に接続された外
   部信号用の入出力端子が設けられたウェハバーイン治具
   を準備し、前記バーイン検査を行う際に、前記ウェハバ
   ーイン治具に前記バーインウェハを収容して外部から前
   記バーイン信号を前記入出力端子と前記接続端子とを介
   して前記半導体チップに送信して前記バーイン検査を行
   うことを特徴とするバーイン方法。
5. 【請求項５】 複数の半導体チップと主面の非チップ形
   成領域に複数のチップサイズのバーイン用端子とが形成
   されかつ前記半導体チップの表面電極と前記バーイン用
   端子とが電気的に接続されたバーインウェハを収容し、
   複数の前記バーインウェハを収容した際にそれぞれの前
   記バーインウェハの前記バーイン用端子に電気的に接続
   する接続端子およびこの接続端子と電気的に接続された
   外部信号用の入出力端子が設けられたウェハバーイン治
   具と、 バーイン検査の際に、前記ウェハバーイン治具に収容さ
   れた前記バーインウェハの前記バーイン用端子を介して
   それぞれの前記半導体チップに前記バーイン検査用のバ
   ーイン信号を送信する制御部と、 前記バーインウェハを収容した前記ウェハバーイン治具
   が配置され、前記ウェハバーイン治具に収容された前記
   バーインウェハの個々の前記半導体チップの前記バーイ
   ン検査が行われる検査部とを有することを特徴とするバ
   ーイン装置。
6. 【請求項６】 複数の半導体チップが形成されるととも
   に非チップ形成領域に複数のチップサイズのバーイン用
   端子が形成され、前記半導体チップの表面電極とこれに
   対応する前記バーイン用端子とが、前記半導体チップに
   隣接する切断領域に形成された複数の配線により電気的
   に接続されたバーインウェハを準備する工程と、 前記半導体チップが備えるメモリに対してのバーイン実
   行命令の書き込み・読み出しを含む前記半導体チップの
   第１プローブ検査を行う工程と、 前記バーイン用端子を介してバーイン信号を各半導体チ
   ップに送信して前記バーインウェハによるウェハ状態で
   各半導体チップのバーイン検査を行う工程と、 前記バーイン検査終了後、前記半導体チップの前記メモ
   リの動作テストを含む前記半導体チップの第２プローブ
   検査を行って良品の前記半導体チップを選別する工程
   と、 選別後、前記バーインウェハを前記切断領域において切
   断して個々の前記半導体チップに分離して良品の前記半
   導体チップを取得する工程とを有することを特徴とする
   半導体チップの製造方法。
7. 【請求項７】 メモリにバーイン実行命令を予め書き込
   んだ複数の半導体チップが形成されるとともに非チップ
   形成領域に複数のチップサイズのバーイン用端子が形成
   され、前記半導体チップの表面電極とこれに対応する前
   記バーイン用端子とが、前記半導体チップに隣接する切
   断領域に形成された複数の配線により電気的に接続され
   たバーインウェハを準備する工程と、 前記半導体チップが備える他のメモリに対してのバーイ
   ン実行命令の書き込み・読み出しを含む前記半導体チッ
   プの第３プローブ検査を行う工程と、 前記バーイン用端子を介してバーイン信号を各半導体チ
   ップに送信して前記バーインウェハによるウェハ状態で
   各半導体チップのバーイン検査を行う工程と、 前記バーイン検査終了後、前記半導体チップをプローブ
   検査する第４プローブ検査を行って良品の前記半導体チ
   ップを選別する工程と、 選別後、前記バーインウェハを前記切断領域において切
   断して個々の前記半導体チップに分離して良品の前記半
   導体チップを取得する工程とを有することを特徴とする
   半導体チップの製造方法。
8. 【請求項８】 請求項６または７記載の半導体チップの
   製造方法であって、複数の前記バーインウェハを収容し
   かつ複数の前記バーインウェハを収容した際にそれぞれ
   の前記バーインウェハの前記バーイン用端子に電気的に
   接続する接続端子およびこの接続端子と電気的に接続さ
   れた外部信号用の入出力端子が設けられたウェハバーイ
   ン治具を準備し、前記バーイン検査を行う際に、前記ウ
   ェハバーイン治具に前記バーインウェハを収容して外部
   から前記バーイン信号を前記入出力端子と前記接続端子
   とを介して前記半導体チップに送信して前記バーイン検
   査を行うことを特徴とする半導体チップの製造方法。