JPH11317099A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11317099A JPH11317099A JP10120873A JP12087398A JPH11317099A JP H11317099 A JPH11317099 A JP H11317099A JP 10120873 A JP10120873 A JP 10120873A JP 12087398 A JP12087398 A JP 12087398A JP H11317099 A JPH11317099 A JP H11317099A
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- Japan
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- transistor
- voltage
- transistors
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Abstract
(57)【要約】
【構成】 電源ライン上に抵抗Ｒ１およびＲ２が設けら
れ、各抵抗の両端にトランジスタＴ７およびＴ８が接続
される。通常モードでは各トランジスタはオンされ、こ
れによって電源電圧とほぼ等しい駆動電圧がセンスアン
プ１２に供給される。一方、テストモードでは各トラン
ジスタはオフされ、駆動電圧が抵抗Ｒ１およびＲ２によ
って電源電圧のほぼ半分まで低下される。したがって、
テストモードでセンスアンプ１２から出力されるＢＬ信
号のレベルは、通常モードよりも小さくなる。つまり、
テストモードでは、トランジスタＴ７およびＴ８をオフ
することによって、センスアンプ１２の能力が強制的に
下げられる。 【効果】 テストモードにおいてセンスアンプの能力を
強制的に下げるようにしたため、特殊な状況を作らなく
ても、ビットセルのマージンを判別することができる。
れ、各抵抗の両端にトランジスタＴ７およびＴ８が接続
される。通常モードでは各トランジスタはオンされ、こ
れによって電源電圧とほぼ等しい駆動電圧がセンスアン
プ１２に供給される。一方、テストモードでは各トラン
ジスタはオフされ、駆動電圧が抵抗Ｒ１およびＲ２によ
って電源電圧のほぼ半分まで低下される。したがって、
テストモードでセンスアンプ１２から出力されるＢＬ信
号のレベルは、通常モードよりも小さくなる。つまり、
テストモードでは、トランジスタＴ７およびＴ８をオフ
することによって、センスアンプ１２の能力が強制的に
下げられる。 【効果】 テストモードにおいてセンスアンプの能力を
強制的に下げるようにしたため、特殊な状況を作らなく
ても、ビットセルのマージンを判別することができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にたとえば相補的なビットライン信号を１対のビ
ットラインに出力するセンスアンプを備える、半導体記
憶装置に関する。
し、特にたとえば相補的なビットライン信号を１対のビ
ットラインに出力するセンスアンプを備える、半導体記
憶装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置では、セ
ンスアンプから出力されるビットライン信号は所定レベ
ルに固定され、性能の低下に伴ってレベルが低下するこ
とはあっても、レベルを能動的に変化させることはでき
なかった。
ンスアンプから出力されるビットライン信号は所定レベ
ルに固定され、性能の低下に伴ってレベルが低下するこ
とはあっても、レベルを能動的に変化させることはでき
なかった。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来技術では、センスアンプの性能が十分高ければ、ビッ
トセルの特性が多少劣化していても、読み出しやリフレ
ッシュ動作が適切に行われてしまう。ビットセルには、
センス能力が低下することを考慮して十分なマージンを
持たせる必要があるが、従来技術でビットセルのマージ
ンを判別するためには、半導体記憶装置を特殊な状況に
おく必要があった。つまり、周囲の温度を高くしたり、
電源電圧を低下させるなどしてセンスアンプの能力を強
制的に下げなければ、ビットセルがセンス能力に対して
十分にマージンを持っていることを確認できなかった。
来技術では、センスアンプの性能が十分高ければ、ビッ
トセルの特性が多少劣化していても、読み出しやリフレ
ッシュ動作が適切に行われてしまう。ビットセルには、
センス能力が低下することを考慮して十分なマージンを
持たせる必要があるが、従来技術でビットセルのマージ
ンを判別するためには、半導体記憶装置を特殊な状況に
おく必要があった。つまり、周囲の温度を高くしたり、
電源電圧を低下させるなどしてセンスアンプの能力を強
制的に下げなければ、ビットセルがセンス能力に対して
十分にマージンを持っていることを確認できなかった。
【０００４】一方、このような問題を解消する従来技術
の一例が、１９９４年９月３０日に出願公開された特開
平６−２７５０９７号公報に開示されている。この従来
技術によれば、ビットラインＢＬおよびＢＬ／（／は反
転を意味する）間を弱くショートすることで、センスア
ンプの能力を低下させるものである。しかし、これでは
スクリーニングは可能であるが、ＤＲＡＭでは、少なく
とも１バイト分のビットラインをショートさせるため、
電流が増大し、不要な電力が消耗されてしまう。
の一例が、１９９４年９月３０日に出願公開された特開
平６−２７５０９７号公報に開示されている。この従来
技術によれば、ビットラインＢＬおよびＢＬ／（／は反
転を意味する）間を弱くショートすることで、センスア
ンプの能力を低下させるものである。しかし、これでは
スクリーニングは可能であるが、ＤＲＡＭでは、少なく
とも１バイト分のビットラインをショートさせるため、
電流が増大し、不要な電力が消耗されてしまう。
【０００５】それゆえに、この発明の主たる目的は、不
要な電力を消耗することなく、かつ容易にビットセルの
マージンを判別できる、半導体記憶装置を提供すること
である。
要な電力を消耗することなく、かつ容易にビットセルの
マージンを判別できる、半導体記憶装置を提供すること
である。
【０００６】
【課題を解決するための手段】この発明は、駆動電圧に
基づいて生成した相補的なビットライン信号を１対のビ
ットラインに出力するセンスアンプ、および通常モード
において駆動電圧を第１電圧とし、テストモードにおい
て駆動電圧を第１電圧よりも小さい第２電圧とする電圧
制御手段を備える、半導体記憶装置である。
基づいて生成した相補的なビットライン信号を１対のビ
ットラインに出力するセンスアンプ、および通常モード
において駆動電圧を第１電圧とし、テストモードにおい
て駆動電圧を第１電圧よりも小さい第２電圧とする電圧
制御手段を備える、半導体記憶装置である。
【０００７】
【作用】電源ライン上に抵抗素子が設けられ、抵抗素子
の両端にスイッチング素子が接続される。通常モードで
はスイッチング素子はオンされ、これによって第１電圧
をもつ駆動電圧がセンスアンプに供給される。一方、テ
ストモードではスイッチング素子はオフされ、駆動電圧
が抵抗素子によって第２電圧まで低下される。したがっ
て、テストモードでセンスアンプから出力されるビット
ライン信号のレベルは、通常モードよりも小さくなる。
つまり、テストモードでは、スイッチング素子をオフす
ることによって、センスアンプの能力が強制的に下げら
れる。
の両端にスイッチング素子が接続される。通常モードで
はスイッチング素子はオンされ、これによって第１電圧
をもつ駆動電圧がセンスアンプに供給される。一方、テ
ストモードではスイッチング素子はオフされ、駆動電圧
が抵抗素子によって第２電圧まで低下される。したがっ
て、テストモードでセンスアンプから出力されるビット
ライン信号のレベルは、通常モードよりも小さくなる。
つまり、テストモードでは、スイッチング素子をオフす
ることによって、センスアンプの能力が強制的に下げら
れる。
【０００８】
【発明の効果】この発明によれば、テストモードにおい
てセンスアンプの能力を強制的に下げるようにしたた
め、特殊な状況を作らなくても、ビットセルのマージン
を判別することができる。また、ビットラインがショー
トすることはないため、電力の消耗を抑えることができ
る。
てセンスアンプの能力を強制的に下げるようにしたた
め、特殊な状況を作らなくても、ビットセルのマージン
を判別することができる。また、ビットラインがショー
トすることはないため、電力の消耗を抑えることができ
る。
【０００９】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１０】
【実施例】図１を参照して、この実施例の半導体記憶装
置１０は、１対のビットラインＢＬおよびＢＬ／（／は
反転を意味する）に相補的なビットライン信号つまりＢ
Ｌ信号およびＢＬ／信号を供給するセンスアンプ１２を
含む。センスアンプ１２には、電源ＶCCからの電源電圧
に基づく駆動電圧が印荷され、駆動電圧によってＢＬ信
号およびＢＬ／信号が生成される。駆動電圧の電圧値
は、制御回路１４ａおよび１４ｂによって制御される。
テストモードにおける電圧値は、通常モードにおける電
圧値よりも小さく設定され、これによってテストモード
におけるＢＬ信号のレベルが通常モードよりも小さくな
る。
置１０は、１対のビットラインＢＬおよびＢＬ／（／は
反転を意味する）に相補的なビットライン信号つまりＢ
Ｌ信号およびＢＬ／信号を供給するセンスアンプ１２を
含む。センスアンプ１２には、電源ＶCCからの電源電圧
に基づく駆動電圧が印荷され、駆動電圧によってＢＬ信
号およびＢＬ／信号が生成される。駆動電圧の電圧値
は、制御回路１４ａおよび１４ｂによって制御される。
テストモードにおける電圧値は、通常モードにおける電
圧値よりも小さく設定され、これによってテストモード
におけるＢＬ信号のレベルが通常モードよりも小さくな
る。
【００１１】センスアンプ１２は、以下に述べるように
構成される。Ｐ型のＭＯＳトランジスタＴ１のソースは
電源ＶCCと接続され、ドレインは、制御回路１４ｂを介
してＰ型のＭＯＳトランジスタＴ３およびＴ４のソース
に接続される。トランジスタＴ３およびＴ４のドレイン
は、それぞれＮ型のＭＯＳトランジスタＴ５およびＴ６
のドレインに接続され、トランジスタＴ５およびＴ６の
ソースは、制御回路１４ａを介して、Ｎ型のＭＯＳトラ
ンジスタＴ２のドレインに共通接続される。トランジス
タＴ２のソースは接地される。
構成される。Ｐ型のＭＯＳトランジスタＴ１のソースは
電源ＶCCと接続され、ドレインは、制御回路１４ｂを介
してＰ型のＭＯＳトランジスタＴ３およびＴ４のソース
に接続される。トランジスタＴ３およびＴ４のドレイン
は、それぞれＮ型のＭＯＳトランジスタＴ５およびＴ６
のドレインに接続され、トランジスタＴ５およびＴ６の
ソースは、制御回路１４ａを介して、Ｎ型のＭＯＳトラ
ンジスタＴ２のドレインに共通接続される。トランジス
タＴ２のソースは接地される。
【００１２】トランジスタＴ３およびＴ５のゲートは互
いに接続され、接続点がトランジスタＴ４のドレインお
よびビットラインＢＬ／と接続される。トランジスタＴ
４およびＴ６のゲートもまた互いに接続され、接続点が
トランジスタＴ３のソースおよびビットラインＢＬに接
続される。また、トランジスタＴ１のゲートにはＮＯＴ
回路１６の出力端子が接続され、入力端子にはＳＥ（セ
ンスイネーブル）信号が与えられる。したがって、トラ
ンジスタＴ１のゲートにはＳＥ／信号が入力される。一
方、トランジスタＴ２のゲートには、ＳＥ／信号を受け
るＮＯＴ回路１８の出力端子が接続され、これによって
トランジスタＴ２のゲートにはＳＥ信号が入力される。
いに接続され、接続点がトランジスタＴ４のドレインお
よびビットラインＢＬ／と接続される。トランジスタＴ
４およびＴ６のゲートもまた互いに接続され、接続点が
トランジスタＴ３のソースおよびビットラインＢＬに接
続される。また、トランジスタＴ１のゲートにはＮＯＴ
回路１６の出力端子が接続され、入力端子にはＳＥ（セ
ンスイネーブル）信号が与えられる。したがって、トラ
ンジスタＴ１のゲートにはＳＥ／信号が入力される。一
方、トランジスタＴ２のゲートには、ＳＥ／信号を受け
るＮＯＴ回路１８の出力端子が接続され、これによって
トランジスタＴ２のゲートにはＳＥ信号が入力される。
【００１３】制御回路１４ａについて説明すると、トラ
ンジスタＴ５のソースとトランジスタＴ２のドレインと
の間には抵抗Ｒ２が介挿される。また、抵抗Ｒ２の両端
にＮ型のＭＯＳトランジスタＴ８のソースおよびドレイ
ンが接続され、トランジスタＴ８のゲートがＮＯＴ回路
２２の出力端子と接続される。ＮＯＴ回路２２にはＴＥ
ＳＴ（テスト）信号が入力され、これによってトランジ
スタＴ８のゲートにはＴＥＳＴ／信号が与えられる。一
方、制御回路１４ｂにおいては、トランジスタＴ１のド
レインとトランジスタＴ３のソースとの間に抵抗Ｒ１が
介挿され、抵抗Ｒ１の両端にＰ型のＭＯＳトランジスタ
Ｔ７のソースおよびドレインが接続される。トランジス
タＴ７のゲートにはＴＥＳＴ／信号を反転させるＮＯＴ
回路２０が接続され、これによってＴＥＳＴ信号がゲー
トに入力される。
ンジスタＴ５のソースとトランジスタＴ２のドレインと
の間には抵抗Ｒ２が介挿される。また、抵抗Ｒ２の両端
にＮ型のＭＯＳトランジスタＴ８のソースおよびドレイ
ンが接続され、トランジスタＴ８のゲートがＮＯＴ回路
２２の出力端子と接続される。ＮＯＴ回路２２にはＴＥ
ＳＴ（テスト）信号が入力され、これによってトランジ
スタＴ８のゲートにはＴＥＳＴ／信号が与えられる。一
方、制御回路１４ｂにおいては、トランジスタＴ１のド
レインとトランジスタＴ３のソースとの間に抵抗Ｒ１が
介挿され、抵抗Ｒ１の両端にＰ型のＭＯＳトランジスタ
Ｔ７のソースおよびドレインが接続される。トランジス
タＴ７のゲートにはＴＥＳＴ／信号を反転させるＮＯＴ
回路２０が接続され、これによってＴＥＳＴ信号がゲー
トに入力される。
【００１４】ＳＥ信号およびＳＥ／信号のレベルは相補
的に変化する。つまり、ＳＥ信号がハイレベルであれば
ＳＥ／信号はローレベルとなり、ＳＥ信号がローレベル
であればＳＥ／信号はハイレベルとなる。ＴＥＳＴ信号
およびＴＥＳＴ／信号もまた、相補的に変化する。一方
がハイレベルとなれば他方がローレベルとなり、一方が
ローレベルとなれば他方はハイレベルとなる。ＴＥＳＴ
信号は通常モードではローレベルであるが、テストモー
ドではハイレベルとなる。つまり、トランジスタＴ７お
よびＴ８は通常モードにおいてオンされ、テストモード
においてオフされる。
的に変化する。つまり、ＳＥ信号がハイレベルであれば
ＳＥ／信号はローレベルとなり、ＳＥ信号がローレベル
であればＳＥ／信号はハイレベルとなる。ＴＥＳＴ信号
およびＴＥＳＴ／信号もまた、相補的に変化する。一方
がハイレベルとなれば他方がローレベルとなり、一方が
ローレベルとなれば他方はハイレベルとなる。ＴＥＳＴ
信号は通常モードではローレベルであるが、テストモー
ドではハイレベルとなる。つまり、トランジスタＴ７お
よびＴ８は通常モードにおいてオンされ、テストモード
においてオフされる。
【００１５】通常モードにおける動作を図２を用いて説
明する。図２（Ｃ）および（Ｄ）に示すように、通常モ
ードではＴＥＳＴ／信号はハイレベルとなり、ＴＥＳＴ
信号はローレベルとなる。つまり、トランジスタＴ７お
よびＴ８は常にオン状態となる。この状態で、図２
（Ａ）および（Ｂ）に示すようにＳＥ信号がハイレベル
となりＳＥ／信号がローレベルとなると、トランジスタ
Ｔ１およびＴ２がオンされ、センスアンプ１２が能動化
される。このとき、トランジスタＴ３およびＴ４のソー
スに供給される駆動電圧は電源電圧とほぼ等しくなる。
明する。図２（Ｃ）および（Ｄ）に示すように、通常モ
ードではＴＥＳＴ／信号はハイレベルとなり、ＴＥＳＴ
信号はローレベルとなる。つまり、トランジスタＴ７お
よびＴ８は常にオン状態となる。この状態で、図２
（Ａ）および（Ｂ）に示すようにＳＥ信号がハイレベル
となりＳＥ／信号がローレベルとなると、トランジスタ
Ｔ１およびＴ２がオンされ、センスアンプ１２が能動化
される。このとき、トランジスタＴ３およびＴ４のソー
スに供給される駆動電圧は電源電圧とほぼ等しくなる。
【００１６】今、ビットラインＢＬは、ビットラインＢ
Ｌ／よりもやや高電位にあるとする。トランジスタＴ３
およびＴ５で構成される反転アンプとトランジスタＴ４
およびＴ６で構成される反転アンプにより、ビットライ
ンＢＬとビットラインＢＬ／は、初期の電位差をより大
きくするように動作する。よって、最終的にはトランジ
スタＴ３およびＴ６がオン状態となる。
Ｌ／よりもやや高電位にあるとする。トランジスタＴ３
およびＴ５で構成される反転アンプとトランジスタＴ４
およびＴ６で構成される反転アンプにより、ビットライ
ンＢＬとビットラインＢＬ／は、初期の電位差をより大
きくするように動作する。よって、最終的にはトランジ
スタＴ３およびＴ６がオン状態となる。
【００１７】テストモードにおける動作を図３を参照し
て説明する。テストモードが設定されると、図３（Ｃ）
および（Ｄ）に示すように、ＴＥＳＴ／信号がローレベ
ルとなり、ＴＥＳＴ信号がハイレベルとなる。つまり、
トランジスタＴ７およびＴ８がオフ状態となる。トラン
ジスタＴ３〜Ｔ６のオン／オフ動作は通常モードと同じ
である。しかし、トランジスタＴ７およびＴ８が開放さ
れる結果、抵抗Ｒ１およびＲ２により電源ＶCCから供給
される電流に制限がかかる。このため、トランジスタＴ
３およびＴ５で構成される反転アンプ，ならびにトラン
ジスタＴ４およびＴ６で構成される反転アンプの能力が
低下する。これは、ビットラインＢＬおよびビットライ
ンＢＬ／の信号レベルが所定の値となるまでの時間が遅
れることを示すと同時に、ビットセルにリークがある場
合などは電源電圧まで振れなくなることも示す。
て説明する。テストモードが設定されると、図３（Ｃ）
および（Ｄ）に示すように、ＴＥＳＴ／信号がローレベ
ルとなり、ＴＥＳＴ信号がハイレベルとなる。つまり、
トランジスタＴ７およびＴ８がオフ状態となる。トラン
ジスタＴ３〜Ｔ６のオン／オフ動作は通常モードと同じ
である。しかし、トランジスタＴ７およびＴ８が開放さ
れる結果、抵抗Ｒ１およびＲ２により電源ＶCCから供給
される電流に制限がかかる。このため、トランジスタＴ
３およびＴ５で構成される反転アンプ，ならびにトラン
ジスタＴ４およびＴ６で構成される反転アンプの能力が
低下する。これは、ビットラインＢＬおよびビットライ
ンＢＬ／の信号レベルが所定の値となるまでの時間が遅
れることを示すと同時に、ビットセルにリークがある場
合などは電源電圧まで振れなくなることも示す。
【００１８】このように、通常モードでは、抵抗Ｒ１お
よびＲ２を短絡することによってＢＬ信号のレベルが電
源電圧とほぼ同様になり、テストモードでは、トランジ
スタＴ７およびＴ８を開放することによって、ＢＬ信号
のレベルが電源電圧まで到達するまでの所要時間が遅れ
たり、場合によっては電源電圧まで到達できない。つま
り、テストモードにおいては、センスアンプ１２の能力
が下げられる。
よびＲ２を短絡することによってＢＬ信号のレベルが電
源電圧とほぼ同様になり、テストモードでは、トランジ
スタＴ７およびＴ８を開放することによって、ＢＬ信号
のレベルが電源電圧まで到達するまでの所要時間が遅れ
たり、場合によっては電源電圧まで到達できない。つま
り、テストモードにおいては、センスアンプ１２の能力
が下げられる。
【００１９】この実施例によれば、周囲の温度を高くし
たり電源電圧を下げたりすることなく、センスアンプ１
２の能力を変えることができ、ビットセルのマージンを
容易に判別することができる。また、ＢＬラインおよび
ＢＬ／ラインがショートすることはないため、電力の消
耗を抑えることができる。図４を参照して、他の実施例
の半導体記憶装置１０は、センスアンプ１２ならびに制
御回路２２ａおよび２２ｂを含む。センスアンプ１２
は、電源ＶCCとトランジスタＴ３およびＴ４のソースと
の間にＰ型のＭＯＳトランジスタＴ９が介挿され、トラ
ンジスタＴ５およびＴ６のソースと接地面との間にＮ型
のＭＯＳトランジスタＴ１０が介挿される点を除き図１
実施例と同様であるため、重複した説明を省略する。
たり電源電圧を下げたりすることなく、センスアンプ１
２の能力を変えることができ、ビットセルのマージンを
容易に判別することができる。また、ＢＬラインおよび
ＢＬ／ラインがショートすることはないため、電力の消
耗を抑えることができる。図４を参照して、他の実施例
の半導体記憶装置１０は、センスアンプ１２ならびに制
御回路２２ａおよび２２ｂを含む。センスアンプ１２
は、電源ＶCCとトランジスタＴ３およびＴ４のソースと
の間にＰ型のＭＯＳトランジスタＴ９が介挿され、トラ
ンジスタＴ５およびＴ６のソースと接地面との間にＮ型
のＭＯＳトランジスタＴ１０が介挿される点を除き図１
実施例と同様であるため、重複した説明を省略する。
【００２０】制御回路２２ａには、ソースが電源ＶCCに
接続されたＰ型のＭＯＳトランジスタＴ１３が設けられ
る。トランジスタＴ１３のドレインは、ソースが接地さ
れたＮ型のＭＯＳトランジスタＴ１４のドレインと接続
され、この接続点がトランジスタＴ１０のゲートと接続
される。トランジスタＴ１０のゲートはまた、抵抗Ｒ４
を介してＮ型のＭＯＳトランジスタＴ１６のドレインと
接続される。トランジスタＴ１６のソースは接地され
る。そして、トランジスタＴ１３およびＴ１４のゲート
にＳＥ／信号が入力され、トランジスタＴ１６のゲート
にＴＥＳＴ信号が入力される。
接続されたＰ型のＭＯＳトランジスタＴ１３が設けられ
る。トランジスタＴ１３のドレインは、ソースが接地さ
れたＮ型のＭＯＳトランジスタＴ１４のドレインと接続
され、この接続点がトランジスタＴ１０のゲートと接続
される。トランジスタＴ１０のゲートはまた、抵抗Ｒ４
を介してＮ型のＭＯＳトランジスタＴ１６のドレインと
接続される。トランジスタＴ１６のソースは接地され
る。そして、トランジスタＴ１３およびＴ１４のゲート
にＳＥ／信号が入力され、トランジスタＴ１６のゲート
にＴＥＳＴ信号が入力される。
【００２１】一方、制御回路２２ｂにおいても、ソース
が電源ＶCCに接続されたＰ型のＭＯＳトランジスタＴ１
１が設けられ、トランジスタＴ１１のドレインは、ソー
スが接地されたＮ型のＭＯＳトランジスタＴ１２のドレ
インと接続される。そして、この接続点が、トランジス
タＴ９のゲートと接続されるとともに、抵抗Ｒ３および
Ｐ型のＭＯＳトランジスタＴ１０を介して電源ＶCCと接
続される。トランジスタＴ１１およびＴ１２のゲートに
はＳＥ信号が与えられ、トランジスタＴ１５のゲートに
はＴＥＳＴ／信号が入力される。
が電源ＶCCに接続されたＰ型のＭＯＳトランジスタＴ１
１が設けられ、トランジスタＴ１１のドレインは、ソー
スが接地されたＮ型のＭＯＳトランジスタＴ１２のドレ
インと接続される。そして、この接続点が、トランジス
タＴ９のゲートと接続されるとともに、抵抗Ｒ３および
Ｐ型のＭＯＳトランジスタＴ１０を介して電源ＶCCと接
続される。トランジスタＴ１１およびＴ１２のゲートに
はＳＥ信号が与えられ、トランジスタＴ１５のゲートに
はＴＥＳＴ／信号が入力される。
【００２２】図５を参照して、通常モードでは、図５
（Ｃ）および（Ｄ）に示すように、ＴＥＳＴ／信号はハ
イレベルとなり、ＴＥＳＴ信号はローレベルとなる。つ
まり、抵抗Ｒ３およびＲ４は無効となる。このとき、図
５（Ａ）および（Ｂ）に示すように、ＳＥ信号がハイレ
ベルとなりＳＥ／信号がローレベルとなると、トランジ
スタＴ１２およびＴ１３がオン状態となる一方、トラン
ジスタＴ１１およびＴ１４がオフ状態となる。この結
果、トランジスタＴ９のゲート電圧が接地電圧とほぼ等
しくなり、トランジスタＴ１０のゲート電圧が電源電圧
とほぼ等しくなる。つまり、トランジスタＴ９およびＴ
１０のゲートに、図５（Ｅ）および（Ｆ）に示すローレ
ベルのＣＮＴ（コントロール）／信号およびハイレベル
のＣＮＴ信号が入力される。これによって、通常モード
では電源電圧とほぼ等しい駆動電圧が、センスアンプ１
２に印荷される。
（Ｃ）および（Ｄ）に示すように、ＴＥＳＴ／信号はハ
イレベルとなり、ＴＥＳＴ信号はローレベルとなる。つ
まり、抵抗Ｒ３およびＲ４は無効となる。このとき、図
５（Ａ）および（Ｂ）に示すように、ＳＥ信号がハイレ
ベルとなりＳＥ／信号がローレベルとなると、トランジ
スタＴ１２およびＴ１３がオン状態となる一方、トラン
ジスタＴ１１およびＴ１４がオフ状態となる。この結
果、トランジスタＴ９のゲート電圧が接地電圧とほぼ等
しくなり、トランジスタＴ１０のゲート電圧が電源電圧
とほぼ等しくなる。つまり、トランジスタＴ９およびＴ
１０のゲートに、図５（Ｅ）および（Ｆ）に示すローレ
ベルのＣＮＴ（コントロール）／信号およびハイレベル
のＣＮＴ信号が入力される。これによって、通常モード
では電源電圧とほぼ等しい駆動電圧が、センスアンプ１
２に印荷される。
【００２３】今、ビットラインＢＬは、ビットラインＢ
Ｌ／よりもやや高電位にあるとする。トランジスタＴ３
およびＴ５で構成される反転アンプとトランジスタＴ４
およびＴ６で構成される反転アンプにより、ビットライ
ンＢＬとビットラインＢＬ／は、初期の電位差をより大
きくするように動作する。よって、トランジスタＴ９お
よびＴ１０がオンされると、最終的にはトランジスタＴ
３およびＴ６がオン状態となる。
Ｌ／よりもやや高電位にあるとする。トランジスタＴ３
およびＴ５で構成される反転アンプとトランジスタＴ４
およびＴ６で構成される反転アンプにより、ビットライ
ンＢＬとビットラインＢＬ／は、初期の電位差をより大
きくするように動作する。よって、トランジスタＴ９お
よびＴ１０がオンされると、最終的にはトランジスタＴ
３およびＴ６がオン状態となる。
【００２４】テストモードでは、図６（Ｃ）および
（Ｄ）に示すように、ＴＥＳＴ／信号がローレベルとな
り、ＴＥＳＴ信号がハイレベルとなる。これによってト
ランジスタＴ１５およびＴ１６がオンされ、抵抗Ｒ３お
よびＲ４が有効となる。一方、ＳＥ信号およびＳＥ／信
号は、通常モードと同様にハイレベルおよびローレベル
となるため、トランジスタＴ１２およびＴ１３がオンさ
れ、トランジスタＴ１１およびＴ１４がオフされる。こ
の結果、図６（Ｅ）に示すように、ＣＮＴ／信号は抵抗
Ｒ３ならびにトランジスタＴ１５およびＴ１２のオン抵
抗のそれぞれの比によって上昇し、図６（Ｆ）に示すよ
うに、ＣＮＴ信号は抵抗Ｒ４ならびにトランジスタＴ１
３およびＴ１６のオン抵抗のそれぞれの比によって低下
する。すると、トランジスタＴ９およびＴ１０は完全に
オン状態となることができず、各トランジスタの導通量
が通常モードよりも小さくなる。つまり、トランジスタ
Ｔ９およびＴ１０のソース・ドレイン間電圧が通常モー
ドよりも大きくなる。
（Ｄ）に示すように、ＴＥＳＴ／信号がローレベルとな
り、ＴＥＳＴ信号がハイレベルとなる。これによってト
ランジスタＴ１５およびＴ１６がオンされ、抵抗Ｒ３お
よびＲ４が有効となる。一方、ＳＥ信号およびＳＥ／信
号は、通常モードと同様にハイレベルおよびローレベル
となるため、トランジスタＴ１２およびＴ１３がオンさ
れ、トランジスタＴ１１およびＴ１４がオフされる。こ
の結果、図６（Ｅ）に示すように、ＣＮＴ／信号は抵抗
Ｒ３ならびにトランジスタＴ１５およびＴ１２のオン抵
抗のそれぞれの比によって上昇し、図６（Ｆ）に示すよ
うに、ＣＮＴ信号は抵抗Ｒ４ならびにトランジスタＴ１
３およびＴ１６のオン抵抗のそれぞれの比によって低下
する。すると、トランジスタＴ９およびＴ１０は完全に
オン状態となることができず、各トランジスタの導通量
が通常モードよりも小さくなる。つまり、トランジスタ
Ｔ９およびＴ１０のソース・ドレイン間電圧が通常モー
ドよりも大きくなる。
【００２５】このように、制御回路２２ａおよび２２ｂ
がモードに応じてＣＮＴ信号およびＣＮＴ／信号のレベ
ルを切り換えるため、これに伴ってＢＬ信号のレベルも
モードに応じて変化する。つまり、テストモードにおけ
るＢＬ信号のレベルが、通常モードよりも小さくなる。
換言すれば、テストモードにおけるセンスアンプ１２の
能力が制御回路２２ａおよび２２ｂによって強制的に下
げられる。
がモードに応じてＣＮＴ信号およびＣＮＴ／信号のレベ
ルを切り換えるため、これに伴ってＢＬ信号のレベルも
モードに応じて変化する。つまり、テストモードにおけ
るＢＬ信号のレベルが、通常モードよりも小さくなる。
換言すれば、テストモードにおけるセンスアンプ１２の
能力が制御回路２２ａおよび２２ｂによって強制的に下
げられる。
【００２６】この実施例によれば、トランジスタＴ１５
およびＴ１６をオン／オフするだけでセンスアンプ１２
の能力が変化するため、半導体装置１０を特殊な状況に
置かなくても、ビットセルのマージンを判別することが
できる。また、ＢＬラインおよびＢＬ／ラインがショー
トすることはないため、電力の消耗を抑えることができ
る。
およびＴ１６をオン／オフするだけでセンスアンプ１２
の能力が変化するため、半導体装置１０を特殊な状況に
置かなくても、ビットセルのマージンを判別することが
できる。また、ＢＬラインおよびＢＬ／ラインがショー
トすることはないため、電力の消耗を抑えることができ
る。
【００２７】図７を参照して、その他の実施例の半導体
記憶装置１０は、センスアンプ１２ならびに制御回路２
４ａおよび２４ｂを含む。ただし、センスアンプ１２
は、ＳＥ信号によってオン／オフされるＰ型のＭＯＳト
ランジスタＴ１がトランジスタＴ９のドレインとトラン
ジスタＴ３およびＴ４のソースとの間に介挿され、ＳＥ
信号によってオン／オフされるＮ型のＭＯＳトランジス
タＴ２がトランジスタＴ５およびＴ６のドレインとトラ
ンジスタＴ１０のソースとの間に介挿される点を除き、
図４実施例と同様であるため、重複した説明を省略す
る。
記憶装置１０は、センスアンプ１２ならびに制御回路２
４ａおよび２４ｂを含む。ただし、センスアンプ１２
は、ＳＥ信号によってオン／オフされるＰ型のＭＯＳト
ランジスタＴ１がトランジスタＴ９のドレインとトラン
ジスタＴ３およびＴ４のソースとの間に介挿され、ＳＥ
信号によってオン／オフされるＮ型のＭＯＳトランジス
タＴ２がトランジスタＴ５およびＴ６のドレインとトラ
ンジスタＴ１０のソースとの間に介挿される点を除き、
図４実施例と同様であるため、重複した説明を省略す
る。
【００２８】制御回路２４ａには、ドレインが接地され
たＮ型のＭＯＳトランジスタＴ２０が設けられ、このト
ランジスタＴ２０のゲートがトランジスタＴ１０のゲー
トと接続される。また、トランジスタＴ２０のソース
が、トランジスタＴ２０のゲートと接続されるととも
に、抵抗Ｒ６を介して電源ＶCCと接続される。抵抗Ｒ６
の両端には、ＴＥＳＴ信号によってオン／オフされるＰ
型のＭＯＳトランジスタＴ１９のソースおよびドレイン
が接続される。
たＮ型のＭＯＳトランジスタＴ２０が設けられ、このト
ランジスタＴ２０のゲートがトランジスタＴ１０のゲー
トと接続される。また、トランジスタＴ２０のソース
が、トランジスタＴ２０のゲートと接続されるととも
に、抵抗Ｒ６を介して電源ＶCCと接続される。抵抗Ｒ６
の両端には、ＴＥＳＴ信号によってオン／オフされるＰ
型のＭＯＳトランジスタＴ１９のソースおよびドレイン
が接続される。
【００２９】一方、制御回路２４ｂでは、Ｐ型のＭＯＳ
トランジスタＴ１７のソースが電源ＶCCと接続され、ド
レインが抵抗Ｒ５を介して接地される。トランジスタＴ
１７のゲートは、トランジスタＴ９のゲートおよびトラ
ンジスタＴ１７のドレインと接続される。抵抗Ｒ５の両
端には、ＴＥＳＴ／信号によってオン／オフされるＮ型
のＭＯＳトランジスタＴ１８のソースおよびドレインが
接続される。
トランジスタＴ１７のソースが電源ＶCCと接続され、ド
レインが抵抗Ｒ５を介して接地される。トランジスタＴ
１７のゲートは、トランジスタＴ９のゲートおよびトラ
ンジスタＴ１７のドレインと接続される。抵抗Ｒ５の両
端には、ＴＥＳＴ／信号によってオン／オフされるＮ型
のＭＯＳトランジスタＴ１８のソースおよびドレインが
接続される。
【００３０】通常モードでは、図８（Ｃ）および（Ｄ）
に示すように、ＴＥＳＴ／信号がハイレベルとなり、Ｔ
ＥＳＴ信号がローレベルとなる。このため、トランジス
タＴ１８およびＴ１９がオンされ、抵抗Ｒ５およびＲ６
は短絡される。したがって、トランジスタＴ９のゲート
電圧つまりＣＮＴ／信号のレベルは、図８（Ｅ）に示す
ように接地電圧とほぼ等しくなり、トランジスタＴ１０
のゲート電圧つまりＣＮＴ信号のレベルは、図８（Ｆ）
に示すように電源電圧とほぼ等しくなる。つまり、トラ
ンジスタＴ９およびＴ１０が完全にオン状態となる。
に示すように、ＴＥＳＴ／信号がハイレベルとなり、Ｔ
ＥＳＴ信号がローレベルとなる。このため、トランジス
タＴ１８およびＴ１９がオンされ、抵抗Ｒ５およびＲ６
は短絡される。したがって、トランジスタＴ９のゲート
電圧つまりＣＮＴ／信号のレベルは、図８（Ｅ）に示す
ように接地電圧とほぼ等しくなり、トランジスタＴ１０
のゲート電圧つまりＣＮＴ信号のレベルは、図８（Ｆ）
に示すように電源電圧とほぼ等しくなる。つまり、トラ
ンジスタＴ９およびＴ１０が完全にオン状態となる。
【００３１】この状態で、図８（Ａ）および（Ｂ）に示
すように、ＳＥ／信号がローレベルとなり、ＳＥ信号が
ハイレベルとなると、トランジスタＴ１およびＴ２がオ
ン状態となり、センスアンプ１２が能動化される。上述
と同様に、ＢＬ／信号は常にローレベルであるため、ト
ランジスタＴ３およびＴ６はオン状態となり、トランジ
スタＴ４およびＴ５はオフ状態となる。トランジスタＴ
９およびＴ１０は完全にオン状態となるため、トランジ
スタＴ５のソースには電源電圧ＶCCとほぼ同様の駆動電
圧が印加され、ＢＬ信号は図８（Ｅ）に示すように完全
に立ち上がる。
すように、ＳＥ／信号がローレベルとなり、ＳＥ信号が
ハイレベルとなると、トランジスタＴ１およびＴ２がオ
ン状態となり、センスアンプ１２が能動化される。上述
と同様に、ＢＬ／信号は常にローレベルであるため、ト
ランジスタＴ３およびＴ６はオン状態となり、トランジ
スタＴ４およびＴ５はオフ状態となる。トランジスタＴ
９およびＴ１０は完全にオン状態となるため、トランジ
スタＴ５のソースには電源電圧ＶCCとほぼ同様の駆動電
圧が印加され、ＢＬ信号は図８（Ｅ）に示すように完全
に立ち上がる。
【００３２】テストモードでは、図９（Ｃ）および
（Ｄ）に示すように、ＴＥＳＴ／信号がローレベルとな
り、ＴＥＳＴ信号がハイレベルとなる。これによって、
トランジスタＴ１８およびＴ１９がオフされ、抵抗Ｒ５
およびＲ６が有効となる。つまり、図９（Ｅ）および
（Ｆ）に示すように、ＣＮＴ／信号のレベルが、抵抗Ｒ
５によって電源電圧のほぼ半分まで上昇し、ＣＮＴ信号
のレベルが電源電圧のほぼ半分まで低下する。
（Ｄ）に示すように、ＴＥＳＴ／信号がローレベルとな
り、ＴＥＳＴ信号がハイレベルとなる。これによって、
トランジスタＴ１８およびＴ１９がオフされ、抵抗Ｒ５
およびＲ６が有効となる。つまり、図９（Ｅ）および
（Ｆ）に示すように、ＣＮＴ／信号のレベルが、抵抗Ｒ
５によって電源電圧のほぼ半分まで上昇し、ＣＮＴ信号
のレベルが電源電圧のほぼ半分まで低下する。
【００３３】このため、トランジスタＴ９およびＴ１０
は完全にオン状態とはならず、各トランジスタの導通量
は通常モードよりも小さくなる。つまり、トランジスタ
Ｔ９およびＴ１０のソース・ドレイン間電圧が、通常モ
ードよりも大きくなる。この状態でセンスアンプ１２が
能動化されると、センスアンプ１２に供給される駆動電
圧は、電源電圧のほぼ半分となる。したがって、トラン
ジスタＴ５のソース電圧つまりＢＬ信号のレベルは、図
９（Ｇ）に示すように、通常モードの半分までしか立ち
上がらない。
は完全にオン状態とはならず、各トランジスタの導通量
は通常モードよりも小さくなる。つまり、トランジスタ
Ｔ９およびＴ１０のソース・ドレイン間電圧が、通常モ
ードよりも大きくなる。この状態でセンスアンプ１２が
能動化されると、センスアンプ１２に供給される駆動電
圧は、電源電圧のほぼ半分となる。したがって、トラン
ジスタＴ５のソース電圧つまりＢＬ信号のレベルは、図
９（Ｇ）に示すように、通常モードの半分までしか立ち
上がらない。
【００３４】この実施例によれば、制御回路２４ａおよ
び２４ｂに設けられたトランジスタＴ１９およびＴ１８
をオン／オフするだけでＣＮＴ信号およびＣＮＴ／信号
のレベルが変化し、この結果ＢＬ信号のレベルが変化す
る。つまり、テストモードにおけるＢＬ信号のレベル
が、通常モードよりも小さくなる。したがって、半導体
記憶装置１０を特殊な状況に置かなくても、ビットセル
のマージンを判別することができる。また、ＢＬライン
およびＢＬ／ラインがショートすることはないため、電
力の消耗を抑えることができる。
び２４ｂに設けられたトランジスタＴ１９およびＴ１８
をオン／オフするだけでＣＮＴ信号およびＣＮＴ／信号
のレベルが変化し、この結果ＢＬ信号のレベルが変化す
る。つまり、テストモードにおけるＢＬ信号のレベル
が、通常モードよりも小さくなる。したがって、半導体
記憶装置１０を特殊な状況に置かなくても、ビットセル
のマージンを判別することができる。また、ＢＬライン
およびＢＬ／ラインがショートすることはないため、電
力の消耗を抑えることができる。
【図１】この発明の一実施例を示す回路図である。
【図２】（Ａ）はＳＥ信号を示す波形図であり、（Ｂ）
はＳＥ／信号を示す波形図であり、（Ｃ）はＴＥＳＴ／
信号を示す波形図であり、（Ｄ）はＴＥＳＴ信号を示す
波形図であり、（Ｅ）はＢＬ信号を示す波形図であり、
そして（Ｆ）はＢＬ／信号を示す波形図である。
はＳＥ／信号を示す波形図であり、（Ｃ）はＴＥＳＴ／
信号を示す波形図であり、（Ｄ）はＴＥＳＴ信号を示す
波形図であり、（Ｅ）はＢＬ信号を示す波形図であり、
そして（Ｆ）はＢＬ／信号を示す波形図である。
【図３】（Ａ）はＳＥ信号を示す波形図であり、（Ｂ）
はＳＥ／信号を示す波形図であり、（Ｃ）はＴＥＳＴ／
信号を示す波形図であり、（Ｄ）はＴＥＳＴ信号を示す
波形図であり、（Ｅ）はＢＬ信号を示す波形図であり、
そして（Ｆ）はＢＬ／信号を示す波形図である。
はＳＥ／信号を示す波形図であり、（Ｃ）はＴＥＳＴ／
信号を示す波形図であり、（Ｄ）はＴＥＳＴ信号を示す
波形図であり、（Ｅ）はＢＬ信号を示す波形図であり、
そして（Ｆ）はＢＬ／信号を示す波形図である。
【図４】この発明の他の実施例を示す回路図である。
【図５】（Ａ）はＳＥ信号を示す波形図であり、（Ｂ）
はＳＥ／信号を示す波形図であり、（Ｃ）はＴＥＳＴ／
信号を示す波形図であり、（Ｄ）はＴＥＳＴ信号を示す
波形図であり、（Ｅ）はＢＬ信号を示す波形図であり、
そして（Ｆ）はＢＬ／信号を示す波形図である。
はＳＥ／信号を示す波形図であり、（Ｃ）はＴＥＳＴ／
信号を示す波形図であり、（Ｄ）はＴＥＳＴ信号を示す
波形図であり、（Ｅ）はＢＬ信号を示す波形図であり、
そして（Ｆ）はＢＬ／信号を示す波形図である。
【図６】（Ａ）はＳＥ信号を示す波形図であり、（Ｂ）
はＳＥ／信号を示す波形図であり、（Ｃ）はＴＥＳＴ／
信号を示す波形図であり、（Ｄ）はＴＥＳＴ信号を示す
波形図であり、（Ｅ）はＢＬ信号を示す波形図であり、
そして（Ｆ）はＢＬ／信号を示す波形図である。
はＳＥ／信号を示す波形図であり、（Ｃ）はＴＥＳＴ／
信号を示す波形図であり、（Ｄ）はＴＥＳＴ信号を示す
波形図であり、（Ｅ）はＢＬ信号を示す波形図であり、
そして（Ｆ）はＢＬ／信号を示す波形図である。
【図７】この発明のその他の実施例を示す回路図であ
る。
る。
【図８】（Ａ）はＳＥ信号を示す波形図であり、（Ｂ）
はＳＥ／信号を示す波形図であり、（Ｃ）はＴＥＳＴ／
信号を示す波形図であり、（Ｄ）はＴＥＳＴ信号を示す
波形図であり、（Ｅ）はＢＬ信号を示す波形図であり、
そして（Ｆ）はＢＬ／信号を示す波形図である。
はＳＥ／信号を示す波形図であり、（Ｃ）はＴＥＳＴ／
信号を示す波形図であり、（Ｄ）はＴＥＳＴ信号を示す
波形図であり、（Ｅ）はＢＬ信号を示す波形図であり、
そして（Ｆ）はＢＬ／信号を示す波形図である。
【図９】（Ａ）はＳＥ信号を示す波形図であり、（Ｂ）
はＳＥ／信号を示す波形図であり、（Ｃ）はＴＥＳＴ／
信号を示す波形図であり、（Ｄ）はＴＥＳＴ信号を示す
波形図であり、（Ｅ）はＢＬ信号を示す波形図であり、
そして（Ｆ）はＢＬ／信号を示す波形図である。
はＳＥ／信号を示す波形図であり、（Ｃ）はＴＥＳＴ／
信号を示す波形図であり、（Ｄ）はＴＥＳＴ信号を示す
波形図であり、（Ｅ）はＢＬ信号を示す波形図であり、
そして（Ｆ）はＢＬ／信号を示す波形図である。
１０ …半導体記憶装置 １２ …センスアンプ １４ａ，１４ｂ，２２ａ，２２ｂ，２４ａ，２４ｂ …
制御回路
制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/34 ３７１Ａ
Claims (4)
- 【請求項１】駆動電圧に基づいて生成した相補的なビッ
トライン信号を１対のビットラインに出力するセンスア
ンプ、および通常モードにおいて前記駆動電圧を第１電
圧とし、テストモードにおいて前記駆動電圧を前記第１
電圧よりも小さい第２電圧とする電圧制御手段を備え
る、半導体記憶装置。 - 【請求項２】前記電圧制御手段は、電源ライン上に設け
られた抵抗素子、および前記抵抗素子の両端に接続され
かつモードに応じてオン／オフされるスイッチング素子
を含む、請求項１記載の半導体記憶装置。 - 【請求項３】前記電圧制御手段は、電源ライン上に設け
られたトランジスタ、および前記トランジスタの導通量
をモードに応じて変更する変更手段を含む、請求項１記
載の半導体記憶装置。 - 【請求項４】前記変更手段は、前記通常モードにおいて
第３電圧を前記トランジスタに印荷し、前記テストモー
ドにおいて前記第３電圧よりも小さい第４電圧を前記ト
ランジスタに印荷する、請求項３記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120873A JPH11317099A (ja) | 1998-04-30 | 1998-04-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10120873A JPH11317099A (ja) | 1998-04-30 | 1998-04-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317099A true JPH11317099A (ja) | 1999-11-16 |
Family
ID=14797076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10120873A Pending JPH11317099A (ja) | 1998-04-30 | 1998-04-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317099A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010218649A (ja) * | 2009-03-18 | 2010-09-30 | Toshiba Corp | 半導体記憶装置 |
-
1998
- 1998-04-30 JP JP10120873A patent/JPH11317099A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010218649A (ja) * | 2009-03-18 | 2010-09-30 | Toshiba Corp | 半導体記憶装置 |
| US8223570B2 (en) | 2009-03-18 | 2012-07-17 | Kabushiki Kaisha Toshiba | Semiconductor storage device with bit line pre-charge circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060124 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060324 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060627 |