JPH11317099A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH11317099A
JPH11317099A JP10120873A JP12087398A JPH11317099A JP H11317099 A JPH11317099 A JP H11317099A JP 10120873 A JP10120873 A JP 10120873A JP 12087398 A JP12087398 A JP 12087398A JP H11317099 A JPH11317099 A JP H11317099A
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JP
Japan
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signal
transistor
voltage
transistors
test
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Application number
JP10120873A
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English (en)
Inventor
Takaaki Fuchigami
貴昭 淵上
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Rohm Co Ltd
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Rohm Co Ltd
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Publication date
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Abstract

(57)【要約】 【構成】 電源ライン上に抵抗R1およびR2が設けら
れ、各抵抗の両端にトランジスタT7およびT8が接続
される。通常モードでは各トランジスタはオンされ、こ
れによって電源電圧とほぼ等しい駆動電圧がセンスアン
プ12に供給される。一方、テストモードでは各トラン
ジスタはオフされ、駆動電圧が抵抗R1およびR2によ
って電源電圧のほぼ半分まで低下される。したがって、
テストモードでセンスアンプ12から出力されるBL信
号のレベルは、通常モードよりも小さくなる。つまり、
テストモードでは、トランジスタT7およびT8をオフ
することによって、センスアンプ12の能力が強制的に
下げられる。 【効果】 テストモードにおいてセンスアンプの能力を
強制的に下げるようにしたため、特殊な状況を作らなく
ても、ビットセルのマージンを判別することができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にたとえば相補的なビットライン信号を1対のビ
ットラインに出力するセンスアンプを備える、半導体記
憶装置に関する。
【0002】
【従来の技術】従来のこの種の半導体記憶装置では、セ
ンスアンプから出力されるビットライン信号は所定レベ
ルに固定され、性能の低下に伴ってレベルが低下するこ
とはあっても、レベルを能動的に変化させることはでき
なかった。
【0003】
【発明が解決しようとする課題】しかし、このような従
来技術では、センスアンプの性能が十分高ければ、ビッ
トセルの特性が多少劣化していても、読み出しやリフレ
ッシュ動作が適切に行われてしまう。ビットセルには、
センス能力が低下することを考慮して十分なマージンを
持たせる必要があるが、従来技術でビットセルのマージ
ンを判別するためには、半導体記憶装置を特殊な状況に
おく必要があった。つまり、周囲の温度を高くしたり、
電源電圧を低下させるなどしてセンスアンプの能力を強
制的に下げなければ、ビットセルがセンス能力に対して
十分にマージンを持っていることを確認できなかった。
【0004】一方、このような問題を解消する従来技術
の一例が、1994年9月30日に出願公開された特開
平6−275097号公報に開示されている。この従来
技術によれば、ビットラインBLおよびBL/(/は反
転を意味する)間を弱くショートすることで、センスア
ンプの能力を低下させるものである。しかし、これでは
スクリーニングは可能であるが、DRAMでは、少なく
とも1バイト分のビットラインをショートさせるため、
電流が増大し、不要な電力が消耗されてしまう。
【0005】それゆえに、この発明の主たる目的は、不
要な電力を消耗することなく、かつ容易にビットセルの
マージンを判別できる、半導体記憶装置を提供すること
である。
【0006】
【課題を解決するための手段】この発明は、駆動電圧に
基づいて生成した相補的なビットライン信号を1対のビ
ットラインに出力するセンスアンプ、および通常モード
において駆動電圧を第1電圧とし、テストモードにおい
て駆動電圧を第1電圧よりも小さい第2電圧とする電圧
制御手段を備える、半導体記憶装置である。
【0007】
【作用】電源ライン上に抵抗素子が設けられ、抵抗素子
の両端にスイッチング素子が接続される。通常モードで
はスイッチング素子はオンされ、これによって第1電圧
をもつ駆動電圧がセンスアンプに供給される。一方、テ
ストモードではスイッチング素子はオフされ、駆動電圧
が抵抗素子によって第2電圧まで低下される。したがっ
て、テストモードでセンスアンプから出力されるビット
ライン信号のレベルは、通常モードよりも小さくなる。
つまり、テストモードでは、スイッチング素子をオフす
ることによって、センスアンプの能力が強制的に下げら
れる。
【0008】
【発明の効果】この発明によれば、テストモードにおい
てセンスアンプの能力を強制的に下げるようにしたた
め、特殊な状況を作らなくても、ビットセルのマージン
を判別することができる。また、ビットラインがショー
トすることはないため、電力の消耗を抑えることができ
る。
【0009】この発明の上述の目的,その他の目的,特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【0010】
【実施例】図1を参照して、この実施例の半導体記憶装
置10は、1対のビットラインBLおよびBL/(/は
反転を意味する)に相補的なビットライン信号つまりB
L信号およびBL/信号を供給するセンスアンプ12を
含む。センスアンプ12には、電源VCCからの電源電圧
に基づく駆動電圧が印荷され、駆動電圧によってBL信
号およびBL/信号が生成される。駆動電圧の電圧値
は、制御回路14aおよび14bによって制御される。
テストモードにおける電圧値は、通常モードにおける電
圧値よりも小さく設定され、これによってテストモード
におけるBL信号のレベルが通常モードよりも小さくな
る。
【0011】センスアンプ12は、以下に述べるように
構成される。P型のMOSトランジスタT1のソースは
電源VCCと接続され、ドレインは、制御回路14bを介
してP型のMOSトランジスタT3およびT4のソース
に接続される。トランジスタT3およびT4のドレイン
は、それぞれN型のMOSトランジスタT5およびT6
のドレインに接続され、トランジスタT5およびT6の
ソースは、制御回路14aを介して、N型のMOSトラ
ンジスタT2のドレインに共通接続される。トランジス
タT2のソースは接地される。
【0012】トランジスタT3およびT5のゲートは互
いに接続され、接続点がトランジスタT4のドレインお
よびビットラインBL/と接続される。トランジスタT
4およびT6のゲートもまた互いに接続され、接続点が
トランジスタT3のソースおよびビットラインBLに接
続される。また、トランジスタT1のゲートにはNOT
回路16の出力端子が接続され、入力端子にはSE(セ
ンスイネーブル)信号が与えられる。したがって、トラ
ンジスタT1のゲートにはSE/信号が入力される。一
方、トランジスタT2のゲートには、SE/信号を受け
るNOT回路18の出力端子が接続され、これによって
トランジスタT2のゲートにはSE信号が入力される。
【0013】制御回路14aについて説明すると、トラ
ンジスタT5のソースとトランジスタT2のドレインと
の間には抵抗R2が介挿される。また、抵抗R2の両端
にN型のMOSトランジスタT8のソースおよびドレイ
ンが接続され、トランジスタT8のゲートがNOT回路
22の出力端子と接続される。NOT回路22にはTE
ST(テスト)信号が入力され、これによってトランジ
スタT8のゲートにはTEST/信号が与えられる。一
方、制御回路14bにおいては、トランジスタT1のド
レインとトランジスタT3のソースとの間に抵抗R1が
介挿され、抵抗R1の両端にP型のMOSトランジスタ
T7のソースおよびドレインが接続される。トランジス
タT7のゲートにはTEST/信号を反転させるNOT
回路20が接続され、これによってTEST信号がゲー
トに入力される。
【0014】SE信号およびSE/信号のレベルは相補
的に変化する。つまり、SE信号がハイレベルであれば
SE/信号はローレベルとなり、SE信号がローレベル
であればSE/信号はハイレベルとなる。TEST信号
およびTEST/信号もまた、相補的に変化する。一方
がハイレベルとなれば他方がローレベルとなり、一方が
ローレベルとなれば他方はハイレベルとなる。TEST
信号は通常モードではローレベルであるが、テストモー
ドではハイレベルとなる。つまり、トランジスタT7お
よびT8は通常モードにおいてオンされ、テストモード
においてオフされる。
【0015】通常モードにおける動作を図2を用いて説
明する。図2(C)および(D)に示すように、通常モ
ードではTEST/信号はハイレベルとなり、TEST
信号はローレベルとなる。つまり、トランジスタT7お
よびT8は常にオン状態となる。この状態で、図2
(A)および(B)に示すようにSE信号がハイレベル
となりSE/信号がローレベルとなると、トランジスタ
T1およびT2がオンされ、センスアンプ12が能動化
される。このとき、トランジスタT3およびT4のソー
スに供給される駆動電圧は電源電圧とほぼ等しくなる。
【0016】今、ビットラインBLは、ビットラインB
L/よりもやや高電位にあるとする。トランジスタT3
およびT5で構成される反転アンプとトランジスタT4
およびT6で構成される反転アンプにより、ビットライ
ンBLとビットラインBL/は、初期の電位差をより大
きくするように動作する。よって、最終的にはトランジ
スタT3およびT6がオン状態となる。
【0017】テストモードにおける動作を図3を参照し
て説明する。テストモードが設定されると、図3(C)
および(D)に示すように、TEST/信号がローレベ
ルとなり、TEST信号がハイレベルとなる。つまり、
トランジスタT7およびT8がオフ状態となる。トラン
ジスタT3〜T6のオン/オフ動作は通常モードと同じ
である。しかし、トランジスタT7およびT8が開放さ
れる結果、抵抗R1およびR2により電源VCCから供給
される電流に制限がかかる。このため、トランジスタT
3およびT5で構成される反転アンプ,ならびにトラン
ジスタT4およびT6で構成される反転アンプの能力が
低下する。これは、ビットラインBLおよびビットライ
ンBL/の信号レベルが所定の値となるまでの時間が遅
れることを示すと同時に、ビットセルにリークがある場
合などは電源電圧まで振れなくなることも示す。
【0018】このように、通常モードでは、抵抗R1お
よびR2を短絡することによってBL信号のレベルが電
源電圧とほぼ同様になり、テストモードでは、トランジ
スタT7およびT8を開放することによって、BL信号
のレベルが電源電圧まで到達するまでの所要時間が遅れ
たり、場合によっては電源電圧まで到達できない。つま
り、テストモードにおいては、センスアンプ12の能力
が下げられる。
【0019】この実施例によれば、周囲の温度を高くし
たり電源電圧を下げたりすることなく、センスアンプ1
2の能力を変えることができ、ビットセルのマージンを
容易に判別することができる。また、BLラインおよび
BL/ラインがショートすることはないため、電力の消
耗を抑えることができる。図4を参照して、他の実施例
の半導体記憶装置10は、センスアンプ12ならびに制
御回路22aおよび22bを含む。センスアンプ12
は、電源VCCとトランジスタT3およびT4のソースと
の間にP型のMOSトランジスタT9が介挿され、トラ
ンジスタT5およびT6のソースと接地面との間にN型
のMOSトランジスタT10が介挿される点を除き図1
実施例と同様であるため、重複した説明を省略する。
【0020】制御回路22aには、ソースが電源VCC
接続されたP型のMOSトランジスタT13が設けられ
る。トランジスタT13のドレインは、ソースが接地さ
れたN型のMOSトランジスタT14のドレインと接続
され、この接続点がトランジスタT10のゲートと接続
される。トランジスタT10のゲートはまた、抵抗R4
を介してN型のMOSトランジスタT16のドレインと
接続される。トランジスタT16のソースは接地され
る。そして、トランジスタT13およびT14のゲート
にSE/信号が入力され、トランジスタT16のゲート
にTEST信号が入力される。
【0021】一方、制御回路22bにおいても、ソース
が電源VCCに接続されたP型のMOSトランジスタT1
1が設けられ、トランジスタT11のドレインは、ソー
スが接地されたN型のMOSトランジスタT12のドレ
インと接続される。そして、この接続点が、トランジス
タT9のゲートと接続されるとともに、抵抗R3および
P型のMOSトランジスタT10を介して電源VCCと接
続される。トランジスタT11およびT12のゲートに
はSE信号が与えられ、トランジスタT15のゲートに
はTEST/信号が入力される。
【0022】図5を参照して、通常モードでは、図5
(C)および(D)に示すように、TEST/信号はハ
イレベルとなり、TEST信号はローレベルとなる。つ
まり、抵抗R3およびR4は無効となる。このとき、図
5(A)および(B)に示すように、SE信号がハイレ
ベルとなりSE/信号がローレベルとなると、トランジ
スタT12およびT13がオン状態となる一方、トラン
ジスタT11およびT14がオフ状態となる。この結
果、トランジスタT9のゲート電圧が接地電圧とほぼ等
しくなり、トランジスタT10のゲート電圧が電源電圧
とほぼ等しくなる。つまり、トランジスタT9およびT
10のゲートに、図5(E)および(F)に示すローレ
ベルのCNT(コントロール)/信号およびハイレベル
のCNT信号が入力される。これによって、通常モード
では電源電圧とほぼ等しい駆動電圧が、センスアンプ1
2に印荷される。
【0023】今、ビットラインBLは、ビットラインB
L/よりもやや高電位にあるとする。トランジスタT3
およびT5で構成される反転アンプとトランジスタT4
およびT6で構成される反転アンプにより、ビットライ
ンBLとビットラインBL/は、初期の電位差をより大
きくするように動作する。よって、トランジスタT9お
よびT10がオンされると、最終的にはトランジスタT
3およびT6がオン状態となる。
【0024】テストモードでは、図6(C)および
(D)に示すように、TEST/信号がローレベルとな
り、TEST信号がハイレベルとなる。これによってト
ランジスタT15およびT16がオンされ、抵抗R3お
よびR4が有効となる。一方、SE信号およびSE/信
号は、通常モードと同様にハイレベルおよびローレベル
となるため、トランジスタT12およびT13がオンさ
れ、トランジスタT11およびT14がオフされる。こ
の結果、図6(E)に示すように、CNT/信号は抵抗
R3ならびにトランジスタT15およびT12のオン抵
抗のそれぞれの比によって上昇し、図6(F)に示すよ
うに、CNT信号は抵抗R4ならびにトランジスタT1
3およびT16のオン抵抗のそれぞれの比によって低下
する。すると、トランジスタT9およびT10は完全に
オン状態となることができず、各トランジスタの導通量
が通常モードよりも小さくなる。つまり、トランジスタ
T9およびT10のソース・ドレイン間電圧が通常モー
ドよりも大きくなる。
【0025】このように、制御回路22aおよび22b
がモードに応じてCNT信号およびCNT/信号のレベ
ルを切り換えるため、これに伴ってBL信号のレベルも
モードに応じて変化する。つまり、テストモードにおけ
るBL信号のレベルが、通常モードよりも小さくなる。
換言すれば、テストモードにおけるセンスアンプ12の
能力が制御回路22aおよび22bによって強制的に下
げられる。
【0026】この実施例によれば、トランジスタT15
およびT16をオン/オフするだけでセンスアンプ12
の能力が変化するため、半導体装置10を特殊な状況に
置かなくても、ビットセルのマージンを判別することが
できる。また、BLラインおよびBL/ラインがショー
トすることはないため、電力の消耗を抑えることができ
る。
【0027】図7を参照して、その他の実施例の半導体
記憶装置10は、センスアンプ12ならびに制御回路2
4aおよび24bを含む。ただし、センスアンプ12
は、SE信号によってオン/オフされるP型のMOSト
ランジスタT1がトランジスタT9のドレインとトラン
ジスタT3およびT4のソースとの間に介挿され、SE
信号によってオン/オフされるN型のMOSトランジス
タT2がトランジスタT5およびT6のドレインとトラ
ンジスタT10のソースとの間に介挿される点を除き、
図4実施例と同様であるため、重複した説明を省略す
る。
【0028】制御回路24aには、ドレインが接地され
たN型のMOSトランジスタT20が設けられ、このト
ランジスタT20のゲートがトランジスタT10のゲー
トと接続される。また、トランジスタT20のソース
が、トランジスタT20のゲートと接続されるととも
に、抵抗R6を介して電源VCCと接続される。抵抗R6
の両端には、TEST信号によってオン/オフされるP
型のMOSトランジスタT19のソースおよびドレイン
が接続される。
【0029】一方、制御回路24bでは、P型のMOS
トランジスタT17のソースが電源VCCと接続され、ド
レインが抵抗R5を介して接地される。トランジスタT
17のゲートは、トランジスタT9のゲートおよびトラ
ンジスタT17のドレインと接続される。抵抗R5の両
端には、TEST/信号によってオン/オフされるN型
のMOSトランジスタT18のソースおよびドレインが
接続される。
【0030】通常モードでは、図8(C)および(D)
に示すように、TEST/信号がハイレベルとなり、T
EST信号がローレベルとなる。このため、トランジス
タT18およびT19がオンされ、抵抗R5およびR6
は短絡される。したがって、トランジスタT9のゲート
電圧つまりCNT/信号のレベルは、図8(E)に示す
ように接地電圧とほぼ等しくなり、トランジスタT10
のゲート電圧つまりCNT信号のレベルは、図8(F)
に示すように電源電圧とほぼ等しくなる。つまり、トラ
ンジスタT9およびT10が完全にオン状態となる。
【0031】この状態で、図8(A)および(B)に示
すように、SE/信号がローレベルとなり、SE信号が
ハイレベルとなると、トランジスタT1およびT2がオ
ン状態となり、センスアンプ12が能動化される。上述
と同様に、BL/信号は常にローレベルであるため、ト
ランジスタT3およびT6はオン状態となり、トランジ
スタT4およびT5はオフ状態となる。トランジスタT
9およびT10は完全にオン状態となるため、トランジ
スタT5のソースには電源電圧VCCとほぼ同様の駆動電
圧が印加され、BL信号は図8(E)に示すように完全
に立ち上がる。
【0032】テストモードでは、図9(C)および
(D)に示すように、TEST/信号がローレベルとな
り、TEST信号がハイレベルとなる。これによって、
トランジスタT18およびT19がオフされ、抵抗R5
およびR6が有効となる。つまり、図9(E)および
(F)に示すように、CNT/信号のレベルが、抵抗R
5によって電源電圧のほぼ半分まで上昇し、CNT信号
のレベルが電源電圧のほぼ半分まで低下する。
【0033】このため、トランジスタT9およびT10
は完全にオン状態とはならず、各トランジスタの導通量
は通常モードよりも小さくなる。つまり、トランジスタ
T9およびT10のソース・ドレイン間電圧が、通常モ
ードよりも大きくなる。この状態でセンスアンプ12が
能動化されると、センスアンプ12に供給される駆動電
圧は、電源電圧のほぼ半分となる。したがって、トラン
ジスタT5のソース電圧つまりBL信号のレベルは、図
9(G)に示すように、通常モードの半分までしか立ち
上がらない。
【0034】この実施例によれば、制御回路24aおよ
び24bに設けられたトランジスタT19およびT18
をオン/オフするだけでCNT信号およびCNT/信号
のレベルが変化し、この結果BL信号のレベルが変化す
る。つまり、テストモードにおけるBL信号のレベル
が、通常モードよりも小さくなる。したがって、半導体
記憶装置10を特殊な状況に置かなくても、ビットセル
のマージンを判別することができる。また、BLライン
およびBL/ラインがショートすることはないため、電
力の消耗を抑えることができる。
【図面の簡単な説明】
【図1】この発明の一実施例を示す回路図である。
【図2】(A)はSE信号を示す波形図であり、(B)
はSE/信号を示す波形図であり、(C)はTEST/
信号を示す波形図であり、(D)はTEST信号を示す
波形図であり、(E)はBL信号を示す波形図であり、
そして(F)はBL/信号を示す波形図である。
【図3】(A)はSE信号を示す波形図であり、(B)
はSE/信号を示す波形図であり、(C)はTEST/
信号を示す波形図であり、(D)はTEST信号を示す
波形図であり、(E)はBL信号を示す波形図であり、
そして(F)はBL/信号を示す波形図である。
【図4】この発明の他の実施例を示す回路図である。
【図5】(A)はSE信号を示す波形図であり、(B)
はSE/信号を示す波形図であり、(C)はTEST/
信号を示す波形図であり、(D)はTEST信号を示す
波形図であり、(E)はBL信号を示す波形図であり、
そして(F)はBL/信号を示す波形図である。
【図6】(A)はSE信号を示す波形図であり、(B)
はSE/信号を示す波形図であり、(C)はTEST/
信号を示す波形図であり、(D)はTEST信号を示す
波形図であり、(E)はBL信号を示す波形図であり、
そして(F)はBL/信号を示す波形図である。
【図7】この発明のその他の実施例を示す回路図であ
る。
【図8】(A)はSE信号を示す波形図であり、(B)
はSE/信号を示す波形図であり、(C)はTEST/
信号を示す波形図であり、(D)はTEST信号を示す
波形図であり、(E)はBL信号を示す波形図であり、
そして(F)はBL/信号を示す波形図である。
【図9】(A)はSE信号を示す波形図であり、(B)
はSE/信号を示す波形図であり、(C)はTEST/
信号を示す波形図であり、(D)はTEST信号を示す
波形図であり、(E)はBL信号を示す波形図であり、
そして(F)はBL/信号を示す波形図である。
【符号の説明】
10 …半導体記憶装置 12 …センスアンプ 14a,14b,22a,22b,24a,24b …
制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI G11C 11/34 371A

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】駆動電圧に基づいて生成した相補的なビッ
    トライン信号を1対のビットラインに出力するセンスア
    ンプ、および通常モードにおいて前記駆動電圧を第1電
    圧とし、テストモードにおいて前記駆動電圧を前記第1
    電圧よりも小さい第2電圧とする電圧制御手段を備え
    る、半導体記憶装置。
  2. 【請求項2】前記電圧制御手段は、電源ライン上に設け
    られた抵抗素子、および前記抵抗素子の両端に接続され
    かつモードに応じてオン/オフされるスイッチング素子
    を含む、請求項1記載の半導体記憶装置。
  3. 【請求項3】前記電圧制御手段は、電源ライン上に設け
    られたトランジスタ、および前記トランジスタの導通量
    をモードに応じて変更する変更手段を含む、請求項1記
    載の半導体記憶装置。
  4. 【請求項4】前記変更手段は、前記通常モードにおいて
    第3電圧を前記トランジスタに印荷し、前記テストモー
    ドにおいて前記第3電圧よりも小さい第4電圧を前記ト
    ランジスタに印荷する、請求項3記載の半導体記憶装
    置。
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Cited By (1)

* Cited by examiner, † Cited by third party
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JP2010218649A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 半導体記憶装置

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