JPH11312757A - Ｌｓｉパッケージ - Google Patents
ＬｓｉパッケージInfo
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- JPH11312757A JPH11312757A JP12102098A JP12102098A JPH11312757A JP H11312757 A JPH11312757 A JP H11312757A JP 12102098 A JP12102098 A JP 12102098A JP 12102098 A JP12102098 A JP 12102098A JP H11312757 A JPH11312757 A JP H11312757A
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- Japan
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- lsi package
- connection terminals
- lsi
- semiconductor chip
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 ボンディングワイヤ処理が容易で、配線抵抗
を小さくしたまま、パッケージサイズを小さくすること
が可能なＬＳＩパッケージを提供する。 【解決手段】 接続用端子を備えたＬＳＩパッケージに
おいて、このＬＳＩパッケージの側面に入出力用ピン、
底面に電源およびグラウンド用接続用端子を設け、か
つ、電源およびグラウンド用接続用端子を実質的に垂直
柱とする。
を小さくしたまま、パッケージサイズを小さくすること
が可能なＬＳＩパッケージを提供する。 【解決手段】 接続用端子を備えたＬＳＩパッケージに
おいて、このＬＳＩパッケージの側面に入出力用ピン、
底面に電源およびグラウンド用接続用端子を設け、か
つ、電源およびグラウンド用接続用端子を実質的に垂直
柱とする。
Description
【０００１】
【発明の属する技術分野】本発明は、接続用端子を備え
たＬＳＩパッケージに関する。より詳しくは、ＬＳＩパ
ッケージの底面にも接続用端子を設けたＬＳＩパッケー
ジであって、接続用端子間のピッチを狭くすることな
く、上下左右方向のパッケージサイズを小さくすること
ができるＬＳＩパッケージに関する。
たＬＳＩパッケージに関する。より詳しくは、ＬＳＩパ
ッケージの底面にも接続用端子を設けたＬＳＩパッケー
ジであって、接続用端子間のピッチを狭くすることな
く、上下左右方向のパッケージサイズを小さくすること
ができるＬＳＩパッケージに関する。
【０００２】
【従来の技術】従来のＱＦＰパッケージ５０の構造を、
図４および図５を参照しつつ説明する。まず、図４は、
従来のＱＦＰパッケージ５０を裏から見た図である。こ
のＱＦＰパッケージ５０における四方の側面５２には、
２３本の入出力用ピン５４および、２本の電源およびグ
ラウンド用接続用端子５８がそれぞれ設けてあり、合計
１００本の接続用端子５４、５８を備えている。また、
図５は、図４に示す従来のＱＦＰパッケージ５０の断面
図である。従来のＱＦＰパッケージ５０の内部には、ア
イランド６２上に実装された半導体チップ６０が封止用
レジン７０を用いて内包されている。そして、この半導
体チップ６０と、ＱＦＰパッケージ５０の四方の側面５
２にそれぞれ設けられた入出力用ピン５４（電源および
グラウンド用接続用端子５８を含む。）とが、ボンディ
ングワイヤ６６を介して、電気接続してある。
図４および図５を参照しつつ説明する。まず、図４は、
従来のＱＦＰパッケージ５０を裏から見た図である。こ
のＱＦＰパッケージ５０における四方の側面５２には、
２３本の入出力用ピン５４および、２本の電源およびグ
ラウンド用接続用端子５８がそれぞれ設けてあり、合計
１００本の接続用端子５４、５８を備えている。また、
図５は、図４に示す従来のＱＦＰパッケージ５０の断面
図である。従来のＱＦＰパッケージ５０の内部には、ア
イランド６２上に実装された半導体チップ６０が封止用
レジン７０を用いて内包されている。そして、この半導
体チップ６０と、ＱＦＰパッケージ５０の四方の側面５
２にそれぞれ設けられた入出力用ピン５４（電源および
グラウンド用接続用端子５８を含む。）とが、ボンディ
ングワイヤ６６を介して、電気接続してある。
【０００３】また、特開平６−９７３０７号公報には、
半導体チップを封止したパッケージ本体の底面に、導電
プレートを設け、この導電プレートと半導体チップのＧ
ＮＤ用のパッドとをボンディングワイヤで接続したＬＳ
Ｉパッケージが開示されている。そして、このＬＳＩパ
ッケージにおける導電プレートの下部には、半田バンプ
が設けてあり、この半田バンプを介して、実装基板と電
気接続可能に構成してある。
半導体チップを封止したパッケージ本体の底面に、導電
プレートを設け、この導電プレートと半導体チップのＧ
ＮＤ用のパッドとをボンディングワイヤで接続したＬＳ
Ｉパッケージが開示されている。そして、このＬＳＩパ
ッケージにおける導電プレートの下部には、半田バンプ
が設けてあり、この半田バンプを介して、実装基板と電
気接続可能に構成してある。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＱＦＰパッケージ５０は、四方の側面５２に全ての接続
用端子５４、５８が設けてあるため、多くのスペースを
必要とし、従来のＱＦＰパッケージ５０の構造そのまま
では、パッケージサイズを小さくすることが困難であっ
た。そこで、四方の側面５２に設けた接続用端子５４、
５８間のピッチを狭くすることも考えられるが、隣接す
る接続用端子間でのショートが発生しやすくなったり、
また、接続用端子の面積が減少するためボンディングワ
イヤ処理（以下、単にワイヤ処理と称する。）が困難と
なったり、さらには配線抵抗が上昇し、電気損失が大き
くなるなどの問題が見られた。
ＱＦＰパッケージ５０は、四方の側面５２に全ての接続
用端子５４、５８が設けてあるため、多くのスペースを
必要とし、従来のＱＦＰパッケージ５０の構造そのまま
では、パッケージサイズを小さくすることが困難であっ
た。そこで、四方の側面５２に設けた接続用端子５４、
５８間のピッチを狭くすることも考えられるが、隣接す
る接続用端子間でのショートが発生しやすくなったり、
また、接続用端子の面積が減少するためボンディングワ
イヤ処理（以下、単にワイヤ処理と称する。）が困難と
なったり、さらには配線抵抗が上昇し、電気損失が大き
くなるなどの問題が見られた。
【０００５】また、特開平６−９７３０７号公報に開示
されたＬＳＩパッケージでは、部品点数が多く、構成が
複雑であるという問題があった。また、かかるＬＳＩパ
ッケージは、平面的なパッケージサイズを小さくするこ
とはできても、上下方向の厚さが厚くなりやすいという
問題点が見られた。
されたＬＳＩパッケージでは、部品点数が多く、構成が
複雑であるという問題があった。また、かかるＬＳＩパ
ッケージは、平面的なパッケージサイズを小さくするこ
とはできても、上下方向の厚さが厚くなりやすいという
問題点が見られた。
【０００６】このような状況下、発明者は上記問題を鋭
意検討した結果、ＬＳＩパッケージの側面および底面に
それぞれ接続用端子を設け、しかも接続用端子の形態を
考慮することにより、上下左右方向のパッケージサイズ
を小さくすることができることを見出し、本発明を完成
するに至ったものである。すなわち、本発明は、接続用
端子間のピッチを狭くすることなく、ボンディングワイ
ヤ処理が容易で、配線抵抗が小さく、上下左右方向のパ
ッケージサイズを小さくすることが可能なＬＳＩパッケ
ージを提供することを目的とする。
意検討した結果、ＬＳＩパッケージの側面および底面に
それぞれ接続用端子を設け、しかも接続用端子の形態を
考慮することにより、上下左右方向のパッケージサイズ
を小さくすることができることを見出し、本発明を完成
するに至ったものである。すなわち、本発明は、接続用
端子間のピッチを狭くすることなく、ボンディングワイ
ヤ処理が容易で、配線抵抗が小さく、上下左右方向のパ
ッケージサイズを小さくすることが可能なＬＳＩパッケ
ージを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、接続用端子を
設けたＬＳＩパッケージにおいて、側面に入出力用ピ
ン、底面に電源およびグラウンド用接続用端子をそれぞ
れ設け、かつ、電源およびグラウンド用接続用端子を実
質的に垂直柱とすることを特徴とする。このように構成
することにより、接続用端子数が同数であれば、ＬＳＩ
パッケージの側面から接続用端子の所要スペースを削除
することが可能となり、結果としてパッケージサイズを
小さくすることができる。特に、電源およびグラウンド
用接続用端子は、配線抵抗による電気損失を減少させる
ため、一般に端子面積（幅）を大きくする場合が多いの
で、ＬＳＩパッケージの側面から、これらの接続用端子
スペースを削除することにより、パッケージサイズを有
効に小さくすることができる。また、電源およびグラウ
ンド用接続用端子を実質的に垂直柱としてあるため、導
電プレート等が不要であり、ボールバンプを用いた場合
と比較して、ボンディングワイヤ処理が容易で、ショー
トの発生を少なくすることができる。
設けたＬＳＩパッケージにおいて、側面に入出力用ピ
ン、底面に電源およびグラウンド用接続用端子をそれぞ
れ設け、かつ、電源およびグラウンド用接続用端子を実
質的に垂直柱とすることを特徴とする。このように構成
することにより、接続用端子数が同数であれば、ＬＳＩ
パッケージの側面から接続用端子の所要スペースを削除
することが可能となり、結果としてパッケージサイズを
小さくすることができる。特に、電源およびグラウンド
用接続用端子は、配線抵抗による電気損失を減少させる
ため、一般に端子面積（幅）を大きくする場合が多いの
で、ＬＳＩパッケージの側面から、これらの接続用端子
スペースを削除することにより、パッケージサイズを有
効に小さくすることができる。また、電源およびグラウ
ンド用接続用端子を実質的に垂直柱としてあるため、導
電プレート等が不要であり、ボールバンプを用いた場合
と比較して、ボンディングワイヤ処理が容易で、ショー
トの発生を少なくすることができる。
【０００８】また、本発明のＬＳＩパッケージを構成す
るにあたり、ＬＳＩパッケージの底面に設けた接続用端
子を、平面矩形状とすることが好ましい。このように接
続用端子を構成することにより、円形形状とする場合と
比較して、接続用端子の面積を大きくすることができ
る。したがって、接続用端子の配線抵抗をより低下させ
ることができ、電源およびグラウンド用接続用端子等と
してより好ましい構成となる。
るにあたり、ＬＳＩパッケージの底面に設けた接続用端
子を、平面矩形状とすることが好ましい。このように接
続用端子を構成することにより、円形形状とする場合と
比較して、接続用端子の面積を大きくすることができ
る。したがって、接続用端子の配線抵抗をより低下させ
ることができ、電源およびグラウンド用接続用端子等と
してより好ましい構成となる。
【０００９】また、本発明のＬＳＩパッケージを構成す
るにあたり、ＬＳＩパッケージの底面に、さらに入出力
用ピンを設けることが好ましい。このように構成する
と、よりパッケージサイズを小さくすることができ、ま
た、ＬＳＩパッケージにおける多ピン化にも対応するこ
とができる。
るにあたり、ＬＳＩパッケージの底面に、さらに入出力
用ピンを設けることが好ましい。このように構成する
と、よりパッケージサイズを小さくすることができ、ま
た、ＬＳＩパッケージにおける多ピン化にも対応するこ
とができる。
【００１０】また、本発明のＬＳＩパッケージを構成す
るにあたり、ＬＳＩパッケージの底面に設けた接続用端
子を、半導体チップの周囲に対して、円形状に配置する
ことが好ましい。このように構成すると、接続用端子と
半導体チップとのボンディングワイヤ処理が容易となる
ばかりか、接続用端子と半導体チップとの間の距離を実
質的に等しくすることができる。したがって、電気接続
する配線間において、信号遅延等の問題を生じるおそれ
が少なくなる。
るにあたり、ＬＳＩパッケージの底面に設けた接続用端
子を、半導体チップの周囲に対して、円形状に配置する
ことが好ましい。このように構成すると、接続用端子と
半導体チップとのボンディングワイヤ処理が容易となる
ばかりか、接続用端子と半導体チップとの間の距離を実
質的に等しくすることができる。したがって、電気接続
する配線間において、信号遅延等の問題を生じるおそれ
が少なくなる。
【００１１】また、本発明のＬＳＩパッケージを構成す
るにあたり、ＬＳＩパッケージの底面に設けた接続用端
子の端部に、ボンディングパターンを電気接続すること
が好ましい。このようにボンディングパターンを設けて
電気接続することにより、半導体チップとの接続面積を
大面積とすることができる。したがって、ワイヤ処理
（第１のボンディングワイヤ）を容易かつ迅速に行うこ
とができる。
るにあたり、ＬＳＩパッケージの底面に設けた接続用端
子の端部に、ボンディングパターンを電気接続すること
が好ましい。このようにボンディングパターンを設けて
電気接続することにより、半導体チップとの接続面積を
大面積とすることができる。したがって、ワイヤ処理
（第１のボンディングワイヤ）を容易かつ迅速に行うこ
とができる。
【００１２】また、本発明のＬＳＩパッケージを構成す
るにあたり、ＬＳＩパッケージが、ＱＦＰパッケージで
あることが好ましい。
るにあたり、ＬＳＩパッケージが、ＱＦＰパッケージで
あることが好ましい。
【００１３】また、本発明のＬＳＩパッケージを構成す
るにあたり、ＬＳＩパッケージの底面に設けた接続用端
子およびＬＳＩパッケージの側面に設けた接続用端子
を、それぞれボンディングワイヤを介して、ＬＳＩパッ
ケージに内包された半導体チップと電気接続することが
好ましい。ワイヤボンディングにおけるワイヤの長さを
調節することにより、ＬＳＩパッケージの底面および側
面に設けた接続用端子と半導体チップとを、それぞれシ
ョートさせずに、確実かつ容易に電気接続することがで
きる。
るにあたり、ＬＳＩパッケージの底面に設けた接続用端
子およびＬＳＩパッケージの側面に設けた接続用端子
を、それぞれボンディングワイヤを介して、ＬＳＩパッ
ケージに内包された半導体チップと電気接続することが
好ましい。ワイヤボンディングにおけるワイヤの長さを
調節することにより、ＬＳＩパッケージの底面および側
面に設けた接続用端子と半導体チップとを、それぞれシ
ョートさせずに、確実かつ容易に電気接続することがで
きる。
【００１４】また、本発明のＬＳＩパッケージを構成す
るにあたり、ＬＳＩパッケージの側面に設けた接続用端
子と半導体チップとを電気接続するボンディングワイヤ
（第１のボンディングワイヤ）を、ＬＳＩパッケージの
底面に設けた接続用端子と半導体チップとを電気接続す
るボンディングワイヤ（第２のボンディングワイヤ）よ
りも、上側（上方）に設けることが好ましい。このよう
にボンディングワイヤを構成することにより、異なるワ
イヤ処理（第１および第２のボンディングワイヤ）を容
易かつ迅速に行うことができる。
るにあたり、ＬＳＩパッケージの側面に設けた接続用端
子と半導体チップとを電気接続するボンディングワイヤ
（第１のボンディングワイヤ）を、ＬＳＩパッケージの
底面に設けた接続用端子と半導体チップとを電気接続す
るボンディングワイヤ（第２のボンディングワイヤ）よ
りも、上側（上方）に設けることが好ましい。このよう
にボンディングワイヤを構成することにより、異なるワ
イヤ処理（第１および第２のボンディングワイヤ）を容
易かつ迅速に行うことができる。
【００１５】また、本発明のＬＳＩパッケージを構成す
るにあたり、ＬＳＩパッケージの底面に設けた接続用端
子と、ＬＳＩパッケージに内包された半導体チップと
を、水平方向のボンディングパターンおよびボンディン
グワイヤを介して電気接続することが好ましい。すなわ
ち、ＬＳＩパッケージの底面に設けた接続用端子と、水
平方向のボンディングパターンとを電気接続し、さら
に、このボンディングパターンと半導体チップとをボン
ディングワイヤを用いて電気接続することが好ましい。
このように水平方向のボンディングパターンを設けて電
気接続することにより、半導体チップとの接続面積を大
面積とすることができる。したがって、ワイヤ処理（第
１のボンディングワイヤ）を容易かつ迅速に行うことが
できる。また、ボンディングパターンを水平方向に設け
ることにより、ワイヤ処理（第１のボンディングワイ
ヤ）を、さらに容易かつ確実に行うことができる。
るにあたり、ＬＳＩパッケージの底面に設けた接続用端
子と、ＬＳＩパッケージに内包された半導体チップと
を、水平方向のボンディングパターンおよびボンディン
グワイヤを介して電気接続することが好ましい。すなわ
ち、ＬＳＩパッケージの底面に設けた接続用端子と、水
平方向のボンディングパターンとを電気接続し、さら
に、このボンディングパターンと半導体チップとをボン
ディングワイヤを用いて電気接続することが好ましい。
このように水平方向のボンディングパターンを設けて電
気接続することにより、半導体チップとの接続面積を大
面積とすることができる。したがって、ワイヤ処理（第
１のボンディングワイヤ）を容易かつ迅速に行うことが
できる。また、ボンディングパターンを水平方向に設け
ることにより、ワイヤ処理（第１のボンディングワイ
ヤ）を、さらに容易かつ確実に行うことができる。
【００１６】
【発明の実施の形態】［第１の実施の形態］本発明のＬ
ＳＩパッケージにおける第１の実施の形態を、図１およ
び図２を参照しつつ、具体的に説明する。なお、図１お
よび図２から理解されるように、このＬＳＩパッケージ
はＱＦＰパッケージであり（以下、ＱＦＰパッケージと
称する。）、便宜上、このＱＦＰパッケージについて第
１の実施の形態を説明する。
ＳＩパッケージにおける第１の実施の形態を、図１およ
び図２を参照しつつ、具体的に説明する。なお、図１お
よび図２から理解されるように、このＬＳＩパッケージ
はＱＦＰパッケージであり（以下、ＱＦＰパッケージと
称する。）、便宜上、このＱＦＰパッケージについて第
１の実施の形態を説明する。
【００１７】図１は、第１の実施の形態であるＱＦＰパ
ッケージ１０を裏から見た図であり、図２は、図１に示
すＱＦＰパッケージ１０を中央付近の仮想線（図示せ
ず）で切断した場合の断面図である。図１を参照する
と、このＱＦＰパッケージ１０は、四方の側面１２にそ
れぞれ接続用端子としての入出力用ピン１４を備えてい
る。また、このＱＦＰパッケージ１０は、一例として、
一側面１２の接続用端子数を２３本としてあり、全ての
側面における接続用端子数と、ＱＦＰパッケージ１０の
底面１６に設けた電源およびグラウンド用接続用端子１
８とを含めて、合計１００本の接続端子を備えている。
ッケージ１０を裏から見た図であり、図２は、図１に示
すＱＦＰパッケージ１０を中央付近の仮想線（図示せ
ず）で切断した場合の断面図である。図１を参照する
と、このＱＦＰパッケージ１０は、四方の側面１２にそ
れぞれ接続用端子としての入出力用ピン１４を備えてい
る。また、このＱＦＰパッケージ１０は、一例として、
一側面１２の接続用端子数を２３本としてあり、全ての
側面における接続用端子数と、ＱＦＰパッケージ１０の
底面１６に設けた電源およびグラウンド用接続用端子１
８とを含めて、合計１００本の接続端子を備えている。
【００１８】また、同様に図１から理解されるように、
ＱＦＰパッケージ１０の底面１６には、接続用端子のう
ち、電源およびグラウンド用接続用端子１４が８本設け
てある。
ＱＦＰパッケージ１０の底面１６には、接続用端子のう
ち、電源およびグラウンド用接続用端子１４が８本設け
てある。
【００１９】したがって、ＱＦＰパッケージ１０の側面
１２から、少なくとも電源およびグラウンド用接続用端
子１８の所要スペースを削除することが可能となる。特
に、電源およびグラウンド用接続用端子１８は低抵抗と
するために、端子幅を広くする場合があり、その場合に
はより大きなスペースを削除することが可能となる。よ
って、このＱＦＰパッケージ１０の例では、一辺に接続
用端子数を２３本が収容できる大きさまで、パッケージ
サイズを小さくすることができる。
１２から、少なくとも電源およびグラウンド用接続用端
子１８の所要スペースを削除することが可能となる。特
に、電源およびグラウンド用接続用端子１８は低抵抗と
するために、端子幅を広くする場合があり、その場合に
はより大きなスペースを削除することが可能となる。よ
って、このＱＦＰパッケージ１０の例では、一辺に接続
用端子数を２３本が収容できる大きさまで、パッケージ
サイズを小さくすることができる。
【００２０】また、第１の実施の形態におけるＱＦＰパ
ッケージ１０は、底面に電源およびグラウンド用接続用
端子１８が設けてあることにより、これらの接続用端子
１８と、半導体チップ２０との距離を短くすることがで
きる。したがって、距離に比例してボンディングワイヤ
２８の長さも短くすることができることから、電源から
の電気入出力時およびグラウンド時の、例えばボンディ
ングワイヤ２８の配線抵抗による電気損失をより少なく
することができる。
ッケージ１０は、底面に電源およびグラウンド用接続用
端子１８が設けてあることにより、これらの接続用端子
１８と、半導体チップ２０との距離を短くすることがで
きる。したがって、距離に比例してボンディングワイヤ
２８の長さも短くすることができることから、電源から
の電気入出力時およびグラウンド時の、例えばボンディ
ングワイヤ２８の配線抵抗による電気損失をより少なく
することができる。
【００２１】また、この第１の実施の形態では、図１に
示すように底面１６において、８本の電源およびグラウ
ンド用接続用端子１８をそれぞれほぼ円形状に配置して
ある。したがって、これら電源およびグラウンド用接続
用端子１８と、ＱＦＰパッケージ１０に内包され、アイ
ランド２２に実装された半導体チップ２０とを、例えば
ボンディングワイヤ２８を用いて、隣接間でショートを
発生させることなく、容易かつ迅速に電気接続すること
ができる。
示すように底面１６において、８本の電源およびグラウ
ンド用接続用端子１８をそれぞれほぼ円形状に配置して
ある。したがって、これら電源およびグラウンド用接続
用端子１８と、ＱＦＰパッケージ１０に内包され、アイ
ランド２２に実装された半導体チップ２０とを、例えば
ボンディングワイヤ２８を用いて、隣接間でショートを
発生させることなく、容易かつ迅速に電気接続すること
ができる。
【００２２】また、このように電源およびグラウンド用
接続用端子１８を底面１６に配置することにより、これ
ら電源およびグラウンド用接続用端子１８と半導体チッ
プ２０との間の距離を実質的に等しくすることができ
る。この点、図１における中心点Ａから、各電源および
グラウンド用接続用端子１８の至るまでの直線距離、例
えば、ｍ線とｎ線との長さがそれぞれ等しくなっている
のは、このことを示している。したがって、ボンディン
グワイヤ２８間の長さも、直線距離に比例して等しくな
るため、配線間で信号遅延等の問題を生じるおそれが少
なくなる。
接続用端子１８を底面１６に配置することにより、これ
ら電源およびグラウンド用接続用端子１８と半導体チッ
プ２０との間の距離を実質的に等しくすることができ
る。この点、図１における中心点Ａから、各電源および
グラウンド用接続用端子１８の至るまでの直線距離、例
えば、ｍ線とｎ線との長さがそれぞれ等しくなっている
のは、このことを示している。したがって、ボンディン
グワイヤ２８間の長さも、直線距離に比例して等しくな
るため、配線間で信号遅延等の問題を生じるおそれが少
なくなる。
【００２３】また、第１の実施の形態におけるＱＦＰパ
ッケージ１０は、図１および図２から理解されるよう
に、電源およびグラウンド用接続用端子１８を実質的に
垂直柱としてあり、かつその平面形状（断面）を矩形状
としてある。したがって、電源およびグラウンド用接続
用端子１８と、半導体チップ２０との距離を短くするこ
とができ、電源からの電気入出力時およびグラウンド時
における配線抵抗による電気損失がより少なくなる。ま
た、接続用端子が平面矩形状であるため、比較的大容量
の接続用端子とすることができ、電源からの電気入出力
時およびグラウンド時の、配線抵抗による電気損失をさ
らに少なくすることができる。但し、電源およびグラウ
ンド用接続用端子１８の平面形状は平面矩形状に限定さ
れるものではなく、製作が容易な観点から円形とするこ
とも好ましい。
ッケージ１０は、図１および図２から理解されるよう
に、電源およびグラウンド用接続用端子１８を実質的に
垂直柱としてあり、かつその平面形状（断面）を矩形状
としてある。したがって、電源およびグラウンド用接続
用端子１８と、半導体チップ２０との距離を短くするこ
とができ、電源からの電気入出力時およびグラウンド時
における配線抵抗による電気損失がより少なくなる。ま
た、接続用端子が平面矩形状であるため、比較的大容量
の接続用端子とすることができ、電源からの電気入出力
時およびグラウンド時の、配線抵抗による電気損失をさ
らに少なくすることができる。但し、電源およびグラウ
ンド用接続用端子１８の平面形状は平面矩形状に限定さ
れるものではなく、製作が容易な観点から円形とするこ
とも好ましい。
【００２４】また、ＱＦＰパッケージ１０の実施の形態
では、図２から理解されるように、ＱＦＰパッケージ１
０の底面１６に設けた接続用端子１８と半導体チップ２
０とを電気接続するボンディングワイヤ（第１のボンデ
ィングワイヤ）２８を、ＱＦＰパッケージ１０の側面１
２に設けた接続用端子１４と半導体チップ２０とを電気
接続するボンディングワイヤ（第２のボンディングワイ
ヤ）２６よりも、上方に設けてある。したがって、第１
のボンディングワイヤ２８を、第２のボンディングワイ
ヤ２６よりも先にワイヤ処理することとなるが、このよ
うにボンディングワイヤを構成することにより、隣接配
線間でショートを発生させることなく、異なるワイヤ処
理（第１および第２のボンディングワイヤ２６、２８）
を容易かつ迅速に行うことができる。
では、図２から理解されるように、ＱＦＰパッケージ１
０の底面１６に設けた接続用端子１８と半導体チップ２
０とを電気接続するボンディングワイヤ（第１のボンデ
ィングワイヤ）２８を、ＱＦＰパッケージ１０の側面１
２に設けた接続用端子１４と半導体チップ２０とを電気
接続するボンディングワイヤ（第２のボンディングワイ
ヤ）２６よりも、上方に設けてある。したがって、第１
のボンディングワイヤ２８を、第２のボンディングワイ
ヤ２６よりも先にワイヤ処理することとなるが、このよ
うにボンディングワイヤを構成することにより、隣接配
線間でショートを発生させることなく、異なるワイヤ処
理（第１および第２のボンディングワイヤ２６、２８）
を容易かつ迅速に行うことができる。
【００２５】また、このＱＦＰパッケージ１０の例で
は、図２に示すように、ＬＳＩパッケージの底面１６に
設けた接続用端子１８と、図面上、水平方向に設けたボ
ンディングパターン２４とをまず電気接続し、次いで、
このボンディングパターン２４と半導体チップ２０とを
ボンディングワイヤ２８を用いて電気接続してある。し
たがって、接続用端子１８と半導体チップ２０との間
に、比較的大面積のボンディングパターン２４を配置し
てあるため、ボンディングワイヤ処理が容易となるばか
りか、電源からの電気入出力時およびグラウンド時の、
配線抵抗による電気損失をより少なくすることができ
る。
は、図２に示すように、ＬＳＩパッケージの底面１６に
設けた接続用端子１８と、図面上、水平方向に設けたボ
ンディングパターン２４とをまず電気接続し、次いで、
このボンディングパターン２４と半導体チップ２０とを
ボンディングワイヤ２８を用いて電気接続してある。し
たがって、接続用端子１８と半導体チップ２０との間
に、比較的大面積のボンディングパターン２４を配置し
てあるため、ボンディングワイヤ処理が容易となるばか
りか、電源からの電気入出力時およびグラウンド時の、
配線抵抗による電気損失をより少なくすることができ
る。
【００２６】さらに、図２から理解されるように、この
ＱＦＰパッケージ１０の例ではボンディングパターン２
４が、図面上、水平方向に設けてあるため、ボンディン
グワイヤ処理をより確実かつ強固に行うことも可能であ
る。なお、ボンディングパターン２４の形態は特に制限
されるものでなく、常法に従い、アルミニウム蒸着膜や
ニッケル蒸着膜等を使用することができる。
ＱＦＰパッケージ１０の例ではボンディングパターン２
４が、図面上、水平方向に設けてあるため、ボンディン
グワイヤ処理をより確実かつ強固に行うことも可能であ
る。なお、ボンディングパターン２４の形態は特に制限
されるものでなく、常法に従い、アルミニウム蒸着膜や
ニッケル蒸着膜等を使用することができる。
【００２７】［第２の実施の形態］次に、本発明のＬＳ
Ｉパッケージ（ＱＦＰパッケージ）における第２の実施
の形態を、図３を参照しつつ、具体的に説明する。な
お、第２の実施の形態においては、底面に電源およびグ
ラウンド用接続用端子のほか入出力用ピンも設けてある
点に特徴があり、第１の実施の形態と異なる点を中心に
説明し、同様の構成については、適宜省略する。
Ｉパッケージ（ＱＦＰパッケージ）における第２の実施
の形態を、図３を参照しつつ、具体的に説明する。な
お、第２の実施の形態においては、底面に電源およびグ
ラウンド用接続用端子のほか入出力用ピンも設けてある
点に特徴があり、第１の実施の形態と異なる点を中心に
説明し、同様の構成については、適宜省略する。
【００２８】図３は、第２の実施の形態であるＱＦＰパ
ッケージ１０を裏から見た図である。図３を参照する
と、このＱＦＰパッケージ１０は、四方の側面１２にそ
れぞれ接続用端子としての入出力用ピン１４を備えてい
る。また、このＱＦＰパッケージ１０は、一例として、
一側面の接続用端子数を２３本としてあり、全ての側面
における接続用端子数と、ＱＦＰパッケージ１０の底面
１６に設けた電源およびグラウンド用接続用端子１８
（各４本）と、さらに入出力用ピン８本とを含めて、合
計１０８本の接続端子を備えている。
ッケージ１０を裏から見た図である。図３を参照する
と、このＱＦＰパッケージ１０は、四方の側面１２にそ
れぞれ接続用端子としての入出力用ピン１４を備えてい
る。また、このＱＦＰパッケージ１０は、一例として、
一側面の接続用端子数を２３本としてあり、全ての側面
における接続用端子数と、ＱＦＰパッケージ１０の底面
１６に設けた電源およびグラウンド用接続用端子１８
（各４本）と、さらに入出力用ピン８本とを含めて、合
計１０８本の接続端子を備えている。
【００２９】すなわち、第１の実施の形態では、ＱＦＰ
パッケージの底面に、電源およびグラウンド用接続用端
子のみを設けていたが、第２の実施の形態では、底面に
電源およびグラウンド用接続用端子１８を設けるととも
に、さらに入出力用ピン１９も備えた構造としてある。
したがって、第２の実施の形態においては、各側面から
電源およびグラウンド用接続用端子のスペースを削除す
ることができ、同一本数の接続用端子を有するＱＦＰパ
ッケージと比較して、パッケージサイズを小さくするこ
とができる。また、第２の実施の形態においては、底面
にも入出力用ピン１９を備えているため、第１の実施の
形態と比較して、全体の接続用端子数を増やして、より
多ピンとすることができる。
パッケージの底面に、電源およびグラウンド用接続用端
子のみを設けていたが、第２の実施の形態では、底面に
電源およびグラウンド用接続用端子１８を設けるととも
に、さらに入出力用ピン１９も備えた構造としてある。
したがって、第２の実施の形態においては、各側面から
電源およびグラウンド用接続用端子のスペースを削除す
ることができ、同一本数の接続用端子を有するＱＦＰパ
ッケージと比較して、パッケージサイズを小さくするこ
とができる。また、第２の実施の形態においては、底面
にも入出力用ピン１９を備えているため、第１の実施の
形態と比較して、全体の接続用端子数を増やして、より
多ピンとすることができる。
【００３０】また、第２の実施の形態において、図３に
示すように、電源およびグラウンド用接続用端子１８、
さらに入出力用ピン１９を、それぞれ底面１６において
円形状に配置することにより、例えばボンディングワイ
ヤ２８を用いて、隣接間でショートを発生させることな
く、容易かつ迅速に電気接続することができ、また、半
導体チップ２０との間の距離を実質的に等しくすること
もできる。
示すように、電源およびグラウンド用接続用端子１８、
さらに入出力用ピン１９を、それぞれ底面１６において
円形状に配置することにより、例えばボンディングワイ
ヤ２８を用いて、隣接間でショートを発生させることな
く、容易かつ迅速に電気接続することができ、また、半
導体チップ２０との間の距離を実質的に等しくすること
もできる。
【００３１】さらに、第２の実施の形態において、電源
およびグラウンド用接続用端子１８を実質的に垂直柱と
し、かつその平面形状（断面）を矩形状とすることによ
り、半導体チップ２０との距離を短くするとともに、大
容量化することができる。したがって、電源からの電気
入出力時およびグラウンド時における配線抵抗による電
気損失をさらに少なくすることができる。
およびグラウンド用接続用端子１８を実質的に垂直柱と
し、かつその平面形状（断面）を矩形状とすることによ
り、半導体チップ２０との距離を短くするとともに、大
容量化することができる。したがって、電源からの電気
入出力時およびグラウンド時における配線抵抗による電
気損失をさらに少なくすることができる。
【００３２】
【発明の効果】本発明のＬＳＩパッケージにおいて、Ｌ
ＳＩパッケージの側面および底面にそれぞれ接続用端子
を設けることにより、ボンディングワイヤ処理が容易
で、配線抵抗を小さくしたまま、パッケージサイズを小
さくすることが可能なＬＳＩパッケージを提供すること
が可能となった。さらに、このようにＬＳＩパッケージ
を構成することにより、パッケージサイズを小さくする
ばかりか、多ピン化も容易に図られるようになった。
ＳＩパッケージの側面および底面にそれぞれ接続用端子
を設けることにより、ボンディングワイヤ処理が容易
で、配線抵抗を小さくしたまま、パッケージサイズを小
さくすることが可能なＬＳＩパッケージを提供すること
が可能となった。さらに、このようにＬＳＩパッケージ
を構成することにより、パッケージサイズを小さくする
ばかりか、多ピン化も容易に図られるようになった。
【００３３】また、ＬＳＩパッケージの底面に、電源お
よびグラウンド用接続用端子を設けることにより、これ
らの接続用端子と、半導体チップとの距離を短くするこ
とができるようになった。したがって、電源からの電気
入出力時およびグラウンド時の、配線抵抗による電気損
失がより少ないＬＳＩパッケージを提供することが可能
となった。
よびグラウンド用接続用端子を設けることにより、これ
らの接続用端子と、半導体チップとの距離を短くするこ
とができるようになった。したがって、電源からの電気
入出力時およびグラウンド時の、配線抵抗による電気損
失がより少ないＬＳＩパッケージを提供することが可能
となった。
【図１】第１の実施形態におけるＱＦＰパッケージを裏
面から見た図である。
面から見た図である。
【図２】図１に示す第１の実施形態におけるＱＦＰパッ
ケージの断面図である。
ケージの断面図である。
【図３】第２の実施形態におけるＱＦＰパッケージを裏
面から見た図である。
面から見た図である。
【図４】従来のＱＦＰパッケージを裏面から見た図であ
る。
る。
【図５】図３に示す従来のＱＦＰパッケージの断面図で
ある。
ある。
１０、５０ ＱＦＰパッケージ（ＩＣパッケージ） １２、５２ ＱＦＰパッケージの側面 １４、５４ 接続用端子（入出力用ピン） １６、５６ ＱＦＰパッケージの底面 １８、５８ 接続用端子（電源およびグラウンド用接続
用端子） １９ 接続用端子（入出力用ピン） ２０、６０ 半導体チップ ２２、６２ アイランド ２４ ボンディングパターン ２６、６６ ボンディングワイヤ（第１のボンディング
ワイヤ） ２８ ボンディングワイヤ（第２のボンディング
ワイヤ） ３０、７０ 封止用レジン
用端子） １９ 接続用端子（入出力用ピン） ２０、６０ 半導体チップ ２２、６２ アイランド ２４ ボンディングパターン ２６、６６ ボンディングワイヤ（第１のボンディング
ワイヤ） ２８ ボンディングワイヤ（第２のボンディング
ワイヤ） ３０、７０ 封止用レジン
Claims (9)
- 【請求項１】 接続用端子を備えたＬＳＩパッケージに
おいて、 このＬＳＩパッケージの側面に入出力用ピン、底面に電
源およびグラウンド用接続用端子を設け、かつ、電源お
よびグラウンド用接続用端子を実質的に垂直柱とするこ
とを特徴とするＬＳＩパッケージ。 - 【請求項２】 前記ＬＳＩパッケージの底面に設けた接
続用端子を、平面矩形状とすることを特徴とする請求項
１に記載のＬＳＩパッケージ。 - 【請求項３】 前記ＬＳＩパッケージの底面に、さらに
入出力用ピンを設けることを特徴とする請求項１または
２に記載のＬＳＩパッケージ。 - 【請求項４】 前記ＬＳＩパッケージの底面に設けた接
続用端子を、半導体チップの周囲に対して、円形状に配
置することを特徴とする請求項１〜３のいずれか１項に
記載のＬＳＩパッケージ。 - 【請求項５】 前記ＬＳＩパッケージの底面に設けた接
続用端子に、ボンディングパターンを電気接続すること
を特徴とする請求項１〜４のいずれか１項に記載のＬＳ
Ｉパッケージ。 - 【請求項６】 前記ＬＳＩパッケージが、ＱＦＰパッケ
ージであることを特徴とする請求項１〜５のいずれか１
項に記載のＬＳＩパッケージ。 - 【請求項７】 前記ＬＳＩパッケージの底面に設けた接
続用端子および前記ＬＳＩパッケージの側面に設けた接
続用端子が、それぞれボンディングワイヤを介して、Ｌ
ＳＩパッケージに内包された半導体チップと電気接続し
てあることを特徴とする請求項１〜６のいずれか１項に
記載のＬＳＩパッケージ。 - 【請求項８】 前記ＬＳＩパッケージの側面に設けた接
続用端子と半導体チップとを電気接続するボンディング
ワイヤを、前記ＬＳＩパッケージの底面に設けた接続用
端子と半導体チップとを電気接続するボンディングワイ
ヤよりも上側に設けたことを特徴とする請求項７に記載
のＬＳＩパッケージ。 - 【請求項９】 前記ＬＳＩパッケージの底面に設けた接
続用端子と、ＬＳＩパッケージに内包された半導体チッ
プとを、水平方向に設けたボンディングパターンおよび
ボンディングワイヤを介して電気接続してあることを特
徴とする請求項１〜８のいずれか１項に記載のＬＳＩパ
ッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12102098A JPH11312757A (ja) | 1998-04-30 | 1998-04-30 | Ｌｓｉパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12102098A JPH11312757A (ja) | 1998-04-30 | 1998-04-30 | Ｌｓｉパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11312757A true JPH11312757A (ja) | 1999-11-09 |
Family
ID=14800828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12102098A Pending JPH11312757A (ja) | 1998-04-30 | 1998-04-30 | Ｌｓｉパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11312757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8314342B2 (en) | 2006-04-26 | 2012-11-20 | Hitachi, Ltd. | Winding applied single vacuum pressure impregnation insulation system, a winding applied global vacuum pressure impregnation insulation system and an electrical rotating machine having said insulation systems |
-
1998
- 1998-04-30 JP JP12102098A patent/JPH11312757A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8314342B2 (en) | 2006-04-26 | 2012-11-20 | Hitachi, Ltd. | Winding applied single vacuum pressure impregnation insulation system, a winding applied global vacuum pressure impregnation insulation system and an electrical rotating machine having said insulation systems |
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