JPH11312142A - マイクロプロセッサ間通信制御方式 - Google Patents

Abstract

(57)【要約】 【課題】主となるマイクロプロセッサ回路を持たず、マ
イクロプロセッサが効率的に処理を行うことのできるよ
うに通信制御する。 【解決手段】マイクロプロセッサ回路１〜４がアドレス
／データバスおよび制御バスを介してバス調停回路５と
接続されている。バス調停回路５は、マイクロプロセッ
サ回路１〜４のいずれかからバス開放要求を受信する
と、該バス開放要求がいずれのマイクロプロセッサ回路
に対するものかを識別してバス開放指示を送出し、該バ
ス開放指示を受けたバス開放要求先のマイクロプロセッ
サ回路からバス開放許可を受信すると、バス開放要求元
のマイクロプロセッサ回路に対してバス使用許可を送出
するとともにバス開放要求元とバス開放要求先のとの間
で、データバスを使用してデータの送受信を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ間における通信制御方式に関する。

【０００２】

【従来の技術】複数のマイクロプロセッサ間における通
信制御方式には、共通バスを使用するもの、専用バスを
使用するもの、共有メモリを使用するものがある。この
うち、共通バスを使用するものでは、複数のマイクロプ
ロセッサの中で主となるマイクロプロセッサを決め、そ
の他のマイクロプロセッサはその主マイクロプロセッサ
に対して通信要求を出すことによってバスの使用権を獲
得し、自分以外のマイクロプロセッサに対して必要なデ
ータの読み書きを実行するといった通信制御が行われ
る。図６に、そのような通信制御が行われる従来のマイ
クロプロセッサシステムのブロック図を示す。

【０００３】このマイクロプロセッサシステムは、主マ
イクロプロセッサ回路６１と、該主マイクロプロセッサ
回路６１と制御バス６６を介して相互に接続された調停
回路６２と、該調停回路６２とそれぞれが制御バス６７
〜６９を介して相互に接続されたマイクロプロセッサ回
路６３〜６５とを有する。

【０００４】このマイクロプロセッサシステムでは、調
停回路６２によって、制御バス６７〜６９上に送出され
る各マイクロプロセッサ回路６３〜６５からの通信要求
がぶつからないように調停が行われる。各マイクロプロ
セッサ回路６３〜６５間で通信を行う場合、例えばマイ
クロプロセッサ回路６３がマイクロプロセッサ回路６４
と通信を行う場合は、マイクロプロセッサ回路６３が、
まず主マイクロプロセッサ回路６１に対してマイクロプ
ロセッサ回路６４と通信を行う旨の要求を制御バス６７
上に送出する。この通信要求は、調停回路６２および制
御バス６６を介して主マイクロプロセッサ回路６１に渡
される。通信要求を受けた主マイクロプロセッサ回路６
１では、割り込み処理により、マイクロプロセッサ回路
６３とマイクロプロセッサ回路６４の間でデータの受け
渡しを行わせる。

【０００５】上記の他、複数のマイクロプロセッサ間の
データ転送方式としては、例えば特開昭58-64528号公報
に開示されているような、マスタプロセッサと複数のス
レイブプロセッサの間に簡単なハンドシェイク回路を付
加してスレイブプロセッサにホールドをかけ、スレイブ
プロセッサ側のＲＡＭをマスタプロセッサが直接アクセ
スするようにしたものがある。この方式によれば、高速
なデータ転送が可能になる。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
たような従来の通信制御方式には、以下のような問題が
ある。

【０００７】図６に示したマイクロプロセッサシステム
においては、主マイクロプロセッサ回路は、他のマイク
ロプロセッサ回路からの通信要求を受けると、通常の処
理を止めて割り込み処理を行うようになっている。その
ため、主マイクロプロセッサ回路に接続されるマイクロ
プロセッサ回路が多くなると、主マイクロプロセッサ回
路における割り込み処理が頻発し、主マイクロプロセッ
サ回路本来の処理が遅くなるという問題が生じる。

【０００８】また、特開昭58-64528号公報に開示された
方式においても、上記の場合と同様、やはりマスタプロ
セッサ本来の処理が遅くなるという問題が生じる。

【０００９】本発明の目的は、上記問題を解決し、主と
なるマイクロプロセッサ回路を設ける必要がなく、マイ
クロプロセッサ回路が効率的に処理を行うことのできる
マイクロプロセッサ間通信制御方式を提供することにあ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明のマイクロプロセッサ間通信制御方式は、複
数のマイクロプロセッサ回路と、前記複数のマイクロプ
ロセッサ回路のそれぞれと制御バスおよびデータバスを
介して接続されたバス調停手段とを有し、前記複数のマ
イクロプロセッサ回路のそれぞれは、他のマイクロプロ
セッサ回路との通信を要求するバス開放要求を、前記バ
ス調停手段へ制御バスを介して送出するバス開放要求送
出手段と、バス使用許可を受信すると、通信要求先のマ
イクロプロセッサ回路との間でデータ転送を行うデータ
転送手段と、バス開放指示を受信すると、バス開放許可
を前記バス調停手段へ制御バスを介して送出するバス開
放許可送出手段とを有し、前記バス調停手段は、前記複
数のマイクロプロセッサ回路から受信したバス開放要求
がいずれのマイクロプロセッサ回路に対するものかを識
別する識別手段と、前記識別手段にて識別されたバス開
放要求先のマイクロプロセッサ回路に対して、バス開放
指示を制御バスを介して送出するバス開放指示送出手段
と、バス開放要求先のマイクロプロセッサ回路からバス
開放許可を受信すると、バス開放要求元のマイクロプロ
セッサ回路に対して、バス使用許可を制御バスを介して
送出するバス使用許可送出手段と、バス開放要求先のマ
イクロプロセッサ回路からバス開放許可を受信すると、
バス開放要求元のマイクロプロセッサ回路とバス開放要
求先のマイクロプロセッサ回路との間で、データバスを
使用してデータの送受信を行うデータ送受信手段とを有
する。

【００１１】また、前記バス調停手段は、識別手段にて
識別されたバス開放要求先のマイクロプロセッサ回路に
対して、他のマイクロプロセッサ回路からのバス開放要
求によってバス開放されていないかを確認し、バス開放
されていない場合は、バス開放指示送出手段によるバス
開放指示の送出を行わせ、バス開放されている場合に
は、該バス開放に関するバス開放要求が取り下げられる
まで待機し、該バス開放要求が取り下げられた後に、前
記バス開放指示送出手段によるバス開放指示の送出を行
わせる出力制御手段を有するようにしてもよい。

【００１２】さらに、前記出力制御手段は、バス開放要
求先のマイクロプロセッサ回路が通信中である場合に、
その旨をバス開放要求元のマイクロプロセッサ回路に対
して制御バスを介して通知し、前記複数のマイクロプロ
セッサ回路のそれぞれは、前記出力制御手段からバス開
放要求先のマイクロプロセッサ回路が通信中である旨の
通知を受けると、バス開放要求を取り下げるように構成
してもよい。

【００１３】また、前記バス調停手段は、バス開放要求
先の異なる複数のマイクロプロセッサと、これらマイク
ロプロセッサ回路のバス開放要求先であるマイクロプロ
セッサ回路との間で、データバスを使用した同時通信が
可能に構成されてもよい。

【００１４】また、前記複数のマイクロプロセッサ回路
のそれぞれは、現在行っている処理または優先順位の高
い割り込み処理のいずれかの処理がある場合には、その
処理を行った後に、前記バス開放許可送出手段によるバ
ス開放許可の送出を行うように構成してもよい。 （作用）上記のとおりの本発明においては、バス調停手
段を介してそれぞれのマイクロプロセッサ間でデータ転
送が行われる。したがって、従来のようにマイクロプロ
セッサ間の通信を制御する主マイクロプロセッサを持つ
必要がなく、主マイクロプロセッサ本来の処理が遅くな
るといった問題が生じることがない。

【００１５】また、本発明では、バス開放要求先のマイ
クロプロセッサ回路が通信中の場合には、バス開放要求
元のマイクロプロセッサ回路はバス開放要求を取り下げ
るように構成されているので、バス開放要求元のマイク
ロプロセッサ回路本来の処理が、長時間にわたって妨げ
られることはない。

【００１６】さらに、本発明では、バス開放要求先の異
なる複数のマイクロプロセッサと、これらマイクロプロ
セッサ回路のバス開放要求先であるマイクロプロセッサ
回路との間で、データバスを使用したデータの送受信が
可能に構成されているので、１組のマイクロプロセッサ
間で通信が行われている最中に、他の組のマイクロプロ
セッサ間の通信を行うことが可能である。

【００１７】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００１８】本発明のマイクロプロセッサ間通信制御方
式を適用したマイクロプロセッサシステムのブロック図
を図１に示す。同図１を参照すると、このマイクロプロ
セッサシステムは、複数のマイクロプロセッサ回路１〜
４とバス調停回路５からなる。マイクロプロセッサ回路
１はアドレス／データバス１１および制御バス１２を介
してバス調停回路５と相互に接続されている。同様に、
マイクロプロセッサ回路２はアドレス／データバス２１
および制御バス２２を介して、マイクロプロセッサ回路
３はアドレス／データバス３１および制御バス３２を介
して、マイクロプロセッサ回路４はアドレス／データバ
ス４１および制御バス４２を介して、それぞれバス調停
回路５と相互に接続されている。各マイクロプロセッサ
回路１〜４とバス調停回路５との間の通信は、周知のハ
ンドシェイクにより行われる。

【００１９】各マイクロプロセッサ回路１〜４は同じ回
路構成になっている。よって、ここでは、マイクロプロ
セッサ回路１の構成についてのみ説明することとし、マ
イクロプロセッサ回路２〜４の構成につての説明は省略
する。

【００２０】図２にマイクロプロセッサ回路１の回路構
成の一例を示す。同図２を参照すると、このマイクロプ
ロセッサ回路１は、マイクロプロセッサ１３、ＲＡＭ１
４およびＲＯＭ１５から構成される。ＲＡＭ１４および
ＲＯＭ１５は、アドレス／データバス１１に接続されて
いる。マイクロプロセッサ１３は、アドレス／データバ
ス１１および制御バス１２と接続されて警報の収集や制
御等を行う。このマイクロプロセッサ１３は、他のマイ
クロプロセッサ回路との通信を要求するバス開放要求
を、バス調停回路５へ制御バス１２を介して送出するバ
ス開放要求送出部１３ａと、バス調停回路５から制御バ
ス１２を介してバス使用許可を受信すると、通信要求先
のマイクロプロセッサ回路との間でアドレス／データバ
スを使用してデータ転送を行うデータ転送部１３ｂと、
バス調停回路５から制御バス１２を介してバス開放指示
を受信すると、バス開放許可をバス調停回路５へ制御バ
ス１２を介して送出するバス開放許可送出部１３ｃを備
える。

【００２１】上記のように構成されるマイクロプロセッ
サ回路１では、他のマイクロプロセッサ回路２〜４と通
信を行う場合は、通信要求先であるマイクロプロセッサ
回路に対するバス開放要求が制御バス１２を介してバス
調停回路５へ送出される。また、バス調停回路５からの
バス開放指示を受けると、バス開放許可が制御バス１２
を介してバス調停回路５へ送出される。なお、マイクロ
プロセッサ回路１は、バス開放指示を受信した際に、現
在行っている処理があればその処理を先に行い、また、
優先順位の高い割り込み処理があった場合も、その処理
を先に行う。

【００２２】図３は、バス調停回路５の回路構成の一例
である。同図３を参照すると、このバス調停回路５は、
デコーダ（ＤＥＣ）群５１、出力制御回路５２、ＡＮＤ
ゲート群５３〜５５、ＯＲゲート群５６、および双方向
バッファ群５７から構成される。

【００２３】ＤＥＣ群５１は、各制御バス１２，２２，
３２，４２を介して入力される各マイクロプロセッサ回
路１〜４からのバス開放要求（１２ａ，２２ａ，３２
ａ，４２ａ）がいずれのマイクロプロセッサ回路に対す
るものかを識別する識別手段である。

【００２４】出力制御回路５２は、ＤＥＣ群５１にて識
別されたバス開放要求先のマイクロプロセッサ回路に対
して、他のマイクロプロセッサ回路からのバス開放要求
によってバス開放されていないかを確認し、バス開放さ
れていない場合は、バス開放指示送出手段であるＡＮＤ
ゲート群５３によるバス開放指示（１２ｂ，２２ｂ，３
２ｂ，４２ｂ）の送出を行わせ、バス開放されている場
合は、該バス開放に関するバス開放要求が取り下げられ
るまで待機し、取り下げられた後に、ＡＮＤゲート群５
３によるバス開放指示（１２ｂ，２２ｂ，３２ｂ，４２
ｂ）の送出を行わる。

【００２５】また、出力制御回路５２は、上記のバス開
放指示に応答して、バス開放要求先のマイクロプロセッ
サ回路から制御バスを介してバス開放許可（１２ｃ，２
２ｃ，３２ｃ，４２ｃ）を受信すると、バス使用許可送
出手段であるＡＮＤゲート群５４およびＯＲゲート群５
６によるバス使用許可（１２ｄ，２２ｄ，３２ｄ，４２
ｄ）の送出を行わせるとともに、バス開放要求元のマイ
クロプロセッサ回路とバス開放要求先のマイクロプロセ
ッサ回路との間で、データ送受信手段であるＡＮＤゲー
ト群５５および双方向バッファ群５７によるデータの送
受信を行わせる。このデータの送受信は、アドレス／デ
ータバスを使用して行われる。

【００２６】次に、上述したマイクロプロセッサシステ
ムの動作について図４を参照して説明する。

【００２７】通常、各マイクロプロセッサ回路１〜４
は、各制御対象に対する制御や警報収集を行っている
が、他のマイクロプロセッサ回路に対して、収集したデ
ータを送受信したいときは、以下のような通信制御が行
われる。ここでは、マイクロプロセッサ回路１がマイク
ロプロセッサ回路２に対してデータを送信する場合につ
いて説明する。

【００２８】まず、通信要求元のマイクロプロセッサ回
路１が、バス調停回路５に対して、マイクロプロセッサ
回路２へのバスを開放する旨のバス開放要求１２ａを制
御バス１２を介して出力する（ステップＳ１０）。マイ
クロプロセッサ回路１からのバス開放要求を受信したバ
ス調停回路５は、ＤＥＣ群５１にて識別されたバス開放
要求先のマイクロプロセッサ回路２に対して、他のマイ
クロプロセッサ回路からのバス開放要求によってバス開
放されていないかを確認する（ステップＳ１１）。バス
開放されていない場合は、バス調停回路５はマイクロプ
ロセッサ回路２に対して制御バス２２を介してバス開放
指示２２ｂを送出し、バス開放されている場合は、バス
調停回路５はそのバス開放に関するバス開放要求が取り
下げられるまで待機し、取り下げられた後にバス開放指
示２２ｂを送出する（ステップＳ１２）。

【００２９】バス調停回路５からのバス開放指示２２ｂ
を受信したマイクロプロセッサ回路２は、割り込み可で
あれば（ステップＳ１３）、バス調停回路５に対して制
御バス２２を介してバス開放許可２２ｃを送出し（ステ
ップＳ１５）、割り込み可でなければ（ステップＳ１
３）、現在行っている処理と優先順位の高い処理を行っ
た後（ステップＳ１４）にバス開放許可２２ｃを送出す
る（ステップＳ１５）。

【００３０】マイクロプロセッサ回路２からのバス開放
許可２２ｃを受信したバス調停回路５は、バス開放要求
元のマイクロプロセッサ回路１に対して制御バス１２を
介してバス使用許可１２ｄを送出するとともに、バス開
放要求元のマイクロプロセッサ回路とバス開放要求先の
マイクロプロセッサ回路との間のデータの送受信を可能
にする（ステップＳ１６）。

【００３１】バス調停回路５からのバス使用許可１２ｄ
を受信したマイクロプロセッサ回路１は、マイクロプロ
セッサ回路２との通信を開始する（ステップＳ１７）。

【００３２】通信が終了すると、マイクロプロセッサ回
路１はバス開放要求１２ａを取り下げ、該バス開放要求
１２ａの取り下げに応じてマイクロプロセッサ回路２は
通常の処理動作に戻る（ステップＳ１８，Ｓ１９）。

【００３３】マイクロプロセッサ回路１とマイクロプロ
セッサ回路２が通信中に、例えば、マイクロプロセッサ
回路３が、マイクロプロセッサ回路４との通信を行うた
めに、バス調停回路５に対してバス開放要求３２ａを制
御バス３２を介して送出した場合は、バス調停回路５と
マイクロプロセッサ回路３，４との間で上述したステッ
プＳ１１〜Ｓ１７の処理が行われ、マイクロプロセッサ
回路３，４間で通信が行われる。そして、上述したステ
ップＳ１８，Ｓ１９の処理により、マイクロプロセッサ
回路３がバス開放要求３２ａを取り下げることにより、
マイクロプロセッサ回路４が通常の処理動作に戻る。

【００３４】また、マイクロプロセッサ回路１とマイク
ロプロセッサ回路２が通信中に、例えば、マイクロプロ
セッサ回路３が、マイクロプロセッサ回路２との通信を
行うために、バス調停回路５に対してバス開放要求３２
ａを制御バス３２を介して送出した場合は、バス調停回
路５が上述したステップＳ１１において、マイクロプロ
セッサ回路１がバス開放要求１２ａを取り下げるまで待
機することとなり、バス開放要求１２ａが取り下げられ
た後に、バス調停回路５とマイクロプロセッサ回路２，
３との間で上述したステップＳ１２〜Ｓ１９の処理が行
われる。 （他の実施形態）本実施形態のマイクロプロセッサ間通
信制御方式のバス調停回路の構成を図５に示す。このバ
ス調停回路は、出力制御回路５２から各マイクロプロセ
ッサ回路１〜４に対してそれぞれ制御信号１２ｅ，２２
ｅ，３２ｅ，４２ｅを出力するようにした以外は、上述
の図３に示したものと同様のものである。ここで、制御
信号１２ｅ，２２ｅ，３２ｅ，４２ｅは、バス開放要求
先のマイクロプロセッサ回路が他のマイクロプロセッサ
回路と通信中である場合に、その旨をバス開放要求元に
対して通知するための信号である。

【００３５】このマイクロプロセッサ間通信制御方式で
は、例えば、マイクロプロセッサ回路１とマイクロプロ
セッサ回路２が通信中に、マイクロプロセッサ回路３が
バス調停回路５に対してバス開放要求３２ａを送出する
と、バス調停回路５が、バス開放要求先であるマイクロ
プロセッサ回路２が他のマイクロプロセッサ回路と通信
中である旨を示す制御信号３２ｅを、バス開放要求元で
あるマイクロプロセッサ回路３に対して制御バス３２を
介して送出する。

【００３６】バス調停回路５からの制御信号３２ｅを受
信したマイクロプロセッサ回路３は、バス調停回路５に
対して送出したバス開放要求３２ａを取り下げて、他の
処理を実行する。ここで、マイクロプロセッサ回路３が
バス開放要求３２ａを取り下げなかった場合は、バス調
停回路５がマイクロプロセッサ回路１がバス開放要求１
２ａを取り下げるまで待機する。そして、バス開放要求
１２ａが取り下げられた後に、バス調停回路５とマイク
ロプロセッサ回路２，３との間で、上述の図４に示した
ステップＳ１２〜Ｓ１９の処理が行われる。

【００３７】

【発明の効果】以上説明したように構成される本発明に
よれば、バス調停手段を介してそれぞれのマイクロプロ
セッサ間でデータ転送が行われるので、主マイクロプロ
セッサを持つ従来の通信制御方式に比べて、各マイクロ
プロセッサの効率が上がるという効果がある。

【００３８】また、本発明では、バス開放要求元のマイ
クロプロセッサ回路は、バス開放要求先のマイクロプロ
セッサ回路が通信中の場合は、バス開放要求を取り下げ
るようになっているので、バス開放要求元のマイクロプ
ロセッサ回路本来の処理が長時間にわたって妨げられる
ことを防止できるとともに、各マイクロプロセッサにお
ける処理の効率がさらに上がるという効果がある。

【００３９】さらに、本発明では、１つのマイクロプロ
セッサ間で通信が行われている最中に、他のマイクロプ
ロセッサ間の通信を行うことが可能であるので、各マイ
クロプロセッサにおける処理の効率がさらに上がるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明のマイクロプロセッサ間通信制御方式を
適用したマイクロプロセッサシステムの一形態を示すブ
ロック図である。

【図２】図１に示すマイクロプロセッサ回路１の回路構
成の一例を示すブロック図である。

【図３】図１に示すバス調停回路５の回路構成の一例を
示すブロック図である。

【図４】図１に示すマイクロプロセッサシステムの動作
を説明するためのフローチャート図である。

【図５】本発明の他の実施形態のマイクロプロセッサ間
通信制御方式のバス調停回路の構成を示すブロック図で
ある。

【図６】従来のマイクロプロセッサ間通信制御方式が適
用されたマイクロプロセッサシステムのブロック図であ
る。

【符号の説明】

１〜４ マイクロプロセッサ ５ バス調停回路 １１，２１，３１，４１ アドレス／データバス １２，２２，３２，４２ 制御バス

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数のマイクロプロセッサ回路と、 前記複数のマイクロプロセッサ回路のそれぞれと制御バ
   スおよびデータバスを介して接続されたバス調停手段と
   を有し、 前記複数のマイクロプロセッサ回路のそれぞれは、 他のマイクロプロセッサ回路との通信を要求するバス開
   放要求を、前記バス調停手段へ制御バスを介して送出す
   るバス開放要求送出手段と、 バス使用許可を受信すると、通信要求先のマイクロプロ
   セッサ回路との間でデータ転送を行うデータ転送手段
   と、 バス開放指示を受信すると、バス開放許可を前記バス調
   停手段へ制御バスを介して送出するバス開放許可送出手
   段とを有し、 前記バス調停手段は、 前記複数のマイクロプロセッサ回路から受信したバス開
   放要求がいずれのマイクロプロセッサ回路に対するもの
   かを識別する識別手段と、 前記識別手段にて識別されたバス開放要求先のマイクロ
   プロセッサ回路に対して、バス開放指示を制御バスを介
   して送出するバス開放指示送出手段と、 バス開放要求先のマイクロプロセッサ回路からバス開放
   許可を受信すると、バス開放要求元のマイクロプロセッ
   サ回路に対して、バス使用許可を制御バスを介して送出
   するバス使用許可送出手段と、 バス開放要求先のマイクロプロセッサ回路からバス開放
   許可を受信すると、バス開放要求元のマイクロプロセッ
   サ回路とバス開放要求先のマイクロプロセッサ回路との
   間で、データバスを使用してデータの送受信を行うデー
   タ送受信手段とを有することを特徴とするマイクロプロ
   セッサ間通信制御方式。
2. 【請求項２】 請求項１に記載のマイクロプロセッサ間
   通信制御方式において、 前記バス調停手段は、識別手段にて識別されたバス開放
   要求先のマイクロプロセッサ回路に対して、他のマイク
   ロプロセッサ回路からのバス開放要求によってバス開放
   されていないかを確認し、バス開放されていない場合
   は、バス開放指示送出手段によるバス開放指示の送出を
   行わせ、バス開放されている場合には、該バス開放に関
   するバス開放要求が取り下げられるまで待機し、該バス
   開放要求が取り下げられた後に、前記バス開放指示送出
   手段によるバス開放指示の送出を行わせる出力制御手段
   を有することを特徴とするマイクロプロセッサ間通信制
   御方式。
3. 【請求項３】 請求項２に記載のマイクロプロセッサ間
   通信制御方式において、 前記出力制御手段は、バス開放要求先のマイクロプロセ
   ッサ回路が通信中である場合に、その旨をバス開放要求
   元のマイクロプロセッサ回路に対して制御バスを介して
   通知し、 前記複数のマイクロプロセッサ回路のそれぞれは、前記
   出力制御手段からバス開放要求先のマイクロプロセッサ
   回路が通信中である旨の通知を受けると、バス開放要求
   を取り下げることを特徴とするマイクロプロセッサ間通
   信制御方式。
4. 【請求項４】 請求項１に記載のマイクロプロセッサ間
   通信制御方式において、 前記バス調停手段は、バス開放要求先の異なる複数のマ
   イクロプロセッサと、 これらマイクロプロセッサ回路のバス開放要求先である
   マイクロプロセッサ回路との間で、データバスを使用し
   た同時通信が可能に構成されていることを特徴とするマ
   イクロプロセッサ間通信制御方式。
5. 【請求項５】 請求項１に記載のマイクロプロセッサ間
   通信制御方式において、 前記複数のマイクロプロセッサ回路のそれぞれは、現在
   行っている処理がある場合には、その処理を行った後
   に、前記バス開放許可送出手段によるバス開放許可の送
   出を行うように構成されていることを特徴とするマイク
   ロプロセッサ間通信制御方式。
6. 【請求項６】 請求項１に記載のマイクロプロセッサ間
   通信制御方式において、 前記複数のマイクロプロセッサ回路のそれぞれは、優先
   順位の高い割り込み処理がある場合には、その処理を行
   った後に、前記バス開放許可送出手段によるバス開放許
   可の送出を行うように構成されていることを特徴とする
   マイクロプロセッサ間通信制御方式。