JPH11312120A - 記憶装置 - Google Patents
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- JPH11312120A JPH11312120A JP10134556A JP13455698A JPH11312120A JP H11312120 A JPH11312120 A JP H11312120A JP 10134556 A JP10134556 A JP 10134556A JP 13455698 A JP13455698 A JP 13455698A JP H11312120 A JPH11312120 A JP H11312120A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】メモリバンクに障害発生の前後でOS見えの単位
記憶容量を保証した上で、障害発生したメモリバンクを
切り離してメモリ再構成可能な記憶装置を提供し、汎用コ
ンピュータ等のシステムダウンを救済する。 【解決手段】複数のメモリバンク３０〜３３、アドレス
切換ゲート１５〜１８、バンクデコーダ１４、メモリ実
物理アドレス合成器１３、メモリ絶対アドレスレジスタ
１０、第１アドレス変換テーブル１１及び第２アドレス
変換テーブル１２で記憶装置を構成する。
記憶容量を保証した上で、障害発生したメモリバンクを
切り離してメモリ再構成可能な記憶装置を提供し、汎用コ
ンピュータ等のシステムダウンを救済する。 【解決手段】複数のメモリバンク３０〜３３、アドレス
切換ゲート１５〜１８、バンクデコーダ１４、メモリ実
物理アドレス合成器１３、メモリ絶対アドレスレジスタ
１０、第１アドレス変換テーブル１１及び第２アドレス
変換テーブル１２で記憶装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶装置、特に汎
用コンピュータ等の主記憶装置等に好適な高速記憶装置
に関する。
用コンピュータ等の主記憶装置等に好適な高速記憶装置
に関する。
【０００２】
【従来の技術】汎用コンピュータにあっては、高速化及
び大容量化が進み、それに使用される主記憶装置等の記
憶装置も高速化及び大容量化の要求が益々増加してい
る。ここで、主記憶装置（メインメモリ）は、汎用コン
ピュータ内に配置され、データやプログラムを格納（記
憶又は保存）する為に使用される記憶装置である。ま
た、主記憶制御装置は、演算処理を行う中央処理装置
（ＣＰＵ）や入出力装置（Ｉ／Ｏデバイス）からの主記
憶アクセスを制御する。
び大容量化が進み、それに使用される主記憶装置等の記
憶装置も高速化及び大容量化の要求が益々増加してい
る。ここで、主記憶装置（メインメモリ）は、汎用コン
ピュータ内に配置され、データやプログラムを格納（記
憶又は保存）する為に使用される記憶装置である。ま
た、主記憶制御装置は、演算処理を行う中央処理装置
（ＣＰＵ）や入出力装置（Ｉ／Ｏデバイス）からの主記
憶アクセスを制御する。
【０００３】主記憶装置等の記憶装置は、複数の独立に
動作可能なバンクに分割して、番地付けを各バンクに跨
って行い、各バンクを並行に動作させることにより、記
憶装置に対する平均的なアクセスタイムを短縮し、高速
化することをインタリーブ又はアドレス・インタリーブ
という。
動作可能なバンクに分割して、番地付けを各バンクに跨
って行い、各バンクを並行に動作させることにより、記
憶装置に対する平均的なアクセスタイムを短縮し、高速
化することをインタリーブ又はアドレス・インタリーブ
という。
【０００４】上述の目的で、インタリーブ機構を具えた
記憶装置は周知である。例えば特開昭５５−３２１８８
号公報や特開平１−１５６８５２号公報等に開示されて
いる。即ち、前者には、中央処理装置や入出力装置等の
処理装置からのメモリ絶対アドレスをメモリモジュール
変換機構及びメモリ実物理アドレス合成器で受けてメモ
リバンク（ブロック）を自由に再構成する機能を具えた
メモリモジュール再構成制御装置を開示する。また、後
者は、メモリバンク間で複数ウェイでインタリーブ制御
が行えるようにしたインタリーブ制御回路と、このイン
タリーブ制御回路の出力を受けて使用するメモリバンク
を指定するバンク制御部を具えるインタリーブ制御方式
を開示する。
記憶装置は周知である。例えば特開昭５５−３２１８８
号公報や特開平１−１５６８５２号公報等に開示されて
いる。即ち、前者には、中央処理装置や入出力装置等の
処理装置からのメモリ絶対アドレスをメモリモジュール
変換機構及びメモリ実物理アドレス合成器で受けてメモ
リバンク（ブロック）を自由に再構成する機能を具えた
メモリモジュール再構成制御装置を開示する。また、後
者は、メモリバンク間で複数ウェイでインタリーブ制御
が行えるようにしたインタリーブ制御回路と、このイン
タリーブ制御回路の出力を受けて使用するメモリバンク
を指定するバンク制御部を具えるインタリーブ制御方式
を開示する。
【０００５】
【発明が解決しようとする課題】しかし、従来の記憶装
置によると、障害発生の前後でインタリーブウェイ数を
縮退するようなメモリ再構成を行うと、単位記憶容量が
変化するという問題があった。また、インタリーブ制御
のような装置固有のハードウェアをＯＳ（オペレーティ
ング システム）が直接管理する必要があるという問題
があった。
置によると、障害発生の前後でインタリーブウェイ数を
縮退するようなメモリ再構成を行うと、単位記憶容量が
変化するという問題があった。また、インタリーブ制御
のような装置固有のハードウェアをＯＳ（オペレーティ
ング システム）が直接管理する必要があるという問題
があった。
【０００６】そこで、本発明の目的は、障害発生の前後
で単位記憶容量を保証し、しかも障害発生したメモリバ
ンクを切り離す形でメモリを再構成することによって、
システムダウンとなる場合を救済することが可能な記憶
装置を提供することにある。
で単位記憶容量を保証し、しかも障害発生したメモリバ
ンクを切り離す形でメモリを再構成することによって、
システムダウンとなる場合を救済することが可能な記憶
装置を提供することにある。
【０００７】
【課題を解決するための手段】前述の課題を解決するた
めに、本発明による記憶装置は、次のような特徴的な構
成を備えている。
めに、本発明による記憶装置は、次のような特徴的な構
成を備えている。
【０００８】（１）複数のメモリバンクを有し、該メモ
リバンク間でインタリーブを行ない、複数の独立に制御
可能なメモリブロックに分割しメモリ再構成を行なう記
憶装置において、ＯＳが参照し、絶対アドレス空間を単
位記憶容量毎に分割して構成制御可能にする第１アドレ
ス変換テーブルと、該第１アドレス変換テーブルの出力
値及びインタリーブェイ数から使用するメモリバンクと
メモリブロックとをインタリーブを互いに形成するメモ
リユニット間で共有するように指定する第２アドレス変
換テーブルと、を備えて成る記憶装置。
リバンク間でインタリーブを行ない、複数の独立に制御
可能なメモリブロックに分割しメモリ再構成を行なう記
憶装置において、ＯＳが参照し、絶対アドレス空間を単
位記憶容量毎に分割して構成制御可能にする第１アドレ
ス変換テーブルと、該第１アドレス変換テーブルの出力
値及びインタリーブェイ数から使用するメモリバンクと
メモリブロックとをインタリーブを互いに形成するメモ
リユニット間で共有するように指定する第２アドレス変
換テーブルと、を備えて成る記憶装置。
【０００９】（２）前記第１アドレス変換テーブルが指
定するメモリユニットを、更に最大インタリーブェイ数
と等しい分割したメモリブロックで構成する（１）の記
憶装置。
定するメモリユニットを、更に最大インタリーブェイ数
と等しい分割したメモリブロックで構成する（１）の記
憶装置。
【００１０】（３）複数のメモリバンクを有し、該メモ
リバンク間でインタリーブを行ない、複数の独立に制御
可能なメモリブロックに分割しメモリ再構成を行なう記
憶装置において、前記複数のメモリバンクに各々接続さ
れるアドレス切換ゲートと、該アドレス切換ゲートを制
御するメモリ実物理アドレス合成器及びバンクデコーダ
と、メモリ絶対アドレスレジスタと、第１アドレス変換
テーブルと、該第１アドレス変換テーブル及び前記メモ
リ絶対アドレスレジスタの出力で制御される第２アドレ
ス変換テーブルと、を備え、前記アドレス合成器は前記
第２アドレス変換テーブル及び前記メモリ絶対アドレス
レジスタの出力を受け、前記バンクデコーダは前記第２
アドレス変換テーブルの出力で制御される記憶装置。
リバンク間でインタリーブを行ない、複数の独立に制御
可能なメモリブロックに分割しメモリ再構成を行なう記
憶装置において、前記複数のメモリバンクに各々接続さ
れるアドレス切換ゲートと、該アドレス切換ゲートを制
御するメモリ実物理アドレス合成器及びバンクデコーダ
と、メモリ絶対アドレスレジスタと、第１アドレス変換
テーブルと、該第１アドレス変換テーブル及び前記メモ
リ絶対アドレスレジスタの出力で制御される第２アドレ
ス変換テーブルと、を備え、前記アドレス合成器は前記
第２アドレス変換テーブル及び前記メモリ絶対アドレス
レジスタの出力を受け、前記バンクデコーダは前記第２
アドレス変換テーブルの出力で制御される記憶装置。
【００１１】（４）それぞれに複数のメモリモジュール
が備えられた複数のメモリバンクでメモリ装置が構成さ
れ、前記複数のメモリバンクの間でインタリーブを行な
い、各メモリバンク内を所定のメモリブロック単位で独
立して並行的に動作し得るように前記メモリモジュール
を再構成する記憶装置において、前記メモリ装置のメモ
リ絶対アドレスの領域を論理的な単位記憶容量毎に分割
して構成制御可能とした第１アドレス変換テーブルと、
前記第１アドレス変換テーブルで指定されたメモリユニ
ットを分割して構成し、 前記第１アドレス変換テーブ
ルからの出力データ及びインタリーブェイ数から、前記
複数のメモリバンクと前記複数のメモリブロックを、イ
ンタリーブを互いに形成する前記複数のメモリユニット
の間で共有するように特定する第２アドレス変換テーブ
ルとを備え、障害等の発生の前後で基本動作プログラム
から見たメモリ単位記憶容量を保証した上で、障害等の
発生したメモリバンクを切り離して不使用の形でインタ
リーブェイ数を縮退するようにメモリ再構成するように
構成されて成る記憶装置。
が備えられた複数のメモリバンクでメモリ装置が構成さ
れ、前記複数のメモリバンクの間でインタリーブを行な
い、各メモリバンク内を所定のメモリブロック単位で独
立して並行的に動作し得るように前記メモリモジュール
を再構成する記憶装置において、前記メモリ装置のメモ
リ絶対アドレスの領域を論理的な単位記憶容量毎に分割
して構成制御可能とした第１アドレス変換テーブルと、
前記第１アドレス変換テーブルで指定されたメモリユニ
ットを分割して構成し、 前記第１アドレス変換テーブ
ルからの出力データ及びインタリーブェイ数から、前記
複数のメモリバンクと前記複数のメモリブロックを、イ
ンタリーブを互いに形成する前記複数のメモリユニット
の間で共有するように特定する第２アドレス変換テーブ
ルとを備え、障害等の発生の前後で基本動作プログラム
から見たメモリ単位記憶容量を保証した上で、障害等の
発生したメモリバンクを切り離して不使用の形でインタ
リーブェイ数を縮退するようにメモリ再構成するように
構成されて成る記憶装置。
【００１２】
【発明の実施の形態】以下、図面を参照して、本発明に
よる記憶装置の好適実施形態を詳細に説明する。
よる記憶装置の好適実施形態を詳細に説明する。
【００１３】先ず、図１を参照して説明する。図１は、
本発明の記憶装置の好適一実施形態例の構成ブロック図
である。図１の記憶装置は、処理装置からのメモリ絶対
アドレスレジスタ１０、第１アドレス変換テーブル１
１、第２アドレス変換テ−ブル１２、メモリ実物理アド
レス合成器１３、メモリバンク３０〜３３、バンクデコ
ーダ１４及びブロックアドレス及びブロック内アドレス
切換ゲート１５〜１８から構成される。
本発明の記憶装置の好適一実施形態例の構成ブロック図
である。図１の記憶装置は、処理装置からのメモリ絶対
アドレスレジスタ１０、第１アドレス変換テーブル１
１、第２アドレス変換テ−ブル１２、メモリ実物理アド
レス合成器１３、メモリバンク３０〜３３、バンクデコ
ーダ１４及びブロックアドレス及びブロック内アドレス
切換ゲート１５〜１８から構成される。
【００１４】第１アドレス変換テーブル１１は、ＯＳが
参照し絶対アドレス領域を論理的な単位記憶容量、即ち
メモリユニット（以下ＭＵという）毎に分割して構成制
御できるようにする。第１アドレス変換テーブル１１か
らＭＵ選択線２０を介して送られるＭＵ番号から、第２
アドレス変換テーブル１２は各インタリーブモード毎に
対応するメモリバンクとメモリブロックを指定する。メ
モリ絶対アドレスレジスタ１０は、ブロックアドレス線
２１、ブロック内アドレス線２２及びバンクアドレス線
２３を有する。ブロックアドレス線２１は、メモリ絶対
アドレスを構成するメモリブロックアドレスを送る。ブ
ロック内アドレス線２２は、同アドレスを構成するメモ
リブロック内アドレスを送る。また、バンクアドレス線
２３は、同アドレスを構成するバンクアドレスを送る。
参照し絶対アドレス領域を論理的な単位記憶容量、即ち
メモリユニット（以下ＭＵという）毎に分割して構成制
御できるようにする。第１アドレス変換テーブル１１か
らＭＵ選択線２０を介して送られるＭＵ番号から、第２
アドレス変換テーブル１２は各インタリーブモード毎に
対応するメモリバンクとメモリブロックを指定する。メ
モリ絶対アドレスレジスタ１０は、ブロックアドレス線
２１、ブロック内アドレス線２２及びバンクアドレス線
２３を有する。ブロックアドレス線２１は、メモリ絶対
アドレスを構成するメモリブロックアドレスを送る。ブ
ロック内アドレス線２２は、同アドレスを構成するメモ
リブロック内アドレスを送る。また、バンクアドレス線
２３は、同アドレスを構成するバンクアドレスを送る。
【００１５】一方、第２アドレス変換テーブル１２は、
変換後の実メモリブロックアドレスを送る実ブロックア
ドレス線２４と、変換後の実バンクアドレスを送る実バ
ンクアドレス線２５を有する。バンクデコーダ１４及び
ブロックアドレス及びブロック内アドレス切換ゲート１
５〜１８は、制御対象となるメモリバンク３０〜３３を
選択する。
変換後の実メモリブロックアドレスを送る実ブロックア
ドレス線２４と、変換後の実バンクアドレスを送る実バ
ンクアドレス線２５を有する。バンクデコーダ１４及び
ブロックアドレス及びブロック内アドレス切換ゲート１
５〜１８は、制御対象となるメモリバンク３０〜３３を
選択する。
【００１６】次に、図２は、本発明の各メモリバンク間
のインタリーブ方法とアドレッシング説明図である。図
示の例にあっては、４つのメモリバンク間で１ウェイ、
２ウェイ、４ウェイのインタリーブを形成し、単位記憶
容量（ＭＵ容量）をバンク容量の１／２とした装置を示
す。
のインタリーブ方法とアドレッシング説明図である。図
示の例にあっては、４つのメモリバンク間で１ウェイ、
２ウェイ、４ウェイのインタリーブを形成し、単位記憶
容量（ＭＵ容量）をバンク容量の１／２とした装置を示
す。
【００１７】ＭＭ０〜ＭＭ７は、物理的なメモリの増設
単位、即ちメモリモジュール（以下ＭＭという）を表
し、１つのＭＭは独立に制御可能な最大インタリーブ数
分（この特定例にあっては４つ）のメモリブロック、即
ちバンクＡ乃至バンクＤに分割されている。メモリブロ
ックは、メモリ再構成の最小単位となる。図２２では、
各ウェイ数で、インタリーブを形成している箇所が分か
り易いように、ＭＵ０とＭＵ７を構成するメモリブロッ
クを他のメモリブロックと区別して表している。
単位、即ちメモリモジュール（以下ＭＭという）を表
し、１つのＭＭは独立に制御可能な最大インタリーブ数
分（この特定例にあっては４つ）のメモリブロック、即
ちバンクＡ乃至バンクＤに分割されている。メモリブロ
ックは、メモリ再構成の最小単位となる。図２２では、
各ウェイ数で、インタリーブを形成している箇所が分か
り易いように、ＭＵ０とＭＵ７を構成するメモリブロッ
クを他のメモリブロックと区別して表している。
【００１８】図２（ａ）は、１ウェイインタリーブ、即
ちバンク間でのインタリーブを行わない時のアドレッシ
ングを示す。１ウェイインタリーブ時は、論理的なメモ
リ構成要素を表すメモリユニットＭＵ０〜ＭＵ７と、メ
モリモジュールＭＭ０〜ＭＭ７は等しくなる。また、ア
ドレッシングは、ＭＭ０からＭＭ７方向に１番地ずつ連
続したアドレスとなる。
ちバンク間でのインタリーブを行わない時のアドレッシ
ングを示す。１ウェイインタリーブ時は、論理的なメモ
リ構成要素を表すメモリユニットＭＵ０〜ＭＵ７と、メ
モリモジュールＭＭ０〜ＭＭ７は等しくなる。また、ア
ドレッシングは、ＭＭ０からＭＭ７方向に１番地ずつ連
続したアドレスとなる。
【００１９】次に、図２（ｂ）は、２ウェイインタリー
ブ時のアドレッシングを示し、バンクＡ・Ｂ及びバンク
Ｃ・Ｄ間でインタリーブを形成する。本発明は、インタ
リーブを形成するメモリモジュール（ＭＭ）同士で内蔵
するメモリブロックを共有し、新たなＭＵを構成するこ
とを特徴とする。図２（ｂ）の場合、ＭＭ０を例に挙げ
ると、ＭＭ０と対になるＭＭ２との間で下位側から１番
目と３番目の計４つのメモリブロックでＭＵ０を構成
し、２番目と４番目の計４つのメモリブロックでＭＵ２
を構成する。また、アドレッシングは、ＭＭ０のブロッ
ク０→ＭＭ２のブロック０→ＭＭ０のブロック２→ＭＭ
２のブロック２の順番となる。ＭＵ１〜ＭＵ７もＭＵ０
に倣った扱いとなる。
ブ時のアドレッシングを示し、バンクＡ・Ｂ及びバンク
Ｃ・Ｄ間でインタリーブを形成する。本発明は、インタ
リーブを形成するメモリモジュール（ＭＭ）同士で内蔵
するメモリブロックを共有し、新たなＭＵを構成するこ
とを特徴とする。図２（ｂ）の場合、ＭＭ０を例に挙げ
ると、ＭＭ０と対になるＭＭ２との間で下位側から１番
目と３番目の計４つのメモリブロックでＭＵ０を構成
し、２番目と４番目の計４つのメモリブロックでＭＵ２
を構成する。また、アドレッシングは、ＭＭ０のブロッ
ク０→ＭＭ２のブロック０→ＭＭ０のブロック２→ＭＭ
２のブロック２の順番となる。ＭＵ１〜ＭＵ７もＭＵ０
に倣った扱いとなる。
【００２０】図２（ｃ）は、４ウェイインタリーブ時の
アドレッシングを示す。４つのバンク間でインタリーブ
を形成する。２ウェイインタリーブ時と同様に、対応す
るメモリモジュール同士で資源を共有し、新たなＭＵを
構成する。ＭＭ０を例にとると、ＭＭ０と対になるＭＭ
２、ＭＭ４、ＭＭ６の最下位の計４つのメモリブロック
でＭＵ０を構成し、以下同様に、ＭＵ２，ＭＵ４、ＭＵ
６を構成する。また、アドレッシングは、ＭＭ０のブロ
ック０→ＭＭ２のブロック０→ＭＭ４のブロック０→Ｍ
Ｍ６のブロック０の順番となる。ＭＵ１、ＭＵ３、ＭＵ
５、ＭＵ７もこれに倣った扱いとなる。
アドレッシングを示す。４つのバンク間でインタリーブ
を形成する。２ウェイインタリーブ時と同様に、対応す
るメモリモジュール同士で資源を共有し、新たなＭＵを
構成する。ＭＭ０を例にとると、ＭＭ０と対になるＭＭ
２、ＭＭ４、ＭＭ６の最下位の計４つのメモリブロック
でＭＵ０を構成し、以下同様に、ＭＵ２，ＭＵ４、ＭＵ
６を構成する。また、アドレッシングは、ＭＭ０のブロ
ック０→ＭＭ２のブロック０→ＭＭ４のブロック０→Ｍ
Ｍ６のブロック０の順番となる。ＭＵ１、ＭＵ３、ＭＵ
５、ＭＵ７もこれに倣った扱いとなる。
【００２１】通常、いずれの記憶装置でもメモリ故障が
発生しておらず、メモリバンク内のブロックが切り離さ
れていない場合、或いはメモリが故障してもメモリ再構
成を行わず放置できる場合には、４ウェイインタリーブ
モードで運用される。
発生しておらず、メモリバンク内のブロックが切り離さ
れていない場合、或いはメモリが故障してもメモリ再構
成を行わず放置できる場合には、４ウェイインタリーブ
モードで運用される。
【００２２】図３は、図１の記憶装置の第１アドレス変
換テーブル１１と、第２アドレス変換テーブル１２の構
成例を示す。第１アドレス変換テーブル１１は、絶対ア
ドレス空間を全ＭＵ数で除したアドレス領域毎の使用の
有無を示し、テーブルを構成するエントリは、絶対アド
レス領域の有効ビットとその絶対アドレス領域に対応す
るメモリユニット（ＭＵ）指定フィールドから構成され
る。
換テーブル１１と、第２アドレス変換テーブル１２の構
成例を示す。第１アドレス変換テーブル１１は、絶対ア
ドレス空間を全ＭＵ数で除したアドレス領域毎の使用の
有無を示し、テーブルを構成するエントリは、絶対アド
レス領域の有効ビットとその絶対アドレス領域に対応す
るメモリユニット（ＭＵ）指定フィールドから構成され
る。
【００２３】第１アドレス変換テーブル１１に設定され
る値はＯＳが参照し、ハードウェアとＯＳの直接的なイ
ンタフェースとなる。このテーブル１１は、インタリー
ブのウェイ数がバンク故障等によってハードウェア的に
縮退された場合でも、メモリ再構成の前後で（故障した
部分のバンクに対応するＭＵを除いて）設定内容を保証
する。これは、第１アドレス変換テーブル１１が、ハー
ドウェア的には論理的なメモリ構成であるＭＵを表して
いても、ＯＳにはインタリーブがない状態（１ウェイイ
ンタフェース時）の物理的なメモリ増設単位としか見え
ないことを意味している。
る値はＯＳが参照し、ハードウェアとＯＳの直接的なイ
ンタフェースとなる。このテーブル１１は、インタリー
ブのウェイ数がバンク故障等によってハードウェア的に
縮退された場合でも、メモリ再構成の前後で（故障した
部分のバンクに対応するＭＵを除いて）設定内容を保証
する。これは、第１アドレス変換テーブル１１が、ハー
ドウェア的には論理的なメモリ構成であるＭＵを表して
いても、ＯＳにはインタリーブがない状態（１ウェイイ
ンタフェース時）の物理的なメモリ増設単位としか見え
ないことを意味している。
【００２４】ただし、故障発生後のメモリ状態は、見か
け上連続した絶対アドレス空間となるようにメモリを再
構成する。その為に、実際には歯抜けになるような設定
内容の保存は行わず、歯抜けを詰めるような形で障害発
生前の設定要素だけを引き継ぐ。
け上連続した絶対アドレス空間となるようにメモリを再
構成する。その為に、実際には歯抜けになるような設定
内容の保存は行わず、歯抜けを詰めるような形で障害発
生前の設定要素だけを引き継ぐ。
【００２５】第２アドレス変換テーブル１２は、第１ア
ドレス変換テーブル１１の各エントリに対応して、ＭＵ
数×バンク数分のエントリに分割されていて、各エント
リはそのエントリが表すメモリバンク及びメモリブロッ
クの有効ビットとメモリブロック指定フィールドとメモ
リバンク指定フィールドから構成される。
ドレス変換テーブル１１の各エントリに対応して、ＭＵ
数×バンク数分のエントリに分割されていて、各エント
リはそのエントリが表すメモリバンク及びメモリブロッ
クの有効ビットとメモリブロック指定フィールドとメモ
リバンク指定フィールドから構成される。
【００２６】このテーブル１２は、バンク数Ｂ毎に組を
成し、Ｂ×ａ＋ｂ番目（ａは０≦最大ＭＵ番号、ｂは０
≦バンク数）のエントリは、対応する第１アドレス変換
テーブル１１のエントリが表す絶対アドレス領域（ＭＵ
容量×ａ番地から（ＭＵ容量×（ａ＋１））−１番地の
アドレス領域）の先頭をオフセットとしてＢ×ｎ＋ｂ番
地（ｎは０≦ＭＵ容量÷バンク数）分のデータを記憶す
るメモリバンクとメモリブロックを表す。第２アドレス
変換テーブル１２の設定要素は、その時のインタリーブ
モードと第１アドレス変換テーブル１１の設定要素によ
って一意に決まる。
成し、Ｂ×ａ＋ｂ番目（ａは０≦最大ＭＵ番号、ｂは０
≦バンク数）のエントリは、対応する第１アドレス変換
テーブル１１のエントリが表す絶対アドレス領域（ＭＵ
容量×ａ番地から（ＭＵ容量×（ａ＋１））−１番地の
アドレス領域）の先頭をオフセットとしてＢ×ｎ＋ｂ番
地（ｎは０≦ＭＵ容量÷バンク数）分のデータを記憶す
るメモリバンクとメモリブロックを表す。第２アドレス
変換テーブル１２の設定要素は、その時のインタリーブ
モードと第１アドレス変換テーブル１１の設定要素によ
って一意に決まる。
【００２７】次に、図４を参照して、第２アドレス変換
テーブル１２の生成方法を説明する。第１アドレス変換
テーブル１１のメモリユニット指定フィールドは、記憶
装置番号（２ビット）とメモリモジュール番号（１ビッ
ト）の合成として扱うことができる。
テーブル１２の生成方法を説明する。第１アドレス変換
テーブル１１のメモリユニット指定フィールドは、記憶
装置番号（２ビット）とメモリモジュール番号（１ビッ
ト）の合成として扱うことができる。
【００２８】図４（ａ）は、１ウェイインタリーブ時に
おける第２アドレス変換テーブル１２の生成方法を示
す。１ウェイインタリーブ時は、ＭＵ番号＝ＭＭ番号で
あるから、この時の第２アドレス変換テーブル１２のメ
モリブロック指定フィールドは、上述したメモリモジュ
ール番号（１ビット）とメモリブロック番号（２ビッ
ト）の合成で表すことができる。また、メモリバンク指
定フィールドは、バンクを跨ってインタリーブを形成し
ていないので、上述の記憶装置番号（２ビット）で表す
ことができる。
おける第２アドレス変換テーブル１２の生成方法を示
す。１ウェイインタリーブ時は、ＭＵ番号＝ＭＭ番号で
あるから、この時の第２アドレス変換テーブル１２のメ
モリブロック指定フィールドは、上述したメモリモジュ
ール番号（１ビット）とメモリブロック番号（２ビッ
ト）の合成で表すことができる。また、メモリバンク指
定フィールドは、バンクを跨ってインタリーブを形成し
ていないので、上述の記憶装置番号（２ビット）で表す
ことができる。
【００２９】図４（ｂ）は、２ウェイインタリーブ時に
おける第２アドレス変換テーブル１２の生成方法を示
す。図４（ａ）の１ウェイインタリーブ時と比較する
と、メモリブロック番号の下１ビットをメモリバンク番
号の下１ビットと差し替えることにより実現できる。
おける第２アドレス変換テーブル１２の生成方法を示
す。図４（ａ）の１ウェイインタリーブ時と比較する
と、メモリブロック番号の下１ビットをメモリバンク番
号の下１ビットと差し替えることにより実現できる。
【００３０】図４（ｃ）は、４ウェイインタリーブ時に
おける第2アドレス変換テーブル１２の生成方法を示
す。図４（ａ）の1ウェイインタリーブ時と比較する
と、メモリブロック番号の下２ビットをメモリバンク番
号の下２ビットと差し替えることにより実現できる。
おける第2アドレス変換テーブル１２の生成方法を示
す。図４（ａ）の1ウェイインタリーブ時と比較する
と、メモリブロック番号の下２ビットをメモリバンク番
号の下２ビットと差し替えることにより実現できる。
【００３１】次に、図５及び図６は、本発明の記憶装置
の具体的インタリーブ縮退動作を説明する図である。図
５は、４ウェイインタリーブから２ウェイインタリーブ
へのインタリーブ縮退動作例を示す。図６は本発明の記
憶装置の４ウェイインタリーブから１ウェイインタリー
ブへのインタリーブ縮退動作例を示す。いずれの場合も
ＯＳによる構成制御によってＭＵ２が切り離された状態
から、バンクＣ全体の障害によってＭＭ４とＭＭ５とを
切り離す必要が生じたケースを示す。バンクＣ全体に障
害が生じることは、実際に起こり得ることであり、バン
クＣの共通制御部の故障がこれに対応する。
の具体的インタリーブ縮退動作を説明する図である。図
５は、４ウェイインタリーブから２ウェイインタリーブ
へのインタリーブ縮退動作例を示す。図６は本発明の記
憶装置の４ウェイインタリーブから１ウェイインタリー
ブへのインタリーブ縮退動作例を示す。いずれの場合も
ＯＳによる構成制御によってＭＵ２が切り離された状態
から、バンクＣ全体の障害によってＭＭ４とＭＭ５とを
切り離す必要が生じたケースを示す。バンクＣ全体に障
害が生じることは、実際に起こり得ることであり、バン
クＣの共通制御部の故障がこれに対応する。
【００３２】図５及び図６において第１アドレス変換テ
ーブル１１及び第２アドレス変換テーブル１２の有効ビ
ットが０になっているエントリは、切り離されたＭＵを
表わす。また、黒塗りの部分は、故障したバンクＭに関
わるメモリブロックであり、４ウェイインタリーブを固
定的に形成する装置では、この部分が全てのＭＵに含ま
れるので、このままではシステムダウンとなる。
ーブル１１及び第２アドレス変換テーブル１２の有効ビ
ットが０になっているエントリは、切り離されたＭＵを
表わす。また、黒塗りの部分は、故障したバンクＭに関
わるメモリブロックであり、４ウェイインタリーブを固
定的に形成する装置では、この部分が全てのＭＵに含ま
れるので、このままではシステムダウンとなる。
【００３３】図５は、メモリアクセス性能を重視する場
合のインタリーブ縮退方法で、４ウェイインタリーブか
ら２ウェイインタリーブへインタリーブを縮退する。図
４（ｂ）のテーブル生成規則に従い、第２アドレス変換
テーブル１２の要素を振り直して、故障したバンクＣの
ＭＭ４とＭＭ５のメモリブロックは、ＭＵ４〜ＭＵ７の
要素に変換される。この状態からＯＳの見かけ上連続し
た絶対アドレス空間のとなるようにメモリを再構成する
こと、絶対アドレス空間の最下位アドレス側から３ＭＵ
分(ＭＵ０,ＭＵ１,ＭＵ３)が割り振られた形となる。
合のインタリーブ縮退方法で、４ウェイインタリーブか
ら２ウェイインタリーブへインタリーブを縮退する。図
４（ｂ）のテーブル生成規則に従い、第２アドレス変換
テーブル１２の要素を振り直して、故障したバンクＣの
ＭＭ４とＭＭ５のメモリブロックは、ＭＵ４〜ＭＵ７の
要素に変換される。この状態からＯＳの見かけ上連続し
た絶対アドレス空間のとなるようにメモリを再構成する
こと、絶対アドレス空間の最下位アドレス側から３ＭＵ
分(ＭＵ０,ＭＵ１,ＭＵ３)が割り振られた形となる。
【００３４】図６は、メモリ容量を重視する場合のイン
タリーブ縮退方法であり４ウェイインタリーブから１ウ
ェイインタリーブへ縮退する。図４(c)のテーブル生成
規則に従い、第２アドレス変換テーブル１２の要素を振
り直すと、故障したバンクＣのＭＭ４及びＭＭ５のメモ
リブロックは、ＭＵ４とＭＵ５の要素に変換される。こ
の状態から、ＯＳの見かけ上連続した絶対アドレス空間
となるようにメモリを再構成して、絶対アドレス空間の
最下位アドレス側から５ＭＵ分（ＭＵ０，ＮＵ１，ＭＵ
３，ＭＵ６，ＭＵ７）が割り振られた形となる。
タリーブ縮退方法であり４ウェイインタリーブから１ウ
ェイインタリーブへ縮退する。図４(c)のテーブル生成
規則に従い、第２アドレス変換テーブル１２の要素を振
り直すと、故障したバンクＣのＭＭ４及びＭＭ５のメモ
リブロックは、ＭＵ４とＭＵ５の要素に変換される。こ
の状態から、ＯＳの見かけ上連続した絶対アドレス空間
となるようにメモリを再構成して、絶対アドレス空間の
最下位アドレス側から５ＭＵ分（ＭＵ０，ＮＵ１，ＭＵ
３，ＭＵ６，ＭＵ７）が割り振られた形となる。
【００３５】図５及び図６のメモリ再構成法ともに、Ｏ
Ｓが元々切り離していたＭＵ２と、ＯＳ見えにはＭＭ４
とＭＭ５にしか見えないＭＵ４とＭＵ５の要素がメモリ
再構成後の第１アドレス変換テーブル１１から取り除か
れている。
Ｓが元々切り離していたＭＵ２と、ＯＳ見えにはＭＭ４
とＭＭ５にしか見えないＭＵ４とＭＵ５の要素がメモリ
再構成後の第１アドレス変換テーブル１１から取り除か
れている。
【００３６】以上、本発明の記憶装置の好適実施形態を
例を詳述したが、本発明はこの特定実施形態例のみに限
定されるべきでなく、用途に応じて種々の変形変更が可
能であることが容易に理解できよう。
例を詳述したが、本発明はこの特定実施形態例のみに限
定されるべきでなく、用途に応じて種々の変形変更が可
能であることが容易に理解できよう。
【００３７】
【発明の効果】上述の説明から理解される如く、本発明
の記憶装置によると、障害発生の前後でインタリーブウ
ェイ数を縮退するようなメモリ再構成を行っても単位記
憶容量は不変である。またインタリーブ制御をＯＳは行
う必要がないという実用上の顕著な効果を有する。
の記憶装置によると、障害発生の前後でインタリーブウ
ェイ数を縮退するようなメモリ再構成を行っても単位記
憶容量は不変である。またインタリーブ制御をＯＳは行
う必要がないという実用上の顕著な効果を有する。
【図１】本発明の記憶装置の好適実施形態の構成ブロッ
ク図である。
ク図である。
【図２】図１に示す記憶装置の各メモリバンク間のイン
タリーブ方法とアドレッシングを示す図である。
タリーブ方法とアドレッシングを示す図である。
【図３】図１に示す第１及び第２アドレス変換テーブル
の構成を示す図である。
の構成を示す図である。
【図４】図１に示す第２アドレス変換テーブルの生成方
法を示す図である。
法を示す図である。
【図５】本発明の記憶装置の４ウェイインタリーブから
２ウェイインタリーブへのインタリーブ縮退動作を示す
図である。
２ウェイインタリーブへのインタリーブ縮退動作を示す
図である。
【図６】本発明の記憶装置の４ウェイインタリーブから
１ウェイインタリーブへのインタリーブ縮退動作を示す
図である。
１ウェイインタリーブへのインタリーブ縮退動作を示す
図である。
１０ メモリ絶対アドレスレジスタ １１ 第１アドレス変換テーブル １２ 第２アドレス変換テーブル １３ メモリ実物理アドレス １４ バンクデコーダ １５〜１８ アドレス切換ゲート ３０〜３３ メモリバンク
Claims (4)
- 【請求項１】複数のメモリバンクを有し、該メモリバン
ク間でインタリーブを行ない、複数の独立に制御可能な
メモリブロックに分割しメモリ再構成を行なう記憶装置
において、 ＯＳが参照し、絶対アドレス空間を単位記憶容量毎に分
割して構成制御可能にする第１アドレス変換テーブル
と、 該第１アドレス変換テーブルの出力値及びインタリーブ
ェイ数から使用するメモリバンクとメモリブロックとを
インタリーブを互いに形成するメモリユニット間で共有
するように指定する第２アドレス変換テーブルと、を備
えて成ることを特徴とする記憶装置。 - 【請求項２】前記第１アドレス変換テーブルが指定する
メモリユニットを、更に最大インタリーブェイ数と等し
い分割したメモリブロックで構成する請求項１に記載の
記憶装置。 - 【請求項３】複数のメモリバンクを有し、該メモリバン
ク間でインタリーブを行ない、複数の独立に制御可能な
メモリブロックに分割しメモリ再構成を行なう記憶装置
において、 前記複数のメモリバンクに各々接続されるアドレス切換
ゲートと、 該アドレス切換ゲートを制御するメモリ実物理アドレス
合成器及びバンクデコーダと、 メモリ絶対アドレスレジスタと、 第１アドレス変換テーブルと、 該第１アドレス変換テーブル及び前記メモリ絶対アドレ
スレジスタの出力で制御される第２アドレス変換テーブ
ルと、を備え、 前記アドレス合成器は前記第２アドレス変換テーブル及
び前記メモリ絶対アドレスレジスタの出力を受け、前記
バンクデコーダは前記第２アドレス変換テーブルの出力
で制御されることを特徴とする記憶装置。 - 【請求項４】それぞれに複数のメモリモジュールが備え
られた複数のメモリバンクでメモリ装置が構成され、前
記複数のメモリバンクの間でインタリーブを行ない、各
メモリバンク内を所定のメモリブロック単位で独立して
並行的に動作し得るように前記メモリモジュールを再構
成する記憶装置において、 前記メモリ装置のメモリ絶対アドレスの領域を論理的な
単位記憶容量毎に分割して構成制御可能とした第１アド
レス変換テーブルと、 前記第１アドレス変換テーブルで指定されたメモリユニ
ットを分割して構成し、 前記第１アドレス変換テーブ
ルからの出力データ及びインタリーブェイ数から、前記
複数のメモリバンクと前記複数のメモリブロックを、イ
ンタリーブを互いに形成する前記複数のメモリユニット
の間で共有するように特定する第２アドレス変換テーブ
ルとを備え、 障害等の発生の前後で基本動作プログラムから見たメモ
リ単位記憶容量を保証した上で、障害等の発生したメモ
リバンクを切り離して不使用の形でインタリーブェイ数
を縮退するようにメモリ再構成するように構成されて成
ることを特徴とする記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13455698A JP3645709B2 (ja) | 1998-04-28 | 1998-04-28 | 記憶装置 |
| US09/300,444 US6401177B1 (en) | 1998-04-28 | 1999-04-28 | Memory system for restructuring a main memory unit in a general-purpose computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13455698A JP3645709B2 (ja) | 1998-04-28 | 1998-04-28 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11312120A true JPH11312120A (ja) | 1999-11-09 |
| JP3645709B2 JP3645709B2 (ja) | 2005-05-11 |
Family
ID=15131095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13455698A Expired - Fee Related JP3645709B2 (ja) | 1998-04-28 | 1998-04-28 | 記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6401177B1 (ja) |
| JP (1) | JP3645709B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007077595A1 (ja) * | 2005-12-28 | 2007-07-12 | Fujitsu Limited | メモリ制御方法、プログラム及び装置 |
| WO2013069136A1 (ja) | 2011-11-10 | 2013-05-16 | 富士通株式会社 | 情報処理装置、情報処理方法、情報処理プログラム、および同プログラムを記録した記録媒体 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002084499A1 (en) * | 2001-04-11 | 2002-10-24 | Chelsio Communications, Inc. | Multi-purpose switching network interface controller |
| US20030046501A1 (en) * | 2001-09-04 | 2003-03-06 | Schulz Jurgen M. | Method for interleaving memory |
| US7945705B1 (en) | 2004-05-25 | 2011-05-17 | Chelsio Communications, Inc. | Method for using a protocol language to avoid separate channels for control messages involving encapsulated payload data messages |
| US20060195677A1 (en) * | 2005-02-28 | 2006-08-31 | Texas Instruments Incorporated | Bank conflict avoidance in a multi-banked cache system |
| US7660264B1 (en) | 2005-12-19 | 2010-02-09 | Chelsio Communications, Inc. | Method for traffic schedulign in intelligent network interface circuitry |
| US7724658B1 (en) | 2005-08-31 | 2010-05-25 | Chelsio Communications, Inc. | Protocol offload transmit traffic management |
| US7715436B1 (en) | 2005-11-18 | 2010-05-11 | Chelsio Communications, Inc. | Method for UDP transmit protocol offload processing with traffic management |
| US7660306B1 (en) | 2006-01-12 | 2010-02-09 | Chelsio Communications, Inc. | Virtualizing the operation of intelligent network interface circuitry |
| US7616563B1 (en) | 2005-08-31 | 2009-11-10 | Chelsio Communications, Inc. | Method to implement an L4-L7 switch using split connections and an offloading NIC |
| US7760733B1 (en) | 2005-10-13 | 2010-07-20 | Chelsio Communications, Inc. | Filtering ingress packets in network interface circuitry |
| US8935406B1 (en) | 2007-04-16 | 2015-01-13 | Chelsio Communications, Inc. | Network adaptor configured for connection establishment offload |
| US8060644B1 (en) | 2007-05-11 | 2011-11-15 | Chelsio Communications, Inc. | Intelligent network adaptor with end-to-end flow control |
| US8589587B1 (en) | 2007-05-11 | 2013-11-19 | Chelsio Communications, Inc. | Protocol offload in intelligent network adaptor, including application level signalling |
| US7826350B1 (en) | 2007-05-11 | 2010-11-02 | Chelsio Communications, Inc. | Intelligent network adaptor with adaptive direct data placement scheme |
| US7831720B1 (en) | 2007-05-17 | 2010-11-09 | Chelsio Communications, Inc. | Full offload of stateful connections, with partial connection offload |
| US8095725B2 (en) * | 2007-12-31 | 2012-01-10 | Intel Corporation | Device, system, and method of memory allocation |
| US9336129B2 (en) | 2013-10-02 | 2016-05-10 | Sandisk Technologies Inc. | System and method for bank logical data remapping |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532188A (en) | 1978-08-29 | 1980-03-06 | Nec Corp | Reconstruction controller of memory module |
| JPS60205760A (ja) * | 1984-03-30 | 1985-10-17 | Fuji Xerox Co Ltd | メモリ制御装置 |
| JPH01156852A (ja) | 1987-12-15 | 1989-06-20 | Nec Corp | インターリーブ制御方式 |
| US5428758A (en) * | 1991-05-10 | 1995-06-27 | Unisys Corporation | Method and system for remapping memory from one physical configuration to another physical configuration |
-
1998
- 1998-04-28 JP JP13455698A patent/JP3645709B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-28 US US09/300,444 patent/US6401177B1/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007077595A1 (ja) * | 2005-12-28 | 2007-07-12 | Fujitsu Limited | メモリ制御方法、プログラム及び装置 |
| KR101011171B1 (ko) | 2005-12-28 | 2011-01-26 | 후지쯔 가부시끼가이샤 | 메모리 제어 방법, 기억 매체 및 장치와 정보 처리 장치 |
| JP4810542B2 (ja) * | 2005-12-28 | 2011-11-09 | 富士通株式会社 | メモリ制御方法、プログラム及び装置 |
| US8219881B2 (en) | 2005-12-28 | 2012-07-10 | Fujitsu Limited | Memory controlling method, program and device |
| WO2013069136A1 (ja) | 2011-11-10 | 2013-05-16 | 富士通株式会社 | 情報処理装置、情報処理方法、情報処理プログラム、および同プログラムを記録した記録媒体 |
| US9552241B2 (en) | 2011-11-10 | 2017-01-24 | Fujitsu Limited | Information processing apparatus, method of information processing, and recording medium having stored therein program for information processing |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3645709B2 (ja) | 2005-05-11 |
| US6401177B1 (en) | 2002-06-04 |
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