JPH11308075A - デジタルフィルタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のデジタルフィルタ回路では、デジタル
フィルタに設定したタップ係数を確認するにはＲＡＭ、
ベリファイプログラム、ＣＰＵを必要として回路規模が
増大するという問題点があったが、本発明は、回路規模
の増大を抑えてタップ係数の訂正を実現するデジタルフ
ィルタ回路を提供する。 【解決手段】 タップ係数エラー検出回路２でＲＯＭ４
から出力されたタップ係数の総和とデジタルフィルタ１
に保持されているタップ係数の総和とを比較し、不一致
であればデジタルフィルタ１に保持されているタップ係
数に誤りあると判定し、その判定結果で再書き込み制御
回路３がＲＯＭ４に再度タップ係数をデジタルフィルタ
１に出力させる指示を出力して、デジタルフィルタ１に
おけるタップ係数の更新を行うデジタルフィルタ回路で
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル信号処理
を行うデジタルフィルタ回路に係り、特にタップ係数デ
ータを読み込む最中に障害によりデータが書き換わった
場合に、正常なタップ係数データを再度読み込ませる回
路部分の規模を小さくしたデジタルフィルタ回路に関す
る。

【０００２】

【従来の技術】従来のデジタルフィルタ回路について図
４を用いて説明する。図４は、従来のデジタルフィルタ
回路の概略構成ブロック図である。従来のデジタルフィ
ルタ回路は、図４に示すように、ＦＩＲフィルタ又はＩ
ＩＲフィルタ等から成るデジタルフィルタ１′と、タッ
プ係数データを記憶するＲＯＭ４′とを備えている。

【０００３】従来のデジタルフィルタ回路の各部につい
て説明する。デジタルフィルタ１′は、電源投入時にＲ
ＯＭ４′にアドレスバスを介して指定アドレスを出力
し、ＲＯＭ４′からデータバスを介して当該指定アドレ
スにおけるタップ係数データの入力を受け、設定するも
のであり、更に、入力される入力信号について設定され
たタップ係数データにて重み付けを行い、出力信号とし
て出力するものである。

【０００４】ここで、デジタルフィルタ１′は、ＦＩＲ
フィルタ又はＩＩＲフィルタ等から構成されるものであ
る。ＦＩＲ（Finite-duration Impulse Response）フィ
ルタは、インパルス応答波形を通すと、ある決まった時
間だけ信号を出力する有限長インパルス応答フィルタで
ある。ＩＩＲ（Infinite-duration Impulse Response）
フィルタは、インパルス応答波形を通すと、フィードバ
ック・ループにより無限にインパルス応答波形の減衰波
形が出力され続ける無限長インパルス応答フィルタであ
る。

【０００５】ＲＯＭ４′は、デジタルフィルタ１′に対
してタップ係数データを記憶するものであり、電源投入
時に外部からシステムリセット信号が入力されると、デ
ジタルフィルタ１′からアドレスバスを介して指定アド
レスを受け取り、当該指定アドレスにおけるタップ係数
データをデータバスを介してデジタルフィルタ１′に出
力するものである。

【０００６】次に、従来のデジタルフィルタ回路の動作
について説明する。従来のデジタルフィルタ回路は、電
源投入時に外部からシステムリセット信号がＲＯＭ４′
に入力されると、デジタルフィルタ１′からの指定アド
レスをアドレスバスを介して入力し、指定アドレスにお
けるタップ係数データを読み取って、データバスを介し
てデジタルフィルタ１′に出力する。タップ係数データ
を入力したデジタルフィルタ１′は、内部にそのタップ
係数データを設定保持する。

【０００７】デジタルフィルタ１′にタップ係数データ
が設定された状態で、入力信号が入力されてタップ係数
データを用いて重み付けを行って出力信号として出力す
るようになっている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来のデジタルフィルタ回路では、電源投入時に一度だけ
ＲＯＭ４′からデジタルフィルタ１′にタップ係数が設
定されるものであるため、タップ係数を変更する場合に
はＲＯＭ４′の内容を書き換えればよいが、デジタルフ
ィルタ１′がＲＯＭ４′からタップ係数データを読み込
む最中に、もし電源のハザードや電磁ノイズあるいは他
の何らかの原因でタップ係数のデータが不意に書き変わ
ってしまった場合には、次の電源投入時まで誤ったタッ
プ係数でデジタルフィルタ１′が動作することになる。

【０００９】これに対する対処として、タップ係数デー
タを設定するデジタルフィルタ１′内のレジスタを読み
書き両用とし、書き込んだ後に読み出してＲＯＭ４′に
記憶されているタップ係数データと比較してベリファイ
（確認）する方法が考えられる。

【００１０】しかし、この方法はタップ係数データ設定
のレジスタをＲＡＭ（Random Access Memory）のように
読み書き可能に設計する必要があり、かつＣＰＵ等の演
算処理回路とべリファイを行うためのプログラム（べリ
ファイプログラム）が必要となり、全体の回路規模が著
しく増大するという問題点があった。

【００１１】本発明は上記実情に鑑みて為されたもの
で、タップ係数データを読み込む最中に障害等によりデ
ータが書き換わった場合に、正常なタップ係数データを
再度読み込ませると共に、当該回路部分の規模を小さく
できるデジタルフィルタ回路を提供することを目的とし
ている。

【００１２】

【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、デジタルフィルタ
回路において、外部から入力されて設定されたタップ係
数を用いて入力信号に重み付けを行うデジタルフィルタ
と、前記デジタルフィルタに対するタップ係数を記憶す
ると共に、電源投入時若しくはタップ係数更新信号の入
力時に記憶するタップ係数を前記デジタルフィルタに出
力する記憶手段と、前記記憶手段からデジタルフィルタ
へのタップ係数が出力される際にタップ係数の入力を受
け、当該タップ係数の総和を演算し、前記デジタルフィ
ルタに各々設定されたタップ係数の入力を受けて加算処
理し、前記演算した総和と前記加算処理した結果とを比
較し、不一致の場合に特定信号を出力するタップ係数エ
ラー検出回路と、前記特定信号の入力を受けると前記記
憶手段に対して前記デジタルフィルタへのタップ係数出
力を指示するタップ係数更新信号を出力する再書き込み
制御回路とを有することを特徴としており、タップ係数
の誤りを早期に訂正できると共に、回路規模の増大を抑
えることができる。

【００１３】上記従来例の問題点を解決するための請求
項２記載の発明は、請求項１記載のデジタルフィルタ回
路において、デジタルフィルタは、多段に接続され、入
力信号を一定時間遅延させる遅延素子と、タップ係数を
保持する複数のタップレジスタと、前記遅延素子からの
信号と当該遅延素子に対応するタップレジスタに保持さ
れたタップ係数との乗算を行う乗算器と、前記各乗算器
における乗算結果の総和を演算する加算器とを備えるデ
ジタルフィルタであり、タップ係数エラー検出回路は、
前記デジタルフィルタにおける各タップレジスタからの
タップ係数の総和を演算する加算器と、記憶手段から入
力されるタップ係数から総和を演算して記憶するチェッ
クレジスタと、前記加算器での演算された総和と前記チ
ェックレジスタに記憶された総和とを比較し、不一致で
あれば特定信号を出力する比較器とを備えるタップ係数
エラ一検出回路であることを特徴としており、タップ係
数の誤りを早期に訂正できると共に、回路規模の増大を
抑えることができる。

【００１４】上記従来例の問題点を解決するための請求
項３記載の発明は、請求項１又は２記載のデジタルフィ
ルタ回路において、デジタルフィルタは、インパルス応
答波形を通すとある決まった時間の出力が得られるＦＩ
Ｒフィルタであることを特徴としている。

【００１５】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。本発明の実施の形態に係るデ
ジタルフィルタ回路は、記憶手段（ＲＯＭ）から出力さ
れるタップ係数の総和とデジタルフィルタに設定されて
いるタップ係数の総和とを比較し、不一致の場合に記憶
手段から再度タップ係数をデジタルフィルタに出力して
更新するものであり、回路規模を増大させることのない
簡易な構成にて、早期にタップ係数の誤りを訂正できる
ものである。

【００１６】本発明の実施の形態に係るデジタルフィル
タ回路について図１を用いて説明する。図１は、本発明
の実施の形態に係るデジタルフィルタ回路の構成ブロッ
ク図である。本実施の形態のデジタルフィルタ回路（本
回路）は、図１に示すように、テジタルフィルタ１と、
タップ係数エラー検出回路２と、再書き込み制御回路３
と、記憶手段としてのＲＯＭ４とから構成されている。

【００１７】本回路の各部を具体的に説明する。テジタ
ルフィルタ１は、ＦＩＲフィルタ又はＩＩＲフィルタ等
から構成されるものであり、更に電源投入時にＲＯＭ４
からタップ係数データが設定され、入力信号の重み付け
処理を行う際に、タップ係数をタップ係数エラー検出回
路２に出力し、またＲＯＭ４からタップ係数更新データ
を入力し、更新されたタップ係数データを再度設定する
ものである。

【００１８】タップ係数エラー検出回路２は、ＲＯＭ４
からテジタルフィルタ１にタップ係数データが出力され
る際に、タップ係数のチェックサム（Check Sum ）を記
憶しており、更にテジタルフィルタ１から入力されるタ
ップ係数について総和を演算し、記憶しているチェック
サムと比較し、その結果をタップ係数エラー判定フラグ
として再書き込み制御回路３に出力するものである。
尚、チェックサムとは、ここではタップ係数の総和を意
味し、データの塊の中の全バイトに対して、連続的に算
術演算又は論理演算を行って得られた値のことである。

【００１９】また、タップ係数エラー判定フラグは、比
較結果が一致していればフラグは立たず、比較結果が不
一致であればフラグが立つようになっている。つまり、
タップ係数エラー検出回路２は、予め記憶するチェック
サムとテジタルフィルタ１から入力されるタップ係数の
総和とを比較し、両者が一致しない場合に、タップ係数
に誤りがあると判定してタップ係数エラー判定フラグを
出力するものである。ここでは、フラグを出力するよう
にしているが、判定結果を通常のデータとして出力する
ようにしても構わない。

【００２０】再書き込み制御回路３は、タップ係数エラ
ー判定フラグの入力を受けると、ＲＯＭ４に対してタッ
プ係数更新のためのイネーブル信号（タップ係数更新信
号）を出力する。

【００２１】ＲＯＭ４は、タップ係数データを記憶して
いるものであり、電源投入時にテジタルフィルタ１にそ
のタップ係数データを出力するものである。また、ＲＯ
Ｍ４は、再書き込み制御回路３からタップ係数更新のた
めのイネーブル信号（タップ係数更新信号）の入力を受
けると、テジタルフィルタ１に対して再度タップ係数デ
ータを出力する。ここで、再度出力されるタップ係数デ
ータをタップ係数更新データと呼ぶことにする。

【００２２】次に、本回路の動作を図１を用いて説明す
る。尚、本発明の特徴部分を明確にするために、電源投
入時にＲＯＭ４からテジタルフィルタ１にタップ係数デ
ータが設定された際に障害等によりデータ内容が書き換
わってしまった場合について説明する。

【００２３】電源投入時に、ＲＯＭ４からテジタルフィ
ルタ１にタップ係数データが設定されるのは従来の回路
と同様であるが、本回路では、そのタップ係数データが
タップ係数エラー検出回路２にも出力され、タップ係数
エラー検出回路２でタップ係数の総和が演算されてチェ
ックサムとして記憶される。

【００２４】そして、テジタルフィルタ１で設定された
タップ係数を用いて入力信号の重み付け処理が為される
際に、タップ係数がタップ係数エラー検出回路２に出力
される。そして、タップ係数エラー検出回路２では、入
力されるタップ係数の総和を演算し、予め記憶されてい
るチェックサムと比較する。ここでは、タップ係数デー
タの設定時に障害等によりデータ内容が書き換わってし
まった場合であるので、比較結果は不一致となる。する
と、タップ係数エラー検出回路２は、タップ係数エラー
判定フラグを立て再書き込み制御回路３に出力する。

【００２５】再書き込み制御回路３では、タップ係数エ
ラー判定フラグの入力によりＲＯＭ４にタップ係数更新
信号を出力する。すると、ＲＯＭ４は、テジタルフィル
タ１にタップ係数更新データを出力する。そして、テジ
タルフィルタ１は、タップ係数更新データに従ってタッ
プ係数を更新する。

【００２６】次に、本発明の実施の形態に係るテジタル
フィルタ回路のテジタルフィルタとタップ係数エラー検
出回路について、テジタルフィルタがＦＩＲフィルタで
ある場合を図２を用いて、テジタルフィルタがＩＩＲフ
ィルタである場合を図３を用いて説明する。図２は、テ
ジタルフィルタがＦＩＲフィルタである場合のテジタル
フィルタ回路の部分的な構成ブロック図であり、図３
は、テジタルフィルタがＩＩＲフィルタである場合のテ
ジタルフィルタ回路の部分的な構成ブロック図である。

【００２７】ＦＩＲフィルタを用いた例では、図２に示
すように、テジタルフィルタ１０として、タップ係数の
数に応じて多段に接続された遅延素子１１と、各遅延素
子１１に対応して設けられたタップレジスタ１２と、各
遅延素子１１からの出力と対応するタップレジスタ１２
からの出力とを乗算する乗算器１３と、各乗算器１３か
らの出力を加算する加算器１４とを備え、タップ係数エ
ラー検出回路２０として、各タップレジスタ１２からの
出力を受けて加算する加算器２１と、チェックサムを記
憶するチェックレジスタ２２と、加算器２１での加算結
果とチェックレジスタ２２のチェックサムとを比較する
比較器２３と、チェックサムを演算するチェックサム演
算回路２４とを備えている。

【００２８】図２における各部を具体的に説明する。遅
延素子１１ａ〜１１ｘは、例えばフリップフロップで構
成され、タップ係数ＴＡ０〜ＴＡｎの数に対応して多段
に接続されている。遅延素子１１ａには入力信号が入力
され、その後段の遅延素子１１には前段の遅延素子１１
の出力が入力されて一定時間遅延し、更に後段の遅延素
子１１に出力されると共に、遅延素子１１ａ〜１１ｘか
らの出力は各々乗算器１３ａ〜１３ｘに出力されるもの
である。尚、遅延素子１１ｘの後段には遅延素子がない
ため、出力は乗算器１３ｘにのみ出力される。

【００２９】タップレジスタ１２ａ〜１２ｘは、タップ
係数ＴＡ０〜ＴＡｎがＲＯＭ４から入力されて記憶し、
乗算器１３ａ〜１３ｘに各々出力すると共に、各タップ
係数はタップ係数エラー検出回路２０の加算器２１にも
出力されるものである。

【００３０】乗算器１３ａ〜１３ｘは、遅延素子１１ａ
〜１１ｘからの出力とタップレジスタ１２ａ〜１２ｘか
らの出力とを各々乗算し、加算器１４に出力するもので
ある。また、加算器１４は、乗算器１３ａ〜１３ｘから
の出力を加算してＦＩＲ出力信号として出力するもので
ある。この乗算器１３と加算器１４における乗算及び加
算処理が入力信号に対する重み付けを行っていることに
なる。

【００３１】タップ係数エラー検出回路２０における加
算器２１は、ＦＩＲフィルタのデジタルフィルタ１０の
タップレジスタ１２ａ〜１２ｘからタップ係数ＴＡ０〜
ＴＡｎを入力し、加算処理して比較器２３に出力するも
のである。

【００３２】また、チェックサム演算回路２４は、ＲＯ
Ｍ４から入力されたタップ係数データについて総和を演
算し、チェックレジスタ２２に出力するものである。チ
ェックレジスタ２２は、チェックサム演算回路２４から
入力されるチェックサムを記憶し、比較器２３に出力す
るものである。

【００３３】比較器２３は、加算器２１からの出力Ａと
チェックレジスタ２２からの出力Ｂとを比較し、一致し
ていなければタップ係数にエラーがあると判定し、タッ
プ係数エラー判定フラグを再書き込み制御回路３に出力
するものである。

【００３４】次に、図２における動作について説明す
る。ＲＯＭ４からデジタルフィルタ１０にタップ係数デ
ータが入力されると、タップ係数がタップレジスタ１２
ａ〜１２ｘに設定される。そして、入力信号が遅延素子
１１ａに入力されて順次後段の遅延素子１１に出力され
ながら、遅延素子１１ｘまで信号が入力された状態に
て、遅延素子１１ａ〜１１ｘからの出力ａ〜ｘが乗算器
１３ａ〜１３ｘに同じタイミングで出力される。また、
この時、タップレジスタ１２ａ〜１２ｘからＴＡＰ０〜
ＴＡＰｎが乗算器１３ａ〜１３ｘに出力され、乗算器１
３ａ〜１３ｘにて乗算され、乗算結果が加算器１４に出
力される。そして、加算器１４にて全ての乗算結果を加
算して出力する。この後、遅延素子１１にて順次信号が
遅延する度に乗算器１３での乗算と加算器１４での加算
処理が為されるものである。

【００３５】また、タップレジスタ１２ａ〜１２ｘから
ＴＡＰ０〜ＴＡＰｎが乗算器１３ａ〜１３ｘに出力され
るタイミングで、ＴＡＰ０〜ＴＡＰｎがタップ係数にエ
ラー検出回路２０の加算器２１に入力されて、加算さ
れ、比較器２３にてチェックレジスタ２２のチェックサ
ムと比較され、不一致であればタップ係数エラー判定フ
ラグを再書き込み制御回路３に出力する。その後は、図
１の動作で説明したように、タップ係数の更新が為され
る。

【００３６】次に、デジタルフィルタとしてＩＩＲフィ
ルタを用いた例を図３を用いて説明する。ＩＩＲフィル
タを用いた例では、図３に示すように、テジタルフィル
タ３０として、タップ係数の数に応じて多段に接続され
た遅延素子３１と、各遅延素子３１に対応して設けられ
たタップレジスタ３２と、各遅延素子３１からの出力と
対応するタップレジスタ３２からの出力とを乗算する乗
算器３３と、各乗算器３３からの出力を加算する加算器
３４とを備え、タップ係数エラー検出回路２０として、
各タップレジスタ３２からの出力を受けて加算する加算
器２１と、チェックサムを記憶するチェックレジスタ２
２と、加算器２１での加算結果とチェックレジスタ２２
のチェックサムとを比較する比較器２３と、チェックサ
ムを演算するチェックサム演算回路２４とを備えてい
る。

【００３７】デジタルフィルタ３０としてのＩＩＲフィ
ルタは、入力信号が加算器３４にまず入力され、入力信
号と各乗算器３３ａ〜３３ｘでの乗算結果とを加算した
信号がＩＩＲ出力として出力されるものである。デジタ
ルフィルタ３０の各部は、基本的には図２のＦＩＲフィ
ルタの各部と同様であるので、以下図３における動作を
主に説明する。

【００３８】デジタルフィルタ３０において、入力信号
は加算器３４を介して遅延素子３１ａに入力され、更に
後段の遅延素子３１へと順次遅延出力を行う。そして、
遅延素子３１ａ〜３１ｘからの出力ａ′〜ｘ′が乗算器
３３ａ〜３３ｘに出力されると共に、タップレジスタ３
２ａ〜３２ｘのタップ係数ＴＡＰ０〜ＴＡＰｎも乗算器
３３ａ〜３３ｘ及びタップ係数エラー検出回路２０の加
算器２１に出力される。

【００３９】乗算器３３では、遅延素子３１ａ〜３１ｘ
からの出力とタップレジスタ３２ａ〜３２ｘからの出力
とを各々乗算し、乗算結果を加算器３４に出力する。加
算器３４では、入力信号に乗算器３３ａ〜３３ｘからの
乗算結果を加算してＩＩＲ出力として出力するものであ
る。

【００４０】また、タップレジスタ３２ａ〜３２ｘから
のタップ係数ＴＡＰ０〜ＴＡＰｎを入力したタップ係数
エラー検出回路２０は、図２で説明したものと同様のも
のとなっているので、ここでは説明を省略する。

【００４１】本発明の実施の形態に係るデジタルフィル
タ回路によれば、タップ係数エラー検出回路２（図２，
３ではタップ係数エラー検出回路２０）でタップ係数の
チェックサムをチェックレジスタ２２に記憶しておき、
デジタルフィルタ１（図２ではデジタルフィルタ１０，
図３ではデジタルフィルタ３０）から入力されるタップ
係数を加算器２１で加算し、比較器２３で比較し、不一
致であればタップ係数エラー判定フラグを再書き込み制
御回路３に出力し、再書き込み制御回路３がＲＯＭ４に
再度のタップ係数データの出力を指示し、ＲＯＭ４から
デジタルフィルタ１にタップ係数更新データを出力して
デジタルフィルタ１にタップ係数の設定を行うようにし
ているので、回路規模を増大させることなく、電源投入
時に障害等によって発生するタップ係数データの書き込
み誤りを容易に訂正できる効果がある。

【００４２】これにより、誤ったタップ係数を次の電源
投入時より前の早期に訂正できるため、デジタルフィル
タ回路の誤動作が継続するのを防止できるものである。

【００４３】また、チェックレジスタ２２と加算器２１
と比較器２３を用いてタップ係数のエラーを検出するよ
うにしているので、ＲＡＭ、ベリファイプログラム及び
ＣＰＵを必要とせず、回路規模を小さくできるものであ
る。

【００４４】

【発明の効果】本発明によれば、タップ係数エラー検出
回路を用いて記憶手段から出力されたタップ係数の総和
とデジタルフィルタに保持されているタップ係数の総和
を比較して不一致であればデジタルフィルタに設定され
たタップ係数に誤りあると判定し、その判定結果にて再
書き込み制御回路を用いて再度記憶手段からデジタルフ
ィルタにタップ係数を出力させるデジタルフィルタ回路
としているので、タップ係数の誤りを早期に訂正できる
と共に、回路規模の増大を抑えることができる効果があ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るデジタルフィルタ回
路の構成ブロック図である。

【図２】テジタルフィルタがＦＩＲフィルタである場合
のテジタルフィルタ回路の部分的な構成ブロック図であ
る。

【図３】テジタルフィルタがＩＩＲフィルタである場合
のテジタルフィルタ回路の部分的な構成ブロック図であ
る。

【図４】従来のデジタルフィルタ回路の構成ブロック図
である。

【符号の説明】

１，１′，１０…デジタルフィルタ、 ２，２０…タッ
プ係数エラー検出回路、 ３…再書き込み制御回路、
４，４′…ＲＯＭ、 １１…遅延素子、 １２…タップ
レジスタ、 １３…乗算器、 １４…加算器、 ２１…
加算器、 ２２…チェックレジスタ、 ２３…比較器、
２４…チェックサム演算回路、 ３１…遅延素子、
３２…タップレジスタ、 ３３…乗算器、 ３４…加算
器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部から入力されて設定されたタップ係
   数を用いて入力信号に重み付けを行うデジタルフィルタ
   と、 前記デジタルフィルタに対するタップ係数を記憶すると
   共に、電源投入時若しくはタップ係数更新信号の入力時
   に記憶するタップ係数を前記デジタルフィルタに出力す
   る記憶手段と、 前記記憶手段からデジタルフィルタへのタップ係数が出
   力される際にタップ係数の入力を受け、当該タップ係数
   の総和を演算し、前記デジタルフィルタに各々設定され
   たタップ係数の入力を受けて加算処理し、前記演算した
   総和と前記加算処理した結果とを比較し、不一致の場合
   に特定信号を出力するタップ係数エラー検出回路と、 前記特定信号の入力を受けると前記記憶手段に対して前
   記デジタルフィルタへのタップ係数出力を指示するタッ
   プ係数更新信号を出力する再書き込み制御回路とを有す
   ることを特徴とするデジタルフィルタ回路。
2. 【請求項２】 デジタルフィルタは、多段に接続され、
   入力信号を一定時間遅延させる遅延素子と、タップ係数
   を保持する複数のタップレジスタと、前記遅延素子から
   の信号と当該遅延素子に対応するタップレジスタに保持
   されたタップ係数との乗算を行う乗算器と、前記各乗算
   器における乗算結果の総和を演算する加算器とを備える
   デジタルフィルタであり、 タップ係数エラー検出回路は、前記デジタルフィルタに
   おける各タップレジスタからのタップ係数の総和を演算
   する加算器と、記憶手段から入力されるタップ係数から
   総和を演算して記憶するチェックレジスタと、前記加算
   器での演算された総和と前記チェックレジスタに記憶さ
   れた総和とを比較し、不一致であれば特定信号を出力す
   る比較器とを備えるタップ係数エラ一検出回路であるこ
   とを特徴とする請求項１記載のデジタルフィルタ回路。
3. 【請求項３】 デジタルフィルタは、インパルス応答波
   形を通すとある決まった時間の出力が得られるＦＩＲフ
   ィルタであることを特徴とする請求項１又は請求項２記
   載のデジタルフィルタ回路。