JPH11298211A

JPH11298211A - 分布定数回路、高周波回路、バイアス印加回路およびインピーダンス調整方法

Info

Publication number: JPH11298211A
Application number: JP10234649A
Authority: JP
Inventors: Naonori Uda; 尚典宇田; Masao Nishida; 昌生西田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-09-04
Filing date: 1998-08-20
Publication date: 1999-10-29
Anticipated expiration: 2018-08-20
Also published as: US6140892A; JP3462760B2; US6388540B1

Abstract

(57)【要約】【課題】 λ／４線路と等価な特性を有し、小型化が可
能でかつ任意の周波数を抑圧することが可能な分布定数
線路を提供することである。【解決手段】ノードＮＡとノードＮＢとの間に線路１
が接続されている。ノードＮＡは容量４と線路２との直
列接続を介して接地され、ノードＮＢは容量５と線路３
との直列接続を介して接地されている。線路１，２，３
および容量４，５のパラメータは、基本波の周波数に対
してλ／４線路と等価な特性が得られ、任意の周波数に
対して線路２，３と容量４，５とがそれぞれ共振するよ
うに所定の関係式を満足する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、分布定数線路、そ
れを用いた高周波回路およびバイアス印加回路ならびに
インピーダンス調整方法に関する。

【０００２】

【従来の技術】近年、移動体通信の急速な発展に伴って
通信のために非常に多くの周波数の電波が必要となって
おり、移動体通信で使用される電波の周波数はマイクロ
波帯へと移行しつつある。そのため、携帯機に用いられ
る増幅器は、モノリシックマイクロ波集積回路（ＭＭＩ
Ｃ）やモジュール化したマイクロ波集積回路（ＭＩＣ）
により構成される。

【０００３】所望の周波数の信号を増幅する増幅器に
は、電界効果トランジスタ（ＦＥＴ）のゲートやドレイ
ンに所定の直流バイアスを印加するためのバイアス印加
回路が用いられる。このバイアス印加回路は、例えば、
基本波の波長の４分の１の長さを有する分布定数線路
（以下、λ／４線路と呼ぶ）により構成される。

【０００４】このλ／４線路は、一端を交流的に接地電
位に短絡（ショート）させると、他端は基本波の周波数
（以下、基本周波数と呼ぶ）に対して開放（オープン）
状態となる。このようなλ／４線路は、ＦＥＴへのバイ
アス印加回路の他、分配器、合成器、方向性結合器、フ
ィルタ等の種々の回路に広く応用されている。

【０００５】しかしながら、基本周波数が低くなるほ
ど、λ／４線路の長さは長くなるため、数ＧＨｚ以下の
周波数では、チップまたはモジュールの大型化につなが
る。そこで、λ／４線路を小型化する手法が検討されて
きた。

【０００６】図３７はλ／４線路を示す図、図３８はλ
／４線路と等価な従来の分布定数回路を示す図である。
図３７において、Ｚ₀ はλ／４線路１００の特性インピ
ーダンス、Ｌ₀ はλ／４線路１００の長さである。ま
た、図３８において、Ｚ₁ は線路１０１の特性インピー
ダンス、Ｌ₁ は線路１０１の長さ、Ｃ₁ は容量１０２，
１０３の容量値（キャパシタンス）である。

【０００７】図３８の分布定数回路においては、ノード
ＮＡとノードＮＢとの間に線路１０１が接続され、ノー
ドＮＡが容量１０２を介して接地され、ノードＮＢが容
量１０３を介して接地されている。

【０００８】特性インピーダンスＺ₁ 、長さＬ₁ および
容量値Ｃ₁ が次式（１２），（１３）の関係を満足する
ならば、図３８の分布定数回路は基本周波数において図
３７のλ／４線路１００と等価になる（Tetsuo Hirota,
Akira Minakawa, MasahiroMuraguchi, "Reduced-Size
Branch-Line and Rat-Race Hybrids for UniplanarMMI
C's, IEEE MTT, Vol.38, No.3, March 1990）。

【０００９】

【数１０】

【００１０】なお、λは基本波の波長、ωは基本波の角
速度である。上式（１２），（１３）において線路１０
１の長さＬ₁ を任意に選択することができるので、線路
１０１の長さＬ₁ を短縮することが可能となる。

【００１１】図３９は図３８の分布定数回路を用いたバ
イアス印加回路の回路図である。図３９のバイアス印加
回路１１０は、ＦＥＴ２００にドレインバイアスＶ_ddを
印加するためのドレインバイアス印加回路として働く。

【００１２】図３９のバイアス印加回路１１０におい
て、ノードＮＡとノードＮＢとの間に線路１０１が接続
され、ノードＮＡは容量１１１を介して接地されてい
る。ノードＮＡには、ドレインバイアスＶ_ddが印加され
る。ノードＮＢは、容量１０３を介して接地され、かつ
ＦＥＴ２００のドレインに接続されている。

【００１３】Ｚ₁ は線路１０１の特性インピーダンス、
Ｌ₁ は線路１０１の長さである。Ｃ ₁ は容量１０３の容
量値、Ｃ_gは容量１１１の容量値である。Ｚ_frはノード
ＮＢから入力側（端子Ａの側）を見たインピーダンス、
Ｚ_loはノードＮＢから出力側（端子Ｂの側）を見たイン
ピーダンスである。ここでは、インピーダンスＺ_frおよ
びインピーダンスＺ_loは５０Ωであるものとする。

【００１４】容量１１１は、基本周波数に対して十分に
小さなインピーダンスを有する。そのため、ノードＮＡ
は交流的に接地電位に短絡されている。これにより、ノ
ードＮＢは基本周波数に対して開放状態となる。すなわ
ち、図３９のバイアス印加回路１１０は、基本周波数に
対してλ／４線路として働く。この場合、ノードＮＡに
ドレインバイアスＶ_ddが印加される。

【００１５】

【発明が解決しようとする課題】一方、図３７のλ／４
線路１００をＦＥＴのドレインバイアス印加回路に用い
る場合、λ／４線路１００の一端を容量を介して接地
し、他端をＦＥＴのドレインに接続する。この場合、λ
／４線路１００の他端は基本周波数に対して開放状態に
なるとともに、偶数次の高調波に対しては短絡状態にな
る。

【００１６】偶数次の高調波（特に第２高調波）に対し
て短絡状態になる負荷条件では、ＦＥＴにより構成され
る増幅器の電力負荷効率が向上することが知られている
（本城和彦，”マイクロ波非線形回路技術”，ＭＷＥ９
５ＭｉｃｒｏｗａｖｅＷｏｒｋｓｈｏｐＤｉｇｅ
ｓｔ，ｐｐ．６５−７４，１９９５）。このため、λ／
４線路１００をバイアス印加回路に用いると、増幅器の
高効率化が図れるという利点が得られる。

【００１７】しかしながら、図３９に示したように、図
３８の分布定数回路をバイアス印加回路に用いた場合に
は、ノードＮＢは偶数次の高調波に対して短絡状態にな
らない。したがって、増幅器の小型化を図ることは可能
となるが、増幅器の高効率化を図ることができない。

【００１８】また、ＦＥＴにより構成される増幅器で
は、高周波領域でＦＥＴの発振が起こる場合がある。Ｆ
ＥＴの発振防止策として、発振周波数での利得を大きく
低下させる方法がある。図３７のλ／４線路１００をバ
イアス印加回路に用いた場合には、増幅器の利得を偶数
次の高調波に対して低下させることはできるが、それ以
外の周波数での利得を低下させることはできない。そこ
で、任意の周波数での利得を低下させることが可能なバ
イアス印加方法が要望されている。

【００１９】さらに、増幅器や混合器では、スプリアス
（不要な周波数の信号）が問題となる場合がある。そこ
で、スプリアス抑圧対策が要望されている。

【００２０】また、従来より、高効率化のために増幅器
のＢ級動作の解析からＦＥＴのドレイン端を第２高調波
に対して短絡状態にし、第３高調波に対して開放状態に
することが行われている。しかしながら、増幅器のＡ級
またはＡＢ級動作の場合に、この条件が必ずしも最適で
あるとは限らない。

【００２１】本発明の目的は、λ／４線路と等価な特性
を有し、小型化が可能でかつ任意の周波数を抑圧するこ
とが可能な分布定数回路およびそれを用いた高周波回路
を提供することである。

【００２２】本発明の他の目的は小型化および高効率化
が可能なバイアス印加回路を提供することである。

【００２３】本発明のさらに他の目的は、バイアス印加
回路においてトランジスタの負荷インピーダンスを調整
するインピーダンス調整方法を提供することである。

【００２４】本発明のさらに他の目的は、回路の小型化
および低コスト化を図ることが可能な分布定数回路を提
供することである。

【００２５】

【課題を解決するための手段および発明の効果】（１）
第１の発明第１の発明に係る分布定数回路は、第１の線路の一端が
第１の容量と第２の線路との直列接続を介して所定の基
準電位に接続されるとともに、第１の線路の他端が第２
の容量と第３の線路との直列接続を介して基準電位に接
続され、第１の周波数に対してその第１の周波数に対応
する波長の４分の１の長さを有する線路と等価な特性が
得られ、第１の周波数と異なる第２の周波数に対して第
１の容量と第２の線路とが共振しかつ第２の容量と第３
の線路とが共振することを特徴とする。

【００２６】本発明に係る分布定数回路においては、第
１の周波数に対して第１の周波数に対応する波長の４分
の１の長さを有する線路と等価な特性が得られる。それ
により、第１の線路の一端および他端のうち一方を交流
的に基準電位に短絡させた場合に第１の周波数に対して
第１の線路の一端および他端のうち他方が開放状態にな
る。

【００２７】また、第２の周波数に対して第１の容量と
第２の線路とが共振しかつ第２の容量と第３の線路とが
共振する。それにより、第２の周波数に対して第１の線
路の一端および他端が基準電位に短絡される。

【００２８】この場合、第１、第２および第３の線路な
らびに第１および第２の容量のパラメータを調整するこ
とにより、第１、第２および第３の線路を短縮するとと
もに、第２の周波数を任意に設定することができる。

【００２９】したがって、λ／４線路と等価な特性を有
し、小型化が可能でかつ任意の周波数を抑圧することが
可能な分布定数回路が提供される。

【００３０】（２）第２の発明第２の発明に係る分布定数回路は、第１の線路の一端が
第１の容量と第２の線路との直列接続を介して所定の基
準電位に接続されるとともに、第１の線路の他端が第２
の容量と第３の線路との直列接続を介して基準電位に接
続され、第１の線路の特性インピーダンスＺ_a、第１の
線路の長さＬ_a、第２および第３の線路の特性インピー
ダンスＺ_b、第２および第３の線路の長さＬ_b、第１お
よび第２の容量の容量値Ｃ、第１の周波数ｆ₁ 、第１の
周波数に対応する波長λ₁ 、第２の周波数ｆ₂ 、および
第２の周波数に対応する波長λ₂ が、

【００３１】

【数１１】

【００３２】式（１）、（２）および（３）の関係を満
足することを特徴とする。本発明に係る分布定数回路に
おいては、式（３）を満足することにより、第１の周波
数に対して第１の周波数に対応する波長の４分の１の長
さを有する線路と等価な電圧電流特性が得られる。

【００３３】また、式（２）を満足することにより、第
２の周波数に対して第１の容量と第２の線路とが共振し
かつ第２の容量と第３の線路とが共振する。それによ
り、第２の周波数に対して第１の線路の一端および他端
が基準電位に短絡される。

【００３４】さらに、式（１）を満足することにより、
第１の線路の一端および他端のうち一方を交流的に基準
電位に短絡させた場合に第１の周波数に対して第１の線
路の一端および他端のうち他方が開放状態になる。

【００３５】この場合、第１、第２および第３の線路な
らびに第１および第２の容量のパラメータを調整するこ
とにより、第１、第２および第３の線路を短縮するとと
もに、第２の周波数を任意に設定することができる。

【００３６】したがって、λ／４線路と等価な特性を有
し、小型化が可能でかつ任意の周波数を抑圧することが
可能な分布定数回路が提供される。

【００３７】（３）第３の発明第３の発明に係る分布定数回路は、第１の線路の一端が
交流的に所定の基準電位に接続されるとともに、第１の
線路の他端が容量と第２の線路との直列接続を介して基
準電位に接続され、第１の周波数に対してその第１の周
波数に対応する波長の４分の１の長さを有する線路と等
価な特性が得られ、第１の周波数と異なる第２の周波数
に対して容量と第２の線路とが共振することを特徴とす
る。

【００３８】本発明に係る分布定数回路においては、第
１の周波数に対して第１の周波数に対応する波長の４分
の１の長さを有する線路と等価な特性が得られる。それ
により、第１の周波数に対して第１の線路の他端が開放
状態になる。

【００３９】また、第２の周波数に対して容量と第２の
線路とが共振する。それにより、第２の周波数に対して
第１の線路の他端が基準電位に短絡される。

【００４０】この場合、第１および第２の線路ならびに
容量のパラメータを調整することにより、第１および第
２の線路を短縮するとともに、第２の周波数を任意に設
定することができる。

【００４１】したがって、λ／４線路と等価な特性を有
し、小型化が可能でかつ任意の周波数を抑圧することが
可能な分布定数回路が提供される。

【００４２】（４）第４の発明第４の発明に係る分布定数回路は、第１の線路の一端が
交流的に所定の基準電位に接続されるとともに、第１の
線路の他端が容量と第２の線路との直列接続を介して基
準電位に接続され、第１の線路の特性インピーダンスＺ
_a、第１の線路の長さＬ_a、第２の線路の特性インピー
ダンスＺ_b、第２の線路の長さＬ_b、容量の容量値Ｃ、
第１の周波数ｆ₁ 、第１の周波数に対応する波長λ₁ 、
第２の周波数ｆ₂ 、および第２の周波数に対応する波長
λ₂ が、

【００４３】

【数１２】

【００４４】式（１）、（２）および（３）の関係を満
足することを特徴とする。本発明に係る分布定数回路に
おいては、式（３）を満足することにより、第１の周波
数に対して第１の周波数に対応する波長の４分の１の長
さを有する線路と等価な電圧電流特性が得られる。

【００４５】また、式（２）を満足することにより、第
２の周波数に対して容量と第２の線路とが共振する。そ
れにより、第２の周波数に対して第１の線路の他端が基
準電位に短絡される。

【００４６】さらに、式（１）を満足することにより、
第１の周波数に対して第１の線路の他端が開放状態にな
る。

【００４７】この場合、第１および第２の線路ならびに
容量のパラメータを調整することにより、第１および第
２の線路を短縮するとともに、第２の周波数を任意に設
定することができる。

【００４８】したがって、λ／４線路と等価な特性を有
し、小型化が可能でかつ任意の周波数を抑圧することが
可能な分布定数回路が提供される。

【００４９】（５）第５の発明第５の発明に係る分布定数回路は、第１の線路の一端が
第１の容量と第２の線路との直列接続を介して所定の基
準電位に接続されかつ第１のインピーダンス要素を介し
て基準電位に接続されるとともに、第１の線路の他端が
第２の容量と第３の線路との直列接続を介して基準電位
に接続されかつ第２のインピーダンス要素を介して基準
電位に接続され、第１の周波数に対してその第１の周波
数に対応する波長の４分の１の長さを有する線路と等価
な特性が得られ、第１の周波数と異なる第２の周波数に
対して第１の容量と第２の線路とが共振しかつ第２の容
量と第３の線路とが共振することを特徴とする。

【００５０】本発明に係る分布定数回路においては、第
１の周波数に対して第１の周波数に対応する波長の４分
の１の長さを有する線路と等価な特性が得られる。それ
により、第１の線路の一端および他端のうち一方を交流
的に基準電位に短絡させた場合に第１の周波数に対して
第１の線路の一端および他端のうち他方が開放状態にな
る。

【００５１】また、第２の周波数に対して第１の容量と
第２の線路とが共振しかつ第２の容量と第３の線路とが
共振する。それにより、第２の周波数に対して第１の線
路の一端および他端が基準電位に短絡される。

【００５２】この場合、第１、第２および第３の線路な
らびに第１および第２の容量のパラメータを調整するこ
とにより、第１、第２および第３の線路を短縮するとと
もに、第２の周波数を任意に設定することができる。

【００５３】したがって、λ／４線路と等価な特性を有
し、小型化が可能でかつ任意の周波数を抑圧することが
可能な分布定数回路が提供される。

【００５４】（６）第６の発明第６の発明に係る分布定数回路は、第１の線路の一端が
第１の容量と第２の線路との直列接続を介して所定の基
準電位に接続されかつ第１のインピーダンス要素を介し
て基準電位に接続されるとともに、第１の線路の他端が
第２の容量と第３の線路との直列接続を介して基準電位
に接続されかつ第２のインピーダンス要素を介して基準
電位に接続され、第１の線路の特性インピーダンス
Ｚ_a、第１の線路の長さＬ_a、第２および第３の線路の
特性インピーダンスＺ_b、第２および第３の線路の長さ
Ｌ_b、第１および第２の容量の容量値Ｃ、第１および第
２のインピーダンス要素のインピーダンスＺ_c、第１の
周波数ｆ₁ 、第１の周波数に対応する波長λ₁ 、第２の
周波数ｆ₂ 、および第２の周波数に対応する波長λ₂
が、

【００５５】

【数１３】

【００５６】式（４）、（５）および（６）の関係を満
足することを特徴とする。本発明に係る分布定数回路に
おいては、式（６）を満足することにより、第１の周波
数に対して第１の周波数に対応する波長の４分の１の長
さを有する線路と等価な電圧電流特性が得られる。

【００５７】また、式（５）を満足することにより、第
２の周波数に対して第１の容量と第２の線路とが共振し
かつ第２の容量と第３の線路とが共振する。それによ
り、第２の周波数に対して第１の線路の一端および他端
が基準電位に短絡される。

【００５８】さらに、式（４）を満足することにより、
第１の線路の一端および他端のうち一方を交流的に基準
電位に短絡させた場合に第１の周波数に対して第１の線
路の一端および他端のうち他方が開放状態になる。

【００５９】この場合、第１、第２および第３の線路な
らびに第１および第２の容量のパラメータを調整するこ
とにより、第１、第２および第３の線路を短縮するとと
もに、第２の周波数を任意に設定することができる。

【００６０】したがって、λ／４線路と等価な特性を有
し、小型化が可能でかつ任意の周波数を抑圧することが
可能な分布定数回路が提供される。

【００６１】（７）第７の発明第７の発明に係る分布定数回路は、第５または第６の発
明に係る分布定数回路の構成において、第１および第２
のインピーダンス要素が、インピーダンス素子からなる
ことを特徴とする。

【００６２】この場合、第１、第２および第３の線路な
らびに第１および第２の容量のパラメータに加えて第１
および第２のインピーダンス要素のパラメータを調整す
ることにより、第１、第２および第３の線路を短縮する
とともに、第２の周波数を任意に設定することができ
る。

【００６３】したがって、λ／４線路と等価な特性を得
ることができ、小型化が可能でかつ任意の周波数を抑圧
することが可能となる。

【００６４】（８）第８の発明第８の発明に係る分布定数回路は、第５または第６の発
明に係る分布定数回路の構成において、第１および第２
のインピーダンス要素が、第１の線路の一端および他端
に接続される回路をそれぞれ一端および他端から見たイ
ンピーダンスの５０オーム系からのずれであることを特
徴とする。

【００６５】この場合、第１の線路の一端および他端に
接続される回路をそれぞれ一端および他端から見たイン
ピーダンスが５０オーム系からずれている場合でも、λ
／４線路と等価な特性を得ることができ、小型化が可能
でかつ任意の周波数を抑圧することが可能となる。

【００６６】（９）第９の発明第９の発明に係る分布定数回路は、第１の線路の一端が
交流的に所定の基準電位に接続されるとともに、第１の
線路の他端が容量と第２の線路との直列接続を介して基
準電位に接続されかつインピーダンス要素を介して基準
電位に接続され、第１の周波数に対してその第１の周波
数に対応する波長の４分の１の長さを有する線路と等価
な特性が得られ、第１の周波数と異なる第２の周波数に
対して容量と第２の線路とが共振することを特徴とす
る。

【００６７】本発明に係る分布定数回路においては、第
１の周波数に対して第１の周波数に対応する波長の４分
の１の長さを有する線路と等価な特性が得られる。それ
により、第１の周波数に対して第１の線路の他端が開放
状態になる。

【００６８】また、第２の周波数に対して容量と第２の
線路とが共振する。それにより、第２の周波数に対して
第１の線路の他端が基準電位に短絡される。

【００６９】この場合、第１および第２の線路ならびに
容量のパラメータを調整することにより、第１および第
２の線路を短縮するとともに、第２の周波数を任意に設
定することができる。

【００７０】したがって、λ／４線路と等価な特性を有
し、小型化が可能でかつ任意の周波数を抑圧することが
可能な分布定数回路が提供される。

【００７１】（１０）第１０の発明第１０の発明に係る分布定数回路は、第１の線路の一端
が交流的に所定の基準電位に接続されるとともに、第１
の線路の他端が容量と第２の線路との直列接続を介して
基準電位に接続されかつインピーダンス要素を介して基
準電位に接続され、第１の線路の特性インピーダンスＺ
_a、第１の線路の長さＬ_a、第２の線路の特性インピー
ダンスＺ_b、第２の線路の長さＬ_b、容量の容量値Ｃ、
インピーダンス要素のインピーダンスＺ_c、第１の周波
数ｆ₁ 、第１の周波数に対応する波長λ₁ 、第２の周波
数ｆ₂ 、および第２の周波数に対応する波長λ₂ が、

【００７２】

【数１４】

【００７３】式（４）、（５）および（６）の関係を満
足することを特徴とする。本発明に係る分布定数回路に
おいては、式（６）を満足することにより、第１の周波
数に対して第１の周波数に対応する波長の４分の１の長
さを有する線路と等価な電圧電流特性が得られる。

【００７４】また、式（５）を満足することにより、第
２の周波数に対して容量と第２の線路とが共振する。そ
れにより、第２の周波数に対して第１の線路の他端が基
準電位に短絡される。

【００７５】さらに、式（４）を満足することにより、
第１の周波数に対して第１の線路の他端が開放状態にな
る。

【００７６】この場合、第１および第２の線路ならびに
容量のパラメータを調整することにより、第１および第
２の線路を短縮するとともに、第２の周波数を任意に設
定することができる。

【００７７】したがって、λ／４線路と等価な特性を有
し、小型化が可能でかつ任意の周波数を抑圧することが
可能な分布定数回路が提供される。

【００７８】（１１）第１１の発明第１１の発明に係る分布定数回路は、第９または第１０
の発明に係る分布定数回路の構成において、インピーダ
ンス要素が、インピーダンス素子からなることを特徴と
する。

【００７９】この場合、第１および第２の線路ならびに
容量のパラメータに加えてインピーダンス要素のパラメ
ータを調整することにより、第１および第２の線路を短
縮するとともに、第２の周波数を任意に設定することが
できる。

【００８０】したがって、λ／４線路と等価な特性が得
ることができ、小型化が可能でかつ任意の周波数を抑圧
することが可能となる。

【００８１】（１２）第１２の発明第１２の発明に係る分布定数回路は、第９または第１０
の発明に係る分布定数回路の構成において、インピーダ
ンス要素が、第１の線路の他端に接続される回路を他端
から見たインピーダンスの５０オーム系からのずれであ
ることを特徴とする。

【００８２】この場合、第１の線路の他端に接続される
回路を他端から見たインピーダンスが５０オーム系から
ずれている場合でも、λ／４線路と等価な特性を得るこ
とができ、小型化が可能でかつ任意の周波数を抑圧する
ことが可能となる。

【００８３】（１３）第１３の発明第１３の発明に係る高周波回路は、トランジスタと、ト
ランジスタの１つの電極に直流バイアスを印加するバイ
アス印加回路と、トランジスタの上記電極と他の回路と
の間のインピーダンス整合を行う整合回路とを備え、バ
イアス印加回路は、第３、第４、第９、第１０、第１１
または第１２の発明に係る分布定数回路からなり、整合
回路は、バイアス印加回路と他の回路との間に設けられ
たものである。

【００８４】本発明に係る高周波回路においては、バイ
アス印加回路が第３、第４、第９、第１０、第１１また
は第１２の発明に係る分布定数回路からなるので、第２
の周波数を抑圧しつつ、第１の周波数の信号をトランジ
スタの電極と他の回路との間で伝達し、かつトランジス
タの電極に直流バイアスを印加することができる。

【００８５】この場合、整合回路がバイアス印加回路と
他の回路との間に設けられることにより、整合回路と他
の回路との接続点における反射係数の周波数特性が第１
の周波数で下向きの幅の広いピークを持つ。したがっ
て、第１の周波数を中心とする広帯域特性が得られる。

【００８６】（１４）第１４の発明第１４の発明に係る高周波回路は、トランジスタと、ト
ランジスタの１つの電極に直流バイアスを印加するバイ
アス印加回路と、トランジスタの上記電極と他の回路と
の間のインピーダンス整合を行う整合回路とを備え、バ
イアス印加回路は、第３、第４、第９、第１０、第１１
または第１２の発明に係る分布定数回路からなり、整合
回路は、トランジスタの上記電極とバイアス印加回路と
の間に設けられたものである。

【００８７】本発明に係る高周波回路においては、バイ
アス印加回路が第３、第４、第９、第１０、第１１また
は第１２の発明に係る分布定数回路からなるので、第２
の周波数を抑圧しつつ、第１の周波数の信号をトランジ
スタの電極と他の回路との間で伝達し、かつトランジス
タの電極に直流バイアスを印加することができる。

【００８８】この場合、整合回路がトランジスタの上記
電極とバイアス印加回路との間に設けられることによ
り、バイアス印加回路と他の回路との接続点における反
射係数の周波数特性が第１の周波数で下向きの幅の狭い
ピークを持つ。したがって、第１の周波数を中心とする
狭帯域特性が得られる。

【００８９】（１５）第１５の発明第１５の発明に係る高周波回路は、第１３または第１４
の発明に係る高周波回路の構成において、トランジスタ
の電極に接続され、第１の周波数に対する高調波成分を
除去する高調波除去回路をさらに備えたものである。

【００９０】この場合、トランジスタの電極と他の回路
との間で第１の周波数を伝達しつつ、第１の周波数に対
する高調波成分を確実に除去することが可能となる。

【００９１】（１６）第１６の発明第１６の発明に係るバイアス印加回路は、トランジスタ
の１つの電極を基本波の周波数に対して開放状態にし、
トランジスタの電極に直流バイアスを印加するバイアス
印加回路であって、トランジスタの電極と所定の基準電
位との間に接続される共振回路を備え、共振回路の共振
周波数が基本波に対する２次の高調波の周波数よりも高
いことを特徴とする。

【００９２】本発明に係るバイアス印加回路において
は、トランジスタの１つの電極に直流バイアスが印加さ
れるとともに、トランジスタの電極が基本波の周波数に
対して開放状態になる。また、トランジスタの電極と基
準電位との間に共振回路が接続されているので、トラン
ジスタの電極が共振回路の共振周波数で短絡状態にな
る。それにより、トランジスタの電極において共振回路
の共振周波数の成分が抑制される。特に、共振回路の共
振周波数が基本波に対する２次の高調波の周波数よりも
大きく設定されているので、トランジスタのＡＢ級動作
において損失が少なくなり、高効率化が図られる。

【００９３】（１７）第１７の発明第１７の発明に係るバイアス印加回路は、トランジスタ
の１つの電極に直流バイアスを印加するバイアス印加回
路であって、第３、第４、第９、第１０、第１１または
第１２の発明に係る分布定数回路を備え、第１の周波数
が基本波の周波数であり、第２の周波数が基本波に対す
る２次の高調波の周波数よりも高いことを特徴とする。

【００９４】本発明に係るバイアス印加回路において
は、第３、第４、第９、第１０、第１１または第１２の
発明に係る分布定数回路を備えているので、第２の周波
数の成分を抑制しつつ、第１の周波数の信号をトランジ
スタの電極と他の回路との間で伝達し、かつトランジス
タの電極に直流バイアスを印加することができる。

【００９５】この場合、第１の周波数が基本波の周波数
であり、第２の周波数が基本波に対する２次の高調波の
周波数よりも高く設定されているので、トランジスタの
ＡＢ級動作において損失が少なくなり、高効率化が図ら
れる。したがって、小型化および高効率化が可能なバイ
アス印加回路が提供される。

【００９６】（１８）第１８の発明第１８の発明に係るインピーダンス調整方法は、第１６
の発明に係るバイアス印加回路における共振回路のイン
ピーダンスを変化させることにより、２次の高調波での
負荷インピーダンスを調整することを特徴とする。

【００９７】本発明に係るインピーダンス調整方法にお
いては、バイアス印加回路における共振回路のインピー
ダンスを変化させることにより２次の高調波での負荷イ
ンピーダンスを調整することができる。それにより、ト
ランジスタの効率を制御することが可能となる。

【００９８】（１９）第１９の発明第１９の発明に係るインピーダンス調整方法は、第１６
の発明に係るバイアス印加回路における電極での電流と
電圧との積に基づき、２次の高調波での負荷インピーダ
ンスを調整することを特徴とする。

【００９９】本発明に係るインピーダンス調整方法にお
いては、バイアス印加回路における電極での電流と電圧
との積に基づいて２次の高調波での負荷インピーダンス
を調整することができる。それにより、トランジスタの
効率を制御することが可能となる。

【０１００】（２０）第２０の発明第２０の発明に係る分布定数回路は、線路の一端が交流
的に所定の基準電位に接続され、線路の他端が容量を介
して基準電位に接続され、所定の周波数に対して線路お
よび容量がインダクタを構成するものである。

【０１０１】本発明に係る分布定数回路においては、容
量および短い線路でインダクタが構成される。したがっ
て、回路の小型化および低コスト化を図ることが可能と
なる。

【０１０２】（２１）第２１の発明第２１の発明に係る分布定数回路は、第２０の発明に係
る分布定数回路の構成において、線路の特性インピーダ
ンスＺ_a、線路の長さＬ_a、容量の容量値Ｃ、所定の周
波数に対応する波長λ₁、所定の周波数に対応する角周
波数ω₁が、

【０１０３】

【数１５】

【０１０４】式（７）の関係を満足するものである。そ
の分布定数回路は、式（７）を満足することにより、イ
ンダクタとして働く。

【０１０５】（２２）第２２の発明第２２の発明に係る分布定数回路は、線路の一端が交流
的に所定の基準電位に接続され、線路の他端が容量とイ
ンダクタ成分との直列接続を介して基準電位に接続さ
れ、第１の周波数に対して線路、容量およびインダクタ
成分がインダクタを構成するものである。

【０１０６】本発明に係る分布定数回路においては、容
量、インダクタ成分および短い線路によりインダクタが
構成される。したがって、回路の小型化および低コスト
化を図ることが可能となる。

【０１０７】（２３）第２３の発明第２３の発明に係る分布定数回路は、第２２の発明に係
る分布定数回路の構成において、線路の特性インピーダ
ンスＺ_a、線路の長さＬ_a、容量の容量値Ｃ、インダク
タ成分のインダクタンスＬ、第１の周波数に対応する波
長λ₁、第１の周波数に対応する角周波数ω₁が、

【０１０８】

【数１６】

【０１０９】式（８）の関係を満足するものである。そ
の分布定数回路は、式（８）を満足することにより、イ
ンダクタとして働く。

【０１１０】（２４）第２４の発明第２４の発明に係る分布定数回路は、第２３の発明に係
る分布定数回路の構成において、容量の容量値Ｃ、イン
ダクタ成分のインダクタンスＬ、第２の周波数に対応す
る角周波数ω₂が、

【０１１１】

【数１７】

【０１１２】式（９）の関係を満足するものである。こ
の場合、式（９）を満足することにより、第２の周波数
に対して線路の他端が基準電位に短絡される。それによ
り、第２の周波数を抑圧することができる。

【０１１３】（２５）第２５の発明第２５の発明に係る分布定数回路は、第１の線路の一端
が交流的に所定の基準電位に接続され、第１の線路の他
端が容量と第２の線路との直列接続を介して基準電位に
接続され、第１の周波数に対して第１の線路、容量およ
び第２の線路がインダクタを構成するものである。

【０１１４】本発明に係る分布定数回路においては、容
量および短い第１および第２の線路によりインダクタが
構成される。したがって、回路の小型化および低コスト
化を図ることが可能となる。

【０１１５】（２６）第２６の発明第２６の発明に係る分布定数回路は、第２５の発明に係
る分布定数回路の構成において、第１の線路の特性イン
ピーダンスＺ_a、第１の線路の長さＬ_a、第２の線路の
特性インピーダンスＺ_b、第２の線路の長さＬ_b、容量
の容量値Ｃ、第１の周波数に対応する波長λ₁、第１の
周波数に対応する角周波数ω₁が、

【０１１６】

【数１８】

【０１１７】式（１０）の関係を満足するものである。
その分布定数回路は、式（１０）を満足することによ
り、インダクタとして働く。

【０１１８】（２７）第２７の発明第２７の発明に係る分布定数回路は、第２６の発明に係
る分布定数回路の構成において、第２の線路の特性イン
ピーダンスＺ_b、第２の線路の長さＬ_b、容量の容量値
Ｃ、第２の周波数に対応する波長λ₂、第２の周波数に
対応する角周波数ω₂が、

【０１１９】

【数１９】

【０１２０】式（１１）の関係を満足するものである。
この場合、式（１１）を満足するこにより、第２の周波
数に対して第１の線路の他端が基準電位に短絡される。
それにより、第２の周波数を抑圧することができる。

【０１２１】

【発明の実施の形態】図１は本発明の一実施例における
分布定数回路の回路図である。

【０１２２】図１において、ノードＮＡとノードＮＢと
の間に線路１が接続されている。ノードＮＡは容量４と
線路２の直列接続を介して接地され、ノードＮＢは容量
５と線路３との直列接続を介して接地されている。線路
１，２，３は、例えばマイクロストリップ線路からな
る。本実施例では、接地電位が基準電位に相当する。

【０１２３】Ｚ_aは線路１の特性インピーダンス、Ｌ_a
は線路１の長さ、Ｚ_bは線路２，３の特性インピーダン
ス、Ｌ_bは線路２，３の長さである。また、Ｃは容量
４，５の容量値（キャパシタンス）である。

【０１２４】図１の分布定数回路において、特性インピ
ーダンスＺ_a，Ｚ_b、長さＬ_a，Ｌ _bおよび容量値Ｃは
次式（１），（２），（３）を満足するように設定す
る。

【０１２５】

【数２０】

【０１２６】上式（１），（２），（３）において、ｆ
₁ は基本波の周波数（基本周波数）、ｆ₂ は抑圧する周
波数、λ₁ は基本波の波長、λ₂ は抑圧する周波数に対
応する波長である。式（１），（２），（３）の導出方
法については、後述する。

【０１２７】図１の分布定数回路では、ノードＮＡを交
流的に接地状態にすると、ノードＮＢは基本周波数ｆ₁
に対して開放状態になり、かつ周波数ｆ₂ に対して短絡
状態となる。したがって、線路を短縮しつつλ／４線路
と等価な特性を得ることができるとともに、任意の周波
数ｆ₂ での利得を低下させることが可能となる。

【０１２８】ここで、λ／４線路および実施例の分布定
数回路におけるＳ₁₁およびＳ₂₁の周波数特性のシミュレ
ーションを行った。Ｓ₁₁は入力反射係数を表すＳパラメ
ータであり、Ｓ₂₁は利得を表すＳパラメータである。

【０１２９】図２はλ／４線路のパラメータを示す図、
図３は実施例の分布定数回路のパラメータを示す図であ
る。基本周波数は１．５ＧＨｚである。

【０１３０】図２に示すように、λ／４線路１００はノ
ードＮＡ，ＮＢ間に接続されている。λ／４線路１００
の幅Ｗ₀ は１９４５μｍ、長さＬ₀ は１８０００μｍ、
特性インピーダンスＺ₀ は２５Ωである。

【０１３１】図３に示すように、線路１の幅Ｗ_aは５９
２μｍ、長さＬ_aは６５７５μｍ、特性インピーダンス
Ｚ_aは５０Ωである。また、線路２の幅Ｗ_bは５９２μ
ｍ、長さＬ_bは２２４８μｍ、特性インピーダンスＺ_b
は５０Ωである。同様に、線路３の幅Ｗ_bは５９２μ
ｍ、長さＬ_b２２４８μｍ、特性インピーダンスＺ_bは
５０Ωである。容量４，５の容量値Ｃはそれぞれ２．８
ｐＦである。

【０１３２】図４はλ／４線路１００および実施例の分
布定数回路のノードＮＡ，ＮＢ間におけるＳ₁₁およびＳ
₂₁のシミュレーション結果を示す図である。図４におい
て、四角印はλ／４線路１００のＳ₁₁を示し、丸印は実
施例の分布定数回路のＳ₁₁を示し、下向き三角印はλ／
４線路１００のＳ₂₁を示し、上向き三角印は実施例のＳ
₂₁を示す。

【０１３３】図４に示すように、実施例の分布定数回路
およびλ／４線路１００におけるＳ ₁₁（入力反射係数）
およびＳ₂₁（利得）はそれぞれ基本周波数１．５ＧＨｚ
で一致している。すなわち、実施例の分布定数回路は、
線路１，２，３の長さがλ／４線路に比べて短縮されつ
つ基本波に対してλ／４線路として働いていることがわ
かる。

【０１３４】図５は図１の分布定数回路を用いたバイア
ス印加回路の回路図である。図５のバイアス印加回路１
０は、ＦＥＴ２０にドレインバイアスＶ_ddを印加するド
レインバイアス印加回路として働く。

【０１３５】図５のバイアス印加回路１０においては、
ノードＮＡとノードＮＢとの間に線路１が接続され、ノ
ードＮＡは容量１１を介して接地されている。このノー
ドＮＡにはドレインバイアスＶ_ddが印加される。ノード
ＮＢは、ＦＥＴ２０のドレインに接続され、かつ線路３
と容量５との直列接続を介して接地されている。

【０１３６】Ｚ_frはノードＮＢから入力側（端子Ａの
側）を見たインピーダンス（以下、入力側インピーダン
スと呼ぶ）、Ｚ_loはノードＮＢから出力側（端子Ｂの
側）を見たインピーダンス（以下、出力側インピーダン
スと呼ぶ）である。また、Ｚ_cirはノードＮＢから分布
定数回路以外の回路全体を見たインピーダンスである。
入力側インピーダンスＺ_frおよび出力側インピーダンス
_loはそれぞれ５０Ωとする。

【０１３７】ここで、λ／４線路を用いた比較例１のバ
イアス印加回路、図３８の従来の分布定数回路を用いた
比較例２のバイアス印加回路および図５の回路構成を有
する実施例のバイアス印加回路におけるＳ₁₁およびＳ₂₁
の周波数特性のシミュレーションを行った。このシミュ
レーションでは、厚み６３５μｍおよび比誘電率１０の
アルミナ材料からなる基板を用いた。

【０１３８】図６は比較例１のバイアス印加回路のパラ
メータを示す図である。図６において、ノードＮＡとノ
ードＮＢとの間にλ／４線路１００が接続されている。
ノードＮＡは容量１１を介して接地され、ノードＮＢは
端子Ａ，Ｂ間に接続されている。

【０１３９】λ／４線路１００の幅Ｗ₀ は１９４５μ
ｍ、長さＬ₀ は１８０００μｍ、特性インピーダンスＺ
₀ は２５Ωである。また、容量１１の容量値Ｃ_gは１０
００ｐＦである。

【０１４０】図７は図６のバイアス印加回路の端子Ａ，
Ｂ間におけるＳ₁₁およびＳ₂₁の周波数特性のシミュレー
ション結果を示す図である。

【０１４１】図７に示すように、図６のバイアス印加回
路では、基本周波数１．５ＧＨｚでＳ₁₁（入力反射係
数）が低下し、第２高調波（３．０ＧＨｚ）でＳ₂₁（利
得）が低下している。すなわち、図６のバイアス印加回
路では、ノードＮＢは、基本波に対して開放状態とな
り、第２高調波に対して短絡状態となることがわかる。

【０１４２】図８は比較例２のバイアス印加回路のパラ
メータを示す図である。図８において、ノードＮＡとノ
ードＮＢとの間に線路１０１が接続されている。ノード
ＮＡは容量１１を介して接地され、ノードＮＢは容量１
０３を介して接地され、かつ端子Ａ，Ｂ間に接続されて
いる。

【０１４３】線路１０１の幅Ｗ₁ は５９２μｍ、長さＬ
₁ は６５００μｍ、特性インピーダンスＺ₁ は５０Ωで
ある。容量１０３の容量値Ｃ₁ は３．６８ｐＦ、容量１
１の容量値Ｃ_gは１０００ｐＦである。なお、特性イン
ピーダンス５０Ωの場合のλ／４線路の長さは１９５０
０μｍとなるので、線路１０１の長さはλ／１２に対応
する。

【０１４４】図９は図８のバイアス印加回路の端子Ａ，
Ｂ間におけるＳ₁₁およびＳ₂₁のシミュレーション結果を
示す図である。

【０１４５】図９に示すように、図８のバイアス印加回
路では、基本周波数１．５ＧＨｚでＳ₁₁（入力反射係
数）が低下しているが、第２高調波（３．０ＧＨｚ）で
Ｓ₂₁（利得）が低下していない。すなわち、図８のバイ
アス印加回路では、ノードＮＢは、基本波に対して開放
状態となるが、第２高調波に対して短絡状態にならない
ことがわかる。したがって、線路の短縮化は可能である
が、増幅器の電力負荷効率を向上させることができな
い。

【０１４６】図１０は実施例のバイアス印加回路のパラ
メータを示す図である。図１０において、ノードＮＡと
ノードＮＢとの間に線路１が接続されている。ノードＮ
Ａは容量１１を介して接地され、ノードＮＢは容量５と
線路３との直列接続を介して接地され、かつ端子Ａ，Ｂ
間に接続されている。

【０１４７】線路１の幅Ｗ_aは５９２μｍ、長さＬ_aは
６５７５μｍ、特性インピーダンスＺ_aは５０Ωであ
る。線路３の幅Ｗ_bは５９２μｍ、長さＬ_bは２２４８
μｍ、特性インピーダンスＺ_bは５０Ωである。容量５
の容量値Ｃは２．８ｐＦ、容量１１の容量値Ｃ_gは１０
００ｐＦである。

【０１４８】図１１は図１０のバイアス印加回路の端子
Ａ，Ｂ間におけるＳ₁₁およびＳ₂₁の周波数特性のシミュ
レーション結果を示す図である。

【０１４９】図１１に示すように、図１０のバイアス印
加回路では、基本周波数１．５ＧＨｚでＳ₁₁（入力反射
係数）が低下し、第２高調波（３．０ＧＨｚ）でＳ
₂₁（利得）が低下している。すなわち、図１０のバイア
ス印加回路では、ノードＮＢは、基本波に対して開放状
態となり、第２高調波に対して短絡状態となっており、
よりλ／４線路１００に近い特性が得られることがわか
る。したがって、線路の短縮化が可能で、かつ増幅器の
電力負荷効率を向上させることができる。

【０１５０】図５のバイアス印加回路１０においては、
入力側インピーダンスＺ_frおよび出力側インピーダンス
Ｚ_loをそれぞれ５０Ωとしたが、実際の回路では、入力
側インピーダンスＺ_frおよび出力側インピーダンスＺ_lo
が５０Ωからずれることがある。この場合、ノードＮＢ
から分布定数回路以外の回路を見たインピーダンスを図
１２の回路構成で置き換える。図１２では、ノードＮＢ
にはインピーダンスＺ _cが接続されている。このインピ
ーダンスＺ_cが入力側インピーダンスＺ_frおよび出力側
インピーダンスＺ_loの５０Ωからのずれに相当する。

【０１５１】インピーダンスＺ_cは次のようにして求め
る。まず、図５のインピーダンスＺ _cirを実測または計
算で求める。次に、入力側インピーダンスＺ_frおよび出
力側インピーダンスＺ_loをそれぞれ５０Ωと仮定し、図
１２のインピーダンスＺ_cirが図５のインピーダンスＺ
_cirと等しくなるように、インピーダンスＺ_cを求め
る。

【０１５２】図１３は図１２のインピーダンスＺ_cを考
慮した場合のλ／４線路と等価な分布定数回路の回路図
である。

【０１５３】図１３の分布定数回路においては、図１の
分布定数回路の構成において、インピーダンスＺ_cのイ
ンピーダンス要素６，７がさらに設けられている。ノー
ドＮＡはインピーダンス要素６を介して接地され、ノー
ドＮＢはインピーダンス要素７を介して接地されてい
る。

【０１５４】図１３の分布定数回路において、特性イン
ピーダンスＺ_a，Ｚ_b、インピーダンスＺ_c、長さ
Ｌ_a，Ｌ_bおよび容量値Ｃは次式（４），（５），
（６）を満足するように設定する。

【０１５５】

【数２１】

【０１５６】上式（４），（５），（６）において、ｆ
₁ は基本波の周波数（基本周波数）、ｆ₂ は抑圧する周
波数、λ₁ は基本波の波長、λ₂ は抑圧する周波数に対
応する波長である。式（４），（５），（６）の導出方
法については、後述する。

【０１５７】図１３の分布定数回路においては、ノード
ＮＡを交流的に接地すると、ノードＮＢは、基本周波数
ｆ₁ に対して開放状態になるとともに、抑圧する周波数
ｆ₂に対して短絡状態となる。したがって、線路を短縮
しつつλ／４線路と等価な特性を得ることができ、かつ
任意の周波数ｆ₂ での利得を低下させることが可能とな
る。

【０１５８】図１４は図１３の分布定数回路を用いたバ
イアス印加回路のパラメータを示す図である。図１４に
おいて、ノードＮＡとノードＮＢとの間に線路１が接続
されている。ノードＮＡは容量１１を介して接地され、
ノードＮＢは、線路５と容量３との直列接続を介して接
地されるとともに、インピーダンス要素７を介して接地
され、かつ端子Ａ，Ｂ間に接続されている。

【０１５９】線路１の幅Ｗ_aは５９２μｍ、長さＬ_aは
４４３０μｍ、特性インピーダンスＺ_aは５０Ωであ
る。線路３の幅Ｗ_bは５９２μｍ、長さＬ_bは２２４８
μｍ、特性インピーダンスＺ_bは５０Ωである。容量５
の容量値Ｃは２．８ｐＦ、容量１１の容量値Ｃ_gは１０
００ｐＦ、インピーダンス要素７のインピーダンスＺ_c
は２．０ｐＦである。

【０１６０】図１５は図１４のバイアス印加回路の端子
Ａ，Ｂ間におけるＳ₁₁およびＳ₂₁の周波数特性のシミュ
レーション結果を示す図である。

【０１６１】図１５に示すように、図１４のバイアス印
加回路では、基本周波数１．５ＧＨｚでＳ₁₁（入力反射
係数）が低下し、第２高調波（３．０ＧＨｚ）でＳ
₂₁（利得）が低下している。すなわち、図１４のバイア
ス印加回路では、ノードＮＢは、基本周波数１．５ＧＨ
ｚで開放状態となり、第２高調波で短絡状態となってお
り、λ／４線路により近い特性が得られることがわか
る。

【０１６２】なお、上記の例では、インピーダンスをＺ
_cが入力側インピーダンスＺ_frおよび出力側インピーダ
ンスＺ_loの５０Ωからのずれに相当する場合を説明した
が、入力側インピーダンスＺ_frおよび出力側インピーダ
ンスＺ_loが５０Ωの場合にインピーダンスＺ_cのインピ
ーダンス素子を設けてもよい。

【０１６３】上記の実施例では、抑圧する周波数ｆ₂ を
第２高調波（３．０ＧＨｚ）としているが、上式（２）
または（５）を満足するようにパラメータを設定すれ
ば、周波数ｆ₂ は任意に設定することができる。それに
より、図１または図１３の分布定数回路は、フィルタ特
性を有するλ／４線路として働く。

【０１６４】上記のように、本実施例の分布定数回路に
おいては、λ／４線路の小型化を図ることが可能とな
り、かつ任意の周波数を抑圧することができる。

【０１６５】また、本実施例の分布定数回路をバイアス
印加回路として用いた場合には、バイアス印加回路の小
型化が図れるとともに、第２高調波に対して短絡状態を
形成することができる。これにより、小型かつ高効率な
増幅器を作製することが可能となる。

【０１６６】さらに、本実施例の分布定数回路では、任
意の周波数ｆ₂ での利得を低下させる周波数フィルタ特
性が得られる。したがって、必要とする周波数以外の周
波数を抑制することが可能となり、ＦＥＴの発振防止、
スプリアス抑制等の効果が得られる。

【０１６７】なお、本実施例の分布定数回路は、増幅
器、分配器、合成器、方向性結合器、混合器、フィルタ
等の種々の回路に適用することができる。

【０１６８】以下、上式（１），（２），（３）の導出
方法について説明する。まず、式（１），（２），
（３）の導出前に分布定数回路の基本的事項について図
１６および図１７を参照しながら説明する。

【０１６９】図１６（ａ）はλ／４線路１００における
電圧および電流の関係を示す図である。図１６（ａ）に
おいて、Ｚ₀ はλ／４線路１００の特性インピーダン
ス、Ｌ ₀ はλ／４線路１００の長さである。Ｖ₁ は入力
電圧、Ｖ₂ は出力電圧、Ｉ₁ は入力電流、Ｉ₂ は出力電
流である。λ／４線路１００における電圧および電流の
関係ならびに［Ｆ₁ ］行列は次式（Ａ１）で表される。

【０１７０】

【数２２】

【０１７１】図１６（ｂ）は特性インピーダンスＺ_aお
よび長さＬ_aを有する線路３００における電圧および電
流の関係を示す図である。図１６（ｂ）の線路３００に
おける電圧および電流の関係ならびに［Ｆ₂ ］行列は次
式（Ａ２）で表される。

【０１７２】

【数２３】

【０１７３】図１６（ｃ）はπ型回路における電圧およ
び電流の関係を示す図である。図１６（ｃ）において、
Ｚ_aは線路３０１の特性インピーダンス、Ｌ_aは線路３
０１の長さである。また、Ｚ₂ は線路３０２，３０３の
インピーダンスである。図１６（ｃ）のπ型回路におけ
る電圧および電流の関係ならびに［Ｆ₃ ］行列は次式
（Ａ３）で表される。

【０１７４】

【数２４】

【０１７５】図１６（ａ）のλ／４線路１００と図１６
（ｃ）のπ型回路とが等価であるためには、［Ｆ₁ ］＝
［Ｆ₃ ］の関係を満足する必要がある。［Ｆ₃ ］行列の
１行２列目はｊＺ_aｓｉｎ（２π／λ）Ｌ_aであり、
［Ｆ₁ ］行列の１行２列目はｊＺ₀ である。したがっ
て、次式（Ａ４）が成立する。

【０１７６】

【数２５】

【０１７７】図１７（ａ）は出力端が接地電位に短絡さ
れた線路を示す図である。図１７（ａ）において、Ｚ₀
は線路３０４の特性インピーダンス、Ｌ₀ は線路３０４
の長さである。線路３０４の入力インピーダンスＺ_inは
次式（Ａ５）で表される。

【０１７８】

【数２６】

【０１７９】図１７（ｂ）は図１７（ａ）の線路３０４
の長さＬ₀ と入力インピーダンスＺ _inとの関係を示す図
である。図１７（ｂ）に示すように、例えば０＜Ｌ₀ ＜
λ／４の範囲では、入力インピーダンスＺ_inは正となる
ため、線路３０４はインダクタとして働く。この場合、
インダクタのインピーダンスＺ_LはｊωＬである。

【０１８０】次に、図１８および図１９を参照しながら
上式（１），（２），（３）を導出する。

【０１８１】式（３）の導出図１８（ａ）のλ／４線路１００と図１８（ｂ）の分布
定数回路とが基本周波数において等価であるとする。こ
こで、基本周波数をｆ₁ とし、基本周波数ｆ₁に対応す
る波長をλ₁ とする。

【０１８２】図１８（ａ）では、上式（Ａ１）より次式
（Ｂ１）が成り立つ。

【０１８３】

【数２７】

【０１８４】図１８（ｂ）では、上式（Ａ４）より次式
（Ｂ２）が成り立つ。

【０１８５】

【数２８】

【０１８６】式（Ｂ１），（Ｂ２）より次式（Ｂ３）が
成り立つ。

【０１８７】

【数２９】

【０１８８】式（Ｂ３）より次式（Ｂ４）が導出され
る。

【０１８９】

【数３０】

【０１９０】式（Ｂ４）は式（３）に相当する。式（２）の導出図１８（ｂ）の分布定数回路が周波数ｆ₂ （波長λ₂ ）
に対して短絡状態になるためには、容量４，５と線路
２，３とがそれぞれ共振すればよい。容量値Ｃと共振す
るインダクタ成分をＬとすると次式（Ｂ５）が成り立
つ。

【０１９１】

【数３１】

【０１９２】式（Ｂ５）から次式（Ｂ６）が得られる。

【０１９３】

【数３２】

【０１９４】線路２，３のインピーダンスはｊＺ_bｔａ
ｎ（２π／λ₂ ）Ｌ_bであるので、図１７の関係から次
式（Ｂ７）が成立する。

【０１９５】

【数３３】

【０１９６】ここで、ω₂ は周波数ｆ₂ に対応する角速
度である。式（Ｂ７）に式（Ｂ６）を代入すると、次式
（Ｂ８）が得られる。

【０１９７】

【数３４】

【０１９８】式（Ｂ８）を変形すると、次式（Ｂ９）が
得られる。

【０１９９】

【数３５】

【０２００】式（Ｂ９）は式（２）に相当する。式（１）の導出図１８（ｂ）の分布定数回路が図１８（ａ）のλ／４線
路１００と等価になるためには、図１８（ｃ）に示すよ
うに、一端を接地電位に短絡にしたときに基本周波数ｆ
₁ に対して他端は開放状態になる必要がある。

【０２０１】図１８（ｃ）において、ノードＮＡから線
路１を見たインピーダンスＺ₁ は次式（Ｂ１０）で表さ
れる。

【０２０２】

【数３６】

【０２０３】ノードＮＡから容量４および線路２を見た
インピーダンスＺ₂ は次式（Ｂ１１）で表される。

【０２０４】

【数３７】

【０２０５】ノードＮＡから分布定数回路の全体を見た
アドミタンスＹ_inは次式（Ｂ１２）で表される。

【０２０６】

【数３８】

【０２０７】ノードＮＡが開放状態となるためには、Ｙ
_in＝０となる必要がある。よって、次式（Ｂ１３）が成
立する。

【０２０８】

【数３９】

【０２０９】式（Ｂ１０），（Ｂ１１）を式（Ｂ１３）
に代入すると、次式（Ｂ１４）が得られる。

【０２１０】

【数４０】

【０２１１】式（Ｂ１４）を変形すると、次式（Ｂ１
５）が得られる。

【０２１２】

【数４１】

【０２１３】式（Ｂ１５）は式（１）に相当する。式（６）の導出式（６）は、上記のと同様にして導出される。

【０２１４】式（５）の導出式（５）は、上記のと同様にして導出される。

【０２１５】式（４）の導出式（４）は、上記のと同様にして導出される。図１９
に示すように、一端を接地電位に短絡にしたときに基本
周波数ｆ₁ に対して他端が開放状態になる必要がある。

【０２１６】図１９において、ノードＮＡから線路１を
見たインピーダンスＺ₁ は次式（Ｃ１）で表される。

【０２１７】

【数４２】

【０２１８】ノードＮＡから容量４および線路２を見た
インピーダンスＺ₂ は次式（Ｃ２）で表される。

【０２１９】

【数４３】

【０２２０】ノードＮＡから分布定数回路の全体を見た
アドミタンスＹ_inは次式（Ｃ３）で表される。

【０２２１】

【数４４】

【０２２２】ノードＮＡが開放状態となるためには、Ｙ
_in＝０となる必要がある。よって、次式（Ｃ４）が成立
する。

【０２２３】

【数４５】

【０２２４】式（Ｃ１），（Ｃ２）を式（Ｃ４）に代入
すると、次式（Ｃ５）が得られる。

【０２２５】

【数４６】

【０２２６】式（Ｃ５）を変形すると、次式（Ｃ６）が
得られる。

【０２２７】

【数４７】

【０２２８】式（Ｃ６）は式（４）に相当する。図２０
は図５の分布定数回路を用いたバイアス印加回路を含む
高周波回路の第１の例を示す回路図である。図２０の高
周波回路においては、ＦＥＴ２０のドレインに整合回路
３０が接続されている。ＦＥＴ２０のドレインと整合回
路３０との間のノードＮＢにバイアス印加回路１０が接
続されている。整合回路３０の後段には他の回路（図示
せず）が接続される。

【０２２９】図２０の高周波回路では、バイアス印加回
路１０が基本波に対して開放状態となるので、バイアス
印加回路１０を整合回路３０と独立に設計することがで
きる。したがって、バイアス印加回路１０と整合回路３
０とを独立に調整することが可能となる。

【０２３０】バイアス印加回路１０は、５０オーム系で
設計することもでき、あるいはＦＥＴ２０の容量値を考
慮して設計することもできる。

【０２３１】バイアス印加回路１０を５０オーム系で設
計する場合には、設計が容易になる。この場合には、Ｆ
ＥＴ２０が大信号動作を行った場合でも、バイアス印加
回路１０が基本波に対して開放状態を保つことができ
る。したがって、この設計方法は、大信号動作の高周波
回路に適用することができる。

【０２３２】バイアス印加回路１０をＦＥＴ２０の容量
値を考慮して設計した場合には、線路１の長さを短くす
ることができる。この場合には、ＦＥＴ２０が大信号動
作を行った場合に、ＦＥＴ２０の容量値が変動し、バイ
アス印加回路１０が基本波に対して開放状態を保つこと
ができなくなる場合が生じる。したがって、この設計方
法は、小信号動作の高周波回路に適用することができ
る。

【０２３３】図２１は図２０の高周波回路における整合
回路の具体例を示す回路図である。図２１において、整
合回路３０は、線路３１および容量３２からなる。線路
３１はノードＮＢとポートＰ１との間に接続され、容量
３２はポートＰ１と接地電位との間に接続されている。

【０２３４】図２２は図５の分布定数回路を用いたバイ
アス印加回路を含む高周波回路の第２の例を示す回路図
である。図２２の高周波回路において、ＦＥＴ２０のド
レインとノードＮＢとの間に整合回路３０が接続され、
ノードＮＢにバイアス印加回路１０が接続されている。
ノードＮＢには後段の他の回路（図示せず）が接続され
る。

【０２３５】図２２の高周波回路では、バイアス印加回
路１０が基本波に対して開放状態となるので、バイアス
印加回路１０を整合回路３０と独立に設計することがで
きる。したがって、バイアス印加回路１０と整合回路３
０とを独立に調整することが可能となる。

【０２３６】また、ノードＮＢからＦＥＴ２０の側を見
た場合の入力側インピーダンスＺ_frが５０Ωに近く、か
つノードＮＢからノードＮＢに接続される他の回路の側
を見た場合の出力側インピーダンスＺ_loが５０Ωである
ので、バイアス印加回路１０を５０オーム系で設計する
ことができる。したがって、バイアス印加回路１０の設
計が容易になる。

【０２３７】さらに、ＦＥＴ２０のドレインとバイアス
印加回路１０との間に整合回路３０が設けられているの
で、ＦＥＴ２０の大信号動作によりＦＥＴ２０の容量値
が変動した場合でも、バイアス印加回路１０が容量値の
変動の影響を受けにくい。

【０２３８】図２３は図２２の高周波回路における整合
回路の具体例を示す回路図である。図２３において、整
合回路３０は、線路３１および容量３２からなる。線路
３１はＦＥＴ２０のドレインとノードＮＢとの間に接続
され、容量３２はノードＮＢと接地電位との間に接続さ
れている。

【０２３９】ここで、図２１および図２３の高周波回路
における反射係数の周波数依存性を計算した。この計算
では、線路１，３，３１としてマイクロストリップ線路
を用いた。マイクロストリップ線路の基板の厚みは６３
５ｎｍであり、比誘電率は９．７である。

【０２４０】ＦＥＴ２０のドレインから入力側を見たイ
ンピーダンスＺ_frtは１０Ωである。線路１の特性イン
ピーダンスＺ_aは５０Ω、長さＬ_aは４１６０μｍ、線
路３の特性インピーダンスＺ_bは５０Ω、長さＬ_bは１
２００μｍである。容量５の容量値Ｃは５ｐＦ、容量１
１の容量値Ｃ_gは１０００ｐＦである。線路３１の特性
インピーダンスＺ_mは５０Ω、長さＬ_mは５４５５μ
ｍ、容量３２の容量値Ｃ _mは３．９ｐＦである。

【０２４１】計算結果を図２４に示す。図２４に示すよ
うに、図２１の第１の例の高周波回路では、ポートＰ１
における反射係数が周波数１．５ＧＨｚを中心とする下
向きの広い幅のピークを有する。一方、図２３の第２の
例の高周波回路では、ポートＰ１における反射係数が周
波数１．５ＧＨｚを中心とする下向きの狭い幅のピーク
を有する。この結果から、図２１の高周波回路では広帯
域特性が得られ、図２３の高周波回路では狭帯域特性が
得られることがわかる。

【０２４２】図２５は図５の分布定数回路を用いたバイ
アス印加回路を含む高周波回路の第３の例を示す回路図
である。図２５の高周波回路においては、ＦＥＴ２０の
ドレインとノードＮＢとの間に整合回路３０が接続さ
れ、ノードＮＢにバイアス印加回路１０が接続され、さ
らにＦＥＴ２０のドレインに容量５１および線路５２か
らなる第２高調波処理回路５０が接続されている。

【０２４３】図２５の高周波回路においては、任意の周
波数を抑圧しつつ、ＦＥＴ２０のドレインから出力され
る基本波を他の回路に伝達し、基本波に対する第２高調
波を確実に除去することができる。

【０２４４】次に、図２６の高周波回路を用いて高効率
化の条件について説明する。図２６の高周波回路は、図
２０および図２１の高周波回路と同様の構成を有する。
すなわち、ＦＥＴ２０のドレイン（ノードＮＢ）にバイ
アス印加回路１０が接続されている。このバイアス印加
回路１０において、線路３および容量５が共振回路を構
成する。

【０２４５】ここで、バイアス印加回路１０の容量５の
容量値Ｃを変化させた場合のＦＥＴ２０のドレイン端で
の負荷インピーダンスの変化をシミュレーションにより
求めた。図２７はバイアス印加回路１０の容量５の容量
値Ｃを変化させた場合のＦＥＴ２０のドレイン端での負
荷インピーダンスの変化のシミュレーション結果を示す
スミスチャートである。このシミュレーションでは、バ
イアス印加回路１０の容量５の容量値Ｃを２．０ｐＦ、
１．５ｐＦ、１．０ｐＦおよび０．５ｐＦと変化させ
た。図２７には、周波数０．５〜３．０ＧＨｚでの負荷
インピーダンスを示し、特に第２高調波の周波数２．９
ＧＨｚでの負荷インピーダンスを黒丸印で示している。

【０２４６】容量５の容量値Ｃまたは線路３のインピー
ダンスを変化させることにより共振周波数を変化させる
と、共振周波数以下の周波数での特性も変化することに
なり、共振周波数以下の周波数での負荷インピーダンス
も変化する。

【０２４７】容量５の容量値Ｃが２．０ｐＦのときに
は、第２高調波の周波数２．９ＧＨｚでの負荷インピー
ダンスがほぼ０となり、すなわちＦＥＴ２０のドレイン
端が実質的に短絡状態となっている。容量５の容量値Ｃ
を１．５ｐＦ、１．０ｐＦ、０．５ｐＦと変化させるこ
とにより第２高調波の周波数２．９ＧＨｚでの負荷イン
ピーダンスが変化することがわかる。

【０２４８】図２８はＦＥＴ２０のＡＢ級動作でのドレ
イン電流の波形図である。図２８には、ＦＥＴ２０のＡ
Ｂ級動作でのドレイン電流の波形を１次から６次の高調
波までフーリエ級数展開することにより得られた疑似波
形を示す。

【０２４９】図２９は第２高調波でのＦＥＴ２０の負荷
インピーダンスが０（すなわち、短絡状態）である場合
の負荷線を示す図、図３０は第２高調波でのＦＥＴ２０
の負荷インピーダンスが０でない場合の負荷線を示す図
である。図２９および図３０の横軸はドレイン電圧であ
り、縦軸はドレイン電流である。

【０２５０】図２９は第２高調波以外の周波数での負荷
インピーダンスの大きさが０．４１５、角度が１５３度
であり、第２高調波での負荷インピーダンスが０の場合
を示す（状態Ａ）。また、図３０は第２高調波以外の周
波数での負荷インピーダンスの大きさが０．４１５、角
度が１５３度であり、第２高調波での負荷インピーダン
スの大きさが０．９６、角度が−１４３度の場合を示す
（状態Ｂ）。

【０２５１】図２９および図３０におけるドレイン電流
とドレイン電圧の１周期にわたる積分値はそれぞれ１．
１２Ｊおよび１．０８Ｊとなった。これらの積分値は損
失となるエネルギーを表わしている。この結果から、第
２高調波に対して短絡状態とならない状態Ｂの方が、第
２高調波に対して短絡状態となる状態Ａに比べて損失が
少ないことがわかる。これにより、高効率化を図ること
ができる。

【０２５２】次に、図２６の高周波回路におけるＦＥＴ
２０の入出力特性を測定した。ここでは、第３高調波は
短絡状態としていない。５０ｋＨｚ離調の隣接チャネル
漏洩電力特性（ＡＣＰ特性）が−５０ｄＢｃでかつ電力
付加効率が最大となるようにソースおよび負荷のインピ
ーダンスを変化させて入出力特性を測定した。ＦＥＴ２
０ゲート幅は１．６ｍｍであり、アイドル電流（無信号
時の電流）は９２ｍＡである。基本波の周波数は１．４
５ＧＨｚ、バイアス条件としてはドレインバイアスが
３．５Ｖ、ゲートバイアスが０Ｖである。線路１の長さ
Ｌ_aは８．９ｍｍであり、λ／４線路の長さの４分の１
以下である。測定結果を表１に示す。

【０２５３】

【表１】

【０２５４】表１において、状態ａは、第２高調波のイ
ンピーダンスの大きさがほぼ１．０でかつ角度が−１８
０度の場合を示す。すなわち、状態ａでは、第２高調波
に対してＦＥＴ２０のドレイン端がほぼ短絡状態となっ
ている。一方、状態ｂ、状態ｃおよび状態ｄでは、ＦＥ
Ｔ２０のドレイン端が第２高調波に対して短絡状態とな
っていない。

【０２５５】表１の結果から、第２高調波のインピーダ
ンスの大きさが０．９５７（≒０．９６）で角度が−１
４３度の状態ｂで電力付加効率が５０％となり、第２高
調波で短絡状態となる状態ａよりも８％高い効率が得ら
れた。

【０２５６】このように、線路３および容量５の共振周
波数を第２高調波の周波数よりも高く設定することによ
り高効率化を図ることができる。また、線路１の長さが
λ／４線路の長さに比べて短いので、小型化を図ること
もできる。

【０２５７】図３１はバイアス印加回路のさらに他の例
を示す回路図である。図３１のバイアス印加回路１０ａ
は、図２６のバイアス印加回路１０に加えて第３高調波
処理回路６０を含む。この第３高調波処理回路６０は、
線路６１および容量６２の直列回路からなり、ノードＮ
Ｂと接地電位との間に接続されている。

【０２５８】図３１のバイアス印加回路１０ａにおいて
も、線路３および容量５の共振周波数を第２高調波の周
波数よりも高く設定することにより、高効率化を図るこ
とが可能になるとともに、第３高調波処理回路６０によ
り第３高調波を抑圧することができる。

【０２５９】図３２は図１の実施例の分布定数線路にお
ける容量４，５の容量値と線路１，２，３の長さとの関
係を示す図である。図３２（ａ）は図１の実施例の分布
定数線路を示し、図３２（ｂ）は容量４，５の容量値と
線路１，２，３の長さとの関係の計算結果を示す。

【０２６０】図３２（ｂ）において、横軸は容量４，５
の容量値Ｃであり、縦軸は線路１の長さＬ_aおよび線路
２，３の長さＬ_bであり、実線は容量４，５の容量値Ｃ
と線路１の長さＬ_aとの関係を示し、破線は容量４，５
の容量値Ｃと線路２，３の長さＬ_bとの関係を示す。

【０２６１】ここでは、線路１，２，３として図３３に
示すマイクロストリップ線路を用いた。図３３のマイク
ロストリップ線路は、セラミック基板９１、マイクロス
トリップ導体９２および接地導体９３により構成され
る。セラミック基板９１の誘電率ε_rは９．８であり、
厚みｈは６３５μｍである。マイクロストリップ導体９
２の幅ｗは３００μｍであり、厚みｔは１０μｍであ
る。基本波の周波数ｆ₁は９５０ＭＨｚである。

【０２６２】図３２（ｂ）から、容量４，５の容量値Ｃ
が大きくなるにつれて線路１の長さＬ_aおよび線路２，
３の長さＬ_bが短くなることがわかる。

【０２６３】図３４は本発明の他の実施例における分布
定数回路の回路図である。図３４の分布定数回路は特定
の条件が満足される場合にインダクタとして働く。

【０２６４】図３４（ａ）の例では、ノードＮＢは、線
路５０１を介して接地され、かつ容量５０２を介して接
地されている。波長をλとし、角周波数をωとし、線路
５０１の特性インピーダンスをＺ_aとし、長さをＬ_aと
し、容量５０２の容量値をＣとする。なお、Ｌ_a＜λ／
４である。入力インピーダンスＺ_inは次式のようにな
る。

【０２６５】

【数４８】

【０２６６】ここで、１−ωＣＺ_aｔａｎ［（２π／
λ）Ｌ_a］＝０とすれば、入力インピーダンスＺ_inは無
限大となり、ノードＮＢは開放状態となる。さらに、１
＞ωＣＺ_aｔａｎ［（２π／λ）Ｌ_a］とすれば、Ｚ_in
＝ｊＸとなる。Ｘはリアクタンスであり、Ｘ＞０であ
る。したがって、図３４（ａ）の分布定数回路はインダ
クタとして働く。

【０２６７】図３４（ｂ）の例では、ノードＮＢは、線
路５０１を介して接地され、かつ容量５０２およびイン
ダクタ成分５０３を介して接地されている。インダクタ
成分５０３のインダクタンスをＬとする。なお、Ｌ_a＜
λ／４である。この場合、入力インピーダンスＺ_inは次
式のようになる。

【０２６８】

【数４９】

【０２６９】ここで、１／ωＣ＝ωＬ＋Ｚ_aｔａｎ
［（２π／λ）Ｌ_a］とすれば、入力インピーダンスＺ
_inは無限大となり、ノードＮＢは開放状態となる。さら
に、１／ωＣ＞ωＬ＋Ｚ_aｔａｎ［（２π／λ）Ｌ_a］
とすれば、Ｚ_in＝ｊＸ（Ｘ＞０）となる。したがって、
図３４（ｂ）の分布定数回路はインダクタとして働く。
図３４（ｂ）のインダクタ成分５０３はチップ容量に付
随するインダクタ成分であってもよい。

【０２７０】また、ωＬ＝１／ωＣを満足する特定の周
波数に対しては、入力インピーダンスＺ_inは０となり、
ノードＮＢは接地電位への短絡状態となる。

【０２７１】したがって、図３４（ｂ）の分布定数回路
は、基本波に対しては開放状態となるかまたはインダク
タとして動作し、特定の周波数に対しては短絡状態にな
ることができる。これを利用して負荷の高調波処理を行
うことができる。

【０２７２】図３４（ｃ）の例では、ノードＮＢは、線
路５０１を介して接地され、かつ容量５０２および線路
５０４を介して接地されている。線路５０４の特性イン
ピーダンスをＺ_bとし、長さをＬ_bとする。なお、Ｌ_a
＜λ／４、Ｌ_b＜λ／４である。この場合、入力インピ
ーダンスＺ_inは次式のようになる。

【０２７３】

【数５０】

【０２７４】ここで、１／ωＣ＝Ｚ_bｔａｎ［（２π／
λ）Ｌ_b］＋Ｚ_aｔａｎ［（２π／λ）Ｌ_a］とすれ
ば、入力インピーダンスＺ_inは無限大となり、ノードＮ
Ｂは開放状態となる。さらに、１／ωＣ＞Ｚ_bｔａｎ
［（２π／λ）Ｌ_b］＋Ｚ_aｔａｎ［（２π／λ）
Ｌ_a］とすれば、Ｚ_in＝ｊＸ（Ｘ＞０）となる。したが
って、図３４（ｃ）の分布定数回路はインダクタとして
働く。

【０２７５】また、１／ωＣ＝Ｚ_bｔａｎ［（２π／
λ）Ｌ_b］を満足する特定の周波数に対して入力インピ
ーダンスＺ_inは０となり、ノードＮＢは接地電位への短
絡状態となる。

【０２７６】したがって、図３４（ｃ）の分布定数回路
は、基本波に対しては開放状態となるかまたはインダク
タとして動作し、特定の周波数に対しては短絡状態にな
ることができる。これを利用して負荷の高調波処理を行
うことができる。

【０２７７】同一の入力インピーダンスを得る場合に、
図３４（ａ），（ｂ），（ｃ）のいずれの例でも、容量
５０２の容量値Ｃを大きくすると、線路５０１の長さＬ
_aは短くなる。

【０２７８】図３５は図３４の分布定数回路を用いた増
幅器の一例を示す回路図である。図３５の増幅器は２つ
のＦＥＴ６１，６２、分布定数回路６０ａ，６０ｂ、容
量６３，６４，６５，６６，６７，６８、抵抗６９，７
０および線路７１，７２により構成される。分布定数回
路６０ａ，６０ｂの容量５０２はチップ容量であり、
０．９ｎＨのインダクタ成分を含む。したがって、分布
定数回路６０ａ，６０ｂは、実際には図３４（ｂ）の構
成を有する。

【０２７９】分布定数回路６０ａは、並列のインダクタ
として働き、整合回路の一部を構成する。ＦＥＴ６１の
ドレインは、線路７１を介してドレインバイアスＶＤＤ
１が印加される。

【０２８０】分布定数回路６０ｂにおいて、線路５０１
はノードＮＡとノードＮＢとの間に接続され、ノードＮ
Ａは容量５０５を介して接地され、ノードＮＢはＦＥＴ
６２のドレインに接続される。また、ノードＮＢは容量
５０２を介して接地される。ノードＮＡには、ドレイン
バイアスＶＤＤ２が印加される。

【０２８１】分布定数回路６０ｂは、並列のインダクタ
として働くとともに高周波処理回路として働き、ドレイ
ンバイアス回路を構成しかつ整合回路の一部を構成す
る。分布定数回路６０ｂの入力インピーダンスＺ_inは約
４０Ωとなっている。ＦＥＴ６２側の負荷インピーダン
スは数Ωと低いため、ＦＥＴ６２の出力信号がドレイン
バイアスＶＤＤ２を供給する電源側へ漏れない。

【０２８２】図３５の増幅器では、分布定数回路６０
ａ，６０ｂを用いることにより、短い線路５０１により
インダクタを構成することができる。それにより、増幅
器の小型化が図られる。

【０２８３】ここで、図３３に示したマイクロストリッ
プ線路を用いて周波数９５０ＭＨｚにおいて一端が接地
された約１２ｎＨ（１１．８ｎＨ）のインダクタを形成
する場合を考える。

【０２８４】マイクロストリップ線路のみを用いた場
合、線路の長さは１６．３ｍｍになる。これに対して、
図３４（ｂ）に示した分布定数回路を用いた場合、線路
５０１の長さＬ_aは８．３６ｍｍとなる。なお、容量５
０２の容量値Ｃは３ｐＦであり、インダクタ成分５０３
のインダクタンスＬは０．９ｎＨである。

【０２８５】このとき、周波数３．０６ＧＨｚで容量５
０２とインダクタ成分５０３との共振により入力インピ
ーダンスＺ_inが０となり、ノードＮＢが接地電位への短
絡状態となる。

【０２８６】このように、図３４の分布定数回路をイン
ダクタとして利用することにより回路の小型化が図られ
る。

【０２８７】図３６は図３４（ｂ）の分布定数回路にお
ける線路５０１の長さと入力インピーダンスＺ_inとの関
係の計算結果を示す図である。図３６において、横軸は
線路５０１の長さＬ_aを示し、縦軸は入力インピーダン
スＺ_inのリアクタンスＸを示す。

【０２８８】なお、セラミック基板９１の誘電率ε_rは
９．８であり、厚みｈは６３５μｍである。マイクロス
トリップ導体９２の幅ｗは３００μｍであり、厚みｔは
１０μｍである。周波数は９５０ＭＨｚである。線路５
０１の特性インピーダンスＺ _aは６６．０Ωである。ま
た、容量５０２の容量値Ｃは４ｐＦであり、インダクタ
成分５０３のインダクタンスＬは０．９ｎＨである。

【０２８９】図３６に示すように、線路５０１の長さＬ
_aが０よりも大きく１０ｍｍよりも小さい範囲では、分
布定数回路はインダクタとして働く。また、線路５０１
の長さＬ_aが１０ｍｍの場合に共振が起こり、分布定数
回路の入力インピーダンスＺ _inは無限大となり、ノード
ＮＢが開放状態となる。

【０２９０】なお、チップ部品を用いて回路を構成する
場合、チップインダクタはチップ容量に比べて高価であ
る。また、ＭＭＩＣ（モノリシックマイクロ波集積回
路）においては、スパイラルインダクタはチップ上の面
積が大きい。したがって、並列のインダクタをチップイ
ンダクタまたはスパイラルインダクタで構成すると、コ
ストが高くなるとともに面積が大きくなる。

【０２９１】これに対して、図３４の分布定数回路をイ
ンダクタとして用いた場合、容量５０２の容量値Ｃを大
きくすることにより線路５０１の長さＬ_aを短くするこ
とができる。したがって、回路の低コスト化および小型
化を図ることが可能となる。

【０２９２】図３４の分布定数回路は、バイアス回路、
整合回路、フィルタ等に用いることができる。

【図面の簡単な説明】

【図１】本発明の一実施例における分布定数回路の回路
図である。

【図２】λ／４線路のパラメータを示す図である。

【図３】実施例の分布定数回路のパラメータを示す図で
ある。

【図４】λ／４線路および実施例の分布定数回路におけ
るＳ₁₁およびＳ₂₁の周波数特性のシミュレーション結果
を示す図である。

【図５】図１の分布定数回路を用いたバイアス印加回路
の回路図である。

【図６】λ／４線路を用いた比較例１のバイアス印加回
路のパラメータを示す図である。

【図７】図６のバイアス印加回路におけるＳ₁₁およびＳ
₂₁の周波数特性のシミュレーション結果を示す図であ
る。

【図８】図３８の分布定数回路を用いた比較例２のバイ
アス印加回路のパラメータを示す図である。

【図９】図８のバイアス印加回路におけるＳ₁₁およびＳ
₂₁の周波数特性のシミュレーション結果を示す図であ
る。

【図１０】図１の分布定数回路を用いた実施例のバイア
ス印加回路のパラメータを示す図である。

【図１１】図１０のバイアス印加回路におけるＳ₁₁およ
びＳ₂₁の周波数特性のシミュレーション結果を示す図で
ある。

【図１２】入力側インピーダンスおよび出力側インピー
ダンスが５０Ωからずれた場合に置換する回路を示す図
である。

【図１３】入力側インピーダンスおよび出力側インピー
ダンスの５０Ωからのずれを考慮した分布定数回路の回
路図である。

【図１４】図１３の分布定数回路を用いたバイアス印加
回路の回路図である。

【図１５】図１４のバイアス印加回路におけるＳ₁₁およ
びＳ₂₁の周波数特性のシミュレーション結果を示す図で
ある。

【図１６】図１の分布定数回路におけるパラメータの関
係式の算出方法を説明するための図である。

【図１７】図１の分布定数回路におけるパラメータの関
係式の算出方法を説明するための図である。

【図１８】図１の分布定数回路におけるパラメータの関
係式の算出方法を説明するための図である。

【図１９】図１３の分布定数回路におけるパラメータの
関係式の算出方法を説明するための図である。

【図２０】図５のバイアス印加回路を含む高周波回路の
一例を示す回路図である。

【図２１】図２０の高周波回路における整合回路の具体
例を示す回路図である。

【図２２】図５のバイアス印加回路を含む高周波回路の
他の例を示す回路図である。

【図２３】図２２の高周波回路における整合回路の具体
例を示す回路図である。

【図２４】図２１および図２３の高周波回路の反射係数
の周波依存性の計算結果を示す図である。

【図２５】図５のバイアス印加回路を含む高周波回路の
さらに他の例を示す回路図である。

【図２６】ＦＥＴの高効率化を説明するための高周波回
路の回路図である。

【図２７】図２６のバイアス印加回路の容量の容量値を
変化させた場合のＦＥＴのドレイン端で負荷インピーダ
ンスの変化のシミュレーション結果を示すスミスチャー
トである。

【図２８】ＦＥＴのＡＢ級動作でのドレイン電流の波形
図である。

【図２９】図２６のバイアス印加回路においてＦＥＴの
ドレイン端を短絡状態にした場合の負荷線を示す図であ
る。

【図３０】図２６のバイアス印加回路においてＦＥＴの
ドレイン端を短絡状態にしない場合の負荷線を示す図で
ある。

【図３１】第３高調波処理回路を含むバイアス印加回路
を主として示す回路図である。

【図３２】図１の実施例の分布定数回路における容量の
容量値と線路の長さとの関係を示す図である。

【図３３】マイクロストリップ線路を示す断面図であ
る。

【図３４】本発明の他の実施例における分布定数回路の
回路図である。

【図３５】図３４の分布定数回路を用いた増幅器の一例
を示す回路図である。

【図３６】図３４（ｂ）の分布定数回路における線路の
長さと入力インピーダンスとの関係の計算結果を示す図
である。

【図３７】従来のλ／４線路を示す図である。

【図３８】図３７のλ／４線路と等価な従来の分布定数
回路の回路図である。

【図３９】図３８の分布定数回路を用いたバイアス印加
回路の回路図である。

【符号の説明】

１，２，３，３１，５０１，５０４線路４，５，１１，３２，５０２容量６，７インピーダンス要素１０，１０ａバイアス印加回路ＮＡ，ＮＢノードＡ，Ｂ端子２０ＦＥＴ３０整合回路６０第３高調波処理回路６０ａ，６０ｂ分布定数回路５０３インダクタ成分Ｚ_a，Ｚ_b 特性インピーダンスＺ_cインピーダンスＬ_a、Ｌ_b 長さＣ，Ｃ_g 容量値ｆ₁ 基本波の周波数ｆ₂ 抑圧する周波数 λ₁ 基本波の波長 λ₂ 抑圧する周波数に対応する波長

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【手続補正書】

【提出日】平成１０年８月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】Ｂ級動作において偶数次の高調波（特に第
２高調波）に対して短絡状態になる負荷条件では、ＦＥ
Ｔにより構成される増幅器の電力付加効率が向上するこ
とが知られている（本城和彦，”マイクロ波非線形回路
技術”，ＭＷＥ９５ＭｉｃｒｏｗａｖｅＷｏｒｋｓ
ｈｏｐＤｉｇｅｓｔ，ｐｐ．６５−７４，１９９
５）。このため、λ／４線路１００をバイアス印加回路
に用いると、増幅器の高効率化が図れるという利点が得
られる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】本発明の目的は、基本波に対しλ／４線路
と等価な特性を有し、小型化が可能でかつ任意の周波数
を抑圧することが可能な分布定数回路およびそれを用い
た高周波回路を提供することである。

Claims

【特許請求の範囲】

【請求項１】第１の線路の一端が第１の容量と第２と
の線路の直列接続を介して所定の基準電位に接続される
とともに、前記第１の線路の他端が第２の容量と第３の
線路との直列接続を介して前記基準電位に接続され、第
１の周波数に対してその第１の周波数に対応する波長の
４分の１の長さを有する線路と等価な特性が得られ、前
記第１の周波数と異なる第２の周波数に対して前記第１
の容量と前記第２の線路とが共振しかつ前記第２の容量
と前記第３の線路とが共振することを特徴とする分布定
数回路。
【請求項２】第１の線路の一端が第１の容量と第２の
線路との直列接続を介して所定の基準電位に接続される
とともに、前記第１の線路の他端が第２の容量と第３の
線路との直列接続を介して前記基準電位に接続され、前記第１の線路の特性インピーダンスＺ_a、前記第１の
線路の長さＬ_a、前記第２および第３の線路の特性イン
ピーダンスＺ_b、前記第２および第３の線路の長さ
Ｌ_b、前記第１および第２の容量の容量値Ｃ、第１の周
波数ｆ₁ 、前記第１の周波数に対応する波長λ₁ 、第２
の周波数ｆ₂ 、および前記第２の周波数に対応する波長
λ₂ が、【数１】式（１）、（２）および（３）の関係を満足することを
特徴とする分布定数回路。
【請求項３】第１の線路の一端が交流的に所定の基準
電位に接続されるとともに、前記第１の線路の他端が容
量と第２の線路との直列接続を介して前記基準電位に接
続され、第１の周波数に対してその第１の周波数に対応
する波長の４分の１の長さを有する線路と等価な特性が
得られ、前記第１の周波数と異なる第２の周波数に対し
て前記容量と前記第２の線路とが共振することを特徴と
する分布定数回路。
【請求項４】第１の線路の一端が交流的に所定の基準
電位に接続されるとともに、前記第１の線路の他端が容
量と第２の線路との直列接続を介して前記基準電位に接
続され、前記第１の線路の特性インピーダンスＺ_a、前記第１の
線路の長さＬ_a、前記第２の線路の特性インピーダンス
Ｚ_b、前記第２の線路の長さＬ_b、前記容量の容量値
Ｃ、第１の周波数ｆ₁ 、第１の周波数に対応する波長λ
₁ 、第２の周波数ｆ₂ 、および前記第２の周波数に対応
する波長λ₂ が、【数２】式（１）、（２）および（３）の関係を満足することを
特徴とする分布定数回路。
【請求項５】第１の線路の一端が第１の容量と第２の
線路との直列接続を介して所定の基準電位に接続されか
つ第１のインピーダンス要素を介して前記基準電位に接
続されるとともに、前記第１の線路の他端が第２の容量
と第３の線路との直列接続を介して前記基準電位に接続
されかつ第２のインピーダンス要素を介して前記基準電
位に接続され、第１の周波数に対してその第１の周波数
に対応する波長の４分の１の長さを有する線路と等価な
特性が得られ、前記第１の周波数と異なる第２の周波数
に対して前記第１の容量と前記第２の線路とが共振しか
つ前記第２の容量と前記第３の線路とが共振することを
特徴とする分布定数回路。
【請求項６】第１の線路の一端が第１の容量と第２の
線路との直列接続を介して所定の基準電位に接続されか
つ第１のインピーダンス要素を介して前記基準電位に接
続されるとともに、前記第１の線路の他端が第２の容量
と第３の線路との直列接続を介して前記基準電位に接続
されかつ第２のインピーダンス要素を介して前記基準電
位に接続され、前記第１の線路の特性インピーダンスＺ_a、前記第１の
線路の長さＬ_a、前記第２および第３の線路の特性イン
ピーダンスＺ_b、前記第２および第３の線路の長さ
Ｌ_b、前記第１および第２の容量の容量値Ｃ、前記第１
および第２のインピーダンス要素のインピーダンス
Ｚ_c、第１の周波数ｆ₁ 、前記第１の周波数に対応する
波長λ₁ 、第２の周波数ｆ₂ 、および前記第２の周波数
に対応する波長λ ₂ が、【数３】式（４）、（５）および（６）の関係を満足することを
特徴とする分布定数回路。
【請求項７】前記第１および第２のインピーダンス要
素は、インピーダンス素子からなることを特徴とする請
求項５または６記載の分布定数回路。
【請求項８】前記第１および第２のインピーダンス要
素は、前記第１の線路の一端および他端に接続される回
路をそれぞれ前記一端および他端から見たインピーダン
スの５０オーム系からのずれであることを特徴とする請
求項５または６記載の分布定数回路。
【請求項９】第１の線路の一端が交流的に所定の基準
電位に接続されるととともに、前記第１の線路の他端が
容量と第２の線路との直列接続を介して前記基準電位に
接続されかつインピーダンス要素を介して前記基準電位
に接続され、第１の周波数に対してその第１の周波数に
対応する波長の４分の１の長さを有する線路と等価な特
性が得られ、前記第１の周波数と異なる第２の周波数に
対して前記容量と前記第２の線路とが共振することを特
徴とする分布定数回路。
【請求項１０】第１の線路の一端が交流的に所定の基
準電位に接続されるとともに、前記第１の線路の他端が
容量と第２の線路との直列接続を介して前記基準電位に
接続されかつインピーダンス要素を介して前記基準電位
に接続され、前記第１の線路の特性インピーダンスＺ_a、前記第１の
線路の長さＬ_a、前記第２の線路の特性インピーダンス
Ｚ_b、前記第２の線路の長さＬ_b、前記容量の容量値
Ｃ、前記インピーダンス要素のインピーダンスＺ_c、第
１の周波数ｆ₁ 、前記第１の周波数に対応する波長λ
₁ 、第２の周波数ｆ₂ 、および前記第２の周波数に対応
する波長λ₂ が、【数４】式（４）、（５）および（６）の関係を満足することを
特徴とする分布定数回路。
【請求項１１】前記インピーダンス要素は、インピー
ダンス素子からなることを特徴とする請求項９または１
０記載の分布定数回路。
【請求項１２】前記インピーダンス要素は、前記第１
の線路の他端に接続される回路を前記他端から見たイン
ピーダンスの５０オーム系からのずれであることを特徴
とする請求項９または１０記載の分布定数回路。
【請求項１３】トランジスタと、前記トランジスタの１つの電極に直流バイアスを印加す
るバイアス印加回路と、前記トランジスタの前記電極と他の回路との間のインピ
ーダンス整合を行う整合回路とを備え、前記バイアス印加回路は、請求項３、４、９、１０、１
１または１２に記載の分布定数回路からなり、前記整合回路は、前記バイアス印加回路と前記他の回路
との間に設けられたことを特徴とする高周波回路。
【請求項１４】トランジスタと、前記トランジスタの１つの電極に直流バイアスを印加す
るバイアス印加回路と、前記トランジスタの前記電極と他の回路との間のインピ
ーダンス整合を行う整合回路とを備え、前記バイアス印加回路は、請求項３、４、９、１０、１
１または１２に記載の分布定数回路からなり、前記整合回路は、前記トランジスタの前記電極と前記バ
イアス印加回路との間に設けられたことを特徴とする高
周波回路。
【請求項１５】前記トランジスタの前記電極に接続さ
れ、前記第１の周波数に対する高調波成分を除去する高
調波除去回路をさらに備えたことを特徴とする請求項１
３または１４記載の高周波回路。
【請求項１６】トランジスタの１つの電極を基本波の
周波数に対して開放状態にし、前記トランジスタの前記
電極に直流バイアスを印加するバイアス印加回路であっ
て、前記トランジスタの前記電極と所定の基準電位との
間に接続される共振回路を備え、前記共振回路の共振周
波数が前記基本波に対する２次の高調波の周波数よりも
高いことを特徴とするバイアス印加回路。
【請求項１７】トランジスタの１つの電極に直流バイ
アスを印加するバイアス印加回路であって、請求項３、
４、９、１０、１１または１２に記載の分布定数回路を
備え、前記第１の周波数が基本波の周波数であり、前記
第２の周波数が前記基本波に対する２次の高調波の周波
数よりも高いことを特徴とするバイアス印加回路。
【請求項１８】請求項１６記載のバイアス印加回路に
おける前記共振回路のインピーダンスを変化させること
により、２次の高調波での負荷インピーダンスを調整す
ることを特徴とするインピーダンス調整方法。
【請求項１９】請求項１６記載のバイアス印加回路に
おける前記電極での電流と電圧との積に基づき、２次の
高調波での負荷インピーダンスを調整することを特徴と
するインピーダンス調整方法。
【請求項２０】線路の一端が交流的に所定の基準電位
に接続され、前記線路の他端が容量を介して前記基準電
位に接続され、所定の周波数に対して前記線路および前記容量がインダ
クタを構成することを特徴とする分布定数回路。
【請求項２１】前記線路の特性インピーダンスＺ_a、
前記線路の長さＬ_a、前記容量の容量値Ｃ、前記所定の
周波数に対応する波長λ₁、前記所定の周波数に対応す
る角周波数ω₁が、【数５】式（７）の関係を満足することを特徴とする請求項２０
記載の分布定数回路。
【請求項２２】線路の一端が交流的に所定の基準電位
に接続され、前記線路の他端が容量とインダクタ成分と
の直列接続を介して前記基準電位に接続され、第１の周
波数に対して前記線路、前記容量および前記インダクタ
成分がインダクタを構成することを特徴とする分布定数
回路。
【請求項２３】前記線路の特性インピーダンスＺ_a、
前記線路の長さＬ_a、前記容量の容量値Ｃ、前記インダ
クタ成分のインダクタンスＬ、前記第１の周波数に対応
する波長λ₁、前記第１の周波数に対応する角周波数ω
₁が、【数６】式（８）の関係を満足することを特徴とする請求項２２
記載の分布定数回路。
【請求項２４】前記容量の容量値Ｃ、前記インダクタ
成分のインダクタンスＬ、第２の周波数に対応する角周
波数ω₂が、【数７】式（９）の関係を満足することを特徴とする請求項２３
記載の分布定数回路。
【請求項２５】第１の線路の一端が交流的に所定の基
準電位に接続され、前記第１の線路の他端が容量と第２
の線路との直列接続を介して前記基準電位に接続され、第１の周波数に対して前記第１の線路、前記容量および
前記第２の線路がインダクタを構成することを特徴とす
る分布定数回路。
【請求項２６】前記第１の線路の特性インピーダンス
Ｚ_a、前記第１の線路の長さＬ_a、前記第２の線路の特
性インピーダンスＺ_b、前記第２の線路の長さＬ_b、前
記容量の容量値Ｃ、第１の周波数に対応する波長λ₁、
前記第１の周波数に対応する角周波数ω₁が、【数８】式（１０）の関係を満足することを特徴とする請求項２
５記載の分布定数回路。
【請求項２７】前記第２の線路の特性インピーダンス
Ｚ_b、前記第２の線路の長さＬ_b、前記容量の容量値
Ｃ、第２の周波数に対応する波長λ₂、前記第２の周波
数に対応する角周波数ω₂が、【数９】式（１１）の関係を満足することを特徴とする請求項２
６記載の分布定数回路。