JPH11297926A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置を構成する電子回路の特性を良好
に維持しつつチップサイズの縮小化を図れるようにす
る。 【解決手段】 半導体装置１０は、半導体基板２１に半
導体回路２２が形成された装置本体２０と、絶縁基板３
１上に半導体回路２２とは異なる機能を有する電子回路
３２が形成されてなるもので、装置本体２０に、絶縁基
板３１が装置本体２０から所定の間隙を隔てて配置され
かつ半導体回路２２に電子回路３２が接続された状態で
実装された実装体３０とを備えて構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体装置の主回路となる半導体回路と、この半導
体回路とは異なる機能を有する、例えばインダクター回
路やキャパシタ回路等の電子回路とを備えた半導体装置
に関する。

【０００２】

【従来の技術】半導体チップと呼ばれる半導体装置に
は、例えば、半導体装置の主回路を構成するＬＳＩやＶ
ＬＳＩ等の集積化された半導体回路の他に、この半導体
回路とは異なる機能の電子回路を備えて構成されたもの
がある。例えばアナログデバイスを構成する半導体装置
では、半導体回路の他にインダクター回路やキャパシタ
回路等の受動回路が必要となっている。従来、このよう
な半導体装置は、例えば、シリコン基板からなる半導体
基板に主回路である半導体回路が形成されているととも
に、同一の半導体基板に受動回路が形成されて構成され
ている。

【０００３】

【発明が解決しようとする課題】ところが、インダクタ
ー回路やキャパシタ回路等の受動回路は、半導体回路が
形成された同一の半導体基板に形成する場合、比較的広
い面積を必要とする。このため、上記の受動回路のよう
な電子回路を備えた半導体装置では、チップサイズが大
きくなってしまい、この半導体装置を用いて構成される
電子機器の小型化を阻むという不都合が発生する。

【０００４】また受動回路のうち、特にインダクター回
路は、半導体基板に直接形成されると、半導体基板のシ
リコンとの間に形成される容量成分によって、ＧＨｚに
及ぶ高い周波領域において良好な特性を十分に確保でき
ないものとなるという不具合も生じる。さらにインダク
ター回路を半導体基板に直接形成して配線した場合に
は、この配線によって寄生インダクタンスの問題が生じ
易い。またキャパシタ回路も、半導体基板に直接形成さ
れると寄生容量の影響を受け易く、良好な特性が得られ
ないものとなる恐れが多い。

【０００５】

【課題を解決するための手段】そこで上記課題を解決す
るために本発明に係る半導体装置は、半導体基板に半導
体回路が形成された装置本体と、絶縁基板に上記の半導
体回路とは異なる機能を有する電子回路が形成されたも
ので、装置本体に、絶縁基板がこの装置本体から所定の
間隙を隔てて配置されかつ半導体回路に電子回路が接続
された状態で実装された実装体とを備えた構成となって
いる。

【０００６】上記の発明では、半導体回路とは異なる機
能を有する電子回路が、半導体回路が形成された半導体
基板とは別の絶縁基板に形成されて実装体とされ、この
実装体が装置本体に実装された構成となっているため、
半導体回路と電子回路とを同じ半導体基板に形成する場
合に比較して、電子回路の形成に必要な面積分、半導体
基板の面積の縮小化を図れる。よって電子回路が、半導
体基板に形成すると比較的広い面積を要するものであれ
ば、半導体回路と同一の半導体基板に形成する場合と比
較して半導体基板の面積を大幅に縮小化することが可能
になる。また実装体は、電子回路を形成した絶縁基板が
装置本体から所定の間隙を隔てて配置されるように装置
本体に実装されていることから、実装体の電子回路が半
導体基板に直接接触していない状態となっている。よっ
て、実装体の電子回路を、半導体基板に直接形成すると
特性の低下を招くもので構成すれば、電子回路の特性を
良好に維持した半導体装置が実現される。

【０００７】

【発明の実施の形態】以下に、本発明に係る半導体装置
の実施形態を図面に基づいて説明する。図１は本発明の
半導体装置の一実施形態を示す側面図である。図１に示
すようにこの半導体装置１０は、装置本体２０上に実装
体３０がバンプ４０を介して実装されて構成されてい
る。装置本体２０は、シリコンやガリウムヒ素等からな
る半導体基板２１に半導体装置１０の主回路となるＬＳ
ＩやＶＬＳＩ等からなる集積化された半導体回路２２が
形成されたものからなる。

【０００８】実装体３０は、絶縁基板３１に上記の半導
体回路２２とは異なる機能を有する電子回路３２を備え
たものからなっている。そしてバンプ４０によって、装
置本体２０上に、絶縁基板３１がこの装置本体２０から
所定の間隙を隔てて配置されかつ半導体回路２２に電子
回路３２が接続された状態で実装されている。

【０００９】実装体３０の電子回路３２は、例えば、半
導体基板２１に形成すると比較的広い面積を要してしま
うもの、半導体基板２１に直接形成すると特性が低下す
る等の不具合が生じるもの、そして絶縁基板３１に形成
されても特性等に問題が生じないものといった条件を満
たしている回路で構成される。本実施形態では、これら
の条件を満たしている電子回路３２として、例えば図２
の側断面図に示すように、インダクター回路３３および
キャパシタ回路３４が形成されている。

【００１０】すなわち、本実施形態の実装体３０では、
絶縁基板３１の片面の一方側にインダクター回路３３が
形成され、他方側にキャパシタ回路３４が形成されてい
る。絶縁基板３１は少なくとも表面が絶縁材料で形成さ
れているものであればよく、例えば、エポキシ樹脂やポ
リイミド樹脂等の絶縁材料で全体が構成され、あるいは
シリコンや金属等の導電材料からなる基体の表面を絶縁
材料で覆ったものからなっている。この場合、インダク
ター特性を維持するために、絶縁材料の厚みを１００μ
ｍ程度以上とする。

【００１１】また絶縁基板３１は、上記の半導体基板２
１と熱膨張係数が近いものが好適である。絶縁基板３１
の熱膨張係数が半導体基板２１のそれと近いと、実装体
３０を半導体基板２１に実装した際や、半導体装置１０
を用いて電子機器を製造する際等の熱履歴による影響を
受け難いためである。また、絶縁基板３１の片面に電子
回路３２を形成する工程で加わる熱よりも耐熱温度が高
いものを用いることが望ましい。

【００１２】このような絶縁基板３１に形成されている
インダクター回路３３は、絶縁基板３１上に形成された
第１電極３３ａと、第１電極３３ａ上に第１絶縁層３５
を介して形成された第２電極３３ｂとがコンタクト部３
３ｃによって電気的に接続された状態に形成されてい
る。第１電極３３ａおよび第２電極３３ｂは、例えばア
ルミニウムやその合金、チタン、タングステン等の種々
の導電材料を用いて形成されている。本実施形態では後
述するように、半導体プロセス技術を用いてインダクタ
ー回路３３およびキャパシタ回路３４を形成するため、
半導体プロセスによって加工が容易なアルミニウムで形
成されている。

【００１３】またインダクター回路３３を構成する第１
電極３３ａが第１絶縁層３５で覆われるとともに、第１
電極３３ａのパターンの内側の端部と第２電極３３ｂの
パターンの内側の端部とが、第１絶縁層３５に形成され
たコンタクト部３３ｃによって電気的に接続されてい
る。

【００１４】なお、本実施形態において第１絶縁層３５
は、後述するごとく、キャパシタ回路３４のキャパシタ
絶縁膜の役割をも果たす膜となる。したがって、キャパ
シタ回路３４にて第１絶縁層３５を通じて電荷が逃げる
等の容量形成上の問題が生じないように、第１絶縁層３
５は安定な膜で形成されている。ここでは第１絶縁層３
５は、化学的気相成長法（以下、ＣＶＤ法と記す）によ
って形成された酸化シリコン膜等で形成されている。

【００１５】絶縁基板３１に形成されているキャパシタ
回路３４は、例えば平板状の下部電極３４ａ上に、下部
電極３４ａを覆う第１絶縁層３５を介して平板状の上部
電極３４ｂが積層されて構成されている。本実施形態に
おいてキャパシタ回路３４を構成する下部電極３４ａお
よび上部電極３４ｂは、インダクター回路３３を構成す
る第１電極３３ａおよび第２電極３３ｂと同じ材料で形
成されている。またキャパシタ回路３４において第１絶
縁層３５は、前述したようにキャパシタ絶縁膜となるも
ので、例えば酸化シリコン等の安定な膜で形成されてい
る。

【００１６】そして絶縁基板３１には、インダクター回
路３３およびキャパシタ回路３４が形成された面全体を
覆うように、外部からの汚染を防止するための保護膜と
なる酸化シリコン等の第２絶縁層３６が形成されてい
る。

【００１７】またインダクター回路３３およびキャパシ
タ回路３４のそれぞれの形成領域における第１絶縁層３
５および第２絶縁層３６には、第１電極３３ａ、下部電
極３４ａにそれぞれ延びてこれに接続する第１電極取り
出し部３７ａ、３７ｂが形成されているとともに、第２
絶縁層３６に、第２電極３３ｂ、上部電極３４ｂにそれ
ぞれ延びてこれに接続する第２電極取り出し部３８ａ、
３８ｂが形成されている。さらに第１電極取り出し部３
７ａ、３７ｂ、第２電極取り出し部３８ａ、３８ｂ上に
それぞれ、例えば半田からなるバンプ４０が設けられて
いる。

【００１８】上記のように構成された実装体３０は、半
導体プロセスの製造技術を用いて、例えば図３（ａ）、
（ｂ）および図４（ｃ）〜（ｆ）に示す工程を順に経て
形成される。

【００１９】まず、スパッタリング法等を用いて絶縁基
板３１上にアルミニウム膜を形成し、次いでフォトリソ
グラフィ技術等によってアルミニウム膜上にレジストパ
ターン（図示略）を形成する。次いで、レジストパター
ンをマスクとした反応性イオンエッチング等のドライエ
ッチング技術によってアルミニウム膜を加工し、図３
（ａ）に示すようにインダクター回路３３の形成領域と
キャパシタ回路３４の形成領域とにアルミニウム膜から
なる第１電極３３ａと下部電極３４ａとを形成する。そ
の後、レジストパターンを除去する。

【００２０】次いでＣＶＤによって、図３（ｂ）に示す
ように、絶縁基板３１上に第１電極３３ａと下部電極３
４ａとを覆う第１絶縁層３５を形成する。続いて図４
（ｃ）に示すように、インダクター回路３３の形成領域
における第１絶縁層３５に、第１電極３３ａの内側端部
に達するコンタクトホール３９を形成する。次いで、ス
パッタリング法等によって第１絶縁層３５上にアルミニ
ウム膜を形成する。この際、コンタクトホール３９の内
面を覆うようにしてアルミニウム膜を形成する。

【００２１】そして、第１電極３３ａと下部電極３４ａ
とを形成したときと同じように、フォトリソグラフィ技
術およびドライエッチング技術を用いてアルミニウム膜
を加工し、インダクター回路３３の形成領域に、コンタ
クトホール３９の内面を覆うコンタクト部３３ｃを形成
するとともに、コンタクト部３３ｃを介して第１電極３
３ａに接続する第２電極３３ｂを形成する。同時に上記
のアルミニウム膜の加工によって、キャパシタ回路３４
の形成領域に、上部電極３４ｂを形成する。

【００２２】次いで図４（ｄ）に示すように、ＣＶＤ法
等によって第２電極３３ｂおよび上部電極３４ｂを覆う
ようにして第１絶縁層３５上に第２絶縁層３６を形成す
る。続いてフォトリソグラフィ技術によって、第２絶縁
層３６上にレジストパターン（図示略）を形成し、レジ
ストパターンをマスクとしたＲＩＥ等のドライエッチン
グを行う。

【００２３】このことによって図４（ｅ）に示すよう
に、インダクター回路３３の形成領域、キャパシタ回路
３４の形成領域のそれぞれにおける第１絶縁層３５およ
び第２絶縁層３６に、第１電極３３ａの外側の端部、下
部電極３４ａに達するコンタクトホール３９ｂ、３９ｃ
を形成する。またインダクター回路３３の形成領域、キ
ャパシタ回路３４の形成領域のそれぞれにおける第２絶
縁層３６に、第２電極３３ｂの外側の端部、上部電極３
４ｂに達するコンタクトホール３９ｄ、３９ｅを形成す
る。

【００２４】なお、実装体３０の製造は、半導体基板２
１に高集積に半導体回路２２を形成する装置本体２０側
と異なり、パターンルールを緩くして行える。この場合
には、上記のコンタクトホール３９ｂ〜３９ｅのパター
ンも緻密とならないため、プラズマエッチングのような
装置を用いたプラズマエッチングで行うことも可能であ
る。

【００２５】そしてコンタクトホール３９ｂ〜３９ｅの
形成後は、既存の技術、例えば電界メッキ法や転写法等
によって、図４（ｆ）に示すごとくコンタクトホール３
９ｂ〜３９ｅの形成箇所に、第１電極３３ａに接続する
第１電極取り出し部３７ａとバンプ４０、下部電極３４
ａに接続する第１電極取り出し部３７ｂとバンプ４０、
第２電極３３ｂに接続する第２電極取り出し部３８ａと
バンプ４０、上部電極３４ｂに接続する第２電極取り出
し部３８ｂとバンプ４０とを形成する。以上の工程によ
って、実装体３０が形成される。

【００２６】上記のように形成される実装体３０は、装
置本体２０上に、バンプ４０の形成側を向け、バンプ４
０を半導体回路２２の所定の端子と位置合わせした状態
で接合することによって装置本体２０に実装される。そ
の結果、バンプ４０により、装置本体２０上に、絶縁基
板３１がこの装置本体２０から所定の間隙を隔てて配置
されかつ半導体回路２２に電子回路３２が組み込まれた
状態で実装された半導体装置１０が得られる。

【００２７】以上のように半導体装置１０では、半導体
基板２１に形成しようとすると比較的広い面積を要して
しまうとともに特性の低下を招く一方、絶縁基板３１に
形成されても特性が何ら影響を受けないインダクター回
路３３およびキャパシタ回路３４が、半導体基板２１と
は別の絶縁基板３１に形成されて実装体３０とされ、こ
の実装体３０が装置本体２０上に実装された構成となっ
ている。そのため、半導体回路２２とインダクター回路
３３およびキャパシタ回路３４とを同じ半導体基板に形
成する場合に比較して、インダクター回路３３およびキ
ャパシタ回路３４の形成に必要な面積分、半導体基板２
１の面積、つまりチップサイズを大幅に縮小化すること
ができる。

【００２８】またインダクター回路３３およびキャパシ
タ回路３４は、半導体基板２１とは別の絶縁基板３１に
形成されているので、半導体基板２１に高集積に半導体
回路２２を形成する装置本体２０側と異なり、パターン
ルールを緩くして形成することができる。したがって、
先端の微細加工装置を用いることなく容易にしかも簡単
な工程で形成することができる。

【００２９】さらに実装体３０は、絶縁基板３１が装置
本体２０から所定の間隙を隔てて配置されるように装置
本体２０に実装されていることから、実装体３０のイン
ダクター回路３３およびキャパシタ回路３４が半導体基
板２１に直接接触していない状態となっている。よっ
て、インダクター回路３３は、半導体基板２１との間で
容量成分が生じないものとなるため、その分、ＧＨｚに
及ぶ高い周波領域での雑音が発生し難い。またバンプ４
０を介して半導体回路２２に組み込まれるため、従来、
半導体基板に半導体回路とインダクター回路とを形成し
て配線を行った場合のその配線によって生じていた寄生
インダクタンスの問題が生じ難い。よって、インダクタ
ー回路３３の優れた特性をそのまま維持することができ
る。

【００３０】またキャパシタ回路３４も、半導体基板２
１に直接作り込まれることによって受けていた寄生容量
の影響を受けないものとなるため、良好な特性を十分に
確保したものとなる。したがって、インダクター回路３
３およびキャパシタ回路３４の特性を良好に維持し、し
かもチップサイズが縮小化された半導体装置１０を実現
することができるため、このような半導体装置１０は、
高信頼性でかつさらに小型化された電子機器を得るうえ
で非常に有効なものとなる。

【００３１】なお、本実施形態では、実装体がインダク
ター回路およびキャパシタ回路の双方を備えた例を述べ
たが、インダクター回路のみ、キャパシタ回路のみを備
えた実装体としてもよい。例えばインダクター回路のみ
を備えた実装体とする場合には、例えば図２に示したイ
ンダクター回路３３側のみで実装体が構成されることに
なる。また同様に、キャパシタ回路のみを備えた実装体
とする場合には、例えば図２に示したキャパシタ回路３
４側のみで実装体が構成されることになる。

【００３２】さらに実装体に形成される電子回路とし
て、インダクター回路およびキャパシタ回路を備えた場
合を説明したが、半導体基板に形成すると比較的広い面
積を要してしまうもの、半導体基板に直接形成すると特
性が低下する等の不具合が生じるもの、そして絶縁基板
に形成されても特性等に問題が生じないものといった条
件を満たしている回路であれば、その他の電子回路が形
成されているものとしてもよいのはもちろんである。ま
た受動回路を電子回路とする場合には、インダクター回
路およびキャパシタ回路の他に、例えばポリシリコン等
で形成される抵抗回路を採用することも可能である。

【００３３】また本実施形態では、バンプによって装置
本体に実装体を実装したが、絶縁基板が装置本体から所
定の間隔をあけて配置されるように実装されかつ半導体
回路と電子回路とが接続されればよく、バンプに限定さ
れるものでない。例えば、装置本体にガラススペーサを
介して実装体が実装されるとともに、ワイヤを用いて半
導体回路と電子回路とが接続された構成としてもよい。
しかしながら、バンプを用いれば、非常に容易に絶縁基
板を装置本体から離して配置でき、かつ半導体回路と電
子回路とを接続できる利点がある。

【００３４】また本実施形態では、実装体側にバンプを
形成して実装した例を述べたが、半導体基板の半導体回
路側にバンプを設けて実装を行うこともできるのは言う
までもない。

【００３５】

【発明の効果】以上説明したように本発明に係る半導体
装置によれば、半導体回路とは異なる機能を有する電子
回路を絶縁基板に形成して実装体とし、この実装体を装
置本体に実装した構成としたので、半導体回路と電子回
路とを同じ半導体基板に形成する場合に比較して、半導
体基板の面積（チップサイズ）を縮小化することができ
る。また実装体は、その電子回路が半導体基板に直接接
触していない状態で実装されているため、半導体基板に
電子回路を直接形成することで特性が低下するといった
不具合が生じない。よって、電子回路の特性を良好に維
持したものとなる。したがって、本発明の半導体装置
は、高信頼性でかつ小型化された電子機器を得るうえで
非常に有効なものとなる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一実施形態を示す側
面図である。

【図２】本実施形態に係る実装体を示す要部側断面図で
ある。

【図３】（ａ）、（ｂ）は本実施形態の実装体の形成例
を工程順に説明するための側断面図（その１）である。

【図４】（ｃ）〜（ｆ）は本実施形態の実装体の形成例
を工程順に説明するための側断面図（その２）である。

【符号の説明】

１０…半導体装置、２０…装置本体、２１…半導体基
板、２２…半導体回路、３０…実装体、３１…絶縁基
板、３２…電子回路、３３インダクター回路、３４…キ
ャパシタ回路、４０…バンプ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板に半導体回路が形成された装
   置本体と、 絶縁基板上に前記半導体回路とは異なる機能を有する電
   子回路が形成されてなるもので、前記装置本体に、前記
   絶縁基板が装置本体から所定の間隙を隔てて配置されか
   つ前記半導体回路に前記電子回路が接続された状態で実
   装された実装体とを備えていることを特徴とする半導体
   装置。
2. 【請求項２】 前記実装体は、バンプを用いて前記装置
   本体に実装されてなることを特徴とする請求項１記載の
   半導体装置。
3. 【請求項３】 前記電子回路は、受動回路からなること
   を特徴とする請求項１記載の半導体装置。