JPH11295759A - 液晶表示素子 - Google Patents
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- JPH11295759A JPH11295759A JP10365338A JP36533898A JPH11295759A JP H11295759 A JPH11295759 A JP H11295759A JP 10365338 A JP10365338 A JP 10365338A JP 36533898 A JP36533898 A JP 36533898A JP H11295759 A JPH11295759 A JP H11295759A
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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Abstract
(57)【要約】
【目的】 データラインのオープン欠陥に対する冗長
（redundancy）機能を持つ液晶表示素子の画素配列構造
を提供する。 【解決手段】 一定間隔をおいて配列された複数のゲー
トラインと；一定間隔をおいて前記ゲートラインと交叉
するように配列されて複数のＲ、Ｇ、Ｂ画素領域を限定
し、それぞれデータライン対に分離されてデータライン
駆動信号が印加される複数のデータラインと；前記デー
タライン及びゲートラインにより限定された複数のＲ、
Ｇ、Ｂ画素領域に配列される複数のＲ、Ｇ、Ｂドット
と；各Ｒ、Ｇ、Ｂ画素領域に配列されて前記複数のデー
タラインの一つ及び複数のゲートラインの一つに連結さ
れるＲ、Ｇ、Ｂドット駆動用の複数のスイッチング素子
とを含み、前記各Ｒ、Ｇ、Ｂ画素領域はデータライン対
により複数のＲ、Ｇ、Ｂサブ画素領域に分割され、前記
各Ｒ、Ｇ、Ｂドットは複数のＲ、Ｇ、Ｂサブドットから
構成する。
（redundancy）機能を持つ液晶表示素子の画素配列構造
を提供する。 【解決手段】 一定間隔をおいて配列された複数のゲー
トラインと；一定間隔をおいて前記ゲートラインと交叉
するように配列されて複数のＲ、Ｇ、Ｂ画素領域を限定
し、それぞれデータライン対に分離されてデータライン
駆動信号が印加される複数のデータラインと；前記デー
タライン及びゲートラインにより限定された複数のＲ、
Ｇ、Ｂ画素領域に配列される複数のＲ、Ｇ、Ｂドット
と；各Ｒ、Ｇ、Ｂ画素領域に配列されて前記複数のデー
タラインの一つ及び複数のゲートラインの一つに連結さ
れるＲ、Ｇ、Ｂドット駆動用の複数のスイッチング素子
とを含み、前記各Ｒ、Ｇ、Ｂ画素領域はデータライン対
により複数のＲ、Ｇ、Ｂサブ画素領域に分割され、前記
各Ｒ、Ｇ、Ｂドットは複数のＲ、Ｇ、Ｂサブドットから
構成する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示素子に関
し、より詳細には、斜め形態のグラフィックを示すこと
ができる画素配列構造に関する。
し、より詳細には、斜め形態のグラフィックを示すこと
ができる画素配列構造に関する。
【０００２】
【従来の技術】液晶表示装置は、ＲＧＢの減算混合によ
って色相を発現するカラーフィルタ基板と、各画素を制
御するためのＴＦＴ基板と、カラーフィルタ基板とＴＦ
Ｔ基板との間に注入された液晶とからなる。液晶表示装
置のカラーフィルタ基板は、列と行のマトリックス状に
配列された多数の画素（pixel）からなる。各画素は
赤、緑、青のドット（dot）の組み合せからなる。
って色相を発現するカラーフィルタ基板と、各画素を制
御するためのＴＦＴ基板と、カラーフィルタ基板とＴＦ
Ｔ基板との間に注入された液晶とからなる。液晶表示装
置のカラーフィルタ基板は、列と行のマトリックス状に
配列された多数の画素（pixel）からなる。各画素は
赤、緑、青のドット（dot）の組み合せからなる。
【０００３】このような画素を配列する代表的な画素配
列方法として、三角（triangular）配列、ストライプ
（stripe）配列、そしてモザイク（mosaic）配列を挙げ
ることができる。図１に示すような垂直ストライプ配列
方法は、Ｏ／Ａ用として主に用いられている。
列方法として、三角（triangular）配列、ストライプ
（stripe）配列、そしてモザイク（mosaic）配列を挙げ
ることができる。図１に示すような垂直ストライプ配列
方法は、Ｏ／Ａ用として主に用いられている。
【０００４】図１を参照して、垂直ストライプ配列方式
の液晶表示素子において、互いに一定間隔をおいて配列
された多数のゲートライン（Ｇ１１、Ｇ１２、Ｇ１３、
…）は、第１方向である列方向に延長して形成され、互
いに絶縁されている。そして、互いに一定間隔をおいて
配列された多数のデータライン（Ｄ１１、Ｄ１２、Ｄ１
３、…）は、前記ゲートラインと交叉するように前記第
１方向と直交する第２方向の行方向に延長して形成さ
れ、互いに絶縁されている。
の液晶表示素子において、互いに一定間隔をおいて配列
された多数のゲートライン（Ｇ１１、Ｇ１２、Ｇ１３、
…）は、第１方向である列方向に延長して形成され、互
いに絶縁されている。そして、互いに一定間隔をおいて
配列された多数のデータライン（Ｄ１１、Ｄ１２、Ｄ１
３、…）は、前記ゲートラインと交叉するように前記第
１方向と直交する第２方向の行方向に延長して形成さ
れ、互いに絶縁されている。
【０００５】また、それぞれのデータライン（Ｄ１１、
Ｄ１２、…）とゲートライン（Ｇ１１、Ｇ１２、…）に
より形成される画素領域（ＰＳ１１−ＰＳ１３）には、
それぞれのＲ、Ｇ、Ｂドット（ＲＤ、ＧＤ、ＢＤ）が配
列されて一つの画素を構成する。
Ｄ１２、…）とゲートライン（Ｇ１１、Ｇ１２、…）に
より形成される画素領域（ＰＳ１１−ＰＳ１３）には、
それぞれのＲ、Ｇ、Ｂドット（ＲＤ、ＧＤ、ＢＤ）が配
列されて一つの画素を構成する。
【０００６】前記画素領域（ＰＳ１１−ＰＡＳ１３）で
は、前記データライン（Ｄ１１、Ｄ１２、…）とゲート
ライン（Ｇ１１、Ｇ１２、…）とが交叉する部分に、ゲ
ートとソースまたはドレイン電極がそれぞれゲートライ
ン及びデータラインに連結されたドット駆動用ＴＦＴス
イッチング素子（Ｔ１１、Ｔ１２、Ｔ１３）がそれぞれ
配列される。したがって、各Ｒ、Ｇ、Ｂドット（ＲＤ、
ＧＤ、ＢＤ）が一つの画素領域（ＰＳ１１、ＰＳ１２、
ＰＳ１３）にそれぞれ配列され、各画素領域（ＰＳ１１
−ＰＳ１３）には、各Ｒ、Ｇ、Ｂドットを駆動するため
のＴＦＴ（Ｔ１１−Ｔ１３）がそれぞれ一つずつ配列さ
れる。
は、前記データライン（Ｄ１１、Ｄ１２、…）とゲート
ライン（Ｇ１１、Ｇ１２、…）とが交叉する部分に、ゲ
ートとソースまたはドレイン電極がそれぞれゲートライ
ン及びデータラインに連結されたドット駆動用ＴＦＴス
イッチング素子（Ｔ１１、Ｔ１２、Ｔ１３）がそれぞれ
配列される。したがって、各Ｒ、Ｇ、Ｂドット（ＲＤ、
ＧＤ、ＢＤ）が一つの画素領域（ＰＳ１１、ＰＳ１２、
ＰＳ１３）にそれぞれ配列され、各画素領域（ＰＳ１１
−ＰＳ１３）には、各Ｒ、Ｇ、Ｂドットを駆動するため
のＴＦＴ（Ｔ１１−Ｔ１３）がそれぞれ一つずつ配列さ
れる。
【０００７】図１に示す画素配列構造をみれば、一つの
画素を構成する赤（Ｒ）、緑（Ｇ）、青（Ｂ）ドット
（ＲＤ、ＧＤ、ＢＤ）が、垂直方向にそれぞれ配列され
た垂直ストライプ配列構造を有する。すなわち、各Ｒド
ット（ＲＤ）、Ｇドット（ＧＤ）、Ｂドット（ＢＤ）
は、行方向にデータラインに沿って一直線に配列され
る。
画素を構成する赤（Ｒ）、緑（Ｇ）、青（Ｂ）ドット
（ＲＤ、ＧＤ、ＢＤ）が、垂直方向にそれぞれ配列され
た垂直ストライプ配列構造を有する。すなわち、各Ｒド
ット（ＲＤ）、Ｇドット（ＧＤ）、Ｂドット（ＢＤ）
は、行方向にデータラインに沿って一直線に配列され
る。
【０００８】前記垂直ストライプ配列構造を有する液晶
表示素子は、Ｏ／Ａ用として適した画素配列構造である
が、三角配列構造に比べて色具現特性が低いことから、
Ａ／Ｖ用としては適さない。
表示素子は、Ｏ／Ａ用として適した画素配列構造である
が、三角配列構造に比べて色具現特性が低いことから、
Ａ／Ｖ用としては適さない。
【０００９】色具現特性を向上させるための画素配列構
造として図２の三角配列構造が液晶表示素子に使われて
いる。図２に示す液晶表示素子は、互いに一定間隔をお
いて配列された多数のゲートライン（Ｇ２１、Ｇ２２、
Ｇ２３、…）が列方向に延長して形成され、互いに絶縁
されている。そして、互いに一定間隔をおいて配列され
た多数のデータライン（Ｄ２１、Ｄ２２、Ｄ２３、…）
が、前記ゲートラインと交叉するように互いに絶縁され
て形成され、行方向に千鳥形に、すなわちジグザグ（zi
g-zag）に配列される。
造として図２の三角配列構造が液晶表示素子に使われて
いる。図２に示す液晶表示素子は、互いに一定間隔をお
いて配列された多数のゲートライン（Ｇ２１、Ｇ２２、
Ｇ２３、…）が列方向に延長して形成され、互いに絶縁
されている。そして、互いに一定間隔をおいて配列され
た多数のデータライン（Ｄ２１、Ｄ２２、Ｄ２３、…）
が、前記ゲートラインと交叉するように互いに絶縁され
て形成され、行方向に千鳥形に、すなわちジグザグ（zi
g-zag）に配列される。
【００１０】また、それぞれのデータライン（Ｄ２１、
Ｄ２２、…）とゲートライン（Ｇ２１、Ｇ２２、…）に
より形成される各画素領域（ＰＳ２１−ＰＳ２３）に
は、それぞれのＲ、Ｇ、Ｂドット（ＲＤ、ＧＤ、ＢＤ）
が三角形態に配列される。
Ｄ２２、…）とゲートライン（Ｇ２１、Ｇ２２、…）に
より形成される各画素領域（ＰＳ２１−ＰＳ２３）に
は、それぞれのＲ、Ｇ、Ｂドット（ＲＤ、ＧＤ、ＢＤ）
が三角形態に配列される。
【００１１】前記画素領域（ＰＳ２１−ＰＳ２３）で
は、前記データライン（Ｄ２１、Ｄ２２、…）とゲート
ライン（Ｇ２１、Ｇ２２、…）とが交叉する部分に、ゲ
ートとソースまたはドレイン電極がそれぞれゲートライ
ン及びデータラインに連結されたドット駆動用ＴＦＴス
イッチング素子（Ｔ２１−Ｔ２３）が配列される。図２
の液晶表示素子においても、図１に示すように各Ｒ、
Ｇ、Ｂドット（ＲＤ、ＧＤ、ＢＤ）が一つの画素領域
（ＰＳ２１、ＰＳ２２、ＰＳ２３）にそれぞれ配列さ
れ、各画素領域（ＰＳ２１−ＰＳ２３）には、各Ｒ、
Ｇ、Ｂドットを駆動するためのＴＦＴ（Ｔ２１−Ｔ２
３）がそれぞれ一つずつ配列される。
は、前記データライン（Ｄ２１、Ｄ２２、…）とゲート
ライン（Ｇ２１、Ｇ２２、…）とが交叉する部分に、ゲ
ートとソースまたはドレイン電極がそれぞれゲートライ
ン及びデータラインに連結されたドット駆動用ＴＦＴス
イッチング素子（Ｔ２１−Ｔ２３）が配列される。図２
の液晶表示素子においても、図１に示すように各Ｒ、
Ｇ、Ｂドット（ＲＤ、ＧＤ、ＢＤ）が一つの画素領域
（ＰＳ２１、ＰＳ２２、ＰＳ２３）にそれぞれ配列さ
れ、各画素領域（ＰＳ２１−ＰＳ２３）には、各Ｒ、
Ｇ、Ｂドットを駆動するためのＴＦＴ（Ｔ２１−Ｔ２
３）がそれぞれ一つずつ配列される。
【００１２】このような図２に示す三角形態の画素配列
構造を有する液晶表示素子は、図１のストライプ形態の
画素配列構造に比べて色具現特性が優秀である利点があ
る。
構造を有する液晶表示素子は、図１のストライプ形態の
画素配列構造に比べて色具現特性が優秀である利点があ
る。
【００１３】
【発明が解決しようとする課題】しかし、図２に示すよ
うな三角配列構造を有する液晶表示素子においては、デ
ータラインが千鳥形に配列されるため、このデータライ
ンが図１のデータラインに比べて長くなることにより、
データラインの抵抗値が大きくなるという問題点があ
り、かつ、データラインのオープン欠陥の発生率が増加
するという問題点もある。
うな三角配列構造を有する液晶表示素子においては、デ
ータラインが千鳥形に配列されるため、このデータライ
ンが図１のデータラインに比べて長くなることにより、
データラインの抵抗値が大きくなるという問題点があ
り、かつ、データラインのオープン欠陥の発生率が増加
するという問題点もある。
【００１４】従って、本発明の目的は、データラインの
オープン欠陥に対する冗長（redundancy）機能を持つ液
晶表示素子の画素配列構造を提供することにある。本発
明の他の目的は、ゲートラインのオープン欠陥に対する
冗長機能を持つ液晶表示素子の画素配列構造を提供する
ことにある。本発明の更に他の目的は、色具現特性が優
秀で斜め形態のグラフィックディスプレイができる三角
形態の画素配列構造を持つ液晶表示素子を提供すること
にある。本発明の更に他の目的は、色具現特性が優秀
で、斜め形態のグラフィックディスプレイができるモザ
イク形態の画素配列構造を持つ液晶表示素子を提供する
ことにある。本発明の更に他の目的は、従来の三角形態
の画素配列構造よりもデータラインのＲＣ遅延を減少さ
せることができる液晶表示素子を提供することにある。
オープン欠陥に対する冗長（redundancy）機能を持つ液
晶表示素子の画素配列構造を提供することにある。本発
明の他の目的は、ゲートラインのオープン欠陥に対する
冗長機能を持つ液晶表示素子の画素配列構造を提供する
ことにある。本発明の更に他の目的は、色具現特性が優
秀で斜め形態のグラフィックディスプレイができる三角
形態の画素配列構造を持つ液晶表示素子を提供すること
にある。本発明の更に他の目的は、色具現特性が優秀
で、斜め形態のグラフィックディスプレイができるモザ
イク形態の画素配列構造を持つ液晶表示素子を提供する
ことにある。本発明の更に他の目的は、従来の三角形態
の画素配列構造よりもデータラインのＲＣ遅延を減少さ
せることができる液晶表示素子を提供することにある。
【００１５】
【課題を解決するための手段】前記本発明の目的を達成
するために、本発明は、一定間隔をおいて配列された複
数のゲートラインと；一定間隔をおいて前記ゲートライ
ンと交叉するように配列されて複数のＲ、Ｇ、Ｂ画素領
域を限定し、それぞれデータライン対に分離されてデー
タライン駆動信号が印加される複数のデータラインと；
前記データライン及びゲートラインにより限定された複
数のＲ、Ｇ、Ｂ画素領域に配列される複数のＲ、Ｇ、Ｂ
ドットと；各Ｒ、Ｇ、Ｂ画素領域に配列されて前記複数
のデータラインの一つ及び複数のゲートラインの一つに
連結されるＲ、Ｇ、Ｂドット駆動用の複数のスイッチン
グ素子とを含み、前記各Ｒ、Ｇ、Ｂ画素領域はデータラ
イン対により複数のＲ、Ｇ、Ｂサブ画素領域に分割さ
れ、前記各Ｒ、Ｇ、Ｂドットは複数のＲ、Ｇ、Ｂサブド
ットからなり前記各Ｒ、Ｇ、Ｂサブ画素領域にそれぞれ
配列される液晶表示素子を提供することを特徴とする。
するために、本発明は、一定間隔をおいて配列された複
数のゲートラインと；一定間隔をおいて前記ゲートライ
ンと交叉するように配列されて複数のＲ、Ｇ、Ｂ画素領
域を限定し、それぞれデータライン対に分離されてデー
タライン駆動信号が印加される複数のデータラインと；
前記データライン及びゲートラインにより限定された複
数のＲ、Ｇ、Ｂ画素領域に配列される複数のＲ、Ｇ、Ｂ
ドットと；各Ｒ、Ｇ、Ｂ画素領域に配列されて前記複数
のデータラインの一つ及び複数のゲートラインの一つに
連結されるＲ、Ｇ、Ｂドット駆動用の複数のスイッチン
グ素子とを含み、前記各Ｒ、Ｇ、Ｂ画素領域はデータラ
イン対により複数のＲ、Ｇ、Ｂサブ画素領域に分割さ
れ、前記各Ｒ、Ｇ、Ｂドットは複数のＲ、Ｇ、Ｂサブド
ットからなり前記各Ｒ、Ｇ、Ｂサブ画素領域にそれぞれ
配列される液晶表示素子を提供することを特徴とする。
【００１６】本発明の実施の形態によれば、前記各Ｒ、
Ｇ、Ｂ画素領域は、１対のＲ、Ｇ、Ｂサブ画素領域に分
割され、前記各Ｒ、Ｇ、Ｂドットはサブドット対からな
り、第１サブドットはデータライン対の第１データライ
ンに対応し、第２サブドットはデータライン対の第２デ
ータラインに対応する。前記複数のＲ、Ｇ、Ｂ画素領域
のうちで隣接するゲートラインでのＲ、Ｇ、Ｂ画素領域
はゲートラインに沿って左側または右側に１サブ画素領
域だけシフトされ、前記Ｒ、Ｇ、Ｂ画素領域に配列され
るＲ、Ｇ、Ｂドットはゲートラインに沿って１サブドッ
トだけ左側または右側にシフトされ、三角形態に配列さ
れる。
Ｇ、Ｂ画素領域は、１対のＲ、Ｇ、Ｂサブ画素領域に分
割され、前記各Ｒ、Ｇ、Ｂドットはサブドット対からな
り、第１サブドットはデータライン対の第１データライ
ンに対応し、第２サブドットはデータライン対の第２デ
ータラインに対応する。前記複数のＲ、Ｇ、Ｂ画素領域
のうちで隣接するゲートラインでのＲ、Ｇ、Ｂ画素領域
はゲートラインに沿って左側または右側に１サブ画素領
域だけシフトされ、前記Ｒ、Ｇ、Ｂ画素領域に配列され
るＲ、Ｇ、Ｂドットはゲートラインに沿って１サブドッ
トだけ左側または右側にシフトされ、三角形態に配列さ
れる。
【００１７】各Ｒ、Ｇ、Ｂ画素領域がデータライン対に
よって１対のＲ、Ｇ、Ｂサブ画素領域に分割される時、
奇数番目のデータラインにより限定される各Ｒ、Ｇ、Ｂ
画素領域はデータライン対の第２データラインにより分
割され、偶数番目のデータラインにより限定される各
Ｒ、Ｇ、Ｂサブ画素領域は第１データラインにより分割
される。分離されたデータライン対は互いに平行に配列
されて同じデータライン駆動信号が印加されて同時に駆
動される。
よって１対のＲ、Ｇ、Ｂサブ画素領域に分割される時、
奇数番目のデータラインにより限定される各Ｒ、Ｇ、Ｂ
画素領域はデータライン対の第２データラインにより分
割され、偶数番目のデータラインにより限定される各
Ｒ、Ｇ、Ｂサブ画素領域は第１データラインにより分割
される。分離されたデータライン対は互いに平行に配列
されて同じデータライン駆動信号が印加されて同時に駆
動される。
【００１８】前記Ｒ、Ｇ、Ｂドットはデータラインに沿
って千鳥形に配列され、１対の分割されたＲ、Ｇ、Ｂサ
ブ画素領域のうち、奇数番目のゲートラインと分離され
たデータライン対の第１データラインにより形成された
第１Ｒ、Ｇ、Ｂサブ画素領域に二つのＲ、Ｇ、Ｂサブド
ットの第１Ｒ、Ｇ、Ｂサブドットが配列され、偶数番目
のゲートラインと前記第２データラインにより形成され
た第２Ｒ、Ｇ、Ｂサブ画素領域に第２Ｒ、Ｇ、Ｂサブド
ットが配列され、隣接するゲートラインに配列された第
１Ｒ、Ｇ、Ｂサブドットと第２Ｒ、Ｇ、Ｂサブドットは
それぞれオーバーラップされる。
って千鳥形に配列され、１対の分割されたＲ、Ｇ、Ｂサ
ブ画素領域のうち、奇数番目のゲートラインと分離され
たデータライン対の第１データラインにより形成された
第１Ｒ、Ｇ、Ｂサブ画素領域に二つのＲ、Ｇ、Ｂサブド
ットの第１Ｒ、Ｇ、Ｂサブドットが配列され、偶数番目
のゲートラインと前記第２データラインにより形成され
た第２Ｒ、Ｇ、Ｂサブ画素領域に第２Ｒ、Ｇ、Ｂサブド
ットが配列され、隣接するゲートラインに配列された第
１Ｒ、Ｇ、Ｂサブドットと第２Ｒ、Ｇ、Ｂサブドットは
それぞれオーバーラップされる。
【００１９】前記Ｒ、Ｇ、Ｂ各ドット当たりスイッチン
グ素子は二つずつ配列され、各Ｒ、Ｇ、Ｂサブドットを
一つのスイッチング素子が駆動する。ドット当たり二つ
ずつ配列されているスイッチング素子の一つは第１サブ
画素領域に配列されて前記データライン対の第１データ
ラインと該当する一つのゲートラインとに連結し、他の
一つは第２サブ画素領域に配列されて第２データライン
と該当する一つのゲートラインとに連結し、隣接する２
ゲートライン間にはデータラインに対して反対方向に位
置するように配列される。
グ素子は二つずつ配列され、各Ｒ、Ｇ、Ｂサブドットを
一つのスイッチング素子が駆動する。ドット当たり二つ
ずつ配列されているスイッチング素子の一つは第１サブ
画素領域に配列されて前記データライン対の第１データ
ラインと該当する一つのゲートラインとに連結し、他の
一つは第２サブ画素領域に配列されて第２データライン
と該当する一つのゲートラインとに連結し、隣接する２
ゲートライン間にはデータラインに対して反対方向に位
置するように配列される。
【００２０】又、本発明は互いに一定間隔をおいて配列
された複数のゲートラインと；前記ゲートラインと交叉
するように互いに一定間隔をおいて配列され、それぞれ
互いに平行に配列されるデータライン対に分離されて同
じデータライン駆動信号が印加される複数のデータライ
ンと；前記ゲートラインとデータラインにより作られ、
それぞれ分離されたデータライン対に沿って１対のＲ、
Ｇ、Ｂサブ画素領域に分離される複数のＲ、Ｇ、Ｂ画素
領域と；それぞれ１対のＲ、Ｇ、Ｂサブドットからな
り、各Ｒ、Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ
画素領域に配列される複数のＲ、Ｇ、Ｂドットと；前記
Ｒ、Ｇ、Ｂ画素領域に配列されて前記複数のデータライ
ンの該当するデータライン及び複数のゲートラインの該
当するゲートラインに連結し、各Ｒ、Ｇ、Ｂドットの各
Ｒ、Ｇ、Ｂサブドットを駆動させるために一つのＲ、
Ｇ、Ｂサブ画素領域に一つずつ配列される複数のスイッ
チング素子とを含む液晶表示素子を提供することを特徴
とする。
された複数のゲートラインと；前記ゲートラインと交叉
するように互いに一定間隔をおいて配列され、それぞれ
互いに平行に配列されるデータライン対に分離されて同
じデータライン駆動信号が印加される複数のデータライ
ンと；前記ゲートラインとデータラインにより作られ、
それぞれ分離されたデータライン対に沿って１対のＲ、
Ｇ、Ｂサブ画素領域に分離される複数のＲ、Ｇ、Ｂ画素
領域と；それぞれ１対のＲ、Ｇ、Ｂサブドットからな
り、各Ｒ、Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ
画素領域に配列される複数のＲ、Ｇ、Ｂドットと；前記
Ｒ、Ｇ、Ｂ画素領域に配列されて前記複数のデータライ
ンの該当するデータライン及び複数のゲートラインの該
当するゲートラインに連結し、各Ｒ、Ｇ、Ｂドットの各
Ｒ、Ｇ、Ｂサブドットを駆動させるために一つのＲ、
Ｇ、Ｂサブ画素領域に一つずつ配列される複数のスイッ
チング素子とを含む液晶表示素子を提供することを特徴
とする。
【００２１】さらに、本発明は互いに一定間隔をおいて
配列された複数のゲートラインと；前記ゲートラインと
交叉するように互いに一定間隔をおいて配列され、それ
ぞれ互いに平行に配列されるデータライン対に分離され
て同じデータライン駆動信号が印加される複数のデータ
ラインと；前記ゲートラインとデータラインにより作ら
れ、それぞれ分離されたデータライン対に沿って二つの
Ｒ、Ｇ、Ｂサブ画素領域に分離される複数のＲ、Ｇ、Ｂ
画素領域と；それぞれ１対のＲ、Ｇ、Ｂサブドットから
なり、各Ｒ、Ｇ、ＢサブットはそれぞれＲ、Ｇ、Ｂサブ
画素領域に配列されるＲ、Ｇ、Ｂドットと；前記Ｒ、
Ｇ、Ｂ画素領域に配列されて前記複数のデータラインの
該当するデータライン及び複数のゲートラインの該当す
るゲートラインに連結し、各Ｒ、Ｇ、Ｂドットの各Ｒ、
Ｇ、Ｂサブドットを駆動させるために一つのＲ、Ｇ、Ｂ
サブ画素領域に一つずつ配列される駆動用の複数のスイ
ッチング素子とを含み、前記複数のＲ、Ｇ、Ｂ画素領域
のうちで隣接するゲートラインでのＲ、Ｇ、Ｂ画素領域
はゲートラインに沿って左側または右側に１サブ画素領
域だけシフトされ、前記Ｒ、Ｇ、Ｂ画素領域に配列され
るＲ、Ｇ、Ｂドットはゲートラインに沿って１サブドッ
トだけ左側または右側にシフトされ、三角形態に配列さ
れ；各Ｒ、Ｇ、Ｂ画素領域がデータライン対に沿って二
つのＲ、Ｇ、Ｂサブ画素領域に分割される時、奇数番目
のデータラインにより作られる各Ｒ、Ｇ、Ｂ画素領域は
データライン対の第２データラインにより分割され、偶
数番目のデータラインにより作られる各Ｒ、Ｇ、Ｂサブ
画素領域は第１データラインにより分割され；前記Ｒ、
Ｇ、Ｂドットはデータラインにより千鳥形に配列され、
１対の分割されたＲ、Ｇ、Ｂサブ画素領域のうち、奇数
番目のゲートラインと分離されたデータライン対の第１
データラインにより形成された第１Ｒ、Ｇ、Ｂサブ画素
領域に二つのＲ、Ｇ、Ｂサブドットの第１Ｒ、Ｇ、Ｂサ
ブドットが配列され、偶数番目のゲートラインと前記第
２データラインにより形成された第２Ｒ、Ｇ、Ｂサブ画
素領域に第２Ｒ、Ｇ、Ｂサブドットが配列され、隣接す
るゲートラインに配列された第１Ｒ、Ｇ、Ｂサブドット
と第２Ｒ、Ｇ、Ｂサブドットはそれぞれオーバーラップ
され；ドット当たり二つずつ配列されているスイッチン
グ素子の一つは第１サブ画素領域に配列されて前記デー
タライン対の第１データラインと該当する一つのゲート
ラインに連結し、他の一つは第２サブ画素領域に配列さ
れて第２データラインと該当する一つのゲートラインに
連結し、隣接する２ゲートライン間にはデータラインに
対して反対方向に位置するように配列される液晶表示素
子を提供することを特徴とする。
配列された複数のゲートラインと；前記ゲートラインと
交叉するように互いに一定間隔をおいて配列され、それ
ぞれ互いに平行に配列されるデータライン対に分離され
て同じデータライン駆動信号が印加される複数のデータ
ラインと；前記ゲートラインとデータラインにより作ら
れ、それぞれ分離されたデータライン対に沿って二つの
Ｒ、Ｇ、Ｂサブ画素領域に分離される複数のＲ、Ｇ、Ｂ
画素領域と；それぞれ１対のＲ、Ｇ、Ｂサブドットから
なり、各Ｒ、Ｇ、ＢサブットはそれぞれＲ、Ｇ、Ｂサブ
画素領域に配列されるＲ、Ｇ、Ｂドットと；前記Ｒ、
Ｇ、Ｂ画素領域に配列されて前記複数のデータラインの
該当するデータライン及び複数のゲートラインの該当す
るゲートラインに連結し、各Ｒ、Ｇ、Ｂドットの各Ｒ、
Ｇ、Ｂサブドットを駆動させるために一つのＲ、Ｇ、Ｂ
サブ画素領域に一つずつ配列される駆動用の複数のスイ
ッチング素子とを含み、前記複数のＲ、Ｇ、Ｂ画素領域
のうちで隣接するゲートラインでのＲ、Ｇ、Ｂ画素領域
はゲートラインに沿って左側または右側に１サブ画素領
域だけシフトされ、前記Ｒ、Ｇ、Ｂ画素領域に配列され
るＲ、Ｇ、Ｂドットはゲートラインに沿って１サブドッ
トだけ左側または右側にシフトされ、三角形態に配列さ
れ；各Ｒ、Ｇ、Ｂ画素領域がデータライン対に沿って二
つのＲ、Ｇ、Ｂサブ画素領域に分割される時、奇数番目
のデータラインにより作られる各Ｒ、Ｇ、Ｂ画素領域は
データライン対の第２データラインにより分割され、偶
数番目のデータラインにより作られる各Ｒ、Ｇ、Ｂサブ
画素領域は第１データラインにより分割され；前記Ｒ、
Ｇ、Ｂドットはデータラインにより千鳥形に配列され、
１対の分割されたＲ、Ｇ、Ｂサブ画素領域のうち、奇数
番目のゲートラインと分離されたデータライン対の第１
データラインにより形成された第１Ｒ、Ｇ、Ｂサブ画素
領域に二つのＲ、Ｇ、Ｂサブドットの第１Ｒ、Ｇ、Ｂサ
ブドットが配列され、偶数番目のゲートラインと前記第
２データラインにより形成された第２Ｒ、Ｇ、Ｂサブ画
素領域に第２Ｒ、Ｇ、Ｂサブドットが配列され、隣接す
るゲートラインに配列された第１Ｒ、Ｇ、Ｂサブドット
と第２Ｒ、Ｇ、Ｂサブドットはそれぞれオーバーラップ
され；ドット当たり二つずつ配列されているスイッチン
グ素子の一つは第１サブ画素領域に配列されて前記デー
タライン対の第１データラインと該当する一つのゲート
ラインに連結し、他の一つは第２サブ画素領域に配列さ
れて第２データラインと該当する一つのゲートラインに
連結し、隣接する２ゲートライン間にはデータラインに
対して反対方向に位置するように配列される液晶表示素
子を提供することを特徴とする。
【００２２】また、本発明は一定間隔をおいて配列され
た複数のデータラインと；一定間隔をおいて前記データ
ラインと交叉するように配列されて複数の画素領域を限
定し、それぞれゲートライン対に分離されてゲートライ
ン駆動信号が印加される複数のゲートラインと；前記デ
ータライン及びゲートラインにより限定された複数の画
素領域に配列される複数のＲ、Ｇ、Ｂドットと；各画素
領域に配列されて前記複数のデータラインの一つ及び複
数のゲートラインの一つに連結されるＲ、Ｇ、Ｂドット
駆動用の複数のスイッチング素子とを含み、前記各画素
領域はゲートライン対により複数のＲ、Ｇ、Ｂサブ画素
領域に分割され、前記各Ｒ、Ｇ、Ｂドットは複数のＲ、
Ｇ、Ｂサブドットからなり前記各サブ画素領域にそれぞ
れ配列される液晶表示素子を提供することを特徴とす
る。
た複数のデータラインと；一定間隔をおいて前記データ
ラインと交叉するように配列されて複数の画素領域を限
定し、それぞれゲートライン対に分離されてゲートライ
ン駆動信号が印加される複数のゲートラインと；前記デ
ータライン及びゲートラインにより限定された複数の画
素領域に配列される複数のＲ、Ｇ、Ｂドットと；各画素
領域に配列されて前記複数のデータラインの一つ及び複
数のゲートラインの一つに連結されるＲ、Ｇ、Ｂドット
駆動用の複数のスイッチング素子とを含み、前記各画素
領域はゲートライン対により複数のＲ、Ｇ、Ｂサブ画素
領域に分割され、前記各Ｒ、Ｇ、Ｂドットは複数のＲ、
Ｇ、Ｂサブドットからなり前記各サブ画素領域にそれぞ
れ配列される液晶表示素子を提供することを特徴とす
る。
【００２３】さらに、本発明は一定間隔をおいて配列さ
れた複数のデータラインと；一定間隔をおいて前記デー
タラインと交叉するように配列され、それぞれゲートラ
イン対に分離されて同じゲートライン駆動信号が印加さ
れる複数のゲートラインと；前記データライン及びゲー
トラインにより限定され、それぞれ分離されたゲートラ
イン対により１対のサブ画素領域に分割される複数の画
素領域と；それぞれ１対のＲ、Ｇ、Ｂサブドットからな
り、各Ｒ、Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ
画素領域に配列され、１対のサブ画素領域には互いに異
なるＲ、Ｇ、Ｂサブドットが配列され、ゲートラインに
沿って隣接するサブ画素領域には同じＲ、Ｇ、Ｂサブド
ットが配列される複数のＲ、Ｇ、Ｂドットと；前記各画
素領域に１対ずつ配列されて前記複数のデータラインの
該当する一つのライン及び複数のゲートラインの該当す
る一つのラインに連結されるＲ、Ｇ、Ｂドット駆動用の
複数のスイッチング素子とを含む液晶表示素子を提供す
ることを特徴とする。
れた複数のデータラインと；一定間隔をおいて前記デー
タラインと交叉するように配列され、それぞれゲートラ
イン対に分離されて同じゲートライン駆動信号が印加さ
れる複数のゲートラインと；前記データライン及びゲー
トラインにより限定され、それぞれ分離されたゲートラ
イン対により１対のサブ画素領域に分割される複数の画
素領域と；それぞれ１対のＲ、Ｇ、Ｂサブドットからな
り、各Ｒ、Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ
画素領域に配列され、１対のサブ画素領域には互いに異
なるＲ、Ｇ、Ｂサブドットが配列され、ゲートラインに
沿って隣接するサブ画素領域には同じＲ、Ｇ、Ｂサブド
ットが配列される複数のＲ、Ｇ、Ｂドットと；前記各画
素領域に１対ずつ配列されて前記複数のデータラインの
該当する一つのライン及び複数のゲートラインの該当す
る一つのラインに連結されるＲ、Ｇ、Ｂドット駆動用の
複数のスイッチング素子とを含む液晶表示素子を提供す
ることを特徴とする。
【００２４】また、本発明は一定間隔をおいて配列され
た複数のデータラインと；一定間隔をおいて前記データ
ラインと交叉するように配列され、それぞれゲートライ
ン対に分離されて同じゲートライン駆動信号が印加され
る複数のゲートラインと；前記データライン及びゲート
ラインにより限定され、それぞれ分離されたゲートライ
ン対により１対のサブ画素領域に分割される複数の画素
領域と；それぞれ１対のＲ、Ｇ、Ｂサブドットからな
り、各Ｒ、Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ
画素領域に配列され、１対のサブ画素領域には互いに異
なるＲ、Ｇ、Ｂサブドットが配列され、ゲートラインに
沿って隣接するサブ画素領域には同じＲ、Ｇ、Ｂサブド
ットが配列され、１対のサブドットはゲートラインに沿
って隣接する画素領域に並んで配列されてゲートライン
対の第１ゲートラインに連結されるサブドット対はデー
タラインの偶数番目のデータラインに連結され、ゲート
ライン対の第２ゲートラインに連結されるサブドット対
は奇数番目のデータラインに連結される複数のＲ、Ｇ、
Ｂドットと；前記各画素領域に１対ずつ配列され、一つ
は第１サブ画素領域に配列されてゲートライン対の第１
ゲートラインと複数のデータラインの該当するデータラ
インに連結され、他の一つは第２サブ画素領域に配列さ
れて第２ゲートラインと複数のデータラインの該当する
データラインに連結されるＲ、Ｇ、Ｂドット駆動用の複
数のスイッチング素子とを含液晶表示素子を提供するこ
とを特徴とする。
た複数のデータラインと；一定間隔をおいて前記データ
ラインと交叉するように配列され、それぞれゲートライ
ン対に分離されて同じゲートライン駆動信号が印加され
る複数のゲートラインと；前記データライン及びゲート
ラインにより限定され、それぞれ分離されたゲートライ
ン対により１対のサブ画素領域に分割される複数の画素
領域と；それぞれ１対のＲ、Ｇ、Ｂサブドットからな
り、各Ｒ、Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ
画素領域に配列され、１対のサブ画素領域には互いに異
なるＲ、Ｇ、Ｂサブドットが配列され、ゲートラインに
沿って隣接するサブ画素領域には同じＲ、Ｇ、Ｂサブド
ットが配列され、１対のサブドットはゲートラインに沿
って隣接する画素領域に並んで配列されてゲートライン
対の第１ゲートラインに連結されるサブドット対はデー
タラインの偶数番目のデータラインに連結され、ゲート
ライン対の第２ゲートラインに連結されるサブドット対
は奇数番目のデータラインに連結される複数のＲ、Ｇ、
Ｂドットと；前記各画素領域に１対ずつ配列され、一つ
は第１サブ画素領域に配列されてゲートライン対の第１
ゲートラインと複数のデータラインの該当するデータラ
インに連結され、他の一つは第２サブ画素領域に配列さ
れて第２ゲートラインと複数のデータラインの該当する
データラインに連結されるＲ、Ｇ、Ｂドット駆動用の複
数のスイッチング素子とを含液晶表示素子を提供するこ
とを特徴とする。
【００２５】又、本発明は一定間隔をおいて配列された
複数のデータラインと；一定間隔をおいて前記データラ
インと交叉するように配列され、それぞれゲートライン
対に分離されて同じゲートライン駆動信号が印加される
複数のゲートラインと；前記データライン及びゲートラ
インにより限定され、それぞれ分離されたゲートライン
対により１対のサブ画素領域に分割される複数の画素領
域と；それぞれ１対のＲ、Ｇ、Ｂサブドットからなり、
各Ｒ、Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ画素
領域に配列され、１対のサブ画素領域には互いに異なる
Ｒ、Ｇ、Ｂサブドットが配列され、ゲートラインに沿っ
て隣接するサブ画素領域にも互いに異なるＲ、Ｇ、Ｂサ
ブドットが配列される複数のＲ、Ｇ、Ｂドットと；前記
各画素領域に１対ずつ配列されて前記複数のデータライ
ンの該当する一つのライン及び複数のゲートラインの該
当する一つのラインに連結されるＲ、Ｇ、Ｂドット駆動
用の複数のスイッチング素子とを含む液晶表示素子を提
供することを特徴とする。
複数のデータラインと；一定間隔をおいて前記データラ
インと交叉するように配列され、それぞれゲートライン
対に分離されて同じゲートライン駆動信号が印加される
複数のゲートラインと；前記データライン及びゲートラ
インにより限定され、それぞれ分離されたゲートライン
対により１対のサブ画素領域に分割される複数の画素領
域と；それぞれ１対のＲ、Ｇ、Ｂサブドットからなり、
各Ｒ、Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ画素
領域に配列され、１対のサブ画素領域には互いに異なる
Ｒ、Ｇ、Ｂサブドットが配列され、ゲートラインに沿っ
て隣接するサブ画素領域にも互いに異なるＲ、Ｇ、Ｂサ
ブドットが配列される複数のＲ、Ｇ、Ｂドットと；前記
各画素領域に１対ずつ配列されて前記複数のデータライ
ンの該当する一つのライン及び複数のゲートラインの該
当する一つのラインに連結されるＲ、Ｇ、Ｂドット駆動
用の複数のスイッチング素子とを含む液晶表示素子を提
供することを特徴とする。
【００２６】本発明の実施の形態によれば、前記隣り合
う二つの画素領域では、１対のＲ、Ｇ、Ｂサブドットは
データラインに対して対角線の方向に配列され；前記
Ｒ、Ｇ、Ｂドットは、ゲートライン対の第１ゲートライ
ンではＲ、Ｇ、Ｂサブドットの順に配列され、第２ゲー
トラインではＢ、Ｒ、Ｇサブドットの順に配列され；ド
ット当たり二つずつ配列されているスイッチング素子の
一つは第１サブ画素領域に配列されてゲートライン対の
第１ゲートラインと複数のデータラインの該当するデー
タラインとに連結され、他の一つは第２サブ画素領域に
配列されて第２ゲートラインと複数のデータラインの該
当するデータラインとに連結される。各サブ画素領域に
配列された二つのスイッチング素子の第１サブ画素領域
に配列されたのはゲートライン対の該当するゲートライ
ン対の第１ゲートラインと複数のデータラインの該当す
るデータラインとに連結され、第２サブ画素領域に配列
されたのは次のゲートライン対の第１ゲートラインと次
のデータラインにそれぞれ連結され；ゲートライン対の
第１ゲートラインには複数の画素領域の該当する画素領
域の第１サブ画素領域に配列された第１スイッチング素
子及び先の画素領域の第２サブ画素領域に配列された第
２スイッチング素子が共通連結される。
う二つの画素領域では、１対のＲ、Ｇ、Ｂサブドットは
データラインに対して対角線の方向に配列され；前記
Ｒ、Ｇ、Ｂドットは、ゲートライン対の第１ゲートライ
ンではＲ、Ｇ、Ｂサブドットの順に配列され、第２ゲー
トラインではＢ、Ｒ、Ｇサブドットの順に配列され；ド
ット当たり二つずつ配列されているスイッチング素子の
一つは第１サブ画素領域に配列されてゲートライン対の
第１ゲートラインと複数のデータラインの該当するデー
タラインとに連結され、他の一つは第２サブ画素領域に
配列されて第２ゲートラインと複数のデータラインの該
当するデータラインとに連結される。各サブ画素領域に
配列された二つのスイッチング素子の第１サブ画素領域
に配列されたのはゲートライン対の該当するゲートライ
ン対の第１ゲートラインと複数のデータラインの該当す
るデータラインとに連結され、第２サブ画素領域に配列
されたのは次のゲートライン対の第１ゲートラインと次
のデータラインにそれぞれ連結され；ゲートライン対の
第１ゲートラインには複数の画素領域の該当する画素領
域の第１サブ画素領域に配列された第１スイッチング素
子及び先の画素領域の第２サブ画素領域に配列された第
２スイッチング素子が共通連結される。
【００２７】また、本発明は一定間隔をおいて配列され
た複数のデータラインと；一定間隔をおいて前記データ
ラインと交叉するように配列され、それぞれゲートライ
ン対に分離されて同じゲートライン駆動信号が印加され
る複数のゲートラインと；前記データライン及びゲート
ラインにより限定され、それぞれ分離されたゲートライ
ン対により１対のサブ画素領域に分割される複数の画素
領域と；それぞれ１対のＲ、Ｇ、Ｂサブドットからな
り、各Ｒ、Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ
画素領域に配列され、１対のサブ画素領域には互いに異
なるＲ、Ｇ、Ｂサブドットが配列され、ゲートラインに
沿って隣接するサブ画素領域に互いに異なるＲ、Ｇ、Ｂ
サブドットが配列され、隣り合う２画素領域では１対の
Ｒ、Ｇ、Ｂサブドットはデータラインに対して対角線の
方向に配列される複数のＲ、Ｇ、Ｂドットと；前記各画
素領域に１対ずつ配列されて第１サブ画素領域に配列さ
れたスイッチング素子は複数のゲートラインの該当する
ゲートライン対の第１ゲートラインと複数のデータライ
ンの該当するデータラインとに連結される。また、、第
２サブ画素領域に配列されるスイッチング素子は次のゲ
ート対の第１ゲートラインと次のデータラインにそれぞ
れ連結されるＲ、Ｇ、Ｂドット駆動用の複数のスイッチ
ング素子とを含み、前記Ｒ、Ｇ、Ｂドットはゲートライ
ン対の第１ゲートラインではＲ、Ｇ、Ｂサブドットの順
に配列され、第２ゲートラインではＢ、Ｒ、Ｇサブドッ
トの順に配列され；ゲートライン対の第１ゲートライン
には複数の画素領域の該当する画素領域の第１サブ画素
領域に配列された第１スイッチング素子及び先の画素領
域の第２サブ画素領域に配列された第２スイッチング素
子が共通連結される液晶表示素子を提供することを特徴
とする。
た複数のデータラインと；一定間隔をおいて前記データ
ラインと交叉するように配列され、それぞれゲートライ
ン対に分離されて同じゲートライン駆動信号が印加され
る複数のゲートラインと；前記データライン及びゲート
ラインにより限定され、それぞれ分離されたゲートライ
ン対により１対のサブ画素領域に分割される複数の画素
領域と；それぞれ１対のＲ、Ｇ、Ｂサブドットからな
り、各Ｒ、Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ
画素領域に配列され、１対のサブ画素領域には互いに異
なるＲ、Ｇ、Ｂサブドットが配列され、ゲートラインに
沿って隣接するサブ画素領域に互いに異なるＲ、Ｇ、Ｂ
サブドットが配列され、隣り合う２画素領域では１対の
Ｒ、Ｇ、Ｂサブドットはデータラインに対して対角線の
方向に配列される複数のＲ、Ｇ、Ｂドットと；前記各画
素領域に１対ずつ配列されて第１サブ画素領域に配列さ
れたスイッチング素子は複数のゲートラインの該当する
ゲートライン対の第１ゲートラインと複数のデータライ
ンの該当するデータラインとに連結される。また、、第
２サブ画素領域に配列されるスイッチング素子は次のゲ
ート対の第１ゲートラインと次のデータラインにそれぞ
れ連結されるＲ、Ｇ、Ｂドット駆動用の複数のスイッチ
ング素子とを含み、前記Ｒ、Ｇ、Ｂドットはゲートライ
ン対の第１ゲートラインではＲ、Ｇ、Ｂサブドットの順
に配列され、第２ゲートラインではＢ、Ｒ、Ｇサブドッ
トの順に配列され；ゲートライン対の第１ゲートライン
には複数の画素領域の該当する画素領域の第１サブ画素
領域に配列された第１スイッチング素子及び先の画素領
域の第２サブ画素領域に配列された第２スイッチング素
子が共通連結される液晶表示素子を提供することを特徴
とする。
【００２８】本発明の液晶表示素子は、データライン又
はゲートラインを２重（dual）ゲートラインに分離し、
画素を三角形態又はモザイク形態に配列して駆動するこ
とにより、斜め形態のグラフィックディスプレイがで
き、Ａ／Ｖ用液晶表示素子に適用時優秀な色具現特性が
得られる。
はゲートラインを２重（dual）ゲートラインに分離し、
画素を三角形態又はモザイク形態に配列して駆動するこ
とにより、斜め形態のグラフィックディスプレイがで
き、Ａ／Ｖ用液晶表示素子に適用時優秀な色具現特性が
得られる。
【００２９】また、ゲートライン又はデータラインのオ
ープン欠陥に対する冗長ができて歩留まりを向上させる
ことができる。
ープン欠陥に対する冗長ができて歩留まりを向上させる
ことができる。
【００３０】
【発明の実施の形態】図３は、本発明の第１の実施の形
態による三角形態の画素配列構造を持つ液晶表示素子を
示すものである。図３を参照して、本発明の第１の実施
の形態による液晶表示素子は、互いに一定間隔をおいて
配列された多数のゲートライン（Ｇ３１、Ｇ３２、Ｇ３
３、…）は、第１方向の列方向に延長して形成されて互
いに絶縁されている。そして、互いに一定間隔をおいて
配列された多数のデータライン（Ｄ３１、Ｄ３２、Ｄ３
３、…）は、前記ゲートラインと交叉するように第２方
向の行方向に延長して形成されて互いに絶縁されてい
る。
態による三角形態の画素配列構造を持つ液晶表示素子を
示すものである。図３を参照して、本発明の第１の実施
の形態による液晶表示素子は、互いに一定間隔をおいて
配列された多数のゲートライン（Ｇ３１、Ｇ３２、Ｇ３
３、…）は、第１方向の列方向に延長して形成されて互
いに絶縁されている。そして、互いに一定間隔をおいて
配列された多数のデータライン（Ｄ３１、Ｄ３２、Ｄ３
３、…）は、前記ゲートラインと交叉するように第２方
向の行方向に延長して形成されて互いに絶縁されてい
る。
【００３１】本発明では、前記データライン（Ｄ３１、
Ｄ３２、…）は、それぞれデータライン対（Ｄ３１ａ、
Ｄ３１ｂ）、（Ｄ３２ａ、Ｄ３２ｂ）、…に分離され
て、２重データライン構造を持つ。データライン対（Ｄ
３１ａ、Ｄ３１ｂ）、（Ｄ３２ａ、Ｄ３２ｂ）、…は、
互いに平行に配列され、それぞれの同じデータライン駆
動信号が印加されて、各データライン対は同時に駆動さ
れる。
Ｄ３２、…）は、それぞれデータライン対（Ｄ３１ａ、
Ｄ３１ｂ）、（Ｄ３２ａ、Ｄ３２ｂ）、…に分離され
て、２重データライン構造を持つ。データライン対（Ｄ
３１ａ、Ｄ３１ｂ）、（Ｄ３２ａ、Ｄ３２ｂ）、…は、
互いに平行に配列され、それぞれの同じデータライン駆
動信号が印加されて、各データライン対は同時に駆動さ
れる。
【００３２】前記データライン対（Ｄ３１、Ｄ３２、
…）により、各画素領域（ＰＳ３１−ＰＳ３３）は１対
のサブ画素領域（ＰＳ３１ａ、ＰＳ３１ｂ）−（ＰＳ３
３ａ、ＰＳ３３ｂ）に、列方向、即ち、ゲートライン方
向に分割される。したがって、各赤（Ｒ）、緑（Ｇ）、
青（Ｂ）ドット（ＲＤ３１、ＧＤ３１、ＢＤ３１）はそ
れぞれサブドット（subdot）対、（Ｒ３１、Ｒ３２）、
（Ｇ３１、Ｇ３２）、（Ｂ３１、Ｂ３２）に分割され、
それぞれのサブ画素領域（ＰＳ３１ａ、ＰＳ３１ｂ）、
（ＰＳ３２ａ、ＰＳ３２ｂ）、（ＰＳ３３ａ、ＰＳ３３
ｂ）に配列される。
…）により、各画素領域（ＰＳ３１−ＰＳ３３）は１対
のサブ画素領域（ＰＳ３１ａ、ＰＳ３１ｂ）−（ＰＳ３
３ａ、ＰＳ３３ｂ）に、列方向、即ち、ゲートライン方
向に分割される。したがって、各赤（Ｒ）、緑（Ｇ）、
青（Ｂ）ドット（ＲＤ３１、ＧＤ３１、ＢＤ３１）はそ
れぞれサブドット（subdot）対、（Ｒ３１、Ｒ３２）、
（Ｇ３１、Ｇ３２）、（Ｂ３１、Ｂ３２）に分割され、
それぞれのサブ画素領域（ＰＳ３１ａ、ＰＳ３１ｂ）、
（ＰＳ３２ａ、ＰＳ３２ｂ）、（ＰＳ３３ａ、ＰＳ３３
ｂ）に配列される。
【００３３】ここで、各Ｒ、Ｇ、Ｂドット（ＲＤ３１、
ＧＤ３１、ＢＤ３１）の画素領域（ＰＳ３１−ＰＳ３
３）が、データライン対（Ｄ３１ａ、Ｄ３１ｂ）、（Ｄ
３２ａ、Ｄ３２ｂ）、（Ｄ３３ａ、Ｄ３３ｂ）…により
分割される時、奇数番目のゲートライン（Ｇ３１、Ｇ３
３、…）に配列されたＲ、Ｇ、Ｂドットの画素領域（Ｐ
Ｓ３１−ＰＳ３３）は、データライン対の第２データラ
イン（Ｄ３１ｂ、Ｄ３２ｂ、Ｄ３３ｂ…）により分割さ
れる。偶数番目のゲートライン（Ｇ３２、Ｇ３４、…）
では、Ｒ、Ｇ、Ｂドット（ＲＤ３１、ＧＤ３１、ＢＤ３
１）の画素領域（ＰＳ３１−ＰＳ３３）はデータライン
対の第１データライン（Ｄ３１ａ、Ｄ３２ａ、Ｄ３３
ａ、…）により分割される。
ＧＤ３１、ＢＤ３１）の画素領域（ＰＳ３１−ＰＳ３
３）が、データライン対（Ｄ３１ａ、Ｄ３１ｂ）、（Ｄ
３２ａ、Ｄ３２ｂ）、（Ｄ３３ａ、Ｄ３３ｂ）…により
分割される時、奇数番目のゲートライン（Ｇ３１、Ｇ３
３、…）に配列されたＲ、Ｇ、Ｂドットの画素領域（Ｐ
Ｓ３１−ＰＳ３３）は、データライン対の第２データラ
イン（Ｄ３１ｂ、Ｄ３２ｂ、Ｄ３３ｂ…）により分割さ
れる。偶数番目のゲートライン（Ｇ３２、Ｇ３４、…）
では、Ｒ、Ｇ、Ｂドット（ＲＤ３１、ＧＤ３１、ＢＤ３
１）の画素領域（ＰＳ３１−ＰＳ３３）はデータライン
対の第１データライン（Ｄ３１ａ、Ｄ３２ａ、Ｄ３３
ａ、…）により分割される。
【００３４】したがって、前記複数のＲ、Ｇ、Ｂ画素領
域のうちで隣接するゲートラインでのＲ、Ｇ、Ｂ画素領
域は、ゲートラインに沿って左側または右側に１サブ画
素領域だけシフトされ、前記Ｒ、Ｇ、Ｂ画素領域に配列
されるＲ、Ｇ、Ｂドットは、ゲートラインに沿って１サ
ブドットだけ左側または右側にシフトされ、三角形態に
配列される。
域のうちで隣接するゲートラインでのＲ、Ｇ、Ｂ画素領
域は、ゲートラインに沿って左側または右側に１サブ画
素領域だけシフトされ、前記Ｒ、Ｇ、Ｂ画素領域に配列
されるＲ、Ｇ、Ｂドットは、ゲートラインに沿って１サ
ブドットだけ左側または右側にシフトされ、三角形態に
配列される。
【００３５】これにより、前記Ｒ、Ｇ、Ｂドット（ＲＤ
３１、ＧＤ３１、ＢＤ３１）は、データラインに沿って
ジグザグに千鳥状に配列され、１対の分割されたＲ、
Ｇ、Ｂサブ画素領域（ＰＳ３１ａ、ＰＳ３１ｂ）、（Ｐ
Ｓ３２ａ、ＰＳ３２ｂ）、（ＰＳ３３ａ、ＰＳ３３ｂ）
のうち、奇数番目のゲートライン（Ｇ３１、Ｇ３３、
…）と、分離されたデータライン対（Ｄ３１ａ、Ｄ３１
ｂ）、（Ｄ３２ａ、Ｄ３２ｂ）…、の第１データライン
（Ｄ３１ａ、Ｄ３２ａ、…）により形成された第１Ｒ、
Ｇ、Ｂサブ画素領域（ＰＳ３１ａ、ＰＳ３２ａ、ＰＳ３
３ａ）に二つのＲ、Ｇ、Ｂサブドット（Ｒ３１、Ｒ３
２）、（Ｇ３１、Ｇ３２）、（Ｂ３１、Ｂ３２）の第１
Ｒ、Ｇ、Ｂサブドット（Ｒ３１、Ｇ３１、Ｂ３１）が配
列され、偶数番目のゲートライン（Ｇ３２、Ｇ３４、
…）と前記第２データライン（Ｄ３１ｂ、Ｄ３２ｂ、
…）により形成された第２Ｒ、Ｇ、Ｂ画素領域（ＰＳ３
１ｂ、ＰＳ３２ｂ、ＰＳ３３ｂ）に、第２Ｒ、Ｇ、Ｂサ
ブドット（Ｒ３２、Ｇ３２、Ｂ３２）が配列され、隣接
するゲートラインに配列された第１Ｒ、Ｇ、Ｂサブドッ
トと第２Ｒ、Ｇ、Ｂサブドットはそれぞれオーバーラッ
プされる。
３１、ＧＤ３１、ＢＤ３１）は、データラインに沿って
ジグザグに千鳥状に配列され、１対の分割されたＲ、
Ｇ、Ｂサブ画素領域（ＰＳ３１ａ、ＰＳ３１ｂ）、（Ｐ
Ｓ３２ａ、ＰＳ３２ｂ）、（ＰＳ３３ａ、ＰＳ３３ｂ）
のうち、奇数番目のゲートライン（Ｇ３１、Ｇ３３、
…）と、分離されたデータライン対（Ｄ３１ａ、Ｄ３１
ｂ）、（Ｄ３２ａ、Ｄ３２ｂ）…、の第１データライン
（Ｄ３１ａ、Ｄ３２ａ、…）により形成された第１Ｒ、
Ｇ、Ｂサブ画素領域（ＰＳ３１ａ、ＰＳ３２ａ、ＰＳ３
３ａ）に二つのＲ、Ｇ、Ｂサブドット（Ｒ３１、Ｒ３
２）、（Ｇ３１、Ｇ３２）、（Ｂ３１、Ｂ３２）の第１
Ｒ、Ｇ、Ｂサブドット（Ｒ３１、Ｇ３１、Ｂ３１）が配
列され、偶数番目のゲートライン（Ｇ３２、Ｇ３４、
…）と前記第２データライン（Ｄ３１ｂ、Ｄ３２ｂ、
…）により形成された第２Ｒ、Ｇ、Ｂ画素領域（ＰＳ３
１ｂ、ＰＳ３２ｂ、ＰＳ３３ｂ）に、第２Ｒ、Ｇ、Ｂサ
ブドット（Ｒ３２、Ｇ３２、Ｂ３２）が配列され、隣接
するゲートラインに配列された第１Ｒ、Ｇ、Ｂサブドッ
トと第２Ｒ、Ｇ、Ｂサブドットはそれぞれオーバーラッ
プされる。
【００３６】即ち、奇数番目のゲートライン（Ｇ３１、
Ｇ３３、…）でＲドット（ＲＤ３１）の各第１サブドッ
トＲ３１は、偶数番目のゲートライン（Ｇ３２、Ｇ３
４、…）の第２サブドットＲ２、奇数番目のゲートライ
ンの第１サブドットＧ３１は偶数番目のゲートラインの
サブドットＧ３２、奇数番目のゲートラインの第１サブ
ドットＢ３１は偶数番目のゲートラインの第２サブドッ
トＢ３２とそれぞれオーバーラップされる。
Ｇ３３、…）でＲドット（ＲＤ３１）の各第１サブドッ
トＲ３１は、偶数番目のゲートライン（Ｇ３２、Ｇ３
４、…）の第２サブドットＲ２、奇数番目のゲートライ
ンの第１サブドットＧ３１は偶数番目のゲートラインの
サブドットＧ３２、奇数番目のゲートラインの第１サブ
ドットＢ３１は偶数番目のゲートラインの第２サブドッ
トＢ３２とそれぞれオーバーラップされる。
【００３７】本発明の実施の形態による液晶表示素子で
は、ドット駆動用ＴＦＴスイッチング素子が１ドット当
たり二つずつ配列される。すなわち、サブドット当たり
一つのスイッチング素子が配列される。
は、ドット駆動用ＴＦＴスイッチング素子が１ドット当
たり二つずつ配列される。すなわち、サブドット当たり
一つのスイッチング素子が配列される。
【００３８】したがって、それぞれのサブ画素領域にお
いて、前記データライン対（Ｄ３１ａ、Ｄ３１ｂ）、
（Ｄ３２ａ、Ｄ３２ｂ）、…とゲートライン（Ｇ３１、
Ｇ３２、…）とが交叉する部分には、ゲートとソースま
たはドレイン電極がそれぞれゲートライン及びデータラ
インに連結されたサブドット駆動用ＴＦＴスイッチング
素子（Ｔ３１ａ、 Ｔ３１ｂ）、（Ｔ３２ａ、Ｔ３２
ｂ）、…が配列される。
いて、前記データライン対（Ｄ３１ａ、Ｄ３１ｂ）、
（Ｄ３２ａ、Ｄ３２ｂ）、…とゲートライン（Ｇ３１、
Ｇ３２、…）とが交叉する部分には、ゲートとソースま
たはドレイン電極がそれぞれゲートライン及びデータラ
インに連結されたサブドット駆動用ＴＦＴスイッチング
素子（Ｔ３１ａ、 Ｔ３１ｂ）、（Ｔ３２ａ、Ｔ３２
ｂ）、…が配列される。
【００３９】このとき、ドット当たり１対、即ち二つず
つ配列されているスイッチング素子（Ｔ３１ａ、Ｔ３１
ｂ）、（Ｔ３２ａ、Ｔ３２ｂ）、（Ｔ３１ａ、Ｔ３１
ｂ）の第１スイッチング素子（Ｔ３１ａ、Ｔ３２ａ、Ｔ
３３ａ）は、第１サブ画素領域（ＰＳ３１ａ、ＰＳ３２
ａ、ＰＳ３３ａ）に配列されて前記データライン対（Ｄ
３１、Ｄ３２、Ｄ３３、…）の第１データライン（Ｄ３
１ａ、Ｄ３２ａ、…）と該当する一つのゲートラインに
連結され、他の一つ（Ｔ３１ｂ、Ｔ３２ｂ、Ｔ３３ｂ）
は、第２サブ画素領域（ＰＳ３１ｂ、ＰＳ３２ｂ、ＰＳ
３３ｂ）に配列されて第２データライン（Ｄ３１ｂ、Ｄ
３２ｂ、…）と該当する一つのゲートラインに連結さ
れ、隣接する２ゲートライン間には、データラインに対
して反対方向に位置するように配列される。すなわち、
奇数番目のゲートライン（Ｇ３１、Ｇ３３、…）と偶数
番目のゲートライン（Ｇ３２、Ｇ３４、…）におけるス
イッチング素子は互いに反対方向に配列される。
つ配列されているスイッチング素子（Ｔ３１ａ、Ｔ３１
ｂ）、（Ｔ３２ａ、Ｔ３２ｂ）、（Ｔ３１ａ、Ｔ３１
ｂ）の第１スイッチング素子（Ｔ３１ａ、Ｔ３２ａ、Ｔ
３３ａ）は、第１サブ画素領域（ＰＳ３１ａ、ＰＳ３２
ａ、ＰＳ３３ａ）に配列されて前記データライン対（Ｄ
３１、Ｄ３２、Ｄ３３、…）の第１データライン（Ｄ３
１ａ、Ｄ３２ａ、…）と該当する一つのゲートラインに
連結され、他の一つ（Ｔ３１ｂ、Ｔ３２ｂ、Ｔ３３ｂ）
は、第２サブ画素領域（ＰＳ３１ｂ、ＰＳ３２ｂ、ＰＳ
３３ｂ）に配列されて第２データライン（Ｄ３１ｂ、Ｄ
３２ｂ、…）と該当する一つのゲートラインに連結さ
れ、隣接する２ゲートライン間には、データラインに対
して反対方向に位置するように配列される。すなわち、
奇数番目のゲートライン（Ｇ３１、Ｇ３３、…）と偶数
番目のゲートライン（Ｇ３２、Ｇ３４、…）におけるス
イッチング素子は互いに反対方向に配列される。
【００４０】上記したような構造を持つ本発明の液晶表
示素子は、一つのドットが２サブドットに分割されてデ
ータラインに沿ってジグザグな千鳥形に配列され、デー
タラインに沿ってドットがサブドットだけシフトされて
隣接する２ゲートライン間にオーバーラップされる。
示素子は、一つのドットが２サブドットに分割されてデ
ータラインに沿ってジグザグな千鳥形に配列され、デー
タラインに沿ってドットがサブドットだけシフトされて
隣接する２ゲートライン間にオーバーラップされる。
【００４１】奇数番目のゲートラインでの各Ｒ、Ｇ、Ｂ
ドットは、偶数番目のゲートラインの各ドットに対して
サブドットだけ右側にシフトされ、偶数番目のゲートラ
インでの各Ｒ、Ｇ、Ｂドットは奇数番目のゲートライン
に対してサブドットだけ左側にシフトされる。
ドットは、偶数番目のゲートラインの各ドットに対して
サブドットだけ右側にシフトされ、偶数番目のゲートラ
インでの各Ｒ、Ｇ、Ｂドットは奇数番目のゲートライン
に対してサブドットだけ左側にシフトされる。
【００４２】したがって、同一のデータラインに連結さ
れたドットを走査ラインであるゲートラインに沿って駆
動すれば、三角画素構造を形成することになる。
れたドットを走査ラインであるゲートラインに沿って駆
動すれば、三角画素構造を形成することになる。
【００４３】たとえば、ライン対（Ｄ３１ａ、Ｄ３１
ｂ）からなるデータライン（Ｄ３１）の場合には、サブ
ドットだけシフトされてオーバーラップされるので、Ｒ
ドット（ＲＤ３１）は走査ラインが順次駆動されるにつ
れて千鳥形に駆動され、三角形態を形成することにな
る。
ｂ）からなるデータライン（Ｄ３１）の場合には、サブ
ドットだけシフトされてオーバーラップされるので、Ｒ
ドット（ＲＤ３１）は走査ラインが順次駆動されるにつ
れて千鳥形に駆動され、三角形態を形成することにな
る。
【００４４】同じく、データライン（Ｄ３２）では、Ｇ
ドットが、データライン（Ｄ３３）ではＢドットが、三
角形態を形成することになり、斜め形態のグラフィック
をディスプレイすることができる。
ドットが、データライン（Ｄ３３）ではＢドットが、三
角形態を形成することになり、斜め形態のグラフィック
をディスプレイすることができる。
【００４５】本発明の液晶表示素子は、データラインの
オープン欠陥に対する冗長ができるが、従来例としての
図１または図２に示す液晶表示素子の場合には、データ
ラインのうちでオープン欠陥が発生すれば冗長ができな
かった。例えば、図１と図２の液晶表示素子において、
第２データライン（Ｄ１２）、（Ｄ２２）にオープン欠
陥が発生した場合には、オープンが発生した第２データ
ラインに連結されたスイッチング素子の駆動が不可能と
なり、Ｇドットが駆動されないことから、フェイルが発
生した。
オープン欠陥に対する冗長ができるが、従来例としての
図１または図２に示す液晶表示素子の場合には、データ
ラインのうちでオープン欠陥が発生すれば冗長ができな
かった。例えば、図１と図２の液晶表示素子において、
第２データライン（Ｄ１２）、（Ｄ２２）にオープン欠
陥が発生した場合には、オープンが発生した第２データ
ラインに連結されたスイッチング素子の駆動が不可能と
なり、Ｇドットが駆動されないことから、フェイルが発
生した。
【００４６】しかし、本発明の液晶表示素子において
は、例えばデータライン（Ｄ３２）を構成するデータラ
イン対（Ｄ３２ａ、Ｄ３２ｂ）のＤ３２ａでオープン欠
陥が発生したとすれば、Ｇドットの第１サブドット（Ｇ
１）は駆動されないが、第２サブドット（Ｇ２）は駆動
されるので、冗長ができることになる。
は、例えばデータライン（Ｄ３２）を構成するデータラ
イン対（Ｄ３２ａ、Ｄ３２ｂ）のＤ３２ａでオープン欠
陥が発生したとすれば、Ｇドットの第１サブドット（Ｇ
１）は駆動されないが、第２サブドット（Ｇ２）は駆動
されるので、冗長ができることになる。
【００４７】図４は、本発明の第２の実施の形態による
三角形態の画素配列構造を持つ液晶表示素子を示すもの
である。図４を参照すれば、本発明の第２の実施の形態
による液晶表示素子は、互いに一定間隔をおいて配列さ
れた多数のゲートライン（Ｇ４１、Ｇ４２、Ｇ４３、
…）が列方向に延長して形成され、互いに絶縁されてい
る。そして、互いに一定間隔をおいて配列された多数の
データライン（Ｄ４１、Ｄ４２、Ｄ４３、…）が前記ゲ
ートラインと交叉するように行方向に延長して形成さ
れ、互いに絶縁されている。
三角形態の画素配列構造を持つ液晶表示素子を示すもの
である。図４を参照すれば、本発明の第２の実施の形態
による液晶表示素子は、互いに一定間隔をおいて配列さ
れた多数のゲートライン（Ｇ４１、Ｇ４２、Ｇ４３、
…）が列方向に延長して形成され、互いに絶縁されてい
る。そして、互いに一定間隔をおいて配列された多数の
データライン（Ｄ４１、Ｄ４２、Ｄ４３、…）が前記ゲ
ートラインと交叉するように行方向に延長して形成さ
れ、互いに絶縁されている。
【００４８】本発明で、データラインは図２のようにツ
イスト（twisted）されて配列されず、図１のように互
いに平行に配列される。
イスト（twisted）されて配列されず、図１のように互
いに平行に配列される。
【００４９】本発明で、前記ゲートライン（Ｇ４１、Ｇ
４２、…）は、それぞれゲートライン対（Ｇ４１ａ、Ｇ
４１ｂ）、（Ｇ４２ａ、Ｇ４２ｂ）、…に分離されて２
重ゲートライン構造を持つ。ゲートライン対（Ｇ４１
ａ、Ｇ４１ｂ）、（Ｇ４２ａ、Ｇ４２ｂ）、…には、そ
れぞれの同じゲートライン駆動信号が印加されて、ゲー
トライン対は同時に駆動される。
４２、…）は、それぞれゲートライン対（Ｇ４１ａ、Ｇ
４１ｂ）、（Ｇ４２ａ、Ｇ４２ｂ）、…に分離されて２
重ゲートライン構造を持つ。ゲートライン対（Ｇ４１
ａ、Ｇ４１ｂ）、（Ｇ４２ａ、Ｇ４２ｂ）、…には、そ
れぞれの同じゲートライン駆動信号が印加されて、ゲー
トライン対は同時に駆動される。
【００５０】本発明では、ゲートラインを２重ゲートラ
イン構造に配列して各画素領域（ＰＳ４１−ＰＳ４６）
がゲートライン（Ｇ４１、Ｇ４２、…）に沿って一対の
サブ画素領域（ＰＳ４１ａ、ＰＳ４１ｂ）−（ＰＳ４６
ａ、ＰＳ４６ｂ）に分割される。この時、各画素領域
（ＰＳ４１−ＰＳ４６）は、ゲートライン対（Ｇ４１、
Ｇ４２、…）の第２ゲートライン（Ｇ４１ｂ、Ｇ４２
ｂ、…）に沿って二つのサブ画素領域に分けられる。
イン構造に配列して各画素領域（ＰＳ４１−ＰＳ４６）
がゲートライン（Ｇ４１、Ｇ４２、…）に沿って一対の
サブ画素領域（ＰＳ４１ａ、ＰＳ４１ｂ）−（ＰＳ４６
ａ、ＰＳ４６ｂ）に分割される。この時、各画素領域
（ＰＳ４１−ＰＳ４６）は、ゲートライン対（Ｇ４１、
Ｇ４２、…）の第２ゲートライン（Ｇ４１ｂ、Ｇ４２
ｂ、…）に沿って二つのサブ画素領域に分けられる。
【００５１】それぞれの分割されたサブ画素領域には互
いに異なるサブドットが配列され、これらは規則的に配
列される。図４を参照すれば、６つのデータラインを周
期としてＲ、Ｇ、Ｂサブドット（ＲＤ４１、ＧＤ４１、
ＢＤ４１）が規則的に配列されるが、隣接するデータラ
インには同じサブドットが配列される。
いに異なるサブドットが配列され、これらは規則的に配
列される。図４を参照すれば、６つのデータラインを周
期としてＲ、Ｇ、Ｂサブドット（ＲＤ４１、ＧＤ４１、
ＢＤ４１）が規則的に配列されるが、隣接するデータラ
インには同じサブドットが配列される。
【００５２】例えば、第１データラインと第２データラ
イン（Ｄ４１、Ｄ４２）には、Ｒサブドット（Ｒ４１
ａ、Ｒ４１ｂ）がゲートライン対の第１ゲートライン
（Ｇ４１ａ、Ｇ４２ａ、…）に沿って並んで配列され、
第２データラインと第３データライン（Ｄ４２、Ｄ４
３）には、Ｂサブドット（Ｂ４１ａ、Ｂ４１ｂ）がゲー
トライン対の第２ゲートライン（Ｇ４１ｂ、Ｇ４２ｂ、
…）に沿って並んで配列される。
イン（Ｄ４１、Ｄ４２）には、Ｒサブドット（Ｒ４１
ａ、Ｒ４１ｂ）がゲートライン対の第１ゲートライン
（Ｇ４１ａ、Ｇ４２ａ、…）に沿って並んで配列され、
第２データラインと第３データライン（Ｄ４２、Ｄ４
３）には、Ｂサブドット（Ｂ４１ａ、Ｂ４１ｂ）がゲー
トライン対の第２ゲートライン（Ｇ４１ｂ、Ｇ４２ｂ、
…）に沿って並んで配列される。
【００５３】そして、第３データラインと第４データラ
イン（Ｄ４３、Ｄ４４）には、Ｇサブドット（Ｇ４１
ａ、Ｇ４１ｂ）がゲートライン対の第１ゲートライン
（Ｇ４１ａ、Ｇ４２ａ、…）に沿って並んで配列され、
第４データラインと第５データライン（Ｄ４４、Ｄ４
５）には、Ｒサブドット（Ｒ４１ａ、Ｒ４１ｂ）がゲー
トライン対の第２ゲートライン（Ｇ４１ｂ、Ｇ４２ｂ、
…）に沿って並んで配列され、第５データラインと第６
データライン（Ｄ４５、Ｄ４６）には、Ｂサブドット
（Ｂ４１ａ、Ｂ４１ｂ）がゲートライン対の第１ゲート
ライン（Ｇ４１ａ、Ｇ４２ａ、…）に沿って並んで配列
される。
イン（Ｄ４３、Ｄ４４）には、Ｇサブドット（Ｇ４１
ａ、Ｇ４１ｂ）がゲートライン対の第１ゲートライン
（Ｇ４１ａ、Ｇ４２ａ、…）に沿って並んで配列され、
第４データラインと第５データライン（Ｄ４４、Ｄ４
５）には、Ｒサブドット（Ｒ４１ａ、Ｒ４１ｂ）がゲー
トライン対の第２ゲートライン（Ｇ４１ｂ、Ｇ４２ｂ、
…）に沿って並んで配列され、第５データラインと第６
データライン（Ｄ４５、Ｄ４６）には、Ｂサブドット
（Ｂ４１ａ、Ｂ４１ｂ）がゲートライン対の第１ゲート
ライン（Ｇ４１ａ、Ｇ４２ａ、…）に沿って並んで配列
される。
【００５４】本発明の実施の形態による液晶表示素子で
は、ドット駆動用ＴＦＴスイッチング素子は、１ドット
当たり二つずつ配列される。すなわち、サブ画素領域に
一つのスイッチング素子が配列されて一つのサブドット
を駆動する。
は、ドット駆動用ＴＦＴスイッチング素子は、１ドット
当たり二つずつ配列される。すなわち、サブ画素領域に
一つのスイッチング素子が配列されて一つのサブドット
を駆動する。
【００５５】従って、１対のサブ画素領域において、前
記ゲートライン対（Ｇ４１ａ、Ｇ４１ｂ）、（Ｇ４２
ａ、Ｇ４２ｂ）、…と、データライン（Ｄ４１、Ｄ４
２、…）とが交叉する部分には、ゲートとソースまたは
ドレイン電極がそれぞれゲートライン及びデータライン
に連結されたサブドット駆動用の１対のＴＦＴスイッチ
ング素子（ＴＲ４１ａ、ＴＲ４１ｂ）、（ＴＲ４２ａ、
ＴＲ４２ｂ…）、が配列される。
記ゲートライン対（Ｇ４１ａ、Ｇ４１ｂ）、（Ｇ４２
ａ、Ｇ４２ｂ）、…と、データライン（Ｄ４１、Ｄ４
２、…）とが交叉する部分には、ゲートとソースまたは
ドレイン電極がそれぞれゲートライン及びデータライン
に連結されたサブドット駆動用の１対のＴＦＴスイッチ
ング素子（ＴＲ４１ａ、ＴＲ４１ｂ）、（ＴＲ４２ａ、
ＴＲ４２ｂ…）、が配列される。
【００５６】このとき、ドット当たり１対、即ち二つず
つ配列されているスイッチング素子（ＴＲ４１ａ、ＴＲ
４１ｂ）−（ＴＲ４６ａ、ＴＲ４６ｂ）の第１スイッチ
ング素子（ＴＲ４１ａ−ＴＲ４６ａ）は、第１サブ画素
領域（ＰＳ４１ａ、ＰＳ４２ａ、ＰＳ４３ａ、…）に配
列され、前記ゲートライン対（Ｇ４１、Ｇ４２、Ｇ４
３、…）の第１ゲートライン（Ｇ４１ａ、Ｇ４２ａ、
…）と複数のデータラインの該当する一つのデータライ
ンに連結され、他の一つ（ＴＲ４１ｂ、ＴＲ４２ｂ、Ｔ
Ｒ４３ｂ、…）は、第２サブ画素領域（ＰＳ４１ｂ、Ｐ
Ｓ４２ｂ、ＰＳ４３ｂ、…）に配列されて第２ゲートラ
イン（Ｇ４１ｂ、Ｇ４２ｂ、…）と複数のデータライン
の該当する一つのデータラインに連結され、ゲートライ
ン対に連結される１対のスイッチング素子はデータライ
ンに対して反対方向に位置するように配列される。
つ配列されているスイッチング素子（ＴＲ４１ａ、ＴＲ
４１ｂ）−（ＴＲ４６ａ、ＴＲ４６ｂ）の第１スイッチ
ング素子（ＴＲ４１ａ−ＴＲ４６ａ）は、第１サブ画素
領域（ＰＳ４１ａ、ＰＳ４２ａ、ＰＳ４３ａ、…）に配
列され、前記ゲートライン対（Ｇ４１、Ｇ４２、Ｇ４
３、…）の第１ゲートライン（Ｇ４１ａ、Ｇ４２ａ、
…）と複数のデータラインの該当する一つのデータライ
ンに連結され、他の一つ（ＴＲ４１ｂ、ＴＲ４２ｂ、Ｔ
Ｒ４３ｂ、…）は、第２サブ画素領域（ＰＳ４１ｂ、Ｐ
Ｓ４２ｂ、ＰＳ４３ｂ、…）に配列されて第２ゲートラ
イン（Ｇ４１ｂ、Ｇ４２ｂ、…）と複数のデータライン
の該当する一つのデータラインに連結され、ゲートライ
ン対に連結される１対のスイッチング素子はデータライ
ンに対して反対方向に位置するように配列される。
【００５７】この時、各画素領域（ＰＳ４１、ＰＳ４
２、…）では、それぞれのＲ、Ｇ、Ｂサブドットを駆動
するＴＦＴスイッチング素子（ＴＲ４１ａ、ＴＲ４１
ｂ）、（ＴＲ４２ａ、ＴＲ４２ｂ）、…は、ゲートがそ
れぞれゲートライン対（Ｇ４１ａ、Ｇ４１ｂ）、（Ｇ４
２ａ、Ｇ４２ｂ）、…に連結され、ソース／またはドレ
イン電極が隣接する２データラインにそれぞれ連結され
る。したがって、一つの画素領域のサブ画素領域では、
各サブ画素領域に配列されるサブドットを駆動するため
のＴＦＴスイッチング素子がゲートラインに沿って互い
に反対方向に位置するように配列される。
２、…）では、それぞれのＲ、Ｇ、Ｂサブドットを駆動
するＴＦＴスイッチング素子（ＴＲ４１ａ、ＴＲ４１
ｂ）、（ＴＲ４２ａ、ＴＲ４２ｂ）、…は、ゲートがそ
れぞれゲートライン対（Ｇ４１ａ、Ｇ４１ｂ）、（Ｇ４
２ａ、Ｇ４２ｂ）、…に連結され、ソース／またはドレ
イン電極が隣接する２データラインにそれぞれ連結され
る。したがって、一つの画素領域のサブ画素領域では、
各サブ画素領域に配列されるサブドットを駆動するため
のＴＦＴスイッチング素子がゲートラインに沿って互い
に反対方向に位置するように配列される。
【００５８】又、隣接するデータラインに並んで配列さ
れた同じサブドットに対しては同じサブドットを駆動す
るＴＦＴスイッチング素子（ＴＲ４１ａ、ＴＲ４２
ａ）、（ＴＲ４２ｂ、ＴＲ４３ｂ）、（ＴＲ４３ａ、Ｔ
Ｒ４４ａ）、…は、同じゲートラインにこれらのゲート
が連結され、 かつソース／ドレインも同じデータライ
ンに連結されて一つのデータラインを中心として対称さ
れてゲートラインに沿って並んで配列される。
れた同じサブドットに対しては同じサブドットを駆動す
るＴＦＴスイッチング素子（ＴＲ４１ａ、ＴＲ４２
ａ）、（ＴＲ４２ｂ、ＴＲ４３ｂ）、（ＴＲ４３ａ、Ｔ
Ｒ４４ａ）、…は、同じゲートラインにこれらのゲート
が連結され、 かつソース／ドレインも同じデータライ
ンに連結されて一つのデータラインを中心として対称さ
れてゲートラインに沿って並んで配列される。
【００５９】すなわち、一つのデータラインを中心とし
て並んで配列されたＴＦＴスイッチング素子のうち、奇
数番目のデータライン（Ｄ３１、Ｄ４３、Ｄ４５、…）
に同様に連結されたＴＦＴスイッチング素子（ＴＲ４１
ａ、ＴＲ４２ａ）、（ＴＲ４３ａ、ＴＲ４４ａ）、…
は、共にゲートがゲートライン対の第１ゲートライン
（Ｇ４１ａ、Ｇ４２ａ、 …）に連結される。一方、偶
数番目のデータライン（Ｄ４２、Ｄ４２、…）に同様に
連結されたＴＦＴスイッチング素子（ＴＲ４２ｂ、ＴＲ
４３ｂ）、（ＴＲ４４ｂ、ＴＲ４５ｂ）、…は、共にゲ
ートがゲートライン対の第２ゲートライン（Ｇ４１ｂ、
Ｇ４２ｂ、…）に連結される。
て並んで配列されたＴＦＴスイッチング素子のうち、奇
数番目のデータライン（Ｄ３１、Ｄ４３、Ｄ４５、…）
に同様に連結されたＴＦＴスイッチング素子（ＴＲ４１
ａ、ＴＲ４２ａ）、（ＴＲ４３ａ、ＴＲ４４ａ）、…
は、共にゲートがゲートライン対の第１ゲートライン
（Ｇ４１ａ、Ｇ４２ａ、 …）に連結される。一方、偶
数番目のデータライン（Ｄ４２、Ｄ４２、…）に同様に
連結されたＴＦＴスイッチング素子（ＴＲ４２ｂ、ＴＲ
４３ｂ）、（ＴＲ４４ｂ、ＴＲ４５ｂ）、…は、共にゲ
ートがゲートライン対の第２ゲートライン（Ｇ４１ｂ、
Ｇ４２ｂ、…）に連結される。
【００６０】即ち、奇数番目のデータラインと偶数番目
のデータライン（Ｄ４１、Ｄ４２）、（Ｄ４３、Ｄ４
４）、…に隣接して配列されたＴＦＴスイッチング素子
（ＴＲ４１ａ、ＴＲ４２ａ）、（ＴＲ４３ａ、ＴＲ４４
ａ）、…は、ゲートがゲートライン対の第１ゲートライ
ンに連結される。一方、偶数番目のデータラインと奇数
番目のデータライン（Ｄ４２、Ｄ４３）、（Ｄ４４、Ｄ
４５）、…に隣接して配列されたＴＦＴスイッチング素
子（ＴＲ４２ｂ、ＴＲ４３ｂ）、（ＴＲ４４ｂ、ＴＲ４
５ｂ…）、はゲートがゲートライン対の第２ゲートライ
ンに連結される。
のデータライン（Ｄ４１、Ｄ４２）、（Ｄ４３、Ｄ４
４）、…に隣接して配列されたＴＦＴスイッチング素子
（ＴＲ４１ａ、ＴＲ４２ａ）、（ＴＲ４３ａ、ＴＲ４４
ａ）、…は、ゲートがゲートライン対の第１ゲートライ
ンに連結される。一方、偶数番目のデータラインと奇数
番目のデータライン（Ｄ４２、Ｄ４３）、（Ｄ４４、Ｄ
４５）、…に隣接して配列されたＴＦＴスイッチング素
子（ＴＲ４２ｂ、ＴＲ４３ｂ）、（ＴＲ４４ｂ、ＴＲ４
５ｂ…）、はゲートがゲートライン対の第２ゲートライ
ンに連結される。
【００６１】また、本発明では、隣接するサブ画素領域
に同じ２サブドットが並んで配列され、この並んで配列
された２サブドットは、ゲートラインに沿ってサブドッ
トだけシフトされ、一つの画素領域のサブ画素領域には
互いに異なる色のＲ、Ｇ、Ｂサブドットが配列される。
に同じ２サブドットが並んで配列され、この並んで配列
された２サブドットは、ゲートラインに沿ってサブドッ
トだけシフトされ、一つの画素領域のサブ画素領域には
互いに異なる色のＲ、Ｇ、Ｂサブドットが配列される。
【００６２】例えば、第１ゲートラインの関する並んで
配列されたＲサブドットは第２ゲートラインの関する並
んで配列されたＢサブドットよりも１サブドットだけシ
フトされ、並んで配列された第２ゲートラインの関する
Ｒサブドットは第１ゲートラインの関するＧサブドット
よりも１サブドットだけシフトされて配列される。
配列されたＲサブドットは第２ゲートラインの関する並
んで配列されたＢサブドットよりも１サブドットだけシ
フトされ、並んで配列された第２ゲートラインの関する
Ｒサブドットは第１ゲートラインの関するＧサブドット
よりも１サブドットだけシフトされて配列される。
【００６３】したがって、上記のような本発明の液晶表
示素子は、各ゲートライン対に沿って配列されるサブド
ットは、データラインが順次駆動される時ごとに二つの
並んで配列されたスイッチング素子が駆動され、データ
ラインに沿ってＲ、Ｇ、Ｂドット（ＲＤ４１、ＧＤ４
１、ＢＤ４１）別に駆動することになる。
示素子は、各ゲートライン対に沿って配列されるサブド
ットは、データラインが順次駆動される時ごとに二つの
並んで配列されたスイッチング素子が駆動され、データ
ラインに沿ってＲ、Ｇ、Ｂドット（ＲＤ４１、ＧＤ４
１、ＢＤ４１）別に駆動することになる。
【００６４】そして、各ゲート対に沿って配列されるサ
ブドットがデータラインに沿って順次駆動される時、第
１ゲートラインと第２ゲートラインに連結されたサブド
ットは、順次にデータラインに沿って駆動される。すな
わち、同じゲートライン対に連結されたサブドットは、
データラインが順次駆動される時ごとに上側または下側
及び左側または右側にサブドットだけシフトされるの
で、三角形態で駆動される。
ブドットがデータラインに沿って順次駆動される時、第
１ゲートラインと第２ゲートラインに連結されたサブド
ットは、順次にデータラインに沿って駆動される。すな
わち、同じゲートライン対に連結されたサブドットは、
データラインが順次駆動される時ごとに上側または下側
及び左側または右側にサブドットだけシフトされるの
で、三角形態で駆動される。
【００６５】例えば、第２データライン（Ｄ４２…）が
駆動される時、このデータライン（Ｄ４２）と第１ゲー
トライン（Ｇ４１ａ、Ｇ４２ａ、…）に連結されたスイ
ッチング素子（ＴＲ４１ａ、ＴＲ４２ａ）が駆動され
て、並んで配列されたＲサブドットが駆動されてＲドッ
トを駆動させ、第３データライン（Ｄ４３）が駆動され
る時は、このデータライン（Ｄ４３）と第２ゲートライ
ン（Ｇ４１ｂ、Ｇ４２ｂ、…）に連結されたスイッチン
グ素子（ＴＲ４２ｂ、ＴＲ４３ｂ）が駆動されて、並ん
で配列されたＢサブドットが駆動されてＢドットを駆動
させる。この時は、ＲドットとＢドットが上側及び右側
に１サブドットだけシフトされる。
駆動される時、このデータライン（Ｄ４２）と第１ゲー
トライン（Ｇ４１ａ、Ｇ４２ａ、…）に連結されたスイ
ッチング素子（ＴＲ４１ａ、ＴＲ４２ａ）が駆動され
て、並んで配列されたＲサブドットが駆動されてＲドッ
トを駆動させ、第３データライン（Ｄ４３）が駆動され
る時は、このデータライン（Ｄ４３）と第２ゲートライ
ン（Ｇ４１ｂ、Ｇ４２ｂ、…）に連結されたスイッチン
グ素子（ＴＲ４２ｂ、ＴＲ４３ｂ）が駆動されて、並ん
で配列されたＢサブドットが駆動されてＢドットを駆動
させる。この時は、ＲドットとＢドットが上側及び右側
に１サブドットだけシフトされる。
【００６６】次いで、第４データライン（Ｄ４４）が駆
動される時には、このデータライン（Ｄ４４）と第１ゲ
ートライン（Ｇ４１ａ、Ｇ４２ａ、…）に連結されたス
イッチング素子（ＴＲ４３ａ、ＴＲ４４ａ）が駆動され
て、並んで配列されたＧサブドットが駆動されてＧドッ
トを駆動させる。この時には、第３データライン（Ｄ４
３）の駆動時に駆動されるＢドットよりＧドットの方が
下側及び右側に１サブドットだけシフトされる。
動される時には、このデータライン（Ｄ４４）と第１ゲ
ートライン（Ｇ４１ａ、Ｇ４２ａ、…）に連結されたス
イッチング素子（ＴＲ４３ａ、ＴＲ４４ａ）が駆動され
て、並んで配列されたＧサブドットが駆動されてＧドッ
トを駆動させる。この時には、第３データライン（Ｄ４
３）の駆動時に駆動されるＢドットよりＧドットの方が
下側及び右側に１サブドットだけシフトされる。
【００６７】続けて、第５データライン（Ｄ４５）が駆
動される時には、このデータライン（Ｄ４５）と第２ゲ
ートライン（Ｇ４１ｂ、Ｇ４２ｂ、…）に連結されたス
イッチング素子（ＴＲ４４ｂ、ＴＲ４５ｂ）が駆動され
て、並んで配列されたＲサブドットが駆動されてＲドッ
トを駆動させる。この時には第４データラインの駆動時
に駆動されるＧドットよりＢドットの方が上側及び右側
に１サブドットだけシフトされる。
動される時には、このデータライン（Ｄ４５）と第２ゲ
ートライン（Ｇ４１ｂ、Ｇ４２ｂ、…）に連結されたス
イッチング素子（ＴＲ４４ｂ、ＴＲ４５ｂ）が駆動され
て、並んで配列されたＲサブドットが駆動されてＲドッ
トを駆動させる。この時には第４データラインの駆動時
に駆動されるＧドットよりＢドットの方が上側及び右側
に１サブドットだけシフトされる。
【００６８】このように、本発明では各Ｒ、Ｇ、Ｂドッ
トは、データラインが順次駆動されるにつれて１サブド
ットだけ上側または下側及び左側または右側にシフトさ
れて駆動されるので、Ｒ、Ｇ、Ｂサブドットが三角形態
で駆動されることなる。
トは、データラインが順次駆動されるにつれて１サブド
ットだけ上側または下側及び左側または右側にシフトさ
れて駆動されるので、Ｒ、Ｇ、Ｂサブドットが三角形態
で駆動されることなる。
【００６９】本発明の液晶表示素子は、ゲートラインの
オープン欠陥に対する冗長ができるが、従来技術を示す
図１または図２の液晶表示素子の場合には、データライ
ンのうちでオープン欠陥が発生すれば冗長ができなかっ
た。例えば、図１と図２の液晶表示素子において、ゲー
トライン（Ｇ１２）、（Ｇ２２）にオープン欠陥が発生
した場合には、オープンが発生した第２ゲートラインに
連結されたスイッチング素子の駆動が不可能でオープン
が発生したゲートラインでのＲ、Ｇ、Ｂドットが駆動さ
れなくてフェイルが発生した。
オープン欠陥に対する冗長ができるが、従来技術を示す
図１または図２の液晶表示素子の場合には、データライ
ンのうちでオープン欠陥が発生すれば冗長ができなかっ
た。例えば、図１と図２の液晶表示素子において、ゲー
トライン（Ｇ１２）、（Ｇ２２）にオープン欠陥が発生
した場合には、オープンが発生した第２ゲートラインに
連結されたスイッチング素子の駆動が不可能でオープン
が発生したゲートラインでのＲ、Ｇ、Ｂドットが駆動さ
れなくてフェイルが発生した。
【００７０】しかしながら、本発明の液晶表示素子にお
いては、例えば、第１ゲートライン（Ｇ４１ａ）を構成
するゲートライン対（Ｇ４１ａ、Ｇ４１ｂ）のＧ４１ｂ
でオープン欠陥が発生したとすれば、第２ゲートライン
（Ｇ４１ｂ）に連結されたサブドットは駆動されない
が、第１ゲートライン（Ｇ４１ａ）に連結されたサブド
ットは駆動されて色表現ができる。従って、本発明で
は、ゲートラインを２重ゲートラインに分離して配列す
ることにより、ゲートのオープン欠陥に対する冗長がで
きる。
いては、例えば、第１ゲートライン（Ｇ４１ａ）を構成
するゲートライン対（Ｇ４１ａ、Ｇ４１ｂ）のＧ４１ｂ
でオープン欠陥が発生したとすれば、第２ゲートライン
（Ｇ４１ｂ）に連結されたサブドットは駆動されない
が、第１ゲートライン（Ｇ４１ａ）に連結されたサブド
ットは駆動されて色表現ができる。従って、本発明で
は、ゲートラインを２重ゲートラインに分離して配列す
ることにより、ゲートのオープン欠陥に対する冗長がで
きる。
【００７１】図５は本発明の第３の実施の形態によるモ
ザイク形態の画素配列構造を持つ液晶表示素子を示すも
のである。図５を参照すれば、本発明の第３の実施の形
態による液晶表示素子は、互いに一定間隔をおいて配列
された多数のゲートライン（Ｇ５１、Ｇ５２、Ｇ５３、
…）が列方向に延長して形成され、互いに絶縁されてい
る。そして、互いに一定間隔をおいて配列された多数の
データライン（Ｄ５１、Ｄ５２、Ｄ５３、…）が前記ゲ
ートラインと交叉するように行方向に延長して形成さ
れ、互いに絶縁されている。
ザイク形態の画素配列構造を持つ液晶表示素子を示すも
のである。図５を参照すれば、本発明の第３の実施の形
態による液晶表示素子は、互いに一定間隔をおいて配列
された多数のゲートライン（Ｇ５１、Ｇ５２、Ｇ５３、
…）が列方向に延長して形成され、互いに絶縁されてい
る。そして、互いに一定間隔をおいて配列された多数の
データライン（Ｄ５１、Ｄ５２、Ｄ５３、…）が前記ゲ
ートラインと交叉するように行方向に延長して形成さ
れ、互いに絶縁されている。
【００７２】本発明で、データラインは、図２のように
ツイスト（twisted）されて配列されず、図１のように
互いに平行に配列される。
ツイスト（twisted）されて配列されず、図１のように
互いに平行に配列される。
【００７３】本発明で、前記ゲートライン（Ｇ５１、Ｇ
５２、…）は、それぞれゲートライン対（Ｇ５１ａ、Ｇ
５１ｂ）、（Ｇ５２ａ、Ｇ５２ｂ）、…に分離されて２
重ゲートライン構造を持つ。ゲートライン対（Ｇ５１
ａ、Ｇ５１ｂ）、（Ｇ５２ａ、Ｇ５２ｂ）、…には、そ
れぞれの同じゲートライン駆動信号が印加されて、ゲー
トライン対は同時に駆動される。
５２、…）は、それぞれゲートライン対（Ｇ５１ａ、Ｇ
５１ｂ）、（Ｇ５２ａ、Ｇ５２ｂ）、…に分離されて２
重ゲートライン構造を持つ。ゲートライン対（Ｇ５１
ａ、Ｇ５１ｂ）、（Ｇ５２ａ、Ｇ５２ｂ）、…には、そ
れぞれの同じゲートライン駆動信号が印加されて、ゲー
トライン対は同時に駆動される。
【００７４】本発明では、ゲートラインを２重ゲートラ
イン構造に配列して、各画素領域（ＰＳ５１−ＰＳ５
６）がゲートライン（Ｇ５１、Ｇ５２、…）に沿って一
対のサブ画素領域（ＰＳ５１ａ、ＰＳ５１ｂ）−（ＰＳ
５３ａ、ＰＳ５６ｂ）に分割される。この時、各画素領
域（ＰＳ５６−ＰＳ５６）は、ゲートライン対（Ｇ５
１、Ｇ５２、…）の第２ゲートライン（Ｇ５１ｂ、Ｇ５
２ｂ、…）に沿って二つのサブ画素領域に分けられる。
イン構造に配列して、各画素領域（ＰＳ５１−ＰＳ５
６）がゲートライン（Ｇ５１、Ｇ５２、…）に沿って一
対のサブ画素領域（ＰＳ５１ａ、ＰＳ５１ｂ）−（ＰＳ
５３ａ、ＰＳ５６ｂ）に分割される。この時、各画素領
域（ＰＳ５６−ＰＳ５６）は、ゲートライン対（Ｇ５
１、Ｇ５２、…）の第２ゲートライン（Ｇ５１ｂ、Ｇ５
２ｂ、…）に沿って二つのサブ画素領域に分けられる。
【００７５】それぞれの分割されたサブ画素領域には互
いに異なるサブドットが配列され、これらは規則的に配
列される。図５を参照すれば、三つのデータラインに、
Ｒ、Ｇ、Ｂサブドットが規則的に配列されるが、隣接す
るデータラインには対角線の方向に同じサブドットが配
列される。
いに異なるサブドットが配列され、これらは規則的に配
列される。図５を参照すれば、三つのデータラインに、
Ｒ、Ｇ、Ｂサブドットが規則的に配列されるが、隣接す
るデータラインには対角線の方向に同じサブドットが配
列される。
【００７６】例えば、第１データラインと第２データラ
イン（Ｄ５１、Ｄ５２）には、Ｇサブドット（Ｇ５１
ａ、Ｇ５１ｂ）が第２データライン（Ｄ５２）に対して
対角線の方向にずれて配列され、第２データラインと第
３データライン（Ｄ５２、Ｄ５３）には、Ｂサブドット
（Ｂ５１ａ、Ｂ５１ｂ）が第３データライン（Ｄ５３）
に対して対角線の方向にずれて配列される。そして、第
３データラインと第４データライン（Ｄ５３、Ｄ５４）
にはＲサブドット（Ｒ５１ａ、Ｒ５１ｂ）が第４データ
ライン（Ｄ５４）に対して対角線の方向にずれて配列さ
れる。
イン（Ｄ５１、Ｄ５２）には、Ｇサブドット（Ｇ５１
ａ、Ｇ５１ｂ）が第２データライン（Ｄ５２）に対して
対角線の方向にずれて配列され、第２データラインと第
３データライン（Ｄ５２、Ｄ５３）には、Ｂサブドット
（Ｂ５１ａ、Ｂ５１ｂ）が第３データライン（Ｄ５３）
に対して対角線の方向にずれて配列される。そして、第
３データラインと第４データライン（Ｄ５３、Ｄ５４）
にはＲサブドット（Ｒ５１ａ、Ｒ５１ｂ）が第４データ
ライン（Ｄ５４）に対して対角線の方向にずれて配列さ
れる。
【００７７】よって、第１データラインと第２データラ
イン（Ｄ５１、Ｄ５２）には、Ｇサブドット（Ｇ５１
ａ、Ｇ５１ｂ）が第２データライン（Ｄ５２）に対して
対角線の方向にずれて配列されて千鳥形をなす。第２デ
ータラインと第３データライン（Ｄ５２、Ｄ５３）には
Ｂサブドット（Ｂ５１ａ、Ｂ５１ｂ）が第３データライ
ン（Ｄ５３）に対して対角線の方向にずれて配列されて
千鳥形をなす。第３データラインと第４データライン
（Ｄ５３、Ｄ５４）にはＲサブドット（Ｒ５１ａ、Ｒ５
１ｂ）が第４データライン（Ｄ５４）に対して対角線の
方向にずれて配列されてじぐざぐに千鳥形をなす。
イン（Ｄ５１、Ｄ５２）には、Ｇサブドット（Ｇ５１
ａ、Ｇ５１ｂ）が第２データライン（Ｄ５２）に対して
対角線の方向にずれて配列されて千鳥形をなす。第２デ
ータラインと第３データライン（Ｄ５２、Ｄ５３）には
Ｂサブドット（Ｂ５１ａ、Ｂ５１ｂ）が第３データライ
ン（Ｄ５３）に対して対角線の方向にずれて配列されて
千鳥形をなす。第３データラインと第４データライン
（Ｄ５３、Ｄ５４）にはＲサブドット（Ｒ５１ａ、Ｒ５
１ｂ）が第４データライン（Ｄ５４）に対して対角線の
方向にずれて配列されてじぐざぐに千鳥形をなす。
【００７８】本発明の実施の形態による液晶表示素子で
は、ドット駆動用ＴＦＴスイッチング素子は１ドット当
たり二つずつ配列される。すなわち、サブドット当たり
一つのスイッチング素子が配列される。
は、ドット駆動用ＴＦＴスイッチング素子は１ドット当
たり二つずつ配列される。すなわち、サブドット当たり
一つのスイッチング素子が配列される。
【００７９】従って、それぞれのサブ画素領域におい
て、前記ゲートライン対（Ｇ５１ａ、Ｇ５１ｂ）、（Ｇ
５２ａ、Ｇ５２ｂ…）、とデータライン（Ｄ５１、Ｄ５
２、…）とが交叉する部分には、ゲートとソースまたは
ドレイン電極がそれぞれゲートライン及びデータライン
に連結されたサブドット駆動用ＴＦＴスイッチング素子
（ＴＲ５１ａ、ＴＲ５１ｂ）、（ＴＲ５２ａ、ＴＲ５２
ｂ…）、が配列される。
て、前記ゲートライン対（Ｇ５１ａ、Ｇ５１ｂ）、（Ｇ
５２ａ、Ｇ５２ｂ…）、とデータライン（Ｄ５１、Ｄ５
２、…）とが交叉する部分には、ゲートとソースまたは
ドレイン電極がそれぞれゲートライン及びデータライン
に連結されたサブドット駆動用ＴＦＴスイッチング素子
（ＴＲ５１ａ、ＴＲ５１ｂ）、（ＴＲ５２ａ、ＴＲ５２
ｂ…）、が配列される。
【００８０】このとき、各画素領域（ＰＳ５１、Ｐ５
２、…）では、それぞれのＲ、Ｇ、Ｂサブドットを駆動
するＴＦＴスイッチング素子（Ｔ５１ａ、Ｔ５１ｂ）、
（Ｔ５２ａ、Ｔ５２ｂ、…）の第１サブ画素領域（ＰＳ
５１ａ、ＰＳ５２ａ、…）に配列されたＴＦＴスイッチ
ング素子（ＴＲ５１ａ、ＴＲ５２ａ、…）は、該走査ラ
インのゲートライン対の第１ゲートライン（Ｇ５１ａ、
Ｇ５２ａ、…）と該データラインに連結される。
２、…）では、それぞれのＲ、Ｇ、Ｂサブドットを駆動
するＴＦＴスイッチング素子（Ｔ５１ａ、Ｔ５１ｂ）、
（Ｔ５２ａ、Ｔ５２ｂ、…）の第１サブ画素領域（ＰＳ
５１ａ、ＰＳ５２ａ、…）に配列されたＴＦＴスイッチ
ング素子（ＴＲ５１ａ、ＴＲ５２ａ、…）は、該走査ラ
インのゲートライン対の第１ゲートライン（Ｇ５１ａ、
Ｇ５２ａ、…）と該データラインに連結される。
【００８１】しかし、第２サブ画素領域（ＰＳ５１ｂ、
ＰＳ５２ｂ、…）に配列されたＴＦＴスイッチング素子
（ＴＲ５１ｂ、ＴＲ５２ｂ、…）は、次の走査ラインの
ゲートライン対の第１ゲートライン（Ｇ５１ａ、Ｇ５２
ａ、…）と次のデータラインに連結される。したがっ
て、１画素領域の各サブ画素領域に配列されるＴＦＴス
イッチング素子は、ゲートライン対の第２ゲートライン
に対してずれて反対方向に配列される。
ＰＳ５２ｂ、…）に配列されたＴＦＴスイッチング素子
（ＴＲ５１ｂ、ＴＲ５２ｂ、…）は、次の走査ラインの
ゲートライン対の第１ゲートライン（Ｇ５１ａ、Ｇ５２
ａ、…）と次のデータラインに連結される。したがっ
て、１画素領域の各サブ画素領域に配列されるＴＦＴス
イッチング素子は、ゲートライン対の第２ゲートライン
に対してずれて反対方向に配列される。
【００８２】第１画素領域（ＰＳ５１）を例に挙げる
と、第１サブ画素領域（ＰＳ５１ａ）でＴＦＴスイッチ
ング素子は、ゲートが第１ゲート対（Ｇ５１）の第１ゲ
ートライン（Ｇ５１ａ）に連結され、ドレインが第１デ
ータライン（Ｄ５１）に連結される。第２サブ画素領域
（ＰＳ５１ｂ）でＴＦＴスイッチング素子は、ゲートが
第２ゲート対（Ｇ５２）の第１ゲートライン（Ｇ５２
ａ）に連結され、ドレインが第２データライン（Ｄ５
２）に連結される。
と、第１サブ画素領域（ＰＳ５１ａ）でＴＦＴスイッチ
ング素子は、ゲートが第１ゲート対（Ｇ５１）の第１ゲ
ートライン（Ｇ５１ａ）に連結され、ドレインが第１デ
ータライン（Ｄ５１）に連結される。第２サブ画素領域
（ＰＳ５１ｂ）でＴＦＴスイッチング素子は、ゲートが
第２ゲート対（Ｇ５２）の第１ゲートライン（Ｇ５２
ａ）に連結され、ドレインが第２データライン（Ｄ５
２）に連結される。
【００８３】また、隣接する二つのデータラインに配列
されたサブドットのうちで、ずれて配列された同じサブ
ドットを駆動するためのＴＦＴスイッチング素子（ＴＲ
５２ａ、ＴＲ５１ｂ）、（ＴＲ５３ａ、ＴＲ５２ｂ）、
…は、隣接する二つのデータラインの一つに対してずれ
て反対方向に配列される。
されたサブドットのうちで、ずれて配列された同じサブ
ドットを駆動するためのＴＦＴスイッチング素子（ＴＲ
５２ａ、ＴＲ５１ｂ）、（ＴＲ５３ａ、ＴＲ５２ｂ）、
…は、隣接する二つのデータラインの一つに対してずれ
て反対方向に配列される。
【００８４】例えば、１データラインと第２データライ
ン（Ｄ５１、Ｄ５２）で、第２データライン（Ｄ５２）
に対してずれて配列されたサブドット（Ｇ５１ａ、Ｇ５
１ｂ）のうちで第１画素領域（ＰＳ５１）の第２サブ画
素領域（ＰＳ５１ａ）に配列されたサブドット（Ｇ５１
ｂ）を駆動するためのＴＦＴスイッチング素子（ＴＲ５
１ｂ）は、ゲートが次の走査ラインに該当する第２ゲー
トライン対（Ｇ５２）の第１ゲートライン（Ｇ５２ａ）
に連結され、ドレインが次のデータライン（Ｄ５２）に
連結される。
ン（Ｄ５１、Ｄ５２）で、第２データライン（Ｄ５２）
に対してずれて配列されたサブドット（Ｇ５１ａ、Ｇ５
１ｂ）のうちで第１画素領域（ＰＳ５１）の第２サブ画
素領域（ＰＳ５１ａ）に配列されたサブドット（Ｇ５１
ｂ）を駆動するためのＴＦＴスイッチング素子（ＴＲ５
１ｂ）は、ゲートが次の走査ラインに該当する第２ゲー
トライン対（Ｇ５２）の第１ゲートライン（Ｇ５２ａ）
に連結され、ドレインが次のデータライン（Ｄ５２）に
連結される。
【００８５】一方、同じサブドット（Ｇ５１ａ、Ｇ５１
ｂ）のうちで第２画素領域（ＰＳ５２）の第１サブ画素
領域（ＰＳ５２ａ）に配列されたサブドット（Ｇ５１
ａ）を駆動するためのＴＦＴスイッチング素子（ＴＲ５
２ａ）は、ゲートが現在走査ラインに該当する第１ゲー
ト対（Ｇ５１）の第１ゲートライン（Ｇ５１ａ）に連結
され、ドレインが該データライン（Ｄ５２）に連結され
る。
ｂ）のうちで第２画素領域（ＰＳ５２）の第１サブ画素
領域（ＰＳ５２ａ）に配列されたサブドット（Ｇ５１
ａ）を駆動するためのＴＦＴスイッチング素子（ＴＲ５
２ａ）は、ゲートが現在走査ラインに該当する第１ゲー
ト対（Ｇ５１）の第１ゲートライン（Ｇ５１ａ）に連結
され、ドレインが該データライン（Ｄ５２）に連結され
る。
【００８６】すなわち、隣接する２データラインからず
れて配列された同じサブドットを駆動するためのＴＦＴ
スイッチング素子は、隣接する二つのデータラインの一
つに共通に連結される。
れて配列された同じサブドットを駆動するためのＴＦＴ
スイッチング素子は、隣接する二つのデータラインの一
つに共通に連結される。
【００８７】また、本発明では、隣接する２データライ
ンに同じ２サブドットが１サブドットだけゲートライン
に沿ってシフトされてずれて配列され、このようにずれ
て配列される同じ二つのサブドットは、Ｒ、Ｇ、Ｂサブ
ドットの順にゲートラインに沿って配列されるので、１
画素領域のサブ画素領域には、互いに異なる色のＲ、
Ｇ、Ｂサブドットが配列される。
ンに同じ２サブドットが１サブドットだけゲートライン
に沿ってシフトされてずれて配列され、このようにずれ
て配列される同じ二つのサブドットは、Ｒ、Ｇ、Ｂサブ
ドットの順にゲートラインに沿って配列されるので、１
画素領域のサブ画素領域には、互いに異なる色のＲ、
Ｇ、Ｂサブドットが配列される。
【００８８】よって、上記のような本発明の液晶表示素
子は、各ゲートライン対に沿って配列されるサブドット
は、データラインが順次駆動される時ごとに二つのずれ
て配列されたスイッチング素子によって駆動され、デー
タラインに沿ってＲ、Ｇ、Ｂドット（ＲＤ５１、ＧＤ５
１、ＢＤ５１）をモザイク形態で駆動することになる。
子は、各ゲートライン対に沿って配列されるサブドット
は、データラインが順次駆動される時ごとに二つのずれ
て配列されたスイッチング素子によって駆動され、デー
タラインに沿ってＲ、Ｇ、Ｂドット（ＲＤ５１、ＧＤ５
１、ＢＤ５１）をモザイク形態で駆動することになる。
【００８９】そして、各ゲート対に沿って配列されるサ
ブドットがデータラインに沿って順次駆動される時、同
じデータラインにずれて配列された同じ二つのＲ、Ｇ、
Ｂサブドットが順次駆動される。同じゲートライン対に
連結されたサブドットは、データラインが順次駆動され
る時ごとに上側または下側及び左側または右側にサブド
ットだけシフトされるので、モザイク形態で駆動され
る。
ブドットがデータラインに沿って順次駆動される時、同
じデータラインにずれて配列された同じ二つのＲ、Ｇ、
Ｂサブドットが順次駆動される。同じゲートライン対に
連結されたサブドットは、データラインが順次駆動され
る時ごとに上側または下側及び左側または右側にサブド
ットだけシフトされるので、モザイク形態で駆動され
る。
【００９０】データライン（Ｄ５１、Ｄ５２）を例に挙
げると、データライン（Ｄ５２）が駆動される時、この
データライン（Ｄ５２）と第１ゲートライン（Ｇ５１
ａ、Ｇ５２ａ、…）に連結されたスイッチング素子（Ｔ
Ｒ５１ａ、ＴＲ５２ａ）が駆動されて、ずれて配列され
たＧサブドットが駆動されてＧドットを駆動させ、デー
タライン（Ｄ５３）が駆動される時は、このデータライ
ン（Ｄ５３）と第１ゲートライン（Ｇ５１ａ、Ｇ５２
ａ、…）に連結されたスイッチング素子（ＴＲ５２ｂ、
ＴＲ５３ｂ）が駆動されてずれて配列されたＢサブドッ
トが駆動されてＢドットを駆動させる。この時はＧドッ
トよりＢドットの方が上側に１サブドットだけシフトさ
れる。
げると、データライン（Ｄ５２）が駆動される時、この
データライン（Ｄ５２）と第１ゲートライン（Ｇ５１
ａ、Ｇ５２ａ、…）に連結されたスイッチング素子（Ｔ
Ｒ５１ａ、ＴＲ５２ａ）が駆動されて、ずれて配列され
たＧサブドットが駆動されてＧドットを駆動させ、デー
タライン（Ｄ５３）が駆動される時は、このデータライ
ン（Ｄ５３）と第１ゲートライン（Ｇ５１ａ、Ｇ５２
ａ、…）に連結されたスイッチング素子（ＴＲ５２ｂ、
ＴＲ５３ｂ）が駆動されてずれて配列されたＢサブドッ
トが駆動されてＢドットを駆動させる。この時はＧドッ
トよりＢドットの方が上側に１サブドットだけシフトさ
れる。
【００９１】次いで、データライン（Ｄ５４）が駆動さ
れる時には、このデータライン（Ｄ５４）と第１ゲート
ライン（Ｇ５１ａ、Ｇ５２ａ、…）に連結されたスイッ
チング素子（ＴＲ５３ａ、ＴＲ５４ａ）が駆動されて、
ずれて配列されたＲサブドットが駆動されてＲドットを
駆動させる。この時にはデータライン（Ｄ３３）の駆動
時に駆動されるＢドットよりＧドットの方が右側に１サ
ブドットだけシフトされる。
れる時には、このデータライン（Ｄ５４）と第１ゲート
ライン（Ｇ５１ａ、Ｇ５２ａ、…）に連結されたスイッ
チング素子（ＴＲ５３ａ、ＴＲ５４ａ）が駆動されて、
ずれて配列されたＲサブドットが駆動されてＲドットを
駆動させる。この時にはデータライン（Ｄ３３）の駆動
時に駆動されるＢドットよりＧドットの方が右側に１サ
ブドットだけシフトされる。
【００９２】このように、本発明では各Ｒ、Ｇ、Ｂドッ
トはデータラインが順次駆動されるにつれて１サブドッ
トだけ上側または下側及び左側または右側にシフトされ
て駆動されるので、Ｒ、Ｇ、Ｂサブドットがモザイク形
態で駆動されることなる。
トはデータラインが順次駆動されるにつれて１サブドッ
トだけ上側または下側及び左側または右側にシフトされ
て駆動されるので、Ｒ、Ｇ、Ｂサブドットがモザイク形
態で駆動されることなる。
【００９３】本発明の液晶表示素子は、ゲートラインの
オープン欠陥に対する冗長ができるが、従来例としての
図１及び図２に示す液晶表示素子の場合には、データラ
インのうちでオープン欠陥が発生すれば冗長ができなか
った。例えば、図１と図２の液晶表示素子において、ゲ
ートライン（Ｇ１２）、（Ｇ２２）にオープン欠陥が発
生した場合には、オープンが発生した第２ゲートライン
に連結されたスイッチング素子の駆動が不可能で、オー
プンが発生したゲートラインでのＲ、Ｇ、Ｂドットが駆
動されないフェイルが発生した。
オープン欠陥に対する冗長ができるが、従来例としての
図１及び図２に示す液晶表示素子の場合には、データラ
インのうちでオープン欠陥が発生すれば冗長ができなか
った。例えば、図１と図２の液晶表示素子において、ゲ
ートライン（Ｇ１２）、（Ｇ２２）にオープン欠陥が発
生した場合には、オープンが発生した第２ゲートライン
に連結されたスイッチング素子の駆動が不可能で、オー
プンが発生したゲートラインでのＲ、Ｇ、Ｂドットが駆
動されないフェイルが発生した。
【００９４】しかしながら、本発明の液晶表示素子にお
いては、例えば第２ゲートライン（Ｇ５２ｂ）を構成す
るゲートライン対（Ｇ５２ａ、Ｇ５２ｂ）のＧ５２ａで
オープン欠陥が発生したとすれば、第１ゲートライン
（Ｇ５２ａ）に連結されたサブドットは駆動されない
が、隣接する第１ゲート対及び第２ゲート対によって残
りサブ画素領域に配列されたサブドットは駆動されるの
で、ゲートラインのオープン欠陥に対する冗長ができ
る。
いては、例えば第２ゲートライン（Ｇ５２ｂ）を構成す
るゲートライン対（Ｇ５２ａ、Ｇ５２ｂ）のＧ５２ａで
オープン欠陥が発生したとすれば、第１ゲートライン
（Ｇ５２ａ）に連結されたサブドットは駆動されない
が、隣接する第１ゲート対及び第２ゲート対によって残
りサブ画素領域に配列されたサブドットは駆動されるの
で、ゲートラインのオープン欠陥に対する冗長ができ
る。
【００９５】
【発明の効果】上記のような第３の実施の形態による液
晶表示素子は、ゲートラインをゲートライン対に分離
し、一つの画素領域を２サブ画素領域に配列して隣接す
る２データラインに同じサブドットを配列することによ
り、データラインが順次駆動されるにつれてＲ、Ｇ、Ｂ
ドットは１サブドットだけ上、下、左、右にシフトされ
て駆動されるので、画素をモザイク形態で駆動できる。
晶表示素子は、ゲートラインをゲートライン対に分離
し、一つの画素領域を２サブ画素領域に配列して隣接す
る２データラインに同じサブドットを配列することによ
り、データラインが順次駆動されるにつれてＲ、Ｇ、Ｂ
ドットは１サブドットだけ上、下、左、右にシフトされ
て駆動されるので、画素をモザイク形態で駆動できる。
【００９６】従って、斜め形態のグラフィックをディス
プレイすることができることは勿論、Ａ／Ｖ用液晶表示
素子で要求される色具現特性を向上させることができ
る。
プレイすることができることは勿論、Ａ／Ｖ用液晶表示
素子で要求される色具現特性を向上させることができ
る。
【００９７】また、本発明の第３の実施の形態による液
晶表示素子は、データラインが直線に延長して形成され
るので、図２の三角構造よりもデータラインの長さが減
少されることから、ＲＣ遅延を低減させることができ
る。
晶表示素子は、データラインが直線に延長して形成され
るので、図２の三角構造よりもデータラインの長さが減
少されることから、ＲＣ遅延を低減させることができ
る。
【００９８】しかも、ゲートラインを２重ゲートライン
構造で形成することにより、一つのゲートラインにオー
プン欠陥が発生しても、他のゲートラインにより画素を
駆動することが可能なので、冗長機能が追加されて歩留
まりを向上させることができるという利点がある。
構造で形成することにより、一つのゲートラインにオー
プン欠陥が発生しても、他のゲートラインにより画素を
駆動することが可能なので、冗長機能が追加されて歩留
まりを向上させることができるという利点がある。
【００９９】上記のような本発明によれば、ゲートライ
ンまたはデータラインをゲートライン対またはデータラ
イン対に分離し、これによる画素領域を１対のサブ画素
領域に分割してＲ、Ｇ、Ｂサブドットを配列することに
より、画素を三角形態またはモザイク形態で駆動でき
る。
ンまたはデータラインをゲートライン対またはデータラ
イン対に分離し、これによる画素領域を１対のサブ画素
領域に分割してＲ、Ｇ、Ｂサブドットを配列することに
より、画素を三角形態またはモザイク形態で駆動でき
る。
【０１００】よって、斜め形態のグラフィックをディス
プレーすることができることは勿論、Ａ／Ｖ用液晶表示
素子で要求される色具現特性を向上させることができ
る。
プレーすることができることは勿論、Ａ／Ｖ用液晶表示
素子で要求される色具現特性を向上させることができ
る。
【０１０１】また、本発明の液晶表示素子は、画素が三
角構造またはモザイク構造に配列されるのに反して、デ
ータラインは直線に延長して形成されるので、従来の三
角構造よりもデータラインの長さが減少されてＲＣ遅延
を低減させることができる。
角構造またはモザイク構造に配列されるのに反して、デ
ータラインは直線に延長して形成されるので、従来の三
角構造よりもデータラインの長さが減少されてＲＣ遅延
を低減させることができる。
【０１０２】しかも、本発明の液晶表示素子は、ゲート
ラインまたはデータラインを２重ゲートラインまたは２
重データライン構造で形成することにより、一つのゲー
トラインまたはデータラインにオープン欠陥が発生して
も、他のゲートラインまたはデータラインによって画素
を駆動することができるので、冗長機能が追加されて歩
留まりを向上させることができるという利点がある。
ラインまたはデータラインを２重ゲートラインまたは２
重データライン構造で形成することにより、一つのゲー
トラインまたはデータラインにオープン欠陥が発生して
も、他のゲートラインまたはデータラインによって画素
を駆動することができるので、冗長機能が追加されて歩
留まりを向上させることができるという利点がある。
【図１】従来におけるストライプ形態の画素配列構造を
持つ液晶表示素子の平面構造図である。
持つ液晶表示素子の平面構造図である。
【図２】従来における三角形態の画素配列構造を持つ液
晶表示素子の平面構造図である。
晶表示素子の平面構造図である。
【図３】本発明の第１の実施の形態による三角形態の画
素配列構造を持つ液晶表示素子の平面構造図である。
素配列構造を持つ液晶表示素子の平面構造図である。
【図４】本発明の第２の実施の形態による三角形態の画
素配列構造を持つ液晶表示素子の平面構造図である。
素配列構造を持つ液晶表示素子の平面構造図である。
【図５】本発明の第３の実施の形態によるモザイク形態
の画素配列構造を持つ液晶表示素子の平面構造図であ
る。
の画素配列構造を持つ液晶表示素子の平面構造図であ
る。
Ｇ３１、Ｇ３２…、Ｇ４１、Ｇ４２…、Ｇ５１、Ｇ５２
… ゲートライン Ｄ３１、Ｄ３２…、Ｄ４１、Ｄ４２…、Ｄ５１、Ｄ５２
… データライン ＰＳ３１、ＰＳ３２… 画素領域 ＴＲ３１ａ、ＴＲ３１ｂ、ＴＲ３２ａ、ＴＲ３２ｂ…
スイッチング素子 ＰＳ３１ａ、ＰＳ３１ｂ、ＰＳ３２ａ、ＰＳ３２ｂ…
サブ画素領域
… ゲートライン Ｄ３１、Ｄ３２…、Ｄ４１、Ｄ４２…、Ｄ５１、Ｄ５２
… データライン ＰＳ３１、ＰＳ３２… 画素領域 ＴＲ３１ａ、ＴＲ３１ｂ、ＴＲ３２ａ、ＴＲ３２ｂ…
スイッチング素子 ＰＳ３１ａ、ＰＳ３１ｂ、ＰＳ３２ａ、ＰＳ３２ｂ…
サブ画素領域
Claims (43)
- 【請求項１】 一定間隔をおいて配列された複数のゲー
トラインと；一定間隔をおいて前記ゲートラインと交叉
するように配列されて複数のＲ、Ｇ、Ｂ画素領域を限定
し、それぞれデータライン対に分離されてデータライン
駆動信号が印加される複数のデータラインと；前記デー
タライン及びゲートラインにより限定された複数のＲ、
Ｇ、Ｂ画素領域に配列される複数のＲ、Ｇ、Ｂドット
と；各Ｒ、Ｇ、Ｂ画素領域に配列されて前記複数のデー
タラインの一つ及び複数のゲートラインの一つに連結さ
れるＲ、Ｇ、Ｂドット駆動用の複数のスイッチング素子
とを含み、 前記各Ｒ、Ｇ、Ｂ画素領域は、データライン対により複
数のＲ、Ｇ、Ｂサブ画素領域に分割され、前記各Ｒ、
Ｇ、Ｂドットは複数のＲ、Ｇ、Ｂサブドットからなり、
前記各Ｒ、Ｇ、Ｂサブ画素領域にそれぞれ配列されるこ
とを特徴とする液晶表示素子。 - 【請求項２】 前記各Ｒ、Ｇ、Ｂ画素領域は１対のＲ、
Ｇ、Ｂサブ画素領域に分割され、前記各Ｒ、Ｇ、Ｂドッ
トはサブドット対からなり、第１サブドットは、データ
ライン対の第１データラインに対応し、第２サブドット
はデータライン対の第２データラインに対応することを
特徴とする請求項１記載の液晶表示素子。 - 【請求項３】 前記複数のＲ、Ｇ、Ｂ画素領域のうちで
隣接するゲートラインでのＲ、Ｇ、Ｂ画素領域はゲート
ラインに沿って左側または右側に１サブ画素領域だけシ
フトされ、前記Ｒ、Ｇ、Ｂ画素領域に配列されるＲ、
Ｇ、Ｂドットはゲートラインに沿って１サブドットだけ
左側または右側にシフトされ、三角形態に配列されるこ
とを特徴とする請求項２記載の液晶表示素子。 - 【請求項４】 各Ｒ、Ｇ、Ｂ画素領域がデータライン対
によって１対のＲ、Ｇ、Ｂサブ画素領域に分割される
時、奇数番目のデータラインにより限定される各Ｒ、
Ｇ、Ｂ画素領域は、データライン対の第２データライン
により分割され、偶数番目のデータラインにより限定さ
れる各Ｒ、Ｇ、Ｂサブ画素領域は、第１データラインに
より分割されることを特徴とする請求項３記載の液晶表
示素子。 - 【請求項５】 分離されたデータライン対は互いに平行
に配列されて、同じデータライン駆動信号が印加されて
同時に駆動されることを特徴とする請求項４記載の液晶
表示素子。 - 【請求項６】 前記Ｒ、Ｇ、Ｂドットはデータラインに
沿って千鳥形に配列され、１対の分割されたＲ、Ｇ、Ｂ
サブ画素領域のうち、奇数番目のゲートラインと分離さ
れたデータライン対の第１データラインにより形成され
た第１Ｒ、Ｇ、Ｂサブ画素領域に二つのＲ、Ｇ、Ｂサブ
ドットの第１Ｒ、Ｇ、Ｂサブドットが配列され、偶数番
目のゲートラインと前記第２データラインにより形成さ
れた第２Ｒ、Ｇ、Ｂサブ画素領域に第２Ｒ、Ｇ、Ｂサブ
ドットが配列され、隣接するゲートラインに配列された
第１Ｒ、Ｇ、Ｂサブドットと第２Ｒ、Ｇ、Ｂサブドット
はそれぞれオーバーラップされることを特徴とする請求
項５記載の液晶表示素子。 - 【請求項７】 前記Ｒ、Ｇ、Ｂ各ドット当たりスイッチ
ング素子は二つずつ配列され、各Ｒ、Ｇ、Ｂサブドット
を一つのスイッチング素子が駆動することを特徴とする
請求項６記載の液晶表示素子。 - 【請求項８】 ドット当たり二つずつ配列されているス
イッチング素子の一つは第１サブ画素領域に配列されて
前記データライン対の第１データラインと該当する一つ
のゲートラインとに連結し、他の一つは第２サブ画素領
域に配列されて第２データラインと該当する一つのゲー
トラインとに連結し、隣接する２ゲートライン間にはデ
ータラインに対して反対方向に位置するように配列され
ることを特徴とする請求項７記載の液晶表示素子。 - 【請求項９】 互いに一定間隔をおいて配列された複数
のゲートラインと；前記ゲートラインと交叉するように
互いに一定間隔をおいて配列され、それぞれ互いに平行
に配列されるデータライン対に分離される複数のデータ
ラインと；前記ゲートラインとデータラインにより作ら
れ、それぞれ分離されたデータライン対に沿って１対の
Ｒ、Ｇ、Ｂサブ画素領域に分離される複数のＲ、Ｇ、Ｂ
画素領域と；それぞれ１対のＲ、Ｇ、Ｂサブドットから
なり、各Ｒ、Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサ
ブ画素領域に配列される複数のＲ、Ｇ、Ｂドットと；前
記Ｒ、Ｇ、Ｂ画素領域に配列されて前記複数のデータラ
インの該当するデータライン及び複数のゲートラインの
該当するゲートラインに連結し、各Ｒ、Ｇ、Ｂドットの
各Ｒ、Ｇ、Ｂサブドットを駆動させるために一つのＲ、
Ｇ、Ｂサブ画素領域に一つずつ配列される複数のスイッ
チング素子とを含むことを特徴とする液晶表示素子。 - 【請求項１０】 前記複数のＲ、Ｇ、Ｂ画素領域のうち
で隣接するゲートラインでのＲ、Ｇ、Ｂ画素領域はゲー
トラインに沿って左側または右側に１サブ画素領域だけ
シフトされ、前記Ｒ、Ｇ、Ｂ画素領域に配列されるＲ、
Ｇ、Ｂドットはゲートラインに沿って１サブドットだけ
左側または右側にシフトされ、三角形態に配列されるこ
とを特徴とする請求項９記載の液晶表示素子。 - 【請求項１１】 各Ｒ、Ｇ、Ｂ画素領域がデータライン
対に沿って二つのＲ、Ｇ、Ｂサブ画素領域に分割される
時、奇数番目のデータラインにより限定される各Ｒ、
Ｇ、Ｂ画素領域はデータライン対の第２データラインに
より分割され、偶数番目のデータラインにより限定され
る各Ｒ、Ｇ、Ｂサブ画素領域は第１データラインにより
分割されることを特徴とする請求項１０記載の液晶表示
素子。 - 【請求項１２】 前記Ｒ、Ｇ、Ｂドットはデータライン
に沿って千鳥形に配列され、１対の分割されたＲ、Ｇ、
Ｂサブ画素領域のうち、奇数番目のゲートラインと分離
されたデータライン対の第１データラインにより形成さ
れた第１Ｒ、Ｇ、Ｂサブ画素領域に二つのＲ、Ｇ、Ｂサ
ブドットの第１Ｒ、Ｇ、Ｂサブドットが配列され、偶数
番目のゲートラインと前記第２データラインにより形成
された第２Ｒ、Ｇ、Ｂサブ画素領域に第２Ｒ、Ｇ、Ｂサ
ブドットが配列され、隣接するゲートラインに配列され
た第１Ｒ、Ｇ、Ｂサブドットと第２Ｒ、Ｇ、Ｂサブドッ
トはそれぞれオーバーラップされることを特徴とする請
求項１１記載の液晶表示素子。 - 【請求項１３】 ドット当たり二つずつ配列されている
スイッチング素子の一つは第１サブ画素領域に配列され
て前記データライン対の第１データラインと該当する一
つのゲートラインとに連結し、他の一つは第２サブ画素
領域に配列されて第２データラインと該当する一つのゲ
ートラインとに連結し、隣接する２ゲートライン間には
データラインに対して反対方向に位置するように配列さ
れることを特徴とする請求項１２記載の液晶表示素子。 - 【請求項１４】 互いに一定間隔をおいて配列された複
数のゲートラインと；前記ゲートラインと交叉するよう
に互いに一定間隔をおいて配列され、それぞれ互いに平
行に配列されるデータライン対に分離される複数のデー
タラインと；前記ゲートラインとデータラインにより作
られ、それぞれ分離されたデータライン対に沿って二つ
のＲ、Ｇ、Ｂサブ画素領域に分離される複数のＲ、Ｇ、
Ｂ画素領域と；それぞれ１対のＲ、Ｇ、Ｂサブドットか
らなり、各Ｒ、Ｇ、ＢサブットはそれぞれＲ、Ｇ、Ｂサ
ブ画素領域に配列されるＲ、Ｇ、Ｂドットと；前記Ｒ、
Ｇ、Ｂ画素領域に配列されて前記複数のデータラインの
該当するデータライン及び複数のゲートラインの該当す
るゲートラインに連結し、各Ｒ、Ｇ、Ｂドットの各Ｒ、
Ｇ、Ｂサブドットを駆動させるために一つのＲ、Ｇ、Ｂ
サブ画素領域に一つずつ配列される駆動用の複数のスイ
ッチング素子とを含み、 前記複数のＲ、Ｇ、Ｂ画素領域のうちで隣接するゲート
ラインでのＲ、Ｇ、Ｂ画素領域はゲートラインに沿って
左側または右側に１サブ画素領域だけシフトされ、前記
Ｒ、Ｇ、Ｂ画素領域に配列されるＲ、Ｇ、Ｂドットはゲ
ートラインに沿って１サブドットだけ左側または右側に
シフトされ、三角形態に配列され；各Ｒ、Ｇ、Ｂ画素領
域がデータライン対に沿って二つのＲ、Ｇ、Ｂサブ画素
領域に分割される時、奇数番目のデータラインにより作
られる各Ｒ、Ｇ、Ｂ画素領域はデータライン対の第２デ
ータラインにより分割され、偶数番目のデータラインに
より作られる各Ｒ、Ｇ、Ｂサブ画素領域は第１データラ
インにより分割され；前記Ｒ、Ｇ、Ｂドットはデータラ
インにより千鳥形に配列され、１対の分割されたＲ、
Ｇ、Ｂサブ画素領域のうち、奇数番目のゲートラインと
分離されたデータライン対の第１データラインにより形
成された第１Ｒ、Ｇ、Ｂサブ画素領域に二つのＲ、Ｇ、
Ｂサブドットの第１Ｒ、Ｇ、Ｂサブドットが配列され、
偶数番目のゲートラインと前記第２データラインにより
形成された第２Ｒ、Ｇ、Ｂサブ画素領域に第２Ｒ、Ｇ、
Ｂサブドットが配列され、隣接するゲートラインに配列
された第１Ｒ、Ｇ、Ｂサブドットと第２Ｒ、Ｇ、Ｂサブ
ドットはそれぞれオーバーラップされ；ドット当たり二
つずつ配列されているスイッチング素子の一つは第１サ
ブ画素領域に配列されて前記データライン対の第１デー
タラインと該当する一つのゲートラインに連結し、他の
一つは第２サブ画素領域に配列されて第２データライン
と該当する一つのゲートラインに連結し、隣接する２ゲ
ートライン間にはデータラインに対して反対方向に位置
するように配列されることを特徴とする液晶表示素子。 - 【請求項１５】 一定間隔をおいて配列された複数のデ
ータラインと；一定間隔をおいて前記データラインと交
叉するように配列されて複数の画素領域を限定し、それ
ぞれゲートライン対に分離されてゲートライン駆動信号
が印加される複数のゲートラインと；前記データライン
及びゲートラインにより限定された複数の画素領域に配
列される複数のＲ、Ｇ、Ｂドットと；各画素領域に配列
されて前記複数のデータラインの一つ及び複数のゲート
ラインの一つに連結されるＲ、Ｇ、Ｂドット駆動用の複
数のスイッチング素子とを含み、 前記各画素領域はゲートライン対により複数のＲ、Ｇ、
Ｂサブ画素領域に分割され、前記各Ｒ、Ｇ、Ｂドットは
複数のＲ、Ｇ、Ｂサブドットからなり前記各サブ画素領
域にそれぞれ配列されることを特徴とする液晶表示素
子。 - 【請求項１６】 前記画素領域はゲートライン対により
１対のサブ画素領域に分割され、前記各Ｒ、Ｇ、Ｂドッ
トはサブドット対からなり、前記１対のサブ画素領域に
は互いに異なるサブドットが配列されることを特徴とす
る請求項１５記載の液晶表示素子。 - 【請求項１７】 前記隣り合う二つのデータラインにお
いて、サブドット対はゲートラインに沿って隣接する画
素領域に並んで配列され、ゲートライン対の第１ゲート
ラインに連結されるサブドット対はデータラインの偶数
番目のデータラインに連結され、ゲートライン対の第２
ゲートラインに連結されるサブドット対は奇数番目のデ
ータラインに連結されることを特徴とする請求項１６記
載の液晶表示素子。 - 【請求項１８】 前記Ｒ、Ｇ、Ｂドットは、ゲートライ
ン対の第１ゲートラインではＲ、Ｇ、Ｂドットの順に配
列され、第２ゲートラインではＢ、Ｒ、Ｇドットの順に
配列されることを特徴とする請求項１７記載の液晶表示
素子。 - 【請求項１９】 前記ゲートライン対の第１ゲートライ
ンと複数のデータラインの該当するデータラインにより
作られた画素領域は、第２ゲートラインと複数のデータ
ラインの該当するデータラインにより作られた画素領域
に対してゲートラインに沿って左側または右側にシフト
されて配列されることを特徴とする請求項１８記載の液
晶表示素子。 - 【請求項２０】 分離されたゲートライン対は互いに平
行に配列され、同じゲートライン駆動信号を印加して同
時に駆動されることを特徴とする請求項１９記載の液晶
表示素子。 - 【請求項２１】 前記Ｒ、Ｇ、Ｂ各ドット当たりスイッ
チング素子が二つずつ配列され、各Ｒ、Ｇ、Ｂサブドッ
トを一つのスイッチング素子が駆動されることを特徴と
する請求項２０記載の液晶表示素子。 - 【請求項２２】 ドット当たり二つずつ配列されている
スイッチング素子の一つは第１サブ画素領域に配列され
てゲートライン対の第１ゲートラインと複数のデータラ
インの該当するデータラインとに連結され、他の一つは
第２サブ画素領域に配列されて第２ゲートラインと複数
のデータラインの該当するデータラインとに連結される
ことを特徴とする請求項２１記載の液晶表示素子。 - 【請求項２３】 １対のサブ画素領域に配列された１対
のスイッチング素子の第１ゲートラインに連結されるス
イッチング素子は偶数番目のデータラインに連結され、
第２ゲートラインに連結されるスイッチング素子は奇数
番目のデータラインに連結され、１対のスイッチング素
子は１対のサブ画素領域の対向する位置に配列されるこ
とを特徴とする請求項２２記載の液晶表示素子。 - 【請求項２４】 隣り合うサブ画素領域に配列されたス
イッチング素子の第１ゲートラインに連結されたスイッ
チング素子は複数のデータラインの偶数番目のデータラ
インに共通連結され、第２ゲートラインに連結されたス
イッチング素子は複数のデータラインの奇数番目のデー
タラインに共通連結され、隣り合うサブ画素領域に配列
されるスイッチング素子はデータラインを中心として対
称的に配列されることを特徴とする請求項２３記載の液
晶表示素子。 - 【請求項２５】 一定間隔をおいて配列された複数のデ
ータラインと；一定間隔をおいて前記データラインと交
叉するように配列され、それぞれゲートライン対に分離
されて同じゲートライン駆動信号が印加される複数のゲ
ートラインと；前記データライン及びゲートラインによ
り限定され、それぞれ分離されたゲートライン対により
１対のサブ画素領域に分割される複数の画素領域と；そ
れぞれ１対のＲ、Ｇ、Ｂサブドットからなり、各Ｒ、
Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ画素領域に
配列され、１対のサブ画素領域には互いに異なるＲ、
Ｇ、Ｂサブドットが配列され、ゲートラインに沿って隣
接するサブ画素領域には同じＲ、Ｇ、Ｂサブドットが配
列される複数のＲ、Ｇ、Ｂドットと；前記各画素領域に
１対ずつ配列されて前記複数のデータラインの該当する
一つのデータライン及び複数のゲートラインの該当する
一つのゲートラインに連結されるＲ、Ｇ、Ｂドット駆動
用の複数のスイッチング素子とを含むことを特徴とする
液晶表示素子。 - 【請求項２６】 ゲートラインに沿って隣り合うサブ画
素領域に並んで配列されてゲートライン対の第１ゲート
ラインに連結されるサブドット対は隣接する二つのデー
タラインの偶数番目のデータラインに連結され、ゲート
ライン対の第２ゲートラインに連結されるサブドット対
は奇数番目のデータラインに連結されることを特徴とす
る請求項２５記載の液晶表示素子。 - 【請求項２７】 前記Ｒ、Ｇ、Ｂドットはゲートライン
対の第１ゲートラインではＲ、Ｇ、Ｂドットの順に配列
され、第２ゲートラインではＢ、Ｒ、Ｇドットの順に配
列されることを特徴とする請求項２５記載の液晶表示素
子。 - 【請求項２８】 前記ゲートライン対の第１ゲートライ
ンと複数のデータラインの該当するデータラインにより
作られた画素領域は、第２ゲートラインと複数のデータ
ラインの該当するデータラインにより作られた画素領域
に対してゲートラインに沿って左側または右側にシフト
されて配列されることを特徴とする請求項２７記載の液
晶表示素子。 - 【請求項２９】 ドット当たり二つずつ配列されている
スイッチング素子の一つは第１サブ画素領域に配列され
てデータライン対の第１データラインと複数のデータラ
インの該当するデータラインとに連結され、他の一つは
第２サブ画素領域に配列されて第２ゲートラインと複数
のデータラインの該当するデータラインとに連結される
ことを特徴とする請求項２１記載の液晶表示素子。 - 【請求項３０】 １対のサブ画素領域に配列された１対
のスイッチング素子の第１ゲートラインに連結されるス
イッチング素子は偶数番目のデータラインに連結され、
第２ゲートラインに連結されるスイッチング素子は奇数
番目のデータラインに連結され、１対のスイッチング素
子は１対のサブ画素領域の対向する位置に配列されるこ
とを特徴とする請求項２９記載の液晶表示素子。 - 【請求項３１】 隣り合うサブ画素領域に配列されたス
イッチング素子の第１ゲートラインに連結されたスイッ
チング素子は複数のデータラインの偶数番目のデータラ
インに共通連結され、第２ゲートラインに連結されたス
イッチング素子は複数のデータラインの奇数番目のデー
タラインに共通連結され、隣接するサブ画素領域に配列
されるスイッチング素子はデータラインを中心として対
称的に配列されることを特徴とする請求項３０記載の液
晶表示素子。 - 【請求項３２】 一定間隔をおいて配列された複数のデ
ータラインと；一定間隔をおいて前記データラインと交
叉するように配列され、それぞれゲートライン対に分離
されて同じゲートライン駆動信号が印加される複数のゲ
ートラインと；前記データライン及びゲートラインによ
り限定され、それぞれ分離されたゲートライン対により
１対のサブ画素領域に分割される複数の画素領域と；そ
れぞれ１対のＲ、Ｇ、Ｂサブドットからなり、各Ｒ、
Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ画素領域に
配列され、１対のサブ画素領域には互いに異なるＲ、
Ｇ、Ｂサブドットが配列され、ゲートラインに沿って隣
接するサブ画素領域には同じＲ、Ｇ、Ｂサブドットが配
列され、サブドット対はゲートラインに沿って隣接する
画素領域に並んで配列されてゲートライン対の第１ゲー
トラインに連結されるサブドット対はデータラインの偶
数番目のデータラインに連結され、ゲートライン対の第
２ゲートラインに連結されるサブドット対は奇数番目の
データラインに連結される複数のＲ、Ｇ、Ｂドットと；
前記各画素領域に１対ずつ配列され、一つは第１サブ画
素領域に配列されてゲートライン対の第１ゲートライン
と複数のデータラインの該当するデータラインに連結さ
れ、他の一つは第２サブ画素領域に配列されて第２ゲー
トラインと複数のデータラインの該当するデータライン
に連結されるＲ、Ｇ、Ｂドット駆動用の複数のスイッチ
ング素子とを含むことを特徴とする液晶表示素子。 - 【請求項３３】 前記Ｒ、Ｇ、Ｂドットは、ゲートライ
ン対の第１ゲートラインではＲ、Ｇ、Ｂドットの順に配
列され、第２ゲートラインではＢ、Ｒ、Ｇドットの順に
配列されることを特徴とする請求項３２記載の液晶表示
素子。 - 【請求項３４】 前記ゲートライン対の第１ゲートライ
ンと複数のデータラインの該当するデータラインにより
作られた画素領域は、第２ゲートラインと複数のデータ
ラインの該当するデータラインにより作られた画素領域
に対してゲートラインに沿って左側または右側にシフト
されて配列されることを特徴とする請求項３３記載の液
晶表示素子。 - 【請求項３５】 １対のサブ画素領域に配列された１対
のスイッチング素子の第１ゲートラインに連結されるス
イッチング素子は偶数番目のデータラインに連結され、
第２ゲートラインに連結されるスイッチング素子は奇数
番目のデータラインに連結され、１対のスイッチング素
子は１対のサブ画素領域の対向する位置に配列されるこ
とを特徴とする請求項３４記載の液晶表示素子。 - 【請求項３６】 隣り合うサブ画素領域に配列されたス
イッチング素子の第１ゲートラインに連結されたスイッ
チング素子は複数のデータラインの偶数番目のデータラ
インに共通連結され、第２ゲートラインに連結されたス
イッチング素子は複数のデータラインの奇数番目のデー
タラインに共通連結され、隣接するサブ画素領域に配列
されるスイッチング素子はデータラインを中心として対
称的に配列されることを特徴とする請求項３５記載の液
晶表示素子。 - 【請求項３７】 一定間隔をおいて配列された複数のデ
ータラインと；一定間隔をおいて前記データラインと交
叉するように配列され、それぞれゲートライン対に分離
されて同じゲートライン駆動信号が印加される複数のゲ
ートラインと；前記データライン及びゲートラインによ
り限定され、それぞれ分離されたゲートライン対により
１対のサブ画素領域に分割される複数の画素領域と；そ
れぞれ１対のＲ、Ｇ、Ｂサブドットからなり、各Ｒ、
Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ画素領域に
配列され、１対のサブ画素領域には互いに異なるＲ、
Ｇ、Ｂサブドットが配列され、ゲートラインに沿って隣
接するサブ画素領域にも互いに異なるＲ、Ｇ、Ｂサブド
ットが配列される複数のＲ、Ｇ、Ｂドットと；前記各画
素領域に１対ずつ配列されて前記複数のデータラインの
該当する一つのデータライン及び複数のゲートライの該
当する一つのゲートラインに連結されるＲ、Ｇ、Ｂドッ
ト駆動用の複数のスイッチング素子とを含むことを特徴
とする液晶表示素子。 - 【請求項３８】 前記隣り合う二つの画素領域では、１
対のＲ、Ｇ、Ｂサブドットはデータラインに対して対角
線の方向に配列されることを特徴とする請求項３７記載
の液晶表示素子。 - 【請求項３９】 前記Ｒ、Ｇ、Ｂドットは、ゲートライ
ン対の第１ゲートラインではＲ、Ｇ、Ｂサブドットの順
に配列され、第２ゲートラインではＢ、Ｒ、Ｇサブドッ
トの順に配列されることを特徴とする請求項３８記載の
液晶表示素子。 - 【請求項４０】 ドット当たり二つずつ配列されている
スイッチング素子の一つは第１サブ画素領域に配列され
てゲートライン対の第１ゲートラインと複数のデータラ
インの該当するデータラインとに連結され、他の一つは
第２サブ画素領域に配列されて第２ゲートラインと複数
のデータラインの該当するデータラインとに連結される
ことを特徴とする請求項３９記載の液晶表示素子。 - 【請求項４１】 各サブ画素領域に配列された二つのス
イッチング素子の第１サブ画素領域に配列されたのはゲ
ートライン対の該当するゲートライン対の第１ゲートラ
インと複数のデータラインの該当するデータラインとに
連結され、第２サブ画素領域に配列されたのは次のゲー
トライン対の第１ゲートラインと次のデータラインにそ
れぞれ連結されることを特徴とする請求項３９記載の液
晶表示素子。 - 【請求項４２】 ゲートライン対の第１ゲートラインに
は複数の画素領域の該当する画素領域の第１サブ画素領
域に配列された第１スイッチング素子及び先の画素領域
の第２サブ画素領域に配列された第２スイッチング素子
が共通連結されることを特徴とする請求項４１記載の液
晶表示素子。 - 【請求項４３】 一定間隔をおいて配列された複数のデ
ータラインと；一定間隔をおいて前記データラインと交
叉するように配列され、それぞれゲートライン対に分離
されて同じゲートライン駆動信号が印加される複数のゲ
ートラインと；前記データライン及びゲートラインによ
り限定され、それぞれ分離されたゲートライン対により
１対のサブ画素領域に分割される複数の画素領域と；そ
れぞれ１対のＲ、Ｇ、Ｂサブドットからなり、各Ｒ、
Ｇ、ＢサブドットはそれぞれＲ、Ｇ、Ｂサブ画素領域に
配列され、１対のサブ画素領域には互いに異なるＲ、
Ｇ、Ｂサブドットが配列され、ゲートラインに沿って隣
接するサブ画素領域に互いに異なるＲ、Ｇ、Ｂサブドッ
トが配列され、隣り合う２画素領域では１対のＲ、Ｇ、
Ｂサブドットはデータラインに対して対角線の方向に配
列される複数のＲ、Ｇ、Ｂドットと；前記各画素領域に
１対ずつ配列されて第１サブ画素領域に配列されたスイ
ッチング素子は複数のゲートラインの該当するゲートラ
イン対の第１ゲートラインと複数のデータラインの該当
するデータラインとに連結され、第２サブ画素領域に配
列されるスイッチング素子は次のゲート対の第１ゲート
ラインと次のデータラインにそれぞれ連結されるＲ、
Ｇ、Ｂドット駆動用の複数のスイッチング素子とを含
み、 前記Ｒ、Ｇ、Ｂドットはゲートライン対の第１ゲートラ
インではＲ、Ｇ、Ｂサブドットの順に配列され、第２ゲ
ートラインではＢ、Ｒ、Ｇサブドットの順に配列され；
ゲートライン対の第１ゲートラインには複数の画素領域
の該当する画素領域の第１サブ画素領域に配列された第
１スイッチング素子及び先の画素領域の第２サブ画素領
域に配列された第２スイッチング素子が共通連結される
ことを特徴とする液晶表示素子。
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