JPH11289690A - 電源装置 - Google Patents
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- JPH11289690A JPH11289690A JP10092908A JP9290898A JPH11289690A JP H11289690 A JPH11289690 A JP H11289690A JP 10092908 A JP10092908 A JP 10092908A JP 9290898 A JP9290898 A JP 9290898A JP H11289690 A JPH11289690 A JP H11289690A
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Abstract
(57)【要約】
【課題】 電源装置の内部の損失を低減する。
【解決手段】 電源電圧S41,S51 は抵抗43a,43c 及び抵
抗53a,53c でそれぞれ分圧され、制御電圧S43,S53 が生
成される。制御電圧S43,S53 は、同一値になる。電源部
41,51 が正常なとき、制御電圧S43,S53 よりも電源電圧
S41,S51 の方が高く、コンパレータ44a,54a からの制御
信号S44,S54 が“Ｈ”になるので、NMOS42,52 がオン状
態になり、電源部41,51 からNMOS42,52 をそれぞれ介し
て負荷RLヘ電源電流が供給される。これに対し、例え
ば、電源部41が故障して電源電圧S41が低下すると、電
源電圧S41 は制御電圧S53 よりも低くなるので、制御信
号S44が“Ｌ”になり、NMOS42がオフ状態になる。その
ため、電源回路50の電源電圧には影響がなく、電源回路
50から負荷RLヘ電源電流が供給される。電源部51が故障
した場合も、同様の動作が行われる。
抗53a,53c でそれぞれ分圧され、制御電圧S43,S53 が生
成される。制御電圧S43,S53 は、同一値になる。電源部
41,51 が正常なとき、制御電圧S43,S53 よりも電源電圧
S41,S51 の方が高く、コンパレータ44a,54a からの制御
信号S44,S54 が“Ｈ”になるので、NMOS42,52 がオン状
態になり、電源部41,51 からNMOS42,52 をそれぞれ介し
て負荷RLヘ電源電流が供給される。これに対し、例え
ば、電源部41が故障して電源電圧S41が低下すると、電
源電圧S41 は制御電圧S53 よりも低くなるので、制御信
号S44が“Ｌ”になり、NMOS42がオフ状態になる。その
ため、電源回路50の電源電圧には影響がなく、電源回路
50から負荷RLヘ電源電流が供給される。電源部51が故障
した場合も、同様の動作が行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば通信装置等
のような高信頼性を要求される装置に設けられ、負荷に
同一の電源電圧を並列供給する複数の電源回路を備えた
電源装置に関するものである。
のような高信頼性を要求される装置に設けられ、負荷に
同一の電源電圧を並列供給する複数の電源回路を備えた
電源装置に関するものである。
【０００２】
【従来の技術】例えば、通信装置等に設けられる電源装
置は、負荷電流が大きく且つ高信頼性が必要なため、電
力容量の比較的小さい電源回路を複数並列接続して構成
されることがある。このような電源装置では、或る電源
回路が故障して出力電圧が出力されなくなった場合に、
この電源回路と他の電源回路との間を遮断するためのス
イッチ手段が設けられている。電源電流が小さい場合、
スイッチ手段は、次の図２に示すように、ダイオードで
構成される。図２は、従来の電源装置の構成例を示す回
路図である。この電源装置は、２個の電源回路1,2 を有
し、スイッチ手段であるダイオード3,4 をそれぞれ介し
て負荷に電源電圧を供給する装置である。ダイオード3
のアノードは電源回路1 の＋側端子1aに接続され、該ダ
イオード3 のカソードが＋側の出力端子5aに接続されて
いる。ダイオード4 のアノードは電源回路2 の＋側端子
2aに接続され、該ダイオード4 のカソードが出力端子5a
に接続されている。電源回路1,2 の−側端子1b,2b は、
−側の出力端子5bに接続されている。出力端子5aと出力
端子5bとの間には、図示しない負荷が接続されている。
この電源装置では、電源回路1,2 の電源電圧が揃ってい
る場合にはダイオード3,4 が共にオン状態になり、電源
電圧が負荷に供給される。これに対し、例えば電源回路
1 の電源電圧が低下した場合、ダイオード3 がオフ状態
になり、ダイオード4 がオン状態になって電源回路2 か
ら電源電圧が負荷に供給される。この電源装置におい
て、電源電流が大きくなると、ダイオード3,4 の順方向
電圧による損失が大きくなり、無視できないものにな
る。そのため、次の図３に示すように、スイッチ手段に
MOSFETを用いた電源装置が提案されている。
置は、負荷電流が大きく且つ高信頼性が必要なため、電
力容量の比較的小さい電源回路を複数並列接続して構成
されることがある。このような電源装置では、或る電源
回路が故障して出力電圧が出力されなくなった場合に、
この電源回路と他の電源回路との間を遮断するためのス
イッチ手段が設けられている。電源電流が小さい場合、
スイッチ手段は、次の図２に示すように、ダイオードで
構成される。図２は、従来の電源装置の構成例を示す回
路図である。この電源装置は、２個の電源回路1,2 を有
し、スイッチ手段であるダイオード3,4 をそれぞれ介し
て負荷に電源電圧を供給する装置である。ダイオード3
のアノードは電源回路1 の＋側端子1aに接続され、該ダ
イオード3 のカソードが＋側の出力端子5aに接続されて
いる。ダイオード4 のアノードは電源回路2 の＋側端子
2aに接続され、該ダイオード4 のカソードが出力端子5a
に接続されている。電源回路1,2 の−側端子1b,2b は、
−側の出力端子5bに接続されている。出力端子5aと出力
端子5bとの間には、図示しない負荷が接続されている。
この電源装置では、電源回路1,2 の電源電圧が揃ってい
る場合にはダイオード3,4 が共にオン状態になり、電源
電圧が負荷に供給される。これに対し、例えば電源回路
1 の電源電圧が低下した場合、ダイオード3 がオフ状態
になり、ダイオード4 がオン状態になって電源回路2 か
ら電源電圧が負荷に供給される。この電源装置におい
て、電源電流が大きくなると、ダイオード3,4 の順方向
電圧による損失が大きくなり、無視できないものにな
る。そのため、次の図３に示すように、スイッチ手段に
MOSFETを用いた電源装置が提案されている。
【０００３】図３は、従来の他の電源装置の構成例を示
す回路図である。この電源装置は、例えば5Vの電源電圧
を発生する同一構成の２個の電源回路10,20 を備え、こ
れらの各出力側が出力端子31,32 に共通に接続されてい
る。出力端子31,32 の間には、消費電力が100 〜150W程
度の通信装置等の負荷RLが接続されている。一方の電源
回路10は、5Vの電源電圧S11 を発生する電源部11と、電
源電圧S11をスイッチングするＮチャネル型MOSFET（以
下、NMOSという）12と、NMOS12のオン状態／オフ状態を
制御するための制御信号S13 を発生する制御信号発生部
13とを備えている。制御信号発生部13は、制御信号S13
を発生するコンパレータ13aと、コンパレータ13a に電
源電圧を供給する電源部13b とで構成されている。電源
部11の＋側には、NMOS12のソースが接続されると共に、
コンパレータ13a の＋側入力端子が接続されている。電
源部11の−側には、電源部13b の−側、コンパレータ13
a の電源入力端子V-及び出力端子32が接続されている。
電源部13b は、例えば15V の電源電圧を発生するもので
あり、その＋側にコンパレータ13a の電源入力端子V+が
接続されている。NMOS12のドレインには、出力端子31が
接続されると共に、コンパレータ13a の−側入力端子が
接続されている。コンパレータ13a の出力端子には、NM
OS12のゲートが接続されている。他方の電源回路20も、
一方の電源回路10と同様に、電源部21、NMOS22、及び制
御信号発生部23で構成されている。
す回路図である。この電源装置は、例えば5Vの電源電圧
を発生する同一構成の２個の電源回路10,20 を備え、こ
れらの各出力側が出力端子31,32 に共通に接続されてい
る。出力端子31,32 の間には、消費電力が100 〜150W程
度の通信装置等の負荷RLが接続されている。一方の電源
回路10は、5Vの電源電圧S11 を発生する電源部11と、電
源電圧S11をスイッチングするＮチャネル型MOSFET（以
下、NMOSという）12と、NMOS12のオン状態／オフ状態を
制御するための制御信号S13 を発生する制御信号発生部
13とを備えている。制御信号発生部13は、制御信号S13
を発生するコンパレータ13aと、コンパレータ13a に電
源電圧を供給する電源部13b とで構成されている。電源
部11の＋側には、NMOS12のソースが接続されると共に、
コンパレータ13a の＋側入力端子が接続されている。電
源部11の−側には、電源部13b の−側、コンパレータ13
a の電源入力端子V-及び出力端子32が接続されている。
電源部13b は、例えば15V の電源電圧を発生するもので
あり、その＋側にコンパレータ13a の電源入力端子V+が
接続されている。NMOS12のドレインには、出力端子31が
接続されると共に、コンパレータ13a の−側入力端子が
接続されている。コンパレータ13a の出力端子には、NM
OS12のゲートが接続されている。他方の電源回路20も、
一方の電源回路10と同様に、電源部21、NMOS22、及び制
御信号発生部23で構成されている。
【０００４】次に、図３の動作を説明する。電源部11,2
1 が正常なとき、NMOS12,22 のドレインよりもソースの
方が電圧が高く、コンパレータ13a,23a の出力信号S13,
S23 が高レベル（以下、“Ｈ”という）になるので、NM
OS12,22 がオン状態になり、電源部11,21 からNMOS12,2
2 をそれぞれ介して負荷RLヘ各電源電流が供給される。
これに対し、例えば電源部11が故障して電源電圧S11 が
低下したとき、NMOS12のソースの電圧がドレインの電圧
よりも低くなるので、出力信号S13 が低レベル（以下、
“Ｌ”という）になり、NMOS12がオフ状態になる。その
ため、電源回路20の電源電圧には影響がなく、電源部21
からNMOS22を介して負荷RLヘ電源電流が供給される。
又、電源部21が故障した場合も、電源回路10の電源電圧
には影響がなく、電源部11からNMOS12を介して負荷RLヘ
電源電流が供給される。
1 が正常なとき、NMOS12,22 のドレインよりもソースの
方が電圧が高く、コンパレータ13a,23a の出力信号S13,
S23 が高レベル（以下、“Ｈ”という）になるので、NM
OS12,22 がオン状態になり、電源部11,21 からNMOS12,2
2 をそれぞれ介して負荷RLヘ各電源電流が供給される。
これに対し、例えば電源部11が故障して電源電圧S11 が
低下したとき、NMOS12のソースの電圧がドレインの電圧
よりも低くなるので、出力信号S13 が低レベル（以下、
“Ｌ”という）になり、NMOS12がオフ状態になる。その
ため、電源回路20の電源電圧には影響がなく、電源部21
からNMOS22を介して負荷RLヘ電源電流が供給される。
又、電源部21が故障した場合も、電源回路10の電源電圧
には影響がなく、電源部11からNMOS12を介して負荷RLヘ
電源電流が供給される。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
図３の電源装置では、次のような課題があった。図３の
電源装置では、電源回路10,20 において、次式（１）で
表される損失Ｐがそれぞれ発生する。 Ｐ＝Ｉo 2 ・Ｒdson ・・・（１） 但し、 Ｉo ；電源回路10,20 の各電源電流 Ｒdson；NMOS12,22 の各オン抵抗 コンパレータ13a,23a は、次式（２）で表されるNMOS1
2,22 のドレインとソースとの間の電圧Ｖｃを検出する
ことによってNMOS12,22 のオン状態／オフ状態を制御す
る。 Ｖｃ＝Ｉo ・Ｒdson ・・・（２） ここで、これらのNMOS12,22 における損失Ｐを減らすた
めには、式（１）中のＲdsonを小さくすれば良いことが
わかる。即ち、NMOS12,22 をＲdsonの小さいもので構成
するか、或いは、NMOS12,22 を、特性の揃った複数のNM
OSを並列に接続したもので構成すれば、結果的にＲdson
が小さくなり、損失を減らすことができる。ところが、
Ｒdsonを小さくすると、式（２）の電圧Ｖｃがコンパレ
ータ13a,23a の入力検出の閾値よりも小さくなり、検出
されないことがある。そのため、コンパレータ13a,23a
の入力側にノイズが混入すると、NMOS12,22 のソースの
電圧が低下していない場合でも出力信号S13,S23 が
“Ｌ”になることがあり、NMOS12,22 がオフ状態にな
り、NMOS12,22 のオン状態／オフ状態を正常に制御でき
なくなるという課題があった。
図３の電源装置では、次のような課題があった。図３の
電源装置では、電源回路10,20 において、次式（１）で
表される損失Ｐがそれぞれ発生する。 Ｐ＝Ｉo 2 ・Ｒdson ・・・（１） 但し、 Ｉo ；電源回路10,20 の各電源電流 Ｒdson；NMOS12,22 の各オン抵抗 コンパレータ13a,23a は、次式（２）で表されるNMOS1
2,22 のドレインとソースとの間の電圧Ｖｃを検出する
ことによってNMOS12,22 のオン状態／オフ状態を制御す
る。 Ｖｃ＝Ｉo ・Ｒdson ・・・（２） ここで、これらのNMOS12,22 における損失Ｐを減らすた
めには、式（１）中のＲdsonを小さくすれば良いことが
わかる。即ち、NMOS12,22 をＲdsonの小さいもので構成
するか、或いは、NMOS12,22 を、特性の揃った複数のNM
OSを並列に接続したもので構成すれば、結果的にＲdson
が小さくなり、損失を減らすことができる。ところが、
Ｒdsonを小さくすると、式（２）の電圧Ｖｃがコンパレ
ータ13a,23a の入力検出の閾値よりも小さくなり、検出
されないことがある。そのため、コンパレータ13a,23a
の入力側にノイズが混入すると、NMOS12,22 のソースの
電圧が低下していない場合でも出力信号S13,S23 が
“Ｌ”になることがあり、NMOS12,22 がオフ状態にな
り、NMOS12,22 のオン状態／オフ状態を正常に制御でき
なくなるという課題があった。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１に係る発明は、電源装置に
おいて、同一の電源電圧V1をそれぞれ発生する複数の電
源回路と、前記各電源回路の出力側に共通に接続され、
該各電源回路から発生する電源電圧V1を負荷に供給する
出力端子とを、備えている。前記各電源回路は、前記電
源電圧V1を発生する電源部と、前記電源電圧V1が正常値
のときに該電源電圧V1を所定の比で分圧して制御電圧V2
a を生成して出力し、該電源電圧V1が該正常値よりも低
下したときに制御電圧V2b を取込んで出力する制御電圧
生成部と、前記電源電圧V1が正常値のときに該電源電圧
V1の絶対値|V1|と前記制御電圧生成部から出力された前
記制御電圧V2a の絶対値|V2a| とを比較し、該電源電圧
V1が該正常値よりも低下したときに該電源電圧V1の絶対
値|V1|と他の電源回路の制御電圧生成部から出力された
前記制御電圧V2b の絶対値|V2b| とを比較し、|V1|≧|V
2a| のときにアクティブモードの制御信号を生成し、|V
1|＜|V2b| のときにノンアクティブモードの制御信号を
生成する制御信号発生部と、前記制御信号がアクティブ
モードのときにオン状態になって前記電源部から前記電
源電圧V1を低入力インピーダンスで入力して高出力イン
ピーダンスで前記出力端子へ送出し、該制御信号がノン
アクティブモードのときにオフ状態になって該電源部と
該出力端子との間を遮断するスイッチ手段とを、それぞ
れ備えている。
に、本発明のうちの請求項１に係る発明は、電源装置に
おいて、同一の電源電圧V1をそれぞれ発生する複数の電
源回路と、前記各電源回路の出力側に共通に接続され、
該各電源回路から発生する電源電圧V1を負荷に供給する
出力端子とを、備えている。前記各電源回路は、前記電
源電圧V1を発生する電源部と、前記電源電圧V1が正常値
のときに該電源電圧V1を所定の比で分圧して制御電圧V2
a を生成して出力し、該電源電圧V1が該正常値よりも低
下したときに制御電圧V2b を取込んで出力する制御電圧
生成部と、前記電源電圧V1が正常値のときに該電源電圧
V1の絶対値|V1|と前記制御電圧生成部から出力された前
記制御電圧V2a の絶対値|V2a| とを比較し、該電源電圧
V1が該正常値よりも低下したときに該電源電圧V1の絶対
値|V1|と他の電源回路の制御電圧生成部から出力された
前記制御電圧V2b の絶対値|V2b| とを比較し、|V1|≧|V
2a| のときにアクティブモードの制御信号を生成し、|V
1|＜|V2b| のときにノンアクティブモードの制御信号を
生成する制御信号発生部と、前記制御信号がアクティブ
モードのときにオン状態になって前記電源部から前記電
源電圧V1を低入力インピーダンスで入力して高出力イン
ピーダンスで前記出力端子へ送出し、該制御信号がノン
アクティブモードのときにオフ状態になって該電源部と
該出力端子との間を遮断するスイッチ手段とを、それぞ
れ備えている。
【０００７】このような構成を採用したことにより、制
御電圧生成部では、電源部が発生した電源電圧V1が正常
値のときに制御電圧V2a が生成されて出力され、電源電
圧V1が正常値よりも低下したときに他の電源回路の制御
電圧生成部から出力された制御電圧V2b が取込まれて出
力される。電源電圧V1が正常値のとき、制御信号発生部
で電源電圧V1の絶対値|V1|と制御電圧V2a の絶対値|V2a
| とが比較され、|V1|≧|V2a| のときにアクティブモー
ドの制御信号が発生する。このとき、スイッチ手段がオ
ン状態になり、電源電圧V1が前記電源部から出力端子へ
送出される。これに対し、例えば、前記電源部の故障等
で電源電圧V1が正常値よりも低下したとき、電源電圧V1
の絶対値|V1|と他の電源回路の制御電圧生成部から出力
された制御電圧V2b の絶対値|V2b| とが比較され、|V1|
＜|V2b| になったときに、ノンアクティブモードの制御
信号が発生する。このとき、スイッチ手段がオフ状態に
なり、電源部と出力端子との間が遮断される。
御電圧生成部では、電源部が発生した電源電圧V1が正常
値のときに制御電圧V2a が生成されて出力され、電源電
圧V1が正常値よりも低下したときに他の電源回路の制御
電圧生成部から出力された制御電圧V2b が取込まれて出
力される。電源電圧V1が正常値のとき、制御信号発生部
で電源電圧V1の絶対値|V1|と制御電圧V2a の絶対値|V2a
| とが比較され、|V1|≧|V2a| のときにアクティブモー
ドの制御信号が発生する。このとき、スイッチ手段がオ
ン状態になり、電源電圧V1が前記電源部から出力端子へ
送出される。これに対し、例えば、前記電源部の故障等
で電源電圧V1が正常値よりも低下したとき、電源電圧V1
の絶対値|V1|と他の電源回路の制御電圧生成部から出力
された制御電圧V2b の絶対値|V2b| とが比較され、|V1|
＜|V2b| になったときに、ノンアクティブモードの制御
信号が発生する。このとき、スイッチ手段がオフ状態に
なり、電源部と出力端子との間が遮断される。
【０００８】請求項２に係る発明では、請求項１の電源
装置において、各制御電圧生成部は、前記電源電圧V1を
分圧して前記制御電圧V2ａを生成する分圧抵抗と、前記
電源電圧V1と前記他の電源回路の制御電圧生成部が生成
した制御電圧V2b との間を遮断するダイオードとを、そ
れぞれ備えている。これにより、電源電圧V1が分圧抵抗
で分圧されて制御電圧V2a が生成される。電源電圧V1と
他の電源回路の制御電圧生成部が生成した制御電圧V2b
との間は、ダイオードで遮断される。これらの電源電圧
V1の絶対値|V1|と制御電圧V2b の絶対値|V2b| とが制御
信号発生部で比較され、請求項１と同様の作用が行われ
る。
装置において、各制御電圧生成部は、前記電源電圧V1を
分圧して前記制御電圧V2ａを生成する分圧抵抗と、前記
電源電圧V1と前記他の電源回路の制御電圧生成部が生成
した制御電圧V2b との間を遮断するダイオードとを、そ
れぞれ備えている。これにより、電源電圧V1が分圧抵抗
で分圧されて制御電圧V2a が生成される。電源電圧V1と
他の電源回路の制御電圧生成部が生成した制御電圧V2b
との間は、ダイオードで遮断される。これらの電源電圧
V1の絶対値|V1|と制御電圧V2b の絶対値|V2b| とが制御
信号発生部で比較され、請求項１と同様の作用が行われ
る。
【０００９】
【発明の実施の形態】図１は、本発明の実施形態を示す
電源装置の回路図である。この電源装置は、例えば5Vの
電源電圧を発生する同一構成の２個の電源回路40,50 を
備え、これらの各出力側が出力端子61,62 に共通に接続
されている。出力端子61,62 の間には、消費電力が100
〜150W程度の通信装置等の負荷RLが接続されている。一
方の電源回路40は、5Vの電源電圧S41 を発生し且つ負荷
RLの消費電力に対応した電力容量を有する電源部41と、
電源電圧S41 をスイッチングするスイッチ手段（例え
ば、NMOS）42と、電源電圧S41 を所定の比で分圧して制
御電圧S43 を生成する制御電圧生成部43と、NMOS42のオ
ン状態／オフ状態を制御するための制御信号S44 を発生
する制御信号発生部44とを備えている。制御信号発生部
44は、制御信号S44 を発生するコンパレータ44a と、コ
ンパレータ44a に電源電圧を供給する電源部44b とで構
成されている。電源部41の＋側には、NMOS42のソースが
接続されると共に、コンパレータ44a の＋側入力端子が
接続されている。
電源装置の回路図である。この電源装置は、例えば5Vの
電源電圧を発生する同一構成の２個の電源回路40,50 を
備え、これらの各出力側が出力端子61,62 に共通に接続
されている。出力端子61,62 の間には、消費電力が100
〜150W程度の通信装置等の負荷RLが接続されている。一
方の電源回路40は、5Vの電源電圧S41 を発生し且つ負荷
RLの消費電力に対応した電力容量を有する電源部41と、
電源電圧S41 をスイッチングするスイッチ手段（例え
ば、NMOS）42と、電源電圧S41 を所定の比で分圧して制
御電圧S43 を生成する制御電圧生成部43と、NMOS42のオ
ン状態／オフ状態を制御するための制御信号S44 を発生
する制御信号発生部44とを備えている。制御信号発生部
44は、制御信号S44 を発生するコンパレータ44a と、コ
ンパレータ44a に電源電圧を供給する電源部44b とで構
成されている。電源部41の＋側には、NMOS42のソースが
接続されると共に、コンパレータ44a の＋側入力端子が
接続されている。
【００１０】又、電源部41の＋側は制御電圧生成部43中
の抵抗43a を介してダイオード43bのアノードに接続さ
れ、ダイオード43b のカソードが抵抗43c を介して電源
部41の−側に接続されると共に、コンパレータ44a の−
側入力端子にも接続されている。このダイオード43b の
カソードの電圧が、制御電圧S43 である。電源部41の−
側には、電源部44b の−側、コンパレータ44a の電源入
力端子V-及び出力端子62が接続されている。電源部44b
は、例えば15V の電源電圧を発生するものであり、その
＋側にコンパレータ44a の電源入力端子V+が接続されて
いる。NMOS42のドレインは、出力端子61に接続されてい
る。コンパレータ44a の出力端子には、NMOS42のゲート
が接続されている。NMOS42は、制御信号S44 がアクティ
ブモード（例えば、“Ｈ”）のときにオン状態になって
電源部41から電源電圧S41 を低入力インピーダンスで入
力して高出力インピーダンスで出力端子61へ送出し、制
御信号S44 がノンアクティブモード（例えば、“Ｌ”）
のときにオフ状態になって電源部41と出力端子61との間
を遮断するものである。他方の電源回路50も、一方の電
源回路40と同様に、電源部51、NMOS52、制御電圧生成部
53、及び制御信号発生部54で構成されている。制御電圧
生成部53は、抵抗53a,53c とダイオード53b とを有し、
制御電圧生成部43と同様の構成になっている。制御信号
発生部54は、コンパレータ54a と電源部54b とを有し、
制御信号発生部44と同様の構成になっている。ダイオー
ド43b,53b の各カソードは、相互に接続されている。
の抵抗43a を介してダイオード43bのアノードに接続さ
れ、ダイオード43b のカソードが抵抗43c を介して電源
部41の−側に接続されると共に、コンパレータ44a の−
側入力端子にも接続されている。このダイオード43b の
カソードの電圧が、制御電圧S43 である。電源部41の−
側には、電源部44b の−側、コンパレータ44a の電源入
力端子V-及び出力端子62が接続されている。電源部44b
は、例えば15V の電源電圧を発生するものであり、その
＋側にコンパレータ44a の電源入力端子V+が接続されて
いる。NMOS42のドレインは、出力端子61に接続されてい
る。コンパレータ44a の出力端子には、NMOS42のゲート
が接続されている。NMOS42は、制御信号S44 がアクティ
ブモード（例えば、“Ｈ”）のときにオン状態になって
電源部41から電源電圧S41 を低入力インピーダンスで入
力して高出力インピーダンスで出力端子61へ送出し、制
御信号S44 がノンアクティブモード（例えば、“Ｌ”）
のときにオフ状態になって電源部41と出力端子61との間
を遮断するものである。他方の電源回路50も、一方の電
源回路40と同様に、電源部51、NMOS52、制御電圧生成部
53、及び制御信号発生部54で構成されている。制御電圧
生成部53は、抵抗53a,53c とダイオード53b とを有し、
制御電圧生成部43と同様の構成になっている。制御信号
発生部54は、コンパレータ54a と電源部54b とを有し、
制御信号発生部44と同様の構成になっている。ダイオー
ド43b,53b の各カソードは、相互に接続されている。
【００１１】次に、図１の動作を説明する。電源電圧S4
1,S51 は抵抗43a,43c 及び抵抗53a,53c でそれぞれ分圧
され、制御電圧S43,S53 が生成される。ダイオード43b,
53b の各カソードが相互に接続されているので、制御電
圧S43,S53 は同一の値になる。電源部41,51 が正常なと
き、制御電圧S43,S53 よりもNMOS42,52 のソースの電圧
（即ち、電源電圧S41,S51 ）方が電圧が高く、これらの
電圧を比較しているコンパレータ44a,54a から出力され
る制御信号S44,S54 が“Ｈ”になるので、NMOS42,52 が
オン状態になり、電源部41,51 からNMOS42,52 をそれぞ
れ介して負荷RLヘ各電源電流が供給される。これに対
し、例えば電源部41が故障して電源電圧S41 が低下した
とき、NMOS42のソース側が制御電圧S53 よりも低電圧に
なるので、制御信号S44 が“Ｌ”になり、NMOS42がオフ
状態になる。そのため、電源回路50の電源電圧には影響
がなく、電源回路50から負荷RLヘ電源電流が供給され
る。同様に、電源部51が故障した場合も、電源回路40の
電源電圧には影響がなく、電源回路40から負荷RLヘ電源
電流が供給される。以上のように、本実施形態では、電
源電圧S41,S51 を抵抗43a,43c 及び抵抗53a,53c でそれ
ぞれ分圧して制御電圧S43,S53 を生成したので、コンパ
レータ44a,54a は電源電圧S41,S51 と制御電圧S43,S53
との電位差を的確に検出して制御信号S44,S54 を発生で
きる。そのため、NMOS12,22 のＲdsonが小さくても、オ
ン状態／オフ状態を確実に制御でき、高効率の電源装置
を実現できる。
1,S51 は抵抗43a,43c 及び抵抗53a,53c でそれぞれ分圧
され、制御電圧S43,S53 が生成される。ダイオード43b,
53b の各カソードが相互に接続されているので、制御電
圧S43,S53 は同一の値になる。電源部41,51 が正常なと
き、制御電圧S43,S53 よりもNMOS42,52 のソースの電圧
（即ち、電源電圧S41,S51 ）方が電圧が高く、これらの
電圧を比較しているコンパレータ44a,54a から出力され
る制御信号S44,S54 が“Ｈ”になるので、NMOS42,52 が
オン状態になり、電源部41,51 からNMOS42,52 をそれぞ
れ介して負荷RLヘ各電源電流が供給される。これに対
し、例えば電源部41が故障して電源電圧S41 が低下した
とき、NMOS42のソース側が制御電圧S53 よりも低電圧に
なるので、制御信号S44 が“Ｌ”になり、NMOS42がオフ
状態になる。そのため、電源回路50の電源電圧には影響
がなく、電源回路50から負荷RLヘ電源電流が供給され
る。同様に、電源部51が故障した場合も、電源回路40の
電源電圧には影響がなく、電源回路40から負荷RLヘ電源
電流が供給される。以上のように、本実施形態では、電
源電圧S41,S51 を抵抗43a,43c 及び抵抗53a,53c でそれ
ぞれ分圧して制御電圧S43,S53 を生成したので、コンパ
レータ44a,54a は電源電圧S41,S51 と制御電圧S43,S53
との電位差を的確に検出して制御信号S44,S54 を発生で
きる。そのため、NMOS12,22 のＲdsonが小さくても、オ
ン状態／オフ状態を確実に制御でき、高効率の電源装置
を実現できる。
【００１２】尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 実施形態では、電源回路40,50 は＋側の電源電
圧を発生する構成になっているが、NMOS42,52 をＰチャ
ネル型MOSFET（以下、PMOSという）に置換え、電源部4
1,51 、制御電圧生成部43,53 、及び制御信号発生部44,
54 の内部を逆極性にして該PMOSを駆動し、−側の電源
電圧を発生する構成にしてもよい。この場合、PMOSのオ
ン状態／オフ状態を制御する制御信号は、“Ｌ”のとき
にアクティブモードになり、“Ｈ”のときにノンアクテ
ィブモードになる。 （ｂ） NMOS42,52 は、バイポーラトランジスタで構成
してもよい。この場合、制御信号発生部44,54 は、バイ
ポーラトランジスタを駆動できる構成にする必要があ
る。 （ｃ） 実施形態では、電源装置が２個の電源回路40,5
0 で構成されているが、負荷RLの消費電力に応じて更に
電源回路を追加しても、上記実施形態と同様の作用、効
果が得られる。 （ｄ） 実施形態では、２個の電源回路40,50 は同一構
成になっているが、これらを構成する電源部41,51 は、
過電流保護機能を有し、電源電圧が揃っていれば、許容
電流が異なっていてもよい。この場合、電源電流が電源
部41,51 の許容電流の範囲内であれば、電源回路40,50
は並行して動作するが、許容電流が小さい方の電源部の
電源電流が許容電流を越えた場合には過電流保護機能が
働いて電源電圧が低下し、他方のみが動作する。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 実施形態では、電源回路40,50 は＋側の電源電
圧を発生する構成になっているが、NMOS42,52 をＰチャ
ネル型MOSFET（以下、PMOSという）に置換え、電源部4
1,51 、制御電圧生成部43,53 、及び制御信号発生部44,
54 の内部を逆極性にして該PMOSを駆動し、−側の電源
電圧を発生する構成にしてもよい。この場合、PMOSのオ
ン状態／オフ状態を制御する制御信号は、“Ｌ”のとき
にアクティブモードになり、“Ｈ”のときにノンアクテ
ィブモードになる。 （ｂ） NMOS42,52 は、バイポーラトランジスタで構成
してもよい。この場合、制御信号発生部44,54 は、バイ
ポーラトランジスタを駆動できる構成にする必要があ
る。 （ｃ） 実施形態では、電源装置が２個の電源回路40,5
0 で構成されているが、負荷RLの消費電力に応じて更に
電源回路を追加しても、上記実施形態と同様の作用、効
果が得られる。 （ｄ） 実施形態では、２個の電源回路40,50 は同一構
成になっているが、これらを構成する電源部41,51 は、
過電流保護機能を有し、電源電圧が揃っていれば、許容
電流が異なっていてもよい。この場合、電源電流が電源
部41,51 の許容電流の範囲内であれば、電源回路40,50
は並行して動作するが、許容電流が小さい方の電源部の
電源電流が許容電流を越えた場合には過電流保護機能が
働いて電源電圧が低下し、他方のみが動作する。
【００１３】
【発明の効果】以上詳細に説明したように、請求項１に
係る発明によれば、電源部が発生した電源電圧V1を制御
電圧生成部で所定の比で分圧して制御電圧V2a を生成し
たので、制御信号発生部は電源電圧V1の絶対値|V1|と制
御電圧V2a の絶対値|V2a| との大小関係を的確に検出し
て制御信号を発生できる。そのため、より低損失のスイ
ッチ手段を使用しても、このスイッチ手段のオン状態／
オフ状態を確実に制御できるので、複数の電源回路を並
列接続した高効率の電源装置を実現できる。請求項２に
係る発明によれば、電源電圧V1が分圧抵抗で分圧されて
制御電圧V2ａが生成され、電源電圧V1と他の電源回路の
制御電圧生成部が発生した制御電圧V2b との間がダイオ
ードで遮断されるようにしたので、請求項１に係る発明
と同様の効果がある。
係る発明によれば、電源部が発生した電源電圧V1を制御
電圧生成部で所定の比で分圧して制御電圧V2a を生成し
たので、制御信号発生部は電源電圧V1の絶対値|V1|と制
御電圧V2a の絶対値|V2a| との大小関係を的確に検出し
て制御信号を発生できる。そのため、より低損失のスイ
ッチ手段を使用しても、このスイッチ手段のオン状態／
オフ状態を確実に制御できるので、複数の電源回路を並
列接続した高効率の電源装置を実現できる。請求項２に
係る発明によれば、電源電圧V1が分圧抵抗で分圧されて
制御電圧V2ａが生成され、電源電圧V1と他の電源回路の
制御電圧生成部が発生した制御電圧V2b との間がダイオ
ードで遮断されるようにしたので、請求項１に係る発明
と同様の効果がある。
【図１】本発明の実施形態の電源装置の回路図である。
【図２】従来の電源装置の回路図である。
【図３】従来の他の電源装置の回路図である。
４０，５０ 電源回路 ４１，５１ 電源部 ４２，５２ ＮＭＯＳ ４３，５３ 制御電圧生成
部 ４３ａ，４３ｃ，５３ａ，５３ｃ 抵抗 ４３ｂ，５３ｂ ダイオード ４４，５４ 制御信号発生
部 ６１，６２ 出力端子 ＲＬ 負荷
部 ４３ａ，４３ｃ，５３ａ，５３ｃ 抵抗 ４３ｂ，５３ｂ ダイオード ４４，５４ 制御信号発生
部 ６１，６２ 出力端子 ＲＬ 負荷
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０２Ｍ 3/00 Ｈ０２Ｍ 3/00 Ｗ
Claims (2)
- 【請求項１】 同一の電源電圧V1をそれぞれ発生する複
数の電源回路と、 前記各電源回路の出力側に共通に接続され、該各電源回
路から発生する電源電圧V1を負荷に供給する出力端子と
を備え、 前記各電源回路は、 前記電源電圧V1を発生する電源部と、 前記電源電圧V1が正常値のときに該電源電圧V1を所定の
比で分圧して制御電圧V2a を生成して出力し、該電源電
圧V1が該正常値よりも低下したときに制御電圧V2b を取
込んで出力する制御電圧生成部と、 前記電源電圧V1が正常値のときに該電源電圧V1の絶対値
|V1|と前記制御電圧生成部から出力された前記制御電圧
V2a の絶対値|V2a| とを比較し、該電源電圧V1が該正常
値よりも低下したときに該電源電圧V1の絶対値|V1|と他
の電源回路の制御電圧生成部から出力された前記制御電
圧V2b の絶対値|V2b| とを比較し、|V1|≧|V2a| のとき
にアクティブモードの制御信号を生成し、|V1|＜|V2b|
のときにノンアクティブモードの制御信号を生成する制
御信号発生部と、 前記制御信号がアクティブモードのときにオン状態にな
って前記電源部から前記電源電圧V1を低入力インピーダ
ンスで入力して高出力インピーダンスで前記出力端子へ
送出し、該制御信号がノンアクティブモードのときにオ
フ状態になって該電源部と該出力端子との間を遮断する
スイッチ手段とを、それぞれ備えたことを特徴とする電
源装置。 - 【請求項２】 前記各制御電圧生成部は、 前記電源電圧V1を分圧して前記制御電圧V2a を生成する
分圧抵抗と、 前記電源電圧V1と前記他の電源回路の制御電圧生成部が
生成した制御電圧V2bとの間を遮断するダイオードと
を、それぞれ備えたことを特徴とする請求項１記載の電
源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10092908A JPH11289690A (ja) | 1998-04-06 | 1998-04-06 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10092908A JPH11289690A (ja) | 1998-04-06 | 1998-04-06 | 電源装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289690A true JPH11289690A (ja) | 1999-10-19 |
Family
ID=14067594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10092908A Withdrawn JPH11289690A (ja) | 1998-04-06 | 1998-04-06 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11289690A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233469B2 (en) | 2001-04-24 | 2007-06-19 | Vlt, Inc. | Components having actively controlled circuit elements |
| JP2022155636A (ja) * | 2021-03-31 | 2022-10-14 | 横河電機株式会社 | 電源システム及び電源装置 |
-
1998
- 1998-04-06 JP JP10092908A patent/JPH11289690A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233469B2 (en) | 2001-04-24 | 2007-06-19 | Vlt, Inc. | Components having actively controlled circuit elements |
| JP2022155636A (ja) * | 2021-03-31 | 2022-10-14 | 横河電機株式会社 | 電源システム及び電源装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |