JPH11289243A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH11289243A JPH11289243A JP10091420A JP9142098A JPH11289243A JP H11289243 A JPH11289243 A JP H11289243A JP 10091420 A JP10091420 A JP 10091420A JP 9142098 A JP9142098 A JP 9142098A JP H11289243 A JPH11289243 A JP H11289243A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- inverter circuit
- signal
- main buffer
- oscillation
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】
【課題】発振動作の制御に信頼性があり、かつ素子面積
の小さいメインバッファ部を有した発振回路を提供する
こと。 【解決手段】入力振幅信号を増幅するメインバッファ部
１３を構成するインバータ回路と、イネーブル信号によ
り、入力振幅信号の伝達を制御するＰチャネルＭＯＳト
ランジスタ１５と、インバータ回路（１３）の出力信号
と制御信号を入力し、上記ＭＯＳトランジスタ１５が導
通状態のときのみインバータ回路（１３）の出力信号の
内部回路への伝達を無効にするＮＡＮＤゲート回路とか
らなる。
の小さいメインバッファ部を有した発振回路を提供する
こと。 【解決手段】入力振幅信号を増幅するメインバッファ部
１３を構成するインバータ回路と、イネーブル信号によ
り、入力振幅信号の伝達を制御するＰチャネルＭＯＳト
ランジスタ１５と、インバータ回路（１３）の出力信号
と制御信号を入力し、上記ＭＯＳトランジスタ１５が導
通状態のときのみインバータ回路（１３）の出力信号の
内部回路への伝達を無効にするＮＡＮＤゲート回路とか
らなる。
Description
【０００１】
【発明の属する技術分野】この発明は、特に微細化を要
求される発振回路に関する。
求される発振回路に関する。
【０００２】
【従来の技術】図３，４はそれぞれ、従来のオシレータ
の構成を示す回路図である。図３において、入力端子１
１，１２には、発信源、例えば水晶振動子（図示せず）
からの発信信号が入力される。この入力端子１１，１２
の間にインバータ回路で構成されるメインバッファ部１
３の入出力間が挿入されている。メインバッファ部１３
の出力はインバータ１４を介して内部回路へ発振信号を
供給する。
の構成を示す回路図である。図３において、入力端子１
１，１２には、発信源、例えば水晶振動子（図示せず）
からの発信信号が入力される。この入力端子１１，１２
の間にインバータ回路で構成されるメインバッファ部１
３の入出力間が挿入されている。メインバッファ部１３
の出力はインバータ１４を介して内部回路へ発振信号を
供給する。
【０００３】電源電圧ＶＣＣとメインバッファ部１３の
入力側との間に、ＰチャネルＭＯＳトランジスタ１５の
ソース，ドレイン間が接続されている。このトランジス
タ１５は、イネーブル信号をゲート入力とし、発振動作
を制御する。
入力側との間に、ＰチャネルＭＯＳトランジスタ１５の
ソース，ドレイン間が接続されている。このトランジス
タ１５は、イネーブル信号をゲート入力とし、発振動作
を制御する。
【０００４】すなわち、イネーブル信号の“Ｌ”（ロー
レベル）により、トランジスタ１５がオンし、電源電圧
からの“Ｈ”（ハイレベル）がメインバッファ部１３に
入力され、端子１１，１２からの発信源の入力振幅を無
効にする。
レベル）により、トランジスタ１５がオンし、電源電圧
からの“Ｈ”（ハイレベル）がメインバッファ部１３に
入力され、端子１１，１２からの発信源の入力振幅を無
効にする。
【０００５】また、イネーブル信号の“Ｈ”により、ト
ランジスタ１５がオフし、端子１１，１２からの発信源
の入力振幅を有効にする。上記のようにＰチャネルＭＯ
Ｓトランジスタ１５により、内部回路への発振を制御す
るようにしている。このＰチャネルＭＯＳトランジスタ
１５は、水晶振動子の振幅が微小であることから、メイ
ンバッファ部１３に比べて小さな素子で構成されてい
る。
ランジスタ１５がオフし、端子１１，１２からの発信源
の入力振幅を有効にする。上記のようにＰチャネルＭＯ
Ｓトランジスタ１５により、内部回路への発振を制御す
るようにしている。このＰチャネルＭＯＳトランジスタ
１５は、水晶振動子の振幅が微小であることから、メイ
ンバッファ部１３に比べて小さな素子で構成されてい
る。
【０００６】このため、製品でのファンクション確認テ
ストにおいて、テスタから入力端子１１に対しフルスイ
ングした波形を入力すると、電源電圧ＶＣＣの電位を供
給しているＰチャネルＭＯＳトランジスタ１５のドレイ
ン部分の電位が変動し、メインバッファ部１３を介して
内部回路へ発振が伝わるため、イネーブル信号の制御機
能を確認することができないという問題があった。
ストにおいて、テスタから入力端子１１に対しフルスイ
ングした波形を入力すると、電源電圧ＶＣＣの電位を供
給しているＰチャネルＭＯＳトランジスタ１５のドレイ
ン部分の電位が変動し、メインバッファ部１３を介して
内部回路へ発振が伝わるため、イネーブル信号の制御機
能を確認することができないという問題があった。
【０００７】図４は、図３に比べて、オシレータの発振
を制御するために、メインバッファ部を２入力ＮＡＮＤ
ゲートで構成してある（メインバッファ部２３）。イネ
ーブル信号が“Ｌ”の時には、水晶振動子（図示せず）
からの発振信号の変化に関わらず、メインバッファ部２
３の出力信号は常に“Ｈ”となり、内部回路への発振を
停止するようになっている。
を制御するために、メインバッファ部を２入力ＮＡＮＤ
ゲートで構成してある（メインバッファ部２３）。イネ
ーブル信号が“Ｌ”の時には、水晶振動子（図示せず）
からの発振信号の変化に関わらず、メインバッファ部２
３の出力信号は常に“Ｈ”となり、内部回路への発振を
停止するようになっている。
【０００８】上記２入力ＮＡＮＤゲート（２３）を構成
するためには、最低４つの素子が必要となる。また、メ
インバッファ部２３は発振信号を増幅するという目的か
ら大きな素子で構成する必要があった。このため、図３
のメインバッファ部１３がインバータであるのに対し
て、図４のメインバッファ部２３は、素子使用領域が大
きくなるため、面積的なデメリットがあるという問題が
ある。
するためには、最低４つの素子が必要となる。また、メ
インバッファ部２３は発振信号を増幅するという目的か
ら大きな素子で構成する必要があった。このため、図３
のメインバッファ部１３がインバータであるのに対し
て、図４のメインバッファ部２３は、素子使用領域が大
きくなるため、面積的なデメリットがあるという問題が
ある。
【０００９】
【発明が解決しようとする課題】従来のオシレータで
は、そのメインバッファ部は、発振信号を増幅するとい
う目的から素子サイズは大きいものとなる。従って、素
子数の少ないインバータの回路構成が面積的に好まし
い。しかし、発振動作を制御するトランジスタ素子が別
に必要であり、ファンクション確認テストにおいて信頼
性に欠ける。また、発振動作を制御する回路をも組み込
んだ論理回路構成では、発振動作制御の信頼性は問題な
いが、素子数が多く、それぞれ素子サイズが大きくなる
から、面積的に好ましくない。
は、そのメインバッファ部は、発振信号を増幅するとい
う目的から素子サイズは大きいものとなる。従って、素
子数の少ないインバータの回路構成が面積的に好まし
い。しかし、発振動作を制御するトランジスタ素子が別
に必要であり、ファンクション確認テストにおいて信頼
性に欠ける。また、発振動作を制御する回路をも組み込
んだ論理回路構成では、発振動作制御の信頼性は問題な
いが、素子数が多く、それぞれ素子サイズが大きくなる
から、面積的に好ましくない。
【００１０】この発明は上記のような事情を考慮し、そ
の課題は、発振動作の制御に信頼性があり、かつ素子面
積の小さいメインバッファ部を有した発振回路を提供す
ることである。
の課題は、発振動作の制御に信頼性があり、かつ素子面
積の小さいメインバッファ部を有した発振回路を提供す
ることである。
【００１１】
【課題を解決するための手段】この発明の発振回路は、
入力振幅信号を増幅するメインバッファ部を構成するイ
ンバータ回路と、入力振幅信号の伝達を制御するため所
定電圧ノードと前記インバータ回路の入力との間に電流
通路が接続され制御信号により導通制御されるトランジ
スタ素子と、前記インバータ回路の出力信号と前記制御
信号を入力し前記トランジスタ素子が導通状態のときの
み前記インバータ回路の出力信号の伝達を無効にする論
理回路とを具備したことを特徴とする。
入力振幅信号を増幅するメインバッファ部を構成するイ
ンバータ回路と、入力振幅信号の伝達を制御するため所
定電圧ノードと前記インバータ回路の入力との間に電流
通路が接続され制御信号により導通制御されるトランジ
スタ素子と、前記インバータ回路の出力信号と前記制御
信号を入力し前記トランジスタ素子が導通状態のときの
み前記インバータ回路の出力信号の伝達を無効にする論
理回路とを具備したことを特徴とする。
【００１２】この発明では、素子面積の大きくなるメイ
ンバッファ部は少ない素子数で済むインバータ回路で構
成し、メインバッファ部とは別に論理回路を設ける。こ
れにより、制御信号により、メインバッファ部からの出
力信号の影響を受けず、内部回路への発振を停止するこ
とができる。
ンバッファ部は少ない素子数で済むインバータ回路で構
成し、メインバッファ部とは別に論理回路を設ける。こ
れにより、制御信号により、メインバッファ部からの出
力信号の影響を受けず、内部回路への発振を停止するこ
とができる。
【００１３】
【発明の実施の形態】図１は、この発明の実施形態に係
る発振回路の構成を示す回路図である。入力端子１１，
１２には、発信源、例えば水晶振動子（図示せず）から
の発信信号が入力される。この入力端子１１，１２の間
にインバータ回路でなるメインバッファ部１３の入出力
間が挿入されている。メインバッファ部１３の出力はイ
ンバータ１４を介して内部回路へ発振信号を供給する。
る発振回路の構成を示す回路図である。入力端子１１，
１２には、発信源、例えば水晶振動子（図示せず）から
の発信信号が入力される。この入力端子１１，１２の間
にインバータ回路でなるメインバッファ部１３の入出力
間が挿入されている。メインバッファ部１３の出力はイ
ンバータ１４を介して内部回路へ発振信号を供給する。
【００１４】電源電圧ＶＣＣのノードとメインバッファ
部（インバータ回路）１３の入力側との間に、Ｐチャネ
ルＭＯＳトランジスタ１５のソース，ドレイン間が接続
されている。このトランジスタ１５は、イネーブル信号
をゲート入力とする。
部（インバータ回路）１３の入力側との間に、Ｐチャネ
ルＭＯＳトランジスタ１５のソース，ドレイン間が接続
されている。このトランジスタ１５は、イネーブル信号
をゲート入力とする。
【００１５】また、メインバッファ部（インバータ回
路）１３の出力信号と上記イネーブル信号を入力するＮ
ＡＮＤゲート１６が設けられている。ＮＡＮＤゲート１
６の出力は内部回路に伝達される。このＮＡＮＤゲート
１６は、論理回路としての動作として、ここではＰチャ
ネルのＭＯＳトランジスタが導通状態のときのみインバ
ータ回路（１３）の出力信号（発振動作の信号）の内部
回路への伝達を無効にするものである。
路）１３の出力信号と上記イネーブル信号を入力するＮ
ＡＮＤゲート１６が設けられている。ＮＡＮＤゲート１
６の出力は内部回路に伝達される。このＮＡＮＤゲート
１６は、論理回路としての動作として、ここではＰチャ
ネルのＭＯＳトランジスタが導通状態のときのみインバ
ータ回路（１３）の出力信号（発振動作の信号）の内部
回路への伝達を無効にするものである。
【００１６】すなわち、イネーブル信号の“Ｌ”（ロー
レベル）により、トランジスタ１５がオンし、電源電圧
からの“Ｈ”（ハイレベル）がメインバッファ部（イン
バータ回路）１３に入力され、端子１１，１２からの発
信源の入力振幅を無効にする。
レベル）により、トランジスタ１５がオンし、電源電圧
からの“Ｈ”（ハイレベル）がメインバッファ部（イン
バータ回路）１３に入力され、端子１１，１２からの発
信源の入力振幅を無効にする。
【００１７】さらに、ＮＡＮＤゲート１６では、一方入
力にイネーブル信号の“Ｌ”が与えられるので、他方入
力におけるインバータ回路（１３）の“Ｌ”のレベル変
動があっても、その出力は“Ｈ”となる。これにより、
メインバッファ部（インバータ回路）１３からの出力信
号の影響を受けず、内部回路への発振を停止することが
できる。
力にイネーブル信号の“Ｌ”が与えられるので、他方入
力におけるインバータ回路（１３）の“Ｌ”のレベル変
動があっても、その出力は“Ｈ”となる。これにより、
メインバッファ部（インバータ回路）１３からの出力信
号の影響を受けず、内部回路への発振を停止することが
できる。
【００１８】一方、イネーブル信号の“Ｈ”により、ト
ランジスタ１５がオフし、端子１１，１２からの発信源
の入力振幅を有効にする。このとき、ＮＡＮＤゲート１
６も、イネーブル信号の“Ｈ”が一方入力に与えられる
から、メインバッファ部（インバータ回路）１３からの
発振出力信号は、ＮＡＮＤゲート１６を介して内部回路
へ伝達されることになる。
ランジスタ１５がオフし、端子１１，１２からの発信源
の入力振幅を有効にする。このとき、ＮＡＮＤゲート１
６も、イネーブル信号の“Ｈ”が一方入力に与えられる
から、メインバッファ部（インバータ回路）１３からの
発振出力信号は、ＮＡＮＤゲート１６を介して内部回路
へ伝達されることになる。
【００１９】上記ＰチャネルＭＯＳトランジスタ１５
は、発信源である水晶振動子（図示せず）の振幅が微小
であることから、メインバッファ部１３に比べて小さな
素子で構成されている。
は、発信源である水晶振動子（図示せず）の振幅が微小
であることから、メインバッファ部１３に比べて小さな
素子で構成されている。
【００２０】また、上記２入力のＮＡＮＤゲート１６
は、振幅信号の増幅を必要とするメインバッファ部１３
に比べて、小さな素子で構成することができる。このた
め、素子使用領域が小さくて済む。
は、振幅信号の増幅を必要とするメインバッファ部１３
に比べて、小さな素子で構成することができる。このた
め、素子使用領域が小さくて済む。
【００２１】さらに、高周波数のオシレータを構成する
際に、メインバッファ部１３に大きな素子が必要となっ
た場合でも、メインバッファ部１３がインバータ回路で
あることから、２素子単位での素子使用領域の増加で済
む。これにより、図４の従来例のように、４素子単位で
素子使用領域が増加するのに比べて、素子使用面積の縮
小化に寄与する。
際に、メインバッファ部１３に大きな素子が必要となっ
た場合でも、メインバッファ部１３がインバータ回路で
あることから、２素子単位での素子使用領域の増加で済
む。これにより、図４の従来例のように、４素子単位で
素子使用領域が増加するのに比べて、素子使用面積の縮
小化に寄与する。
【００２２】図２は、図１の応用例を示す発振回路の回
路図である。図１の構成に比べて、メインバッファ部
（インバータ回路）１３の出力信号がＮＡＮＤゲート１
６に伝達される前段においてシュミット回路、いわゆる
シュミットトリガ回路１７が設けられている。シュミッ
トトリガ回路１７は、メインバッファ部１３の発振出力
信号の波形の鈍りを修正し、ＮＡＮＤゲート１６に伝達
する。
路図である。図１の構成に比べて、メインバッファ部
（インバータ回路）１３の出力信号がＮＡＮＤゲート１
６に伝達される前段においてシュミット回路、いわゆる
シュミットトリガ回路１７が設けられている。シュミッ
トトリガ回路１７は、メインバッファ部１３の発振出力
信号の波形の鈍りを修正し、ＮＡＮＤゲート１６に伝達
する。
【００２３】このような構成でも、メインバッファ部１
３に大きな素子が必要となった場合でも、メインバッフ
ァ部１３がインバータ回路であることから、２素子単位
での素子使用領域の増加で済む。また、メインバッファ
部１３に比べて、シュミットトリガ回路１７、ＮＡＮＤ
ゲート１６は小さい面積で構成できる。
３に大きな素子が必要となった場合でも、メインバッフ
ァ部１３がインバータ回路であることから、２素子単位
での素子使用領域の増加で済む。また、メインバッファ
部１３に比べて、シュミットトリガ回路１７、ＮＡＮＤ
ゲート１６は小さい面積で構成できる。
【００２４】上記各構成によれば、オシレータとして、
メインバッファ部に素子数の少ないインバータの回路構
成（１３）を採用し、発振動作制御において信頼性を得
るため、イネーブル信号で制御される電源電圧供給用の
トランジスタ素子に加えて、イネーブル信号で制御され
る論理回路（ＮＡＮＤゲート１６）を内部回路の前段に
設けた。これにより、回路構成において占有面積の小さ
い高信頼性のオシレータの構成が達成される。
メインバッファ部に素子数の少ないインバータの回路構
成（１３）を採用し、発振動作制御において信頼性を得
るため、イネーブル信号で制御される電源電圧供給用の
トランジスタ素子に加えて、イネーブル信号で制御され
る論理回路（ＮＡＮＤゲート１６）を内部回路の前段に
設けた。これにより、回路構成において占有面積の小さ
い高信頼性のオシレータの構成が達成される。
【００２５】
【発明の効果】以上説明したようにこの発明によれば、
素子面積の大きくなるメインバッファ部は少ない素子数
で済むインバータ回路で構成し、メインバッファ部とは
別に論理回路を設ける。これにより、制御信号により、
メインバッファ部からの出力信号の影響を受けず、内部
回路への発振を停止することができる。よって、発振動
作の制御に信頼性があり、かつ回路構成において占有面
積の小さい発振回路を提供することができる。
素子面積の大きくなるメインバッファ部は少ない素子数
で済むインバータ回路で構成し、メインバッファ部とは
別に論理回路を設ける。これにより、制御信号により、
メインバッファ部からの出力信号の影響を受けず、内部
回路への発振を停止することができる。よって、発振動
作の制御に信頼性があり、かつ回路構成において占有面
積の小さい発振回路を提供することができる。
【図１】この発明の実施形態に係る発振回路の構成を示
す回路図。
す回路図。
【図２】図１の応用例を示す回路図。
【図３】従来の発振回路の構成を示す第１の回路図。
【図４】従来の発振回路の構成を示す第２の回路図。
１１、１２…入力端子 １３…メインバッファ部（インバータ回路） １４…インバータ １５…ＰチャネルＭＯＳトランジスタ １６…ＮＡＮＤゲート回路 １７…シュミットトリガ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 清 俊和 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内
Claims (4)
- 【請求項１】 入力振幅信号を増幅するメインバッファ
部を構成するインバータ回路と、 入力振幅信号の伝達を制御するため所定電圧ノードと前
記インバータ回路の入力との間に電流通路が接続され制
御信号により導通制御されるトランジスタ素子と、 前記インバータ回路の出力信号と前記制御信号が伝達さ
れ前記トランジスタ素子が導通状態のときのみ前記イン
バータ回路の出力信号の伝達を無効にする論理回路とを
具備したことを特徴とする発振回路。 - 【請求項２】 前記インバータ回路の出力信号が前記論
理回路に伝達される前段において設けられるシュミット
トリガ回路をさらに具備したことを特徴とする請求項１
に記載の発振回路。 - 【請求項３】 入力振幅信号を増幅するメインバッファ
部を構成するインバータ回路と、 入力振幅信号の伝達を制御するため所定電圧ノードと前
記インバータ回路の入力との間に電流通路が接続され制
御信号により導通制御されるトランジスタ素子と、 前記インバータ回路の出力信号と前記制御信号が伝達さ
れるＮＡＮＤゲート回路とを具備したことを特徴とする
発振回路。 - 【請求項４】 前記インバータ回路の出力信号が前記Ｎ
ＡＮＤゲートに伝達される前段において設けられるシュ
ミットトリガ回路をさらに具備したことを特徴とする請
求項３に記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091420A JPH11289243A (ja) | 1998-04-03 | 1998-04-03 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10091420A JPH11289243A (ja) | 1998-04-03 | 1998-04-03 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11289243A true JPH11289243A (ja) | 1999-10-19 |
Family
ID=14025890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10091420A Withdrawn JPH11289243A (ja) | 1998-04-03 | 1998-04-03 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11289243A (ja) |
-
1998
- 1998-04-03 JP JP10091420A patent/JPH11289243A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050607 |