JPH11289070A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 キャパシタの電極間の対向表面を凹凸面で構
成することによりキャパシタ容量の増大を実現し得る半
導体装置を提供する。 【解決手段】 キャパシタ２０の下部電極２１の少なく
とも上面および側面の全面が凹凸面をなし、その凹凸面
の全面が、誘電体層２２を介して上部電極２３により覆
われている。この構造によれば、キャパシタの対向面積
を最大限に増加させることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、いわゆるスタックトタイプキャパシタを備え
た半導体装置における大容量化に適したキャパシタの構
造およびその製造方法に関するものである。

【０００２】

【従来の技術およびその課題】半導体装置あるいは半導
体記憶装置の１つとして、記憶情報のランダムな入出力
が可能なものにＤＲＡＭ（Dynamic Random Acces Memor
y ）がある。ＤＲＡＭは多数の記憶情報を蓄積するため
の記憶領域となるメモリセルアレイと、このメモリセル
アレイに対して所定の入出力動作を行なわせるための周
辺回路部とから構成される。メモリセルアレイは、さら
に最小記憶単位に相当するメモリセルが複数個配列され
て構成されている。メモリセルは基本的に１つのキャパ
シタとこれに接続される１つのトランスファゲートトラ
ンジスタとから構成される。そして、動作においては、
キャパシタに所定の電荷が蓄積されているか否かを判定
し、これにデータの "０" ，"１" に対応させて記憶情
報の処理を行なっている。

【０００３】図１３（ｄ）は、従来のＤＲＡＭのメモリ
セルの断面構造図である。このＤＲＡＭは、たとえば特
開昭６４−４２１６１号公報に示されている。図１３
（ｄ）に示されるＤＲＡＭのメモリセルは、いわゆる１
トランジスタ１キャパシタタイプのセル構造を有してい
る。トランスファゲートトランジスタ１０はｐ型シリコ
ン基板１表面に形成された１対のｎ⁺ 不純物領域３ａ，
３ｂと、このｎ⁺ 不純物領域３ａ，３ｂの間に位置する
シリコン基板１表面上に薄いゲート絶縁膜４を介して形
成されたゲート電極５ａとを備えている。ゲート電極５
ａはワード線の一部で構成される。ゲート電極５ａの周
囲は第１の層間絶縁層３０に覆われている。また、キャ
パシタ２０は一方のｎ⁺ 不純物領域３ａに接続される下
部電極（ストレージノード）２１と、この下部電極２１
表面上を覆う誘電体層２２およびさらにその表面上を覆
う上部電極（セルプレート）２３とを備える。ビット線
７は第２の層間絶縁層３１中に形成されたコンタクトホ
ールを介してｎ⁺ 不純物領域３ｂに接続される。

【０００４】近年、半導体装置の高集積化に伴ない、こ
の種のＤＲＡＭにおいても個々の素子を微細化していく
必要に迫られている。これに従い、図１３（ｄ）に示す
ようなメモリセルにおいてはキャパシタ２０の平面占有
面積の減少が余儀なくされる。このような背景下でメモ
リセルのキャパシタは動作に必要な所定の静電容量を確
保するために主に２つの方法が講じられている。

【０００５】第１の方法は、キャパシタ２０を構成する
誘電体層２２の膜厚を薄くして静電容量を増大させる方
法である。たとえば、１Ｍビットの集積度を持つＤＲＡ
Ｍでは、誘電体層２２はシリコン酸化膜換算の膜厚で１
０ｎｍ程度にまで薄膜化されている。したがって、きら
に集積度が上がった場合にこれに伴なう薄膜化は困難で
ある。

【０００６】また、第２の方法として誘電体層２２を介
して対向する電極２１，２３間の対向面積を増大して静
電容量を確保する方法がある。この方法により考案され
たキャパシタは、いわゆるスタックトタイプキャパシタ
と称されるものである。すなわち、半導体基板中の拡散
層の表面上に導電性を有する多結晶シリコン層を形成
し、その表面上に誘電体層およぴ第２の電極層を積層し
た構造のものである。そして、スタックトタイプキャパ
シタは、その後多結晶シリコンからなる電極層の形状を
たとえばフィン構造にしたもの、あるいは円筒状に突出
させたものなど種々の形状のものが考案された。

【０００７】さらに、第２の方法のもう１つの方向とし
て、下部電極の表面に凹凸を形成し、これによりキャパ
シクの対向面積を増大させる方法が考え出された。図１
３（ｄ）に示すメモリセルはこのような凹凸表面を有す
る下部電極２１を備えたキャパシタから構成されるメモ
リセルを示している。そして、図１３（ａ）〜（ｄ）
は、このようなＤＲＡＭの製造工程を順に示す製造工程
断面図である。これらの図を用いてその製造方法につい
て以下に説明する。

【０００８】まず、図１３（ａ）を参照して、ｐ型シリ
コン基板１表面上の所定領域に、ＬＯＣＯＳ法を用いて
厚いシリコン酸化膜からなるフィールド酸化膜２を形成
する。さらに、ｐ型シリコン基板１表面上に、熱酸化法
を用いてゲート酸化膜４を形成する。さらに、ＣＶＤ法
を用いて多結晶シリコン層を全面に堆積した後、パター
ニングしてゲート電極５ａを形成する。さらに、減圧Ｃ
ＶＤ法を用いてシリコン酸化膜をｐ型シリコン基板１表
面上の全面に堆積した後、周知のリソグラフィー技術お
よびドライエッチング技術を用いてゲート電極５ａの表
面上およひ側面に、第１の層間絶縁層３０を形成する。
さらに、層間絶縁層３０に覆われたゲート電極５ａをマ
スクとしてｐ型シリコン基板１中に不純物をイオン注入
し、ｎ⁺不純物領域３ａ，３ｂを形成する。

【０００９】次に、図１３（ｂ）を参照して、ヘリウム
で２０％に希釈したモノシランガスを用いた減圧ＣＶＤ
法により、厚さ０．４μｍの多結晶シリコン層２１０を
形成する。圧力は０．８Ｔｏｒｒ、温度は６８０℃に設
定される。この工程により製造された多結晶シリコン層
２１０の表面には０．０７μｍ程度の凹凸が形成され
る。その後、オキシ塩化リン（ＰＯＣｌ₃ ）を原料とす
る熱拡散法により、８７５℃、３０分の条件で多結晶シ
リコン層２１０内部にリン（Ｐ）を導入する。そして、
この熱拡散時に多結晶シリコン層２１０表面に形成され
たリンガラスを除去した後、温度９００℃で２０分間窒
素中で熱処理を施す。これによって、多結晶シリコン層
２１０の表面の凹凸は０．１１μｍに拡大する。

【００１０】次に、図１３（ｃ）を参照して、フォトリ
ソグラフイおよびエッチング法を用いて多結晶シリコン
層２１０をバターニングし、キャパシタの下部電極２１
を形成する。その後、下部電極２１の表面上に熱窒化膜
を形成し、さらにその表面上にＣＶＤ法を用いてシリコ
ン窒化膜を形成し、さらにその表面上に熱酸化法を用い
て熱酸化膜を形成する。これにより熱窒化膜／ＣＶＤシ
リコン窒化膜／シリコン酸化膜の３層からなる誘電体層
２２が形成される。

【００１１】さらに、図１３（ｄ）を参照して、ｐ型シ
リコン基板１表面上の全面に多結晶シリコン層を形成
し、所定の形状にバターニングする。これによりキャパ
シタ２０の上部電極２３が形成される。その後、全面に
厚い酸化膜からなる第２の層間絶縁層３１を形成する。
そして、層間絶縁層３１の所定領域にコンタクトホール
を形成し、その内部にビット線７を形成する。

【００１２】以上の工程によりＤＲＡＭのメモリセルが
完成する。この上記の先行例は後述する本発明と同一の
課題を解決し得る１つの手段を示すものである。そし
て、このような方法は高集積化を目指す集積回路に用い
られるキャパシタの所定の静電容量を確保する上で、有
効な方法である。

【００１３】したがって、この発明の目的は、キャパシ
タの電極間の対向表面を凹凸面で構成することによりキ
ャパシタ容量の増大を実現し得る半導体装置を提供する
ことである。

【００１４】

【課題を解決するための手段】上記従来の課題を解決す
る本発明の半導体装置は、１つの局面においては、請求
項１に記載のように、主表面を有し、この主表面に第１
導電型の不純物領域が形成された第２導電型の半導体基
板と、半導体基板の主表面上に形成され、不純物領域に
達する開口を有する絶縁層と、不純物領域の表面上およ
び絶縁層に接して形成されるとともに、半導体基板の主
表面に略平行な上面および主表面に略垂直な側面を含
む、シリコン層からなる第１電極層と、第１電極層の表
面上に形成された誘電体層と、誘電体層の表面上に形成
された第２電極層とを備え、第１電極層は、芯となる第
１の部分と、該芯となる部分の表面を覆う第２の部分と
を含み、第１の部分の表面よりも、第２の部分の表面の
方が凹凸が大きいことを特徴としている。

【００１５】このような構造を有する本発明の半導体装
置によれば、芯となる第１の部分によって第１電極層の
強度を維持し、その表面を覆う第２の部分の表面がより
粗く形成されていることによって、第１電極層と第２電
極層とにより形成されるキャパシタの対向面積を増加さ
せることが可能となり、集積度が高くしかも十分な機械
的強度を有する、メモリセルのキャパシタ構造を実現す
ることができる。

【００１６】また請求項２に記載の本発明の半導体装置
は、主表面を有し、この主表面に第１導電型の不純物領
域が形成された第２導電型の半導体基板と、半導体基板
の主表面上に形成され、不純物領域に達する開口を有す
る絶縁層と、不純物領域の表面上および絶縁層に接して
形成されるとともに、半導体基板の主表面の略平行な上
面および主表面に略垂直な側面を含む、シリコン層から
なる第１電極層と、第１電極層の表面上に形成された誘
電体層と、誘電体層の表面上に形成された第２の電極層
とを備え、第１の電極層は、少なくとも上面および側面
の全面が凹凸面をなし、凹凸面の全面が、絶縁層を介し
て第２の電極層により覆われて、メモリセルのキャパシ
タを構成する。

【００１７】このような構造を有する本発明の半導体装
置によれば、第１の電極層が少なくとも上面および側面
の全面が凹凸面をなし、凹凸面の全面が、絶縁層を介し
て第２の電極層により覆われていることから、第１電極
層と第２電極層とにより形成されるキャパシタの対向面
積を最大限に増加させることが可能となり、集積度の高
いメモリセルのキャパシタ構造を実現することができ
る。

【００１８】このような構造の本発明の半導体装置にお
いては、請求項３に記載のように、第１の電極層が、不
純物領域の表面上および絶縁層に接して形成された第１
の部分と、この第１の部分に連なり半導体基板の主表面
に対して鉛直上方に延びる第２の部分を有し、凹凸面
が、第１の部分および第２の部分の、半導体基板の主表
面の略平行な上面および主表面に略垂直な側面全面に形
成されていることが好ましい。

【００１９】また、本発明のさらに好ましい実施例によ
れば、請求項４に記載のように、第１の電極層が、第１
の部分および第２の部分の全体において、芯となるシリ
コン膜と、該シリコン膜の表面上に形成された他のシリ
コン膜とを含む。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面に基づいて説明する。

【００２１】（実施の形態１）図３（ｂ）は、この発明
の実施の形態１によるＤＲＡＭのメモリセルの断面構造
図である。図３（ｂ）を参照して、メモリセルは１つの
トランスファゲートトランジスタ１０と１つのキャパシ
タ２０とを備える。トランスファゲートトランジスタ１
０はｐ型シリコン基板１表面に所定の距離を隔てて形成
された１対のｎ ⁺ 不純物領域３ａ，３ｂと、ｐ型シリコ
ン基板１表面上に薄いゲート絶縁膜４を介して形成され
たゲート電極（ワード線）５ａとを備える。また、ｐ型
シリコン基板１表面上の所定領域に形成されたフィール
ド酸化膜２の表面上にはワード線５ｂが形成されてい
る。ゲート電極５ａおよびワード線５ｂの周囲は、第１
の層間絶縁層３０により覆われている。

【００２２】キャパシタ２０は下部電極２１と誘電体層
２２と上部電極２３との積層構造からなるいわゆるスタ
ックトタイプのキャパシタを構成している。下部電極２
１は説明の便宜上２つの部分から構成される。第１の部
分は、ゲート電極５ａの表面上からワード線５ｂの上部
にまで第１の層間絶縁層３０を介して延在したべ一ス部
２１ａである。第２の部分は、ベース部２１ａの表面か
らｐ型シリコン基板１の主表面に対して鉛直上方に円筒
状に突出した円筒部２１ｂである。このような形状を有
する下部電極２１を備えたスタックトキャパシタを円筒
形スタックトキャパシタと称することにする。円筒形ス
タックトキャパシタの下部電極２１の表面は、後述する
製造方法により形成された約１００ｎｍ程度の凹凸が形
成されている。この凹凸表面形状により誘電体層２２を
介して対向する下部電極２１およぴ上部電極２３との対
向面積が増大し、キャパシタ容量が増大する。誘電体層
２２はシリコン窒化膜とシリコン酸化膜の積層膜などか
ら構成される。なお、第１の層間絶縁層３０の表面上に
は、製造工程において、オーバエッチングを防止するた
めの防止層として使用された窒化膜１５，１５が残余し
ている。

【００２３】さらに、スタックトキャパシタ２０などの
表面上は厚い第２の層間絶縁層３１により覆われてい
る。第２の層間絶縁層３１の所定領域には、トランスフ
ァゲートトランジスタ１０の一方のｎ⁺ 不純物領域３ｂ
に達するコンタクトホールが形成されており、このコン
タクトホールの内部には、たとえば選択ＣＶＤ法により
形成されたタングステンプラグ８が形成されている。ビ
ット線７は第２の層間絶縁層３１の表面上に配置され、
タングステンプラグ８を介してトランスファゲートトラ
ンジスタ１０の一方のｎ⁺ 不純物領域３ｂに接続されて
いる。ビット線７の上部には、第３の層間絶縁層３２が
形成されている。第３の層間絶縁層の表面上には、所定
形状の配線層１１が形成されている。

【００２４】次に、第１の実施例によるＤＲＡＭのメモ
リセルの製造方法について、図１（ａ）〜図３（ｂ）を
用いて説明する。

【００２５】まず、図１（ａ）を参照して、ｐ型シリコ
ン基板１表面の所定領域にＬＯＣＯＳ法を用いて膜厚の
厚いフィールド酸化膜２を形成する。さらに、ｐ型シリ
コン基板１表面上に、熱酸化法によりゲート酸化膜４を
形成する。その後、ｐ型シリコン基板１表面上の全面に
多結晶シリコン層および絶縁層を堆積し、所定の形状に
バターニングする。これによりゲート電極５ａおよびワ
ード線５ｂが形成される。次に、ゲート電極５ａをマス
クとしてｐ型シリコン基板１表面に不純物をイオン注入
し、ｎ⁺ 不純物領域３ａ，３ｂを形成する。その後、再
度絶縁層を全面に堆積し、異方性エッチングにより選択
的に除去する。これによりゲート電極５ａおよぴワード
線５ｂの側壁にのみ絶縁層が残余する。この工程によ
り、ゲート電極５ａおよびワード線５ｂの周囲に第１層
間絶縁層３０が形成される。さらに、全面に薄い窒化膜
１５を全面に形成した後、図１（ａ）に示すようにパタ
ーンニングする。次に、図１（ｂ）を参照して、ｐ型シ
リコン基板１上の全面に多結晶シリコン層２１０ａを減
圧ＣＶＤ（化学気相成長）法を用いて堆積し、所定の形
状にパターニングする。

【００２６】さらに、図１（ｃ）を参照して、多結晶シ
リコン層２１０ａなどの表面上の全面に厚いシリコン酸
化膜１６を堆積し、所定の領域に開口部１７を形成す
る。この開口部１７の内部には、多結晶シリコン層２１
０ａ表面が露出する。シリコン酸化膜１６は、円筒形ス
タックトキャパシタの円筒郎２１ｂを形成するために用
いられるものであり、多結晶シリコン層２１０ａの上部
に位置する部分の膜厚は、キャパシタの円筒郎２１ｂの
高さを規定する。シリコン酸化膜１６に開口部１７を形
成した後、この開口部１７の内部およびシリコン酸化膜
１６の表面上に再度滅圧ＣＶＤ法を用いて多結晶シリコ
ン層２１０ｂを膜厚５０ｎｍ程度堆積する。

【００２７】さらに、図２（ａ）を参照して、異方性エ
ッチングを用いて多結晶シリコン層２１０ｂを選択的に
エッチングする。このエッチングにより、多結晶シリコ
ン層２１０ｂはシリコン酸化膜１６の平坦な表面上、あ
るいは多結晶シリコン層２１０ａの平坦部分の表面上に
位置する部分が選択的に除去される。そして、多結晶シ
リコン膜２１０ａと選択的に残余した多結晶シリコン層
２１０ｂとが一体的に成形される。その後、円筒形スタ
ックトキヤパシタの円筒部形成のために使用されたシリ
コン酸化膜１６がエッチング除去される。このエッチン
グ工程においてシリコン窒化膜１５は、シリコン酸化膜
１６の除去時に、第１の層間絶縁層３０がオーバエッチ
されるのを防止する。

【００２８】さらに、図２（ｂ）を参照して、この発明
の特徴的な製造工程が以下に行なわれる。すなわち、減
圧ＣＶＤ法によりキャパシタの下部電極の骨格となる多
結晶シリコン層２１０ａ、２１０ｂの表面上にシリコン
層を形成する工程である。このシリコン層の形成工程
は、横型減圧気相成長装置を用いて行なわれる。まず、
装置の反応管の内部に置かれたｐ型シリコン基板１は、
減圧状態下においてヒータにより所定の温度、たとえば
５７７℃程度まで加熱される。次に、反応管の内部に原
料ガスが導入される。原料ガスとしてはモノシランガス
または窒素やヘリウムなどで希釈されたモノシランガス
が用いられる。モノシランガスの分圧は約１０〜５０Ｐ
ａ程度であり、本例においては３０Ｐａに設定される。
この状態においてモノシラン（ＳｉＨ₄ ）は、熱分解に
より（Ｓｉ＋２Ｈ₂ ）のように反応し、ｐ型シリコン基
板１表面上の全面にシリコン膜が形成される。

【００２９】ここで、上記のような温度、分圧条件で形
成されるシリコン膜の特質について説明する。図１２
は、ＣＶＤ法により形成されるシリコン膜の結晶構造
を、温度とシラン分圧の関係で示した相関図である。こ
の図は、「The Effect of Low Pressure on the Struct
ure of LPCVD Polycrystalline Silicon Films」;P.Jou
bert et al.,J.Electrochem. Soc. SOLID-STATE SCIENC
E AND TECHNOLOGY Oct.1987 に示されている。本図から
わかるように、減圧ＣＶＤ法のある条件において形成さ
れるシリコン膜の結晶横造はその形成温度とシラン分圧
により、ほば多結晶構造、アモルファスおよびその中間
に位置する遷移領域に分かれる。発明者は、シリコン膜
の表面形状に着目して、温度およびシラン分圧をバラメ
トリックに変化させた種々の実験を試みた。その結果、
シリコン膜の状態が、多結晶とアモルファスの遷移領域
に該当する領域において、シリコン膜の表面に特に顕著
な凹凸面が形成されることが判明した。たとえば、形成
温度が５８０℃付近でシランを分解することによりシリ
コン層を形成すると、シリコン層の表面には１００ｎｍ
程度の凹凸が１平方ミクロンあたり３０〜１００個程度
観察された。図１１は、このような凹凸面を有するシリ
コン膜の表面増加率を示す図である。この図においては
モノシラン分圧を３０Ｐａに設定し、形成温度を種々変
化させた状態でのシリコン膜の表面積増加率を示してい
る。この図からわかるように、たとえば形成温度が５７
０〜５９０℃近傍において急激な表面積の増加が見られ
る。

【００３０】上記のような減圧ＣＶＤ法を用いて多結晶
シリコン層２１０ａ、２１０ｂの表面に凹凸表面を有す
るシリコン層が形成される。そして、リン（Ｐ）や砒素
（Ａｓ）のイオン注入によって、このシリコン層中に導
電性を付与するためのｎ型不純物を導入する。その後、
フォトリソグラフイおよびエッチング法を用いてシリコ
ン層を所定の形状にバターニングする。これによりキャ
パシタの下部電極２１が形成される。

【００３１】さらに、図２（ｃ）を参照して、下部電極
２１の表面上に、ＣＶＤ法によりシリコン窒化膜を堆積
する。さらに、シリコン窒化膜の表面を熱酸化し、シリ
コン酸化膜を形成する。これにより、シリコン窒化膜と
シリコン酸化膜の多層膜からなる誘電体層２２が形成さ
れる。誘電体層２２の膜厚は酸化膜換算膜厚で５〜６ｎ
ｍ程度である。さらに、誘電体層２２の表面上に多結晶
シリコン層からなる上部電極２３を形成する。

【００３２】さらに、図３（ａ）を参照して、ｐ型シリ
コン基板１表面上の全面に厚い第２の層間絶縁膜３１を
形成し、所定の領域にコンタクトホールを形成する。そ
して、たとえば選択ＣＶＤ法を用いて、タングステン
（Ｗ）などの金属をコンタクトホール内に埋込み、ビッ
ト線コンタクト８を形成する。そして、図３（ｂ）を参
照して、第２の層間絶縁層３１表面上にビット線７を形
成する。さらに、ビット線７などの上に第３の層間絶縁
層３２を形成する。さらに、第３の層間絶縁層３２の表
面上に配線層１１を形成する。以上の工程により、円筒
形スタックトキャパンクを備えたメモリセルの製造工程
が完了する。

【００３３】なお、下部電極２１のシリコン層は、後工
程での種々の熱の影響を受けて、多結晶状態に変化す
る。しかし、下部電極２１と誘電体層２２との界面の凹
凸形状は維持される。

【００３４】（実施の形態２）次に、この発明の実施の
形態２について説明する。実施の形態２は、実施の形態
１に対して、キャパシクの下部電極への不純物導入工程
の変形例を示すものである。

【００３５】図４（ａ）は、図１（ａ）〜図２（ａ）に
対応する製造工程を経て形成されたメモリセルの断面構
造を示している。キャパシタの下部電極２１を構成する
ための多結晶シリコン層２１０ａおよび２１０ｂは、シ
ランとホスフィンを用いた減圧化学気相成長法を用いて
５６０〜６２０℃程度の温度で膜厚５０ｎｍ程度に堆積
される。この工程により、多結晶シリコン層２１０ａ、
２１０ｂはその内部にリンをたとえば７×１０²⁰／ｃｍ
³ を含んで所定の形状に形成される。

【００３６】次に、図４（ｂ）を参照して、シリコン基
板上の全面にＣＶＤ法を用いてシリコン層２１０ｃを形
成する。このシリコン層２１０ｃは、第１の実施例と同
様に、アモルファスと多結晶との遷移状態となるような
条件で形成される。そして、その表面には大きな凹凸面
が形成される。シリコン層２１０ｃを堆積した状態で
は、このシリコン層２１０ｃの内部には導電性付与のた
めの不純物は含まれない。

【００３７】この後、先に形成した多結晶シリコン層２
１０ａ，２１０ｂからシリコン層２１０ｃ中へ熱拡散処
理によって不純物、たとえばリンを拡散して導入する。
そして、キャパシタの下部電極２１全体としてほぼ２〜
４×１０²⁰／ｃｍ³ 程度の不純物濃度を与える。これに
より、キャパシタの下部電極２１全体に導電性が付与さ
れる。なお、この多結晶シリコン層２１０ａ，２１０ｂ
からシリコン層２１０ｃへの熱拡散のための処理工程
は、特にこの不純物の熱拡散のための熱処理工程を行な
ってもよいし、この後に施される種々の薄膜形成工程や
熱処理工程での加熱状態によって付随的に熱拡散させる
方法を用いてもよい。前者の場合における熱処理の条件
は、たとえば温度８５０℃で約３０分間加熱処理を行な
う。また、後者の場合には、この不純物拡散のための熱
処理工程を新たに設ける必要がない点で工程を簡略化し
得る長所を有している。

【００３８】（実施の形態３）次に、この発明の実施の
形態３について説明する。実施の形態３は、実施の形態
２と同様にキャパシタの下部電極２１に対して導電性を
付与する工程の変形例を示すものである。すなわち、図
５（ａ）を参照して、この工程では第２Ａ図に示したの
と同様の工程が行なわれる。

【００３９】次に、図５（ｂ）を参照して、多結晶シリ
コン層２１０ａ、２１０ｂなどが形成されたシリコン基
板上の全面に化学気相成長法を用いて多結晶とアモルフ
ァスとの遷移状態にあるシリコン層２１０ｃを形成す
る。シリコン層２１０ｃの表面には大きな凹凸面が形成
される。さらに、図５（ｃ）を参照して、シランとホス
フィンを用いた減圧ＣＶＤ法を用いてリンがドープされ
た多結晶シリコン層２１０ｄを膜厚５０ｎｍ程度堆積す
る。そして、実施の形態２で説明したと同様に、熱処理
工程を行ない、リンがドープされた多結晶シリコン層２
１０ａ、２１０ｂおよび２１０ｃ表面からシリコン層２
１０ｃの内部へリンを拡散する。これにより、キャパシ
タの下部電極２１に導電性が付与される。

【００４０】なお、図５（ａ）に示す多結晶シリコン層
２１０ａ、２１０ｂはノンドープの多結晶シリコン層を
用いて形成してもよい。また、導電性付与のための不純
物はたとえば砒素（Ａｓ）などを用いても構わない。

【００４１】この後、図６に示すように、キャパンクの
下部電極２１の表面上にシリコン窒化膜およびシリコン
酸化膜の多層膜からなる誘電体層２２を形成する。さら
に、その表面上に不純物を含む多結晶シリコン層からな
る上部電極２３を形成し、所定の形状にバターニングす
る。この後、さらに図３（ａ）以下に示される工程を経
てＤＲＡＭのメモリセルが完成する。

【００４２】（参考例）次に、特許請求の範囲に記載の
本発明には包含されないが、本発明にとって参考となる
構造例（以下「参考例」と記す）について説明する。図
８（ｃ）は、参考例によるメモリセルの断面構造図であ
る。この参考例は、実施の形態１のメモリセルに対し
て、キャパンタの構造がいわゆる典型的なスタックトタ
イプのキャパシタを示している。すなわち、キャパシタ
２０の下部電極２１は、その一部がゲート電極５ａの上
部に絶縁層を介して延在し、その他端がフィールド酸化
膜２の上部を通過するワード線５ｂの上部に絶縁層を介
して延在している。さらに、下部電極２１の一部はトラ
ンスファゲートトランジスタ１０の一方のｎ⁺ 不純物領
域３ｂに接続されている。そして、この下部電極２１の
表面には、本発明による減圧ＣＶＤ法により形成された
粗い凹凸表面が形成されている。

【００４３】次に、この参考例のメモリセルの製造方法
について、図７（ａ）〜図８（ｃ）を用いて説明する。
図７（ａ）〜図８（ｃ）は、メモリセルの製造工程につ
いて順に示す製造工程断面図である。図７（ａ）を参照
して、ｐ型シリコン基板１表面上には第１Ａ図に示す工
程と同様の方法を用いてトランスファゲートトランジス
タ１０およびワード線５ｂが形成されている。なお、窒
化膜は形成されない。

【００４４】次に、図７（ｂ）を参照して、ｐ型シリコ
ン基板１の表面上の全面にシリコン層２１０を、減圧Ｃ
ＶＤ法を用いて形成する。この減圧ＣＶＤ法の形成条件
は、第１の実施例と同様に、たとえば形成温度５８０℃
でシランを熱分解して２００ｎｍ程度の膜厚のシリコン
層２１０を形成する。このシリコン層２１０の表面には
１００ｎｍ程度の凹凸が形成される。その後、リンや砒
素のイオン注入によってシリコン膜２１０の中にｎ型不
純物を導入する。

【００４５】さらに、図７（ｃ）に示すように、シリコ
ン膜２１０をフォトリソグラフィおよびエッチング法を
用いて所定の形状にバターニングする。これにより、凹
凸表面を有するキャパシタの下部電極２１が形成され
る。さらに、図７（ｄ）を参照して、減圧ＣＶＤ法を用
いてシリコン窒化膜およびシリコン酸化膜の積層膜など
からなる誘電体層２２を形成する。さらに、図８（ａ）
に示すように、誘電体層２２を所定の形状にパターニン
グした後、その表面上に多結晶シリコン層からなる上部
電極２３を形成する。さらに、図８（ｂ）に示すよう
に、キャパシタ２０などが形成されたｐ型シリコン基板
１表面上を第２の層間絶縁層３１で覆った後、所定の領
域にコンタクトホールを開口する。そして、そのコンタ
クトホールの内部および第２の層間絶縁層３１の表面上
にビット線７を形成する。その後、図８（ｃ）を参照し
て、ビット線７の表面上などを第３の層間絶縁層３２で
覆う。さらに、第３の層間絶縁層３２の表面上に所定形
状の配線層１１を形成する。

【００４６】（実施の形態４）次に、この発明の実施の
形態４について説明する。実施の形態４は、上記の実施
の形態２に相当するものであり、スタックトキャパシタ
の下部電極２１に熱拡散を用いて導電性を付与する例を
示している。

【００４７】すなわち、図９（ａ）を参照して、ｐ型シ
リコン基板１表面上には所定のトランスファゲートトラ
ンジスタが形成されている。さらに、図９（ｂ）を参照
して、ｐ型シリコン基板１上の全面にリンがドープされ
た多結晶シリコン層２１０ｅを減圧ＣＶＤ法を用いて堆
積する。さらに、図９（ｃ）を参照して、リンがドープ
された多結晶シリコン層２１０ｅの表面上に凹凸表面を
有するシリコン層２１０ｆを堆積する。その後、独立し
た熱拡散工程を行なって多結晶シリコン層２１０ｅ中に
含まれた不純物（リン）をシリコン層２１０ｆの内部へ
熱拡散させる。これによりキャパシタの下部電極２１に
導電性が付与される。あるいは、独立した熱処理工程を
設けず、以後の薄膜形成工程や熱処理工程を利用して付
随的に多結晶シリコン層２１０ｅ中の不純物をシリコン
層２１０ｆ中へ拡散させてもよい。その後、図７（ｃ）
以下に示される工程が行なわれる。

【００４８】（実施の形態５）次に、この発明の実施の
形態５について説明する。実施の形態５は上記の実施の
形態３に相当し、かつ実施の形態４の変形例である。す
なわち、図１０（ａ）〜図１０（ｃ）を参照して、シリ
コン基板１表面上の全面に、まず凹凸表面を有するシリ
コン層２１０ｆを形成する。その後、リンが含まれる多
結晶シリコン層２１０ｅを減圧ＣＶＤ法で形成する。そ
して、熱処理を行なって多結晶シリコン層２１０ｅ中か
ら不純物をシリコン層２１０ｆ中へ熱拡散する。その
後、上記参考例における図７（ｃ）以下に示される工程
が行なわれる。

【００４９】このように、実施の形態１ないし６におい
て、減圧ＣＶＤ法の反応温度、およびシラン分圧を所定
の値に設定することにより、シリコン膜をアモルファス
と多結晶との遷移領域に該当する状態に形成することが
できる。その温度範囲は、種々の実験より約５６０〜６
００℃であり、またシラン（ＳｉＨ₄ ）の分圧は１０〜
５０Ｐａである。そして、この条件下で形成されるシリ
コン層は、その表面にたとえば１００ｎｍ提度の凹凸が
形成される。その凹凸は１平方ミクロンあたり３０〜１
００個程度形成されることが観察されている。この結
果、シリコン層の表面積は、たとえば通常の６００℃以
上の温度で形成された多結晶シリコン膜の表面積に比べ
て約１３０〜２００％に増加する。これによって、キャ
パシタの電極間の対向面積が増大し、キャパシタの容量
が増大する。

【００５０】また、上記の実施の形態２，実施の形態
３，実施の形態４および実施の形態５に示したように、
凹凸表面を持つシリコン層に熱拡散を用いて不純物を導
入するようにした場合には、イオン注入法を用いた場合
のように下地に損傷を与えたりすることを防止できる。

【００５１】なお、上記各実施の形態においては、上部
電極２３を多結晶シリコンで形成した例を示したが、こ
の上部電極２３は高融点金属シリサイド膜や、あるいは
多結晶シリコン膜と高融点金属シリサイド膜の複合膜等
を用いても構わない。また、誘電体膜としては、減圧Ｃ
ＶＤ法による窒化膜のみならず、五酸化タンタル膜など
の金属酸化膜を用いても構わない。

【００５２】

【発明の効果】以上説明したように、本発明の請求項１
に記載の半導体装置によれば、芯となる第１の部分によ
って第１電極層の強度を維持し、その表面を覆う第２の
部分の表面の凹凸がより大きく形成されていることによ
って、第１電極層と第２電極層とにより形成されるキャ
パシタの対向面積を増加させることが可能となり、集積
度が高くしかも十分な機械的強度を有する、メモリセル
のキャパシタ構造を実現することができる。

【００５３】また請求項２〜４に記載の本発明の半導体
装置によれば、第１の電極層が少なくとも上面および側
面の全面が凹凸面をなし、凹凸面の全面が、絶縁層を介
して第２の電極層により覆われていることから、第１電
極層と第２電極層とにより形成されるキャパシタの対向
面積を最大限に増加させることが可能となり、集積度の
高いメモリセルのキャパシタ構造を実現することができ
る。

【図面の簡単な説明】

【図１】 （ａ）〜（ｃ）は、本発明の実施の形態１に
おけるＤＲＡＭのメモリセルの製造方法の最初の３工程
を示す工程断面図である。

【図２】 （ａ）〜（ｃ）は、本発明の実施の形態１に
おけるＤＲＡＭのメモリセルの製造方法の中盤の３工程
を示す工程断面図である。

【図３】 （ａ）（ｂ）は、本発明の実施の形態１にお
けるＤＲＡＭのメモリセルの製造方法の最後の２工程を
示す工程断面図である。

【図４】 （ａ）（ｂ）は、本発明の実施の形態２にお
けるＤＲＡＭのメモリセルの製造方法の主要な製造工程
を示す工程断面図である。

【図５】 （ａ）〜（ｃ）は、本発明の実施の形態３に
おけるＤＲＡＭのメモリセルの製造方法の主要な製造工
程を示す工程断面図である。

【図６】 本発明の実施の形態３におけるＤＲＡＭのメ
モリセルの製造方法の、図５（ｃ）に示した工程の後の
工程を示す工程断面図である。

【図７】 （ａ）〜（ｄ）は、本発明の参考例における
ＤＲＡＭのメモリセルの製造方法の前半の４工程を示す
工程断面図である。

【図８】 （ａ）〜（ｃ）は、本発明の参考例における
ＤＲＡＭのメモリセルの製造方法の後半の３工程を示す
工程断面図である。

【図９】 （ａ）〜（ｃ）は、本発明の実施の形態４に
おけるＤＲＡＭのメモリセルの製造方法の、主要な製造
工程断面図である。

【図１０】 （ａ）〜（ｃ）は、本発明の実施の形態５
におけるＤＲＡＭのメモリセルの製造方法の、主要な製
造工程断面図である。

【図１１】 この発明に用いられる減圧ＣＶＤ法により
形成されるシリコン膜の形成温度と表面積増加率との相
関図である。

【図１２】 形成温度とシラン分圧に依存するシリコン
層の結晶構造分類図である。

【図１３】 （ａ）〜（ｄ）は、従来のＤＲＡＭのメモ
リセルの製造工程を示す製造工程断面図である。

【符号の説明】

１ ｐ型シリコン基板、３ａ，３ｂ ｎ⁺ 不純物領域、
４ ゲート絶縁膜、５ａ，５ｂ ゲート電極（ワード
線）、１０ トランスファゲートトランジスタ、２０
キャパシタ、２１ 下部電極、２２ 誘電体層、２３
上部電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】 主表面を有し、この主表面に第１導電型
   の不純物領域が形成された第２導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記不純物領域
   に達する開口を有する絶縁層と、 前記不純物領域の表面上および前記絶縁層に接して形成
   されるとともに、前記半導体基板の前記主表面に略平行
   な上面および前記主表面に略垂直な側面を含む、シリコ
   ン層からなる第１電極層と、 前記第１電極層の表面上に形成された誘電体層と、 前記誘電体層の表面上に形成された第２電極層とを備
   え、 前記第１電極層は、芯となる第１の部分と、該芯となる
   部分の表面を覆う第２の部分とを含み、前記第１の部分
   の表面よりも、前記第２の部分の表面の方が凹凸が大き
   い、半導体装置。
2. 【請求項２】 主表面を有し、この主表面に第１導電型
   の不純物領域が形成された第２導電型の半導体基板と、 前記半導体基板の主表面上に形成され、前記不純物領域
   に達する開口を有する絶縁層と、 前記不純物領域の表面上および前記絶縁層に接して形成
   されるとともに、前記半導体基板の前記主表面に略平行
   な上面および前記主表面に略垂直な側面を含む、シリコ
   ン層からなる第１電極層と、 前記第１電極層の表面上に形成された誘電体層と、 前記誘電体層の表面上に形成された第２電極層とを備
   え、 前記第１電極層は、少なくとも前記上面および前記側面
   の全面が凹凸面をなし、 前記凹凸面の全面が、前記絶縁層を介して前記第２電極
   層により覆われて、メモリセルのキャパシタを構成す
   る、半導体装置。
3. 【請求項３】 前記第１電極層が、前記不純物領域の表
   面上および前記絶縁層に接して形成された第１の部分
   と、この第１の部分に連なり前記半導体基板の主表面に
   対して鉛直上方に延びる第２の部分を有し、 前記凹凸面が、前記第１の部分および前記第２の部分
   の、前記半導体基板の前記主表面の略平行な上面および
   前記主表面に略垂直な側面全面に形成されている、請求
   項２記載の半導体装置。
4. 【請求項４】 前記第１電極層が、前記第１の部分およ
   び前記第２の部分の全体において、芯となるシリコン膜
   と、該シリコン膜の表面上に形成された他のシリコン膜
   とを含む、請求項３記載の半導体装置。