JPH11289058A - 誘電体キャパシタおよびその製造方法並びにそれを用いた誘電体メモリ - Google Patents
誘電体キャパシタおよびその製造方法並びにそれを用いた誘電体メモリInfo
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- JPH11289058A JPH11289058A JP11018982A JP1898299A JPH11289058A JP H11289058 A JPH11289058 A JP H11289058A JP 11018982 A JP11018982 A JP 11018982A JP 1898299 A JP1898299 A JP 1898299A JP H11289058 A JPH11289058 A JP H11289058A
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Abstract
(57)【要約】 （修正有）
【課題】 電極材料として白金のように安定した物質を
用いた場合でも加工が容易であり、製造工程を簡略化す
ることができる誘電体キャパシタの製造方法を提供す
る。 【解決手段】 層間絶縁膜１７上にフォトレジスト膜を
形成し、このフォトレジスト膜３０をマスクとして等方
性エッチングを行い、溝部１７ａ，１７ｂを形成する。
白金（Ｐｔ）からなる下部電極層１８、強誘電体材料か
らなる誘電体膜１９および白金（Ｐｔ）からなる上部電
極２０をそれぞれ例えばスパッタ法またはＣＶＤ法によ
って順次形成する。次いで、層間絶縁膜１７を終点検出
層として、下部電極層１８、誘電体膜層１９および上部
電極層２０のうち溝部１７ａ，１７ｂ以外の領域部分を
ＣＭＰ法により選択的に除去すると共に表面を平坦化す
る。
用いた場合でも加工が容易であり、製造工程を簡略化す
ることができる誘電体キャパシタの製造方法を提供す
る。 【解決手段】 層間絶縁膜１７上にフォトレジスト膜を
形成し、このフォトレジスト膜３０をマスクとして等方
性エッチングを行い、溝部１７ａ，１７ｂを形成する。
白金（Ｐｔ）からなる下部電極層１８、強誘電体材料か
らなる誘電体膜１９および白金（Ｐｔ）からなる上部電
極２０をそれぞれ例えばスパッタ法またはＣＶＤ法によ
って順次形成する。次いで、層間絶縁膜１７を終点検出
層として、下部電極層１８、誘電体膜層１９および上部
電極層２０のうち溝部１７ａ，１７ｂ以外の領域部分を
ＣＭＰ法により選択的に除去すると共に表面を平坦化す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電極材料としてＰ
ｔ（白金）等のように微細加工の困難な材料を用いた場
合に好適な構造を有する誘電体キャパシタおよびその製
造方法並びにそれを用いた誘電体メモリに関する。
ｔ（白金）等のように微細加工の困難な材料を用いた場
合に好適な構造を有する誘電体キャパシタおよびその製
造方法並びにそれを用いた誘電体メモリに関する。
【０００２】
【従来の技術】近年、成膜技術の進歩に伴い、強誘電体
薄膜を用いた不揮発性の強誘電体メモリの開発が盛んに
行われている。この強誘電体メモリは、強誘電体薄膜の
高速な分極反転とその誘電分極とを利用することにより
高速書き換えが可能な不揮発性ランダムアクセスメモリ
（Ferroelectric Random Access Memories；ＦｅＲＡ
Ｍ）であり、電源を切ると中に書き込まれていた情報が
消えてしまう揮発性メモリとは異なり、書き込まれた内
容が消えないという利点を有する。
薄膜を用いた不揮発性の強誘電体メモリの開発が盛んに
行われている。この強誘電体メモリは、強誘電体薄膜の
高速な分極反転とその誘電分極とを利用することにより
高速書き換えが可能な不揮発性ランダムアクセスメモリ
（Ferroelectric Random Access Memories；ＦｅＲＡ
Ｍ）であり、電源を切ると中に書き込まれていた情報が
消えてしまう揮発性メモリとは異なり、書き込まれた内
容が消えないという利点を有する。
【０００３】ところで、現在、製品化されている６４Ｍ
レベルの強誘電体メモリでは安定した誘電体特性を得る
ために電極材料としてＰｔ（白金）が使用されている。
これはＰｔが酸化しにくく、誘電体膜との間の界面に電
気抵抗値の高い酸化物層が形成されにくいことによる。
図１３は、電極材料としてＰｔを用いた従来の強誘電体
メモリ１００の断面構成を表すものである。
レベルの強誘電体メモリでは安定した誘電体特性を得る
ために電極材料としてＰｔ（白金）が使用されている。
これはＰｔが酸化しにくく、誘電体膜との間の界面に電
気抵抗値の高い酸化物層が形成されにくいことによる。
図１３は、電極材料としてＰｔを用いた従来の強誘電体
メモリ１００の断面構成を表すものである。
【０００４】この強誘電体メモリ１００は、トランジス
タ１００Ａと強誘電体キャパシタ１００Ｂとにより構成
されている。トランジスタ１００Ａは、シリコンなどの
基板１０１の表面のフィールド絶縁膜１０２で囲まれた
領域に形成されたソース・ドレイン領域となる不純物領
域１０３Ａ，１０３Ｂと、これら不純物領域１０３Ａ，
１０３Ｂ間の基板１０１の上にゲート絶縁膜１０４を介
して形成されたゲート電極（ワード線）１０５とにより
構成されている。強誘電体キャパシタ１００Ｂは、下部
電極層１０８、強誘電体膜１０９および上部電極層１１
０をこの順に積層した構成を有している。下部電極層１
０８および上部電極層１１０はそれぞれＰｔにより形成
されている。下部電極層１０８は層間絶縁膜１０６上に
形成されたチタン積層膜（ＴｉＮ／Ｔｉ）１０７上に形
成されている。チタン積層膜１０７中のＴｉ（チタン）
膜は密着層、またＴｉＮ（窒化チタン）膜は拡散防止層
としての機能を有する。このチタン積層膜１０７は層間
絶縁膜１０６に設けられた接続孔（コンタクトホール）
に埋め込まれた多結晶シリコンプラグ層１１１を介して
不純物領域１０３Ａに電気的に接続されている。
タ１００Ａと強誘電体キャパシタ１００Ｂとにより構成
されている。トランジスタ１００Ａは、シリコンなどの
基板１０１の表面のフィールド絶縁膜１０２で囲まれた
領域に形成されたソース・ドレイン領域となる不純物領
域１０３Ａ，１０３Ｂと、これら不純物領域１０３Ａ，
１０３Ｂ間の基板１０１の上にゲート絶縁膜１０４を介
して形成されたゲート電極（ワード線）１０５とにより
構成されている。強誘電体キャパシタ１００Ｂは、下部
電極層１０８、強誘電体膜１０９および上部電極層１１
０をこの順に積層した構成を有している。下部電極層１
０８および上部電極層１１０はそれぞれＰｔにより形成
されている。下部電極層１０８は層間絶縁膜１０６上に
形成されたチタン積層膜（ＴｉＮ／Ｔｉ）１０７上に形
成されている。チタン積層膜１０７中のＴｉ（チタン）
膜は密着層、またＴｉＮ（窒化チタン）膜は拡散防止層
としての機能を有する。このチタン積層膜１０７は層間
絶縁膜１０６に設けられた接続孔（コンタクトホール）
に埋め込まれた多結晶シリコンプラグ層１１１を介して
不純物領域１０３Ａに電気的に接続されている。
【０００５】チタン積層膜１０７、下部電極層１０８お
よび強誘電体膜１０９は酸素の拡散を防止するためのＴ
ｉＯ2 膜１１２およびＣＶＤＳｉＯ2 膜１１３の積層膜
により覆われており、上部電極層１１０はこの積層膜に
設けられた接続孔を介して強誘電体膜１０９に接続され
ている。強誘電体キャパシタ１００Ｂは層間絶縁膜１１
４により覆われている。層間絶縁膜１１４および層間絶
縁膜１０６には接続孔１１５が設けられ、この接続孔１
１５を介してビット線１１６が不純物領域１０３Ｂに対
して電気的に接続されている。
よび強誘電体膜１０９は酸素の拡散を防止するためのＴ
ｉＯ2 膜１１２およびＣＶＤＳｉＯ2 膜１１３の積層膜
により覆われており、上部電極層１１０はこの積層膜に
設けられた接続孔を介して強誘電体膜１０９に接続され
ている。強誘電体キャパシタ１００Ｂは層間絶縁膜１１
４により覆われている。層間絶縁膜１１４および層間絶
縁膜１０６には接続孔１１５が設けられ、この接続孔１
１５を介してビット線１１６が不純物領域１０３Ｂに対
して電気的に接続されている。
【０００６】この誘電体メモリ１００では、トランジス
タ１００Ａのゲート電極１０５に所定の電圧が印加され
ると、トランジスタ１００Ａが“オン”となり、不純物
領域１０３Ａ，１０３Ｂ間に電流が流れる。これにより
コンタクトプラグ層１１１を介して誘電体キャパシタ１
００Ｂに電流が流れ、上部電極層１１０と下部電極層１
０８との間に電圧が印加され、その結果強誘電体膜１０
９において分極が発生する。この電圧−分極特性にはヒ
ステリシスがあることから、このヒステリシスを利用し
て“１”または“０”のデータの記憶あるいは読み出し
が行われる。
タ１００Ａのゲート電極１０５に所定の電圧が印加され
ると、トランジスタ１００Ａが“オン”となり、不純物
領域１０３Ａ，１０３Ｂ間に電流が流れる。これにより
コンタクトプラグ層１１１を介して誘電体キャパシタ１
００Ｂに電流が流れ、上部電極層１１０と下部電極層１
０８との間に電圧が印加され、その結果強誘電体膜１０
９において分極が発生する。この電圧−分極特性にはヒ
ステリシスがあることから、このヒステリシスを利用し
て“１”または“０”のデータの記憶あるいは読み出し
が行われる。
【０００７】
【発明が解決しようとする課題】ところで、この強誘電
体メモリ１００では、強誘電体キャパシタ１００Ｂの電
極材料としてのＰｔを加工する際に次のような問題があ
った。すなわち、Ｐｔは酸化しにくく電極材料として安
定した物質であるため、その加工はイオンミリングに近
い物理的なエッチング法に頼らざるを得ないが、このイ
オンミリングエッチング法では、レジストと白金の混合
物などからなる塵や除去困難な堆積物が発生するという
問題があった。
体メモリ１００では、強誘電体キャパシタ１００Ｂの電
極材料としてのＰｔを加工する際に次のような問題があ
った。すなわち、Ｐｔは酸化しにくく電極材料として安
定した物質であるため、その加工はイオンミリングに近
い物理的なエッチング法に頼らざるを得ないが、このイ
オンミリングエッチング法では、レジストと白金の混合
物などからなる塵や除去困難な堆積物が発生するという
問題があった。
【０００８】図１４（Ａ），（Ｂ）はその具体例を説明
するためのもので、図１４（Ａ）は、下地膜２０１上に
設けられた白金膜２０２の上に電極パターンのレジスト
膜２０３を形成し、このレジスト膜２０３をマスクとし
て白金膜２０２をミリングエッチング法により選択的に
除去した後の状態を表している。このときレジスト膜２
０３の側壁面にはエッチングの際に飛散した白金等の飛
散物２０２ａが付着する。図１４（Ｂ）は、この状態か
らレジスト膜２０３を取り除いた後の状態を表すもの
で、加工された白金膜２０２の上に飛散物２０２ａが残
っている。このように飛散物２０２ａが残る事態は微細
加工にとって好ましくなく、これが強誘電体メモリの高
集積化を妨げる要因となっていた。
するためのもので、図１４（Ａ）は、下地膜２０１上に
設けられた白金膜２０２の上に電極パターンのレジスト
膜２０３を形成し、このレジスト膜２０３をマスクとし
て白金膜２０２をミリングエッチング法により選択的に
除去した後の状態を表している。このときレジスト膜２
０３の側壁面にはエッチングの際に飛散した白金等の飛
散物２０２ａが付着する。図１４（Ｂ）は、この状態か
らレジスト膜２０３を取り除いた後の状態を表すもの
で、加工された白金膜２０２の上に飛散物２０２ａが残
っている。このように飛散物２０２ａが残る事態は微細
加工にとって好ましくなく、これが強誘電体メモリの高
集積化を妨げる要因となっていた。
【０００９】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、電極材料として白金のように安定し
た物質を用いた場合でも加工が容易であり、製造工程を
簡略化することができる誘電体キャパシタおよびその製
造方法並びにそれを用いた誘電体メモリを提供すること
にある。
ので、その目的は、電極材料として白金のように安定し
た物質を用いた場合でも加工が容易であり、製造工程を
簡略化することができる誘電体キャパシタおよびその製
造方法並びにそれを用いた誘電体メモリを提供すること
にある。
【００１０】
【課題を解決するための手段】本発明による誘電体キャ
パシタは、溝部が形成された層間絶縁膜を備え、この層
間絶縁膜の溝部内に第１の電極層、誘電体膜および第２
の電極層からなる積層構造が埋設された構成を有してい
る。
パシタは、溝部が形成された層間絶縁膜を備え、この層
間絶縁膜の溝部内に第１の電極層、誘電体膜および第２
の電極層からなる積層構造が埋設された構成を有してい
る。
【００１１】本発明による他の誘電体キャパシタは、溝
部が形成されると共に、前記溝部内に第１の電極層、誘
電体膜および第２の電極層をこの順に積層した積層構造
が埋設された第１の層間絶縁膜と、この第１の層間絶縁
膜上に形成され、溝部内の第２の電極層に対向して接続
孔を有すると共に接続孔の壁面に絶縁材料からなるサイ
ドウォール膜が形成された第２の層間絶縁膜と、この第
２の層間絶縁膜の上に形成されると共にサイドウォール
膜の間を介して第２の電極層に電気的に接続された配線
層とを備えている。
部が形成されると共に、前記溝部内に第１の電極層、誘
電体膜および第２の電極層をこの順に積層した積層構造
が埋設された第１の層間絶縁膜と、この第１の層間絶縁
膜上に形成され、溝部内の第２の電極層に対向して接続
孔を有すると共に接続孔の壁面に絶縁材料からなるサイ
ドウォール膜が形成された第２の層間絶縁膜と、この第
２の層間絶縁膜の上に形成されると共にサイドウォール
膜の間を介して第２の電極層に電気的に接続された配線
層とを備えている。
【００１２】本発明による誘電体キャパシタの製造方法
は、スイッチング素子が形成された基板上に表面が平坦
化された層間絶縁膜を形成し、この層間絶縁膜にスイッ
チング素子に対向して溝部を形成する工程と、層間絶縁
膜の溝部内に第１の電極層、誘電体膜および第２の電極
層をこの順で積層した後、溝部の表面を層間絶縁膜の表
面に合わせて平坦化する工程とを含むものである。
は、スイッチング素子が形成された基板上に表面が平坦
化された層間絶縁膜を形成し、この層間絶縁膜にスイッ
チング素子に対向して溝部を形成する工程と、層間絶縁
膜の溝部内に第１の電極層、誘電体膜および第２の電極
層をこの順で積層した後、溝部の表面を層間絶縁膜の表
面に合わせて平坦化する工程とを含むものである。
【００１３】より具体的には、層間絶縁膜に溝部を形成
した後、この溝部を含む層間絶縁膜上に第１の電極層、
誘電体膜および第２の電極層をこの順で積層し、更に、
層間絶縁膜を終点検出層とした化学的機械研磨法によっ
て第１の電極層、誘電体膜および第２の電極層を加工
し、溝部の表面を層間絶縁膜の表面に合わせて平坦化す
ることにより誘電体キャパシタが製造される。
した後、この溝部を含む層間絶縁膜上に第１の電極層、
誘電体膜および第２の電極層をこの順で積層し、更に、
層間絶縁膜を終点検出層とした化学的機械研磨法によっ
て第１の電極層、誘電体膜および第２の電極層を加工
し、溝部の表面を層間絶縁膜の表面に合わせて平坦化す
ることにより誘電体キャパシタが製造される。
【００１４】本発明による誘電体メモリは、基板の表面
に形成されたスイッチング素子と、このスイッチング素
子上に設けられると共に溝部を有する層間絶縁膜と、こ
の層間絶縁膜の溝部内に埋設されると共に、スイッチン
グ素子に電気的に接続された第１の電極層、誘電体膜お
よび第２の電極層がこの順で積層された構造を有する誘
電体キャパシタとを備えている。
に形成されたスイッチング素子と、このスイッチング素
子上に設けられると共に溝部を有する層間絶縁膜と、こ
の層間絶縁膜の溝部内に埋設されると共に、スイッチン
グ素子に電気的に接続された第１の電極層、誘電体膜お
よび第２の電極層がこの順で積層された構造を有する誘
電体キャパシタとを備えている。
【００１５】本発明による他の誘電体メモリは、基板の
表面に形成されたスイッチング素子と、このスイッチン
グ素子上に設けられると共に溝部を有する第１の層間絶
縁膜と、この第１の層間絶縁膜の溝部内に埋設されると
共に、スイッチング素子に電気的に接続された第１の電
極層、誘電体膜および第２の電極層がこの順で積層され
た構造を有する誘電体キャパシタと、第１の層間絶縁膜
上に形成され溝部内の第２の電極層に対向して接続孔を
有すると共に接続孔の壁面に絶縁材料からなるサイドウ
ォール膜が形成された第２の層間絶縁膜と、この第２の
層間絶縁膜の上に形成されると共にサイドウォール膜の
間を介して第２の電極層に電気的に接続された配線層と
を備えている。
表面に形成されたスイッチング素子と、このスイッチン
グ素子上に設けられると共に溝部を有する第１の層間絶
縁膜と、この第１の層間絶縁膜の溝部内に埋設されると
共に、スイッチング素子に電気的に接続された第１の電
極層、誘電体膜および第２の電極層がこの順で積層され
た構造を有する誘電体キャパシタと、第１の層間絶縁膜
上に形成され溝部内の第２の電極層に対向して接続孔を
有すると共に接続孔の壁面に絶縁材料からなるサイドウ
ォール膜が形成された第２の層間絶縁膜と、この第２の
層間絶縁膜の上に形成されると共にサイドウォール膜の
間を介して第２の電極層に電気的に接続された配線層と
を備えている。
【００１６】本発明による誘電体キャパシタおよび誘電
体メモリでは、層間絶縁膜の溝部内に第１の電極層、誘
電体膜および第２の電極層からなる積層構造が埋設され
た構成を有しているため、第１の電極層および誘電体膜
を溝部の底面および側面に沿って積層させることにより
蓄積容量が大きくなる。
体メモリでは、層間絶縁膜の溝部内に第１の電極層、誘
電体膜および第２の電極層からなる積層構造が埋設され
た構成を有しているため、第１の電極層および誘電体膜
を溝部の底面および側面に沿って積層させることにより
蓄積容量が大きくなる。
【００１７】本発明による他の誘電体キャパシタおよび
誘電体メモリでは、第２の電極層と配線層とは第２の層
間絶縁膜の接続孔に形成されたサイドウォール膜の間を
介して電気的に接続されるため、電気的接続部を最小線
幅より小さくすることが可能になる。よって上部電極層
と配線層との接続工程において、上部電極層と下部電極
層との電気的な短絡の発生が防止される。
誘電体メモリでは、第２の電極層と配線層とは第２の層
間絶縁膜の接続孔に形成されたサイドウォール膜の間を
介して電気的に接続されるため、電気的接続部を最小線
幅より小さくすることが可能になる。よって上部電極層
と配線層との接続工程において、上部電極層と下部電極
層との電気的な短絡の発生が防止される。
【００１８】本発明による誘電体キャパシタの製造方法
では、層間絶縁膜の溝部内に第１の電極層、誘電体膜お
よび第２の電極層がこの順で積層された後、溝部の表面
が層間絶縁膜の表面に合わせて平坦化される。より具体
的には、層間絶縁膜に溝部が形成された後、この溝部を
含む層間絶縁膜上に第１の電極層、誘電体膜および第２
の電極層がこの順で積層され、更に、層間絶縁膜を終点
検出層とした化学的機械研磨法によって第１の電極層、
誘電体膜および第２の電極層が一括して加工され、溝部
の表面が層間絶縁膜の表面に合わせて平坦化される。
では、層間絶縁膜の溝部内に第１の電極層、誘電体膜お
よび第２の電極層がこの順で積層された後、溝部の表面
が層間絶縁膜の表面に合わせて平坦化される。より具体
的には、層間絶縁膜に溝部が形成された後、この溝部を
含む層間絶縁膜上に第１の電極層、誘電体膜および第２
の電極層がこの順で積層され、更に、層間絶縁膜を終点
検出層とした化学的機械研磨法によって第１の電極層、
誘電体膜および第２の電極層が一括して加工され、溝部
の表面が層間絶縁膜の表面に合わせて平坦化される。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２０】〔第１の実施の形態〕図１は本発明の第１
の実施の形態に係る誘電体メモリの１０の断面構成を表
すものである。この誘電体メモリ１０はシリコンなどの
基板１１に形成された複数（ここでは２つ）のトランジ
スタ１０Ａと、これらトランジスタ１０Ａそれぞれと対
をなす誘電体キャパシタ１０Ｂとにより構成されてい
る。
の実施の形態に係る誘電体メモリの１０の断面構成を表
すものである。この誘電体メモリ１０はシリコンなどの
基板１１に形成された複数（ここでは２つ）のトランジ
スタ１０Ａと、これらトランジスタ１０Ａそれぞれと対
をなす誘電体キャパシタ１０Ｂとにより構成されてい
る。
【００２１】基板１１の表面のフィールド絶縁膜１２で
囲まれた領域にはソース・ドレインとなるＬＤＤ(Light
ly Doped Drain) 構造の不純物領域１３Ａ，１３Ｂ，１
３Ｃがそれぞれ形成されている。これら不純物領域１３
Ａ〜１３Ｃ間の基板１１の上にゲート絶縁膜１４を介し
てワード線（兼ゲート電極）１５Ａ，１５Ｂがそれぞれ
形成されている。これら不純物領域１３Ａ〜１３Ｃおよ
びワード線１５Ａ，１５Ｂにより隣接する２つのトラン
ジスタ１０Ａ，１０Ａが構成されている。なお、フィー
ルド絶縁膜１２上にも他のワード線１５Ｃ，１５Ｄが形
成されている。ワード線１５Ａ〜１５Ｄの各線幅は例え
ば０．２５μｍとなっている。
囲まれた領域にはソース・ドレインとなるＬＤＤ(Light
ly Doped Drain) 構造の不純物領域１３Ａ，１３Ｂ，１
３Ｃがそれぞれ形成されている。これら不純物領域１３
Ａ〜１３Ｃ間の基板１１の上にゲート絶縁膜１４を介し
てワード線（兼ゲート電極）１５Ａ，１５Ｂがそれぞれ
形成されている。これら不純物領域１３Ａ〜１３Ｃおよ
びワード線１５Ａ，１５Ｂにより隣接する２つのトラン
ジスタ１０Ａ，１０Ａが構成されている。なお、フィー
ルド絶縁膜１２上にも他のワード線１５Ｃ，１５Ｄが形
成されている。ワード線１５Ａ〜１５Ｄの各線幅は例え
ば０．２５μｍとなっている。
【００２２】トランジスタ１０Ａは、例えばＢＰＳＧ
（Boro-Phospho-Silicate Glass)，ＰＳＧ（ Phospho-S
ilicate Glass)，ＮＳＧ( Non-Silicate Glass) ，ＳＯ
Ｇ（Spin on glass)等により形成された膜厚０．７５μ
ｍの層間絶縁膜１６により覆われている。層間絶縁膜１
６は同じくＰＳＧ等により形成された例えば膜厚０．４
μｍの層間絶縁膜１７により覆われており、本実施の形
態では、この層間絶縁膜１７内に各トランジスタ１０Ａ
に対応して積層構造の誘電体キャパシタ１０Ｂ，１０Ｂ
がそれぞれ埋設されている。すなわち、層間絶縁膜１７
には２つの溝部１７ａ，１７ｂが形成され、これら溝部
１７ａ，１７ｂ内にそれぞれ下部電極層１８、誘電体膜
１９および上部電極層２０がこの順に積層された構造の
誘電体キャパシタ１０Ｂが形成されている。なお、下部
電極層１８が本発明の第１の電極層、誘電体膜１９が誘
電体膜、上部電極層２０が第２の電極層にそれぞれ対応
している。溝部１７ａ，１７ｂは、底面から側面にかけ
て円弧形状の弯曲部を有しており、下部電極層１８およ
び誘電体膜１９の各両端部が溝部１７ａ，１７ｂの弯曲
部に合わせて弯曲形状をなしている。
（Boro-Phospho-Silicate Glass)，ＰＳＧ（ Phospho-S
ilicate Glass)，ＮＳＧ( Non-Silicate Glass) ，ＳＯ
Ｇ（Spin on glass)等により形成された膜厚０．７５μ
ｍの層間絶縁膜１６により覆われている。層間絶縁膜１
６は同じくＰＳＧ等により形成された例えば膜厚０．４
μｍの層間絶縁膜１７により覆われており、本実施の形
態では、この層間絶縁膜１７内に各トランジスタ１０Ａ
に対応して積層構造の誘電体キャパシタ１０Ｂ，１０Ｂ
がそれぞれ埋設されている。すなわち、層間絶縁膜１７
には２つの溝部１７ａ，１７ｂが形成され、これら溝部
１７ａ，１７ｂ内にそれぞれ下部電極層１８、誘電体膜
１９および上部電極層２０がこの順に積層された構造の
誘電体キャパシタ１０Ｂが形成されている。なお、下部
電極層１８が本発明の第１の電極層、誘電体膜１９が誘
電体膜、上部電極層２０が第２の電極層にそれぞれ対応
している。溝部１７ａ，１７ｂは、底面から側面にかけ
て円弧形状の弯曲部を有しており、下部電極層１８およ
び誘電体膜１９の各両端部が溝部１７ａ，１７ｂの弯曲
部に合わせて弯曲形状をなしている。
【００２３】溝部１７ａ，１７ｂそれぞれの表面領域に
はＮ2 （窒素）が導入され、Ｎ2 による相互拡散防止領
域１７Ａを形成している。この相互拡散防止領域１７Ａ
により層間絶縁膜１７と下部電極層１８との間の相互拡
散が阻止され、隣接する下部電極層１８同士の電気的な
短絡が防止されるようになっている。
はＮ2 （窒素）が導入され、Ｎ2 による相互拡散防止領
域１７Ａを形成している。この相互拡散防止領域１７Ａ
により層間絶縁膜１７と下部電極層１８との間の相互拡
散が阻止され、隣接する下部電極層１８同士の電気的な
短絡が防止されるようになっている。
【００２４】下部電極層１８および上部電極層２０はそ
れぞれ本実施の形態ではＰｔ（白金）により形成されて
いる。なお、Ｐｔ以外でも、例えばＩｒ（イリジウ
ム），Ｒｕ（ルテニウム），Ｒｈ（ロジウム），Ｐｄ
（パラジウム）その他の金属材料により形成してもよ
い。
れぞれ本実施の形態ではＰｔ（白金）により形成されて
いる。なお、Ｐｔ以外でも、例えばＩｒ（イリジウ
ム），Ｒｕ（ルテニウム），Ｒｈ（ロジウム），Ｐｄ
（パラジウム）その他の金属材料により形成してもよ
い。
【００２５】誘電体膜１９は、強誘電体材料、あるいは
高い誘電率（すなわち、高誘電性）を有する材料（以
下、高誘電体材料という。）により形成されている。誘
電体キャパシタ１０Ｂは強誘電体材料を用いた場合には
強誘電体キャパシタ、高誘電体材料を用いた場合には高
誘電体キャパシタとなる。強誘電体材料としてはＳＢＴ
（一般式は、Ｂｉ2 ＳｒＴａ2 Ｏ9 ），ＳＢＴＮ（一般
式は、Ｂｉ2 ＳｒＴａ2-X ＮｂX Ｏ9 ），ＰＺＴ（一般
式は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ），ＰＬＺＴ（一般式
は、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）など、高誘電
体材料としては、酸化タンタル（Ｖ）（一般式は、Ｔａ
2 Ｏ5 ），ＢＳＴ（一般式は、（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 ），ＳＴＯ（一般式は、ＳｒＴｉＯ3 ）などがそれ
ぞれ挙げられる。
高い誘電率（すなわち、高誘電性）を有する材料（以
下、高誘電体材料という。）により形成されている。誘
電体キャパシタ１０Ｂは強誘電体材料を用いた場合には
強誘電体キャパシタ、高誘電体材料を用いた場合には高
誘電体キャパシタとなる。強誘電体材料としてはＳＢＴ
（一般式は、Ｂｉ2 ＳｒＴａ2 Ｏ9 ），ＳＢＴＮ（一般
式は、Ｂｉ2 ＳｒＴａ2-X ＮｂX Ｏ9 ），ＰＺＴ（一般
式は、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ），ＰＬＺＴ（一般式
は、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ）など、高誘電
体材料としては、酸化タンタル（Ｖ）（一般式は、Ｔａ
2 Ｏ5 ），ＢＳＴ（一般式は、（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 ），ＳＴＯ（一般式は、ＳｒＴｉＯ3 ）などがそれ
ぞれ挙げられる。
【００２６】下部電極層１８および誘電体膜１９の各両
端部はそれぞれ上部電極層２０の表面と同一面をなして
おり、層間絶縁膜１７と共に平坦面を構成している。
端部はそれぞれ上部電極層２０の表面と同一面をなして
おり、層間絶縁膜１７と共に平坦面を構成している。
【００２７】層間絶縁膜１６には接続孔（コンタクトホ
ール）１６ａ，１６ｂが設けられ、これら接続孔１６
ａ，１６ｂにはそれぞれ導電性の多結晶シリコンからな
るコンタクトプラグ層２１が埋め込まれている。誘電体
キャパシタ１０Ｂ，１０Ｂの各下部電極層１８はこのコ
ンタクトプラグ層２１を介して不純物領域１３Ａ，１３
Ｃにそれぞれ電気的に接続されている。不純物領域１３
Ｂには層間絶縁膜１６中に設けられた接続孔（コンタク
トホール）１６ｃを介して例えばＷ（タングステン）に
より形成されたビット線２２が電気的に接続されてい
る。
ール）１６ａ，１６ｂが設けられ、これら接続孔１６
ａ，１６ｂにはそれぞれ導電性の多結晶シリコンからな
るコンタクトプラグ層２１が埋め込まれている。誘電体
キャパシタ１０Ｂ，１０Ｂの各下部電極層１８はこのコ
ンタクトプラグ層２１を介して不純物領域１３Ａ，１３
Ｃにそれぞれ電気的に接続されている。不純物領域１３
Ｂには層間絶縁膜１６中に設けられた接続孔（コンタク
トホール）１６ｃを介して例えばＷ（タングステン）に
より形成されたビット線２２が電気的に接続されてい
る。
【００２８】層間絶縁膜１７上には更に例えばＰＳＧ，
ＢＰＳＧ，ＮＳＧ，ＳＯＧ等により形成された層間絶縁
膜２３が設けられており、この層間絶縁膜２３に形成さ
れた接続孔２３ａ，２３ｂを介して例えばＡｌ（アルミ
ニウム）により形成された配線層２４ａ，２４ｂが各上
部電極層２０に電気的に接続されている。これら配線層
２４ａ，２４ｂがプレート線を構成している。
ＢＰＳＧ，ＮＳＧ，ＳＯＧ等により形成された層間絶縁
膜２３が設けられており、この層間絶縁膜２３に形成さ
れた接続孔２３ａ，２３ｂを介して例えばＡｌ（アルミ
ニウム）により形成された配線層２４ａ，２４ｂが各上
部電極層２０に電気的に接続されている。これら配線層
２４ａ，２４ｂがプレート線を構成している。
【００２９】この誘電体メモリ１０では、トランジスタ
１０Ａのゲート電極（例えばワード線１５Ａ）に所定の
電圧が印加されると、トランジスタ１０Ａが“オン”と
なり、不純物領域１３Ａ，１３Ｂ間に電流が流れる。こ
れにより、コンタクトプラグ層２１を介して誘電体キャ
パシタ１０Ｂに電流が流れ、上部電極層２０と下部電極
層１８との間に電圧が印加され、その結果、誘電体膜１
９において分極が発生する。この電圧−分極特性にはヒ
ステリシスがあることから、このヒステリシスを利用し
て“１”または“０”のデータの記憶あるいは読み出し
が行われる。
１０Ａのゲート電極（例えばワード線１５Ａ）に所定の
電圧が印加されると、トランジスタ１０Ａが“オン”と
なり、不純物領域１３Ａ，１３Ｂ間に電流が流れる。こ
れにより、コンタクトプラグ層２１を介して誘電体キャ
パシタ１０Ｂに電流が流れ、上部電極層２０と下部電極
層１８との間に電圧が印加され、その結果、誘電体膜１
９において分極が発生する。この電圧−分極特性にはヒ
ステリシスがあることから、このヒステリシスを利用し
て“１”または“０”のデータの記憶あるいは読み出し
が行われる。
【００３０】この誘電体メモリ１０では、誘電体キャパ
シタ１０Ｂが層間絶縁膜１７の溝部１７ａ，１７ｂ内に
埋設されると共に、下部電極層１８および誘電体膜１９
がそれぞれ溝部１７ａ，１７ｂの形状に合わせて底部の
コーナ部において弯曲した構成を有するため、特性変動
量が少なく、かつ従来の誘電体キャパシタに比べて各層
の接触面積が大きく蓄積容量が大きくなる。
シタ１０Ｂが層間絶縁膜１７の溝部１７ａ，１７ｂ内に
埋設されると共に、下部電極層１８および誘電体膜１９
がそれぞれ溝部１７ａ，１７ｂの形状に合わせて底部の
コーナ部において弯曲した構成を有するため、特性変動
量が少なく、かつ従来の誘電体キャパシタに比べて各層
の接触面積が大きく蓄積容量が大きくなる。
【００３１】次に、図２〜図３および図１を参照して上
記誘電体メモリ１０の製造方法について説明する。
記誘電体メモリ１０の製造方法について説明する。
【００３２】まず、図２（Ａ）に示したように、例えば
ｐ型のシリコン基板１１の上に公知のＤＲＡＭ（Dynami
c Random Access Memory) トランジスタプロセスと同様
のプロセスにより、フィールド絶縁膜１２，ソース・ド
レインとなる不純物領域１３Ａ〜１３Ｃ、ワード線１５
Ａ〜１５Ｄおよびビット線２２を形成した後、例えばＣ
ＶＤ（Chemical Vapor Deposition:化学的気相成長 )法
により例えばＢＰＳＧからなる層間絶縁膜１６を形成す
る。続いて、この層間絶縁膜１６に接続孔１６ａ，１６
ｂを形成し、これら接続孔１６ａ，１６ｂにそれぞれ例
えばＣＶＤ法により多結晶シリコンを埋め込むと共にこ
の多結晶シリコン中に例えば燐（Ｐ）を添加（ドープ）
してコンタクトプラグ層２１を形成する。その後、層間
絶縁膜１６の表面を例えばＣＭＰ（Chemical and Mecha
nical Polishing : 化学的機械研磨）法により平坦化
し、この層間絶縁膜１６上に例えばＣＶＤ法によりＢＰ
ＳＧからなる層間絶縁膜１７を形成する。
ｐ型のシリコン基板１１の上に公知のＤＲＡＭ（Dynami
c Random Access Memory) トランジスタプロセスと同様
のプロセスにより、フィールド絶縁膜１２，ソース・ド
レインとなる不純物領域１３Ａ〜１３Ｃ、ワード線１５
Ａ〜１５Ｄおよびビット線２２を形成した後、例えばＣ
ＶＤ（Chemical Vapor Deposition:化学的気相成長 )法
により例えばＢＰＳＧからなる層間絶縁膜１６を形成す
る。続いて、この層間絶縁膜１６に接続孔１６ａ，１６
ｂを形成し、これら接続孔１６ａ，１６ｂにそれぞれ例
えばＣＶＤ法により多結晶シリコンを埋め込むと共にこ
の多結晶シリコン中に例えば燐（Ｐ）を添加（ドープ）
してコンタクトプラグ層２１を形成する。その後、層間
絶縁膜１６の表面を例えばＣＭＰ（Chemical and Mecha
nical Polishing : 化学的機械研磨）法により平坦化
し、この層間絶縁膜１６上に例えばＣＶＤ法によりＢＰ
ＳＧからなる層間絶縁膜１７を形成する。
【００３３】次に、図２（Ｂ）に示したように、層間絶
縁膜１７上にキャパシタパターンを有するフォトレジス
ト膜３２′を形成し、このフォトレジスト膜３２′をマ
スクとして等方性エッチングを行い、コンタクトプラグ
層２１に達する溝部１７ａ，１７ｂを形成する。等方性
エッチングとしては、例えばエッチング液として希フッ
酸（ＨＦ）を用いたウェットエッチングを隣接する溝部
１７ａ，１７ｂ間が最小線幅（Ｆ）（例えば０．２５μ
ｍ）若しくはそれ以下となるまで数分（例えば３０分）
間行う。
縁膜１７上にキャパシタパターンを有するフォトレジス
ト膜３２′を形成し、このフォトレジスト膜３２′をマ
スクとして等方性エッチングを行い、コンタクトプラグ
層２１に達する溝部１７ａ，１７ｂを形成する。等方性
エッチングとしては、例えばエッチング液として希フッ
酸（ＨＦ）を用いたウェットエッチングを隣接する溝部
１７ａ，１７ｂ間が最小線幅（Ｆ）（例えば０．２５μ
ｍ）若しくはそれ以下となるまで数分（例えば３０分）
間行う。
【００３４】なお、下部電極層１８、誘電体膜１９およ
び上部電極層２０の被覆性が良くない場合には、図２
（Ｂ）に点線１７ｃで示したように、溝部１７ａ，１７
ｂの開口部の端部（エッジ）を滑らかにするため、リフ
ロー（再流動）を施すことが好ましい。具体的には、層
間絶縁膜１７をＢＰＳＧにより形成した場合には、例え
ば８５０°Ｃの熱処理を１０分間行う。続いて、溝部１
７ａ，１７ｂが形成された層間絶縁膜１７の表面に、イ
オン注入法あるいはＮＨ3 （アンモニア）およびＮ2 Ｏ
（亜酸化窒素）を用いたＲＴＡ（Rapid Thermal Anneal
ing)により窒素を注入し、相互拡散防止領域１７Ａを形
成する。
び上部電極層２０の被覆性が良くない場合には、図２
（Ｂ）に点線１７ｃで示したように、溝部１７ａ，１７
ｂの開口部の端部（エッジ）を滑らかにするため、リフ
ロー（再流動）を施すことが好ましい。具体的には、層
間絶縁膜１７をＢＰＳＧにより形成した場合には、例え
ば８５０°Ｃの熱処理を１０分間行う。続いて、溝部１
７ａ，１７ｂが形成された層間絶縁膜１７の表面に、イ
オン注入法あるいはＮＨ3 （アンモニア）およびＮ2 Ｏ
（亜酸化窒素）を用いたＲＴＡ（Rapid Thermal Anneal
ing)により窒素を注入し、相互拡散防止領域１７Ａを形
成する。
【００３５】次に、図２（Ｃ）に示したように、例えば
白金（Ｐｔ）からなる膜厚１００ｎｍの下部電極層１
８、例えばＳＢＴなどの強誘電体材料からなる膜厚１０
０ｎｍの誘電体膜１９、および例えば白金（Ｐｔ）から
なる例えば膜厚０．５μｍの上部電極層２０をそれぞれ
例えばスパッタ法やＣＶＤ法によって順次形成する。な
お、このとき層間絶縁膜１７と下部電極層１８との間の
熱膨張係数が大きく異なり剥離し易い場合にはＴａ（タ
ンタル）やその酸化物等からなる緩衝層を設けて、下部
電極層１８の剥離を防止することが望ましい。
白金（Ｐｔ）からなる膜厚１００ｎｍの下部電極層１
８、例えばＳＢＴなどの強誘電体材料からなる膜厚１０
０ｎｍの誘電体膜１９、および例えば白金（Ｐｔ）から
なる例えば膜厚０．５μｍの上部電極層２０をそれぞれ
例えばスパッタ法やＣＶＤ法によって順次形成する。な
お、このとき層間絶縁膜１７と下部電極層１８との間の
熱膨張係数が大きく異なり剥離し易い場合にはＴａ（タ
ンタル）やその酸化物等からなる緩衝層を設けて、下部
電極層１８の剥離を防止することが望ましい。
【００３６】次に、図３（Ａ）に示したように、層間絶
縁膜１７を終点検出層として、下部電極層１８、誘電体
膜層１９および上部電極層２０のうち溝部１７ａ，１７
ｂ以外の領域部分をＣＭＰ法により選択的に除去すると
共に表面を平坦化する。これにより下部電極層１８およ
び誘電体膜１９の各両端部が上部電極層２０の表面と共
に平坦面を構成する誘電体キャパシタ１０Ｂが、層間絶
縁膜１７の溝部１７ａ，１７ｂ内にそれぞれ形成され
る。
縁膜１７を終点検出層として、下部電極層１８、誘電体
膜層１９および上部電極層２０のうち溝部１７ａ，１７
ｂ以外の領域部分をＣＭＰ法により選択的に除去すると
共に表面を平坦化する。これにより下部電極層１８およ
び誘電体膜１９の各両端部が上部電極層２０の表面と共
に平坦面を構成する誘電体キャパシタ１０Ｂが、層間絶
縁膜１７の溝部１７ａ，１７ｂ内にそれぞれ形成され
る。
【００３７】次に、図３（Ｂ）に示したように、誘電体
キャパシタ１０Ｂおよび層間絶縁膜１７上に、例えばＣ
ＶＤ法によってＰＳＧからなる層間絶縁膜２３を形成す
る。続いて、フォトリソグラフィ技術によって層間絶縁
膜２３に接続孔２３ａ，２３ｂを形成したのち、層間絶
縁膜２３上に例えばＡｌ（アルミニウム）を蒸着し、パ
ターニングすることにより配線層２４ａ，２４ｂを形成
する。なお、必要に応じて接続孔２３ａ，２３ｂにＷ
（タングステン）等を充填するようにしてもよい。以後
は通常の金属配線工程を経ることにより図１に示した誘
電体メモリ１０が完成する。
キャパシタ１０Ｂおよび層間絶縁膜１７上に、例えばＣ
ＶＤ法によってＰＳＧからなる層間絶縁膜２３を形成す
る。続いて、フォトリソグラフィ技術によって層間絶縁
膜２３に接続孔２３ａ，２３ｂを形成したのち、層間絶
縁膜２３上に例えばＡｌ（アルミニウム）を蒸着し、パ
ターニングすることにより配線層２４ａ，２４ｂを形成
する。なお、必要に応じて接続孔２３ａ，２３ｂにＷ
（タングステン）等を充填するようにしてもよい。以後
は通常の金属配線工程を経ることにより図１に示した誘
電体メモリ１０が完成する。
【００３８】このように本実施の形態では、トランジス
タ１０Ａ，１０Ａ上に層間絶縁膜１７を形成すると共に
この層間絶縁膜１７に溝部１７ａ，１７ｂを設け、これ
ら溝部１７ａ，１７ｂを含む層間絶縁膜１７上に下部電
極層１８、誘電体膜１９および上部電極層２０を順次積
層し、その後ＣＭＰ法により一括して不要部分を除去し
て表面を平坦化するようにしたので、電極材料としてＰ
ｔのように微細加工の困難な材料を用いたとしても誘電
体キャパシタ１０Ｂ，１０Ｂを容易に作成することがで
きる。また、従来のイオンミリング法による微細加工プ
ロセスが不要であるため、プロセスが簡略化される。
タ１０Ａ，１０Ａ上に層間絶縁膜１７を形成すると共に
この層間絶縁膜１７に溝部１７ａ，１７ｂを設け、これ
ら溝部１７ａ，１７ｂを含む層間絶縁膜１７上に下部電
極層１８、誘電体膜１９および上部電極層２０を順次積
層し、その後ＣＭＰ法により一括して不要部分を除去し
て表面を平坦化するようにしたので、電極材料としてＰ
ｔのように微細加工の困難な材料を用いたとしても誘電
体キャパシタ１０Ｂ，１０Ｂを容易に作成することがで
きる。また、従来のイオンミリング法による微細加工プ
ロセスが不要であるため、プロセスが簡略化される。
【００３９】更に、本実施の形態では、層間絶縁膜１７
の下部電極層１８の近傍領域にＮ2による相互拡散防止
領域１７Ａを形成するようにしたので、層間絶縁膜１７
と下部電極層１８との間の相互拡散を阻止することがで
きる。このため隣接する下部電極層１８同士の電気的な
短絡を防止することができる。また、本実施の形態で
は、層間絶縁膜１７と下部電極層１８との間にＴａ（タ
ンタル）やその酸化物等からなる緩衝層を設けることに
より、下部電極層１８の剥離を防止することもできる。
の下部電極層１８の近傍領域にＮ2による相互拡散防止
領域１７Ａを形成するようにしたので、層間絶縁膜１７
と下部電極層１８との間の相互拡散を阻止することがで
きる。このため隣接する下部電極層１８同士の電気的な
短絡を防止することができる。また、本実施の形態で
は、層間絶縁膜１７と下部電極層１８との間にＴａ（タ
ンタル）やその酸化物等からなる緩衝層を設けることに
より、下部電極層１８の剥離を防止することもできる。
【００４０】〔第２の実施の形態〕図４は本発明の第２
の実施の形態に係る誘電体メモリ３０の構成を表すもの
である。この誘電体メモリ３０は、誘電体キャパシタ３
０Ｂの断面形状が第１の実施の形態と異なり、その他の
構成は第１の実施の形態と同様である。以下、第１の実
施の形態と異なる点についてのみ説明し、その他の説明
は省略する。
の実施の形態に係る誘電体メモリ３０の構成を表すもの
である。この誘電体メモリ３０は、誘電体キャパシタ３
０Ｂの断面形状が第１の実施の形態と異なり、その他の
構成は第１の実施の形態と同様である。以下、第１の実
施の形態と異なる点についてのみ説明し、その他の説明
は省略する。
【００４１】本実施の形態において、層間絶縁膜１７に
形成される溝部３１ａ，３１ｂはそれぞれその側面にテ
ーパ部が設けられており断面が台形状となっている。従
って、下部電極層１８，誘電体膜１９および上部電極層
２０も溝部３１ａ，３１ｂの形状に応じて両端にテーパ
部を有する形状となっている。このように溝部３１ａ，
３１ｂにテーパ部を設けることにより、各層の両端部に
おける被覆性を向上させることができ、誘電体キャパシ
タ３０Ｂの特性が安定する。
形成される溝部３１ａ，３１ｂはそれぞれその側面にテ
ーパ部が設けられており断面が台形状となっている。従
って、下部電極層１８，誘電体膜１９および上部電極層
２０も溝部３１ａ，３１ｂの形状に応じて両端にテーパ
部を有する形状となっている。このように溝部３１ａ，
３１ｂにテーパ部を設けることにより、各層の両端部に
おける被覆性を向上させることができ、誘電体キャパシ
タ３０Ｂの特性が安定する。
【００４２】溝部３１ａ，３１ｂはフォトレジスト膜の
後退を利用して形成することができる。すなわち、例え
ば図５に示したように、層間絶縁膜１７を形成した後、
この層間絶縁膜１７の上に溝部のパターンを有するフォ
トレジスト膜３２を形成し、次いで、例えば２５０°Ｃ
の温度で加熱することにより、フォトレジスト膜３２の
角部にテーパ部３２ａ形成する。この状態で、フォトレ
ジストとの選択比の小さい条件で異方性エッチングを行
うと、フォトレジストの後退によりテーパ部を有する溝
部３１ａ，３１ｂが形成される。それ以降は第１の実施
の形態と同様に、下部電極層１８、誘電体膜１９および
上部電極層２０を順次積層し、その後ＣＭＰ法により一
括して不要部分を除去することにより表面を平坦化すれ
ばよい。
後退を利用して形成することができる。すなわち、例え
ば図５に示したように、層間絶縁膜１７を形成した後、
この層間絶縁膜１７の上に溝部のパターンを有するフォ
トレジスト膜３２を形成し、次いで、例えば２５０°Ｃ
の温度で加熱することにより、フォトレジスト膜３２の
角部にテーパ部３２ａ形成する。この状態で、フォトレ
ジストとの選択比の小さい条件で異方性エッチングを行
うと、フォトレジストの後退によりテーパ部を有する溝
部３１ａ，３１ｂが形成される。それ以降は第１の実施
の形態と同様に、下部電極層１８、誘電体膜１９および
上部電極層２０を順次積層し、その後ＣＭＰ法により一
括して不要部分を除去することにより表面を平坦化すれ
ばよい。
【００４３】〔第３の実施の形態〕図６は本発明の第３
の実施の形態に係る誘電体メモリ４０の構成を表すもの
である。この誘電体メモリ４０は、層間絶縁膜１７の厚
さを上記実施の形態に比べて厚くすると共に溝部４１
ａ，４１ｂを深くし、かつ断面形状を矩形状（長方形）
若しくは正方形状とし、キャパシタ面積の増大、すなわ
ち大容量化を図ったものであり、第１および第２の実施
の形態では十分な信号量が得られない場合に有効であ
る。その他の構成は第１の実施の形態と同様である。
の実施の形態に係る誘電体メモリ４０の構成を表すもの
である。この誘電体メモリ４０は、層間絶縁膜１７の厚
さを上記実施の形態に比べて厚くすると共に溝部４１
ａ，４１ｂを深くし、かつ断面形状を矩形状（長方形）
若しくは正方形状とし、キャパシタ面積の増大、すなわ
ち大容量化を図ったものであり、第１および第２の実施
の形態では十分な信号量が得られない場合に有効であ
る。その他の構成は第１の実施の形態と同様である。
【００４４】ところで、一般に、キャパシタ形状を矩形
若しくは正方形とすると、各層のコーナ部に電界が集中
し特性変動量が大きくなる。しかし、本実施の形態のよ
うに、高さ方向のキャパシタ面積が大きくなると、コー
ナ部における特性変動量は相対的に小さくなる。このた
め第１および第２の実施の形態のように、溝部の底部に
おいてコーナ部を弯曲させたり、テーパ部を設ける必要
性は少なくなる。従って、本実施の形態では、層間絶縁
膜１７をＲＩＥにより異方性エッチングし、断面矩形状
の溝部４１ａ，４１ｂを形成した後、開口部の端部（エ
ッジ）部分をリフローによりなだらかにし、次いで、第
１の実施の形態と同様に、下部電極層１８、誘電体膜１
９および上部電極層２０を順次積層し、その後ＣＭＰ法
により一括して不要部分を除去するだけで、良好な特性
を有する誘電体キャパシタを作成することができる。
若しくは正方形とすると、各層のコーナ部に電界が集中
し特性変動量が大きくなる。しかし、本実施の形態のよ
うに、高さ方向のキャパシタ面積が大きくなると、コー
ナ部における特性変動量は相対的に小さくなる。このた
め第１および第２の実施の形態のように、溝部の底部に
おいてコーナ部を弯曲させたり、テーパ部を設ける必要
性は少なくなる。従って、本実施の形態では、層間絶縁
膜１７をＲＩＥにより異方性エッチングし、断面矩形状
の溝部４１ａ，４１ｂを形成した後、開口部の端部（エ
ッジ）部分をリフローによりなだらかにし、次いで、第
１の実施の形態と同様に、下部電極層１８、誘電体膜１
９および上部電極層２０を順次積層し、その後ＣＭＰ法
により一括して不要部分を除去するだけで、良好な特性
を有する誘電体キャパシタを作成することができる。
【００４５】第２および第３の実施の形態においても、
誘電体キャパシタを容易に作成することができると共に
プロセスが簡略化される等の効果は第１の実施の形態と
同様である。
誘電体キャパシタを容易に作成することができると共に
プロセスが簡略化される等の効果は第１の実施の形態と
同様である。
【００４６】〔第４の実施の形態〕図７は本発明の第４
の実施の形態に係る誘電体メモリ５０の構成を表してい
る。この誘電体メモリ５０は、第３の実施の形態と同様
に層間絶縁膜１７にレジストマスクを用いて溝部５１
ａ，５１ｂを形成した後、レジストマスクを除去した状
態あるいはレジストマスクを残した状態で更に等方性エ
ッチングを施すことにより、溝部５１ａ，５１ｂの容積
を大きくし、キャパシタ表面積の増大を図ったものであ
る。本実施の形態では、このエッチングの際に層間絶縁
膜１７のエッチング速度と多結晶シリコンからなるコン
タクトプラグ層２１のそれとを等しく設定する。エッチ
ングガスとしては、例えば（ＣＦ4 ＋Ｏ2 ）ガスが用い
られる。
の実施の形態に係る誘電体メモリ５０の構成を表してい
る。この誘電体メモリ５０は、第３の実施の形態と同様
に層間絶縁膜１７にレジストマスクを用いて溝部５１
ａ，５１ｂを形成した後、レジストマスクを除去した状
態あるいはレジストマスクを残した状態で更に等方性エ
ッチングを施すことにより、溝部５１ａ，５１ｂの容積
を大きくし、キャパシタ表面積の増大を図ったものであ
る。本実施の形態では、このエッチングの際に層間絶縁
膜１７のエッチング速度と多結晶シリコンからなるコン
タクトプラグ層２１のそれとを等しく設定する。エッチ
ングガスとしては、例えば（ＣＦ4 ＋Ｏ2 ）ガスが用い
られる。
【００４７】本実施の形態では、このような方法により
隣接するキャパシタの溝部５１ａ，５１ｂ間の距離Ｗを
最小線幅Ｆよりも小さく設定することができる。
隣接するキャパシタの溝部５１ａ，５１ｂ間の距離Ｗを
最小線幅Ｆよりも小さく設定することができる。
【００４８】ところで、誘電体メモリのセル構造は、従
来のＤＲＡＭのそれと類似し、開発の傾向も同様であ
る。そのため究極的なセル面積は４Ｆ×２Ｆ（Ｆ；最小
線幅）であり、キャパシタ平面積は図８（Ａ）に示した
ように３Ｆ×Ｆと表現される。一方、誘電体メモリの構
造上、ＤＲＡＭと大きく異なる点は、誘電体メモリにお
いては、各キャパシタにおける上部電極が配線層（プレ
ート線）と接続孔を介して電気的に接続されている点で
ある。この接続孔は通常、最小線幅で設計されるので、
リソグラフィの合わせを考慮すると、上部電極からはみ
出してしまう。
来のＤＲＡＭのそれと類似し、開発の傾向も同様であ
る。そのため究極的なセル面積は４Ｆ×２Ｆ（Ｆ；最小
線幅）であり、キャパシタ平面積は図８（Ａ）に示した
ように３Ｆ×Ｆと表現される。一方、誘電体メモリの構
造上、ＤＲＡＭと大きく異なる点は、誘電体メモリにお
いては、各キャパシタにおける上部電極が配線層（プレ
ート線）と接続孔を介して電気的に接続されている点で
ある。この接続孔は通常、最小線幅で設計されるので、
リソグラフィの合わせを考慮すると、上部電極からはみ
出してしまう。
【００４９】特に、上述の誘電体メモリ１０，３０，４
０，５０では図８（Ｂ）に示したように、いずれも下部
電極層１８および上部電極層２０が誘電体膜１９と共に
層間絶縁膜１７の表面に出ているため、図に二点鎖線で
示したように接続孔２３ａの位置がずれてしまうと、下
部電極層１８と上部電極層２０とが電気的に短絡する虞
れがある。以下、このような電極間の短絡防止構造を備
えた誘電体メモリを、本発明の第５の実施の形態として
説明する。
０，５０では図８（Ｂ）に示したように、いずれも下部
電極層１８および上部電極層２０が誘電体膜１９と共に
層間絶縁膜１７の表面に出ているため、図に二点鎖線で
示したように接続孔２３ａの位置がずれてしまうと、下
部電極層１８と上部電極層２０とが電気的に短絡する虞
れがある。以下、このような電極間の短絡防止構造を備
えた誘電体メモリを、本発明の第５の実施の形態として
説明する。
【００５０】〔第５の実施の形態〕図９および図１０は
第５の実施の形態に係る誘電体メモリ６０の製造工程を
表すものである。なお、図３（Ｂ）までの工程は、誘電
体キャパシタの形状が異なるのみで、その他の構成は実
質的に同一であるのでその説明は省略し、その後の工程
について説明する。
第５の実施の形態に係る誘電体メモリ６０の製造工程を
表すものである。なお、図３（Ｂ）までの工程は、誘電
体キャパシタの形状が異なるのみで、その他の構成は実
質的に同一であるのでその説明は省略し、その後の工程
について説明する。
【００５１】図９において、上記実施の形態と同様に、
層間絶縁膜１７の溝部６１ａ，６１ｂ内にそれぞれ下部
電極層６２、誘電体膜６３および上部電極層６４からな
る誘電体キャパシタを形成した後、この誘電体キャパシ
タおよび層間絶縁膜１７上に例えばＮＳＧからなる層間
絶縁膜６５を形成する。この層間絶縁膜６５に最小線幅
Ｆの接続孔６５ａ，６５ｂを形成した後、この層間絶縁
膜６５上に例えばＣＶＤ法によりＳｉＯ2 （シリコン酸
化膜）からなる絶縁膜６６を形成する。続いて、ＲＩＥ
を施し、図１０（Ａ），（Ｂ）に示したように、接続孔
６５ａ，６５ｂの内壁にそれぞれサイドウォール膜６６
Ａ，６６Ｂを形成する。これにより最小線幅Ｆよりも実
質的に幅の狭い接続孔６７ａ，６７ｂが形成される。
層間絶縁膜１７の溝部６１ａ，６１ｂ内にそれぞれ下部
電極層６２、誘電体膜６３および上部電極層６４からな
る誘電体キャパシタを形成した後、この誘電体キャパシ
タおよび層間絶縁膜１７上に例えばＮＳＧからなる層間
絶縁膜６５を形成する。この層間絶縁膜６５に最小線幅
Ｆの接続孔６５ａ，６５ｂを形成した後、この層間絶縁
膜６５上に例えばＣＶＤ法によりＳｉＯ2 （シリコン酸
化膜）からなる絶縁膜６６を形成する。続いて、ＲＩＥ
を施し、図１０（Ａ），（Ｂ）に示したように、接続孔
６５ａ，６５ｂの内壁にそれぞれサイドウォール膜６６
Ａ，６６Ｂを形成する。これにより最小線幅Ｆよりも実
質的に幅の狭い接続孔６７ａ，６７ｂが形成される。
【００５２】その後は第１の実施の形態と同様に、層間
絶縁膜６５上に例えばＡｌ（アルミニウム）を蒸着し、
パターニングすることにより配線層６８ａ，６８ｂ（プ
レート線）を形成する。以後は通常の金属配線工程を経
て本実施の形態の誘電体メモリ６０が完成する。
絶縁膜６５上に例えばＡｌ（アルミニウム）を蒸着し、
パターニングすることにより配線層６８ａ，６８ｂ（プ
レート線）を形成する。以後は通常の金属配線工程を経
て本実施の形態の誘電体メモリ６０が完成する。
【００５３】本実施の形態では、配線層６８ａ，６８ｂ
各々と誘電体キャパシタ６０Ｂの上部電極層６４との電
気的接続部にサイドウォール膜６６Ａを形成するように
したので、最小線幅Ｆよりも実質的に幅の狭い接続孔６
７ａ，６７ｂを形成することができる。よって、上部電
極層６４と配線層６８ａ，６８ｂとの接続工程におい
て、下部電極層６２と上部電極層６４とが電気的に短絡
する虞れがなくなる。
各々と誘電体キャパシタ６０Ｂの上部電極層６４との電
気的接続部にサイドウォール膜６６Ａを形成するように
したので、最小線幅Ｆよりも実質的に幅の狭い接続孔６
７ａ，６７ｂを形成することができる。よって、上部電
極層６４と配線層６８ａ，６８ｂとの接続工程におい
て、下部電極層６２と上部電極層６４とが電気的に短絡
する虞れがなくなる。
【００５４】〔第６の実施の形態〕本実施の形態では、
上記各実施の形態において下部電極層、誘電体膜および
上部電極層を積層した後、ＣＭＰ法により不要部分を除
去する際に、主に下部電極層および上部電極層の構成材
料に塑性ひずみが生じて、余分な凸部（バリ）（図１１
（Ｂ）参照）が派生した場合の製造方法について説明す
る。なお、ここでは第１の実施の形態の誘電体メモリ１
０を例に挙げて説明する。以下、第１の実施の形態と異
なる点についてのみ説明し、その他については、第１の
実施の形態と同一の符号を付しその説明を省略する。
上記各実施の形態において下部電極層、誘電体膜および
上部電極層を積層した後、ＣＭＰ法により不要部分を除
去する際に、主に下部電極層および上部電極層の構成材
料に塑性ひずみが生じて、余分な凸部（バリ）（図１１
（Ｂ）参照）が派生した場合の製造方法について説明す
る。なお、ここでは第１の実施の形態の誘電体メモリ１
０を例に挙げて説明する。以下、第１の実施の形態と異
なる点についてのみ説明し、その他については、第１の
実施の形態と同一の符号を付しその説明を省略する。
【００５５】図１１（Ａ），（Ｂ）は、本実施の形態に
係る誘電体メモリ１０の主要な製造工程を表すものであ
る。本実施の形態では、まず、第１の実施の形態の図２
（Ｂ）までと同一の工程により、例えば深さ４００ｎ
ｍ、幅１５００ｎｍの大きさの溝部１７ａ，１７ｂ等を
形成する。
係る誘電体メモリ１０の主要な製造工程を表すものであ
る。本実施の形態では、まず、第１の実施の形態の図２
（Ｂ）までと同一の工程により、例えば深さ４００ｎ
ｍ、幅１５００ｎｍの大きさの溝部１７ａ，１７ｂ等を
形成する。
【００５６】次に、図１１（Ａ）に示したように、例え
ばスパッタリング法により厚さ２０ｎｍのＴｉ膜および
厚さ１２０ｎｍのＰｔ膜を順次積層して下部電極層１
８′を形成する。そののち、例えばＣＶＤ法によりＳＢ
Ｔ膜を成膜し、このＳＢＴ膜に熱処理を施して厚さ１５
０ｎｍの多結晶ＳＢＴよりなる誘電体膜１９を形成す
る。更に、誘電体膜１９上に、例えばスパッタリング法
により厚さ１５０ｎｍのＰｔよりなる上部電極層２０を
形成する。
ばスパッタリング法により厚さ２０ｎｍのＴｉ膜および
厚さ１２０ｎｍのＰｔ膜を順次積層して下部電極層１
８′を形成する。そののち、例えばＣＶＤ法によりＳＢ
Ｔ膜を成膜し、このＳＢＴ膜に熱処理を施して厚さ１５
０ｎｍの多結晶ＳＢＴよりなる誘電体膜１９を形成す
る。更に、誘電体膜１９上に、例えばスパッタリング法
により厚さ１５０ｎｍのＰｔよりなる上部電極層２０を
形成する。
【００５７】次に、図１１（Ｂ）に示したように、層間
絶縁膜１７を最終点検層として、下部電極層１８′、誘
電体膜１９および上部電極層２０の不要部分を例えばＣ
ＭＰ法により一括して除去する。このとき、下部電極層
１８′および上部電極層２０を構成するＰｔの方が、誘
電体膜１９を構成するＳＢＴよりも延性に富んでいるた
めに、Ｐｔのバリが誘電体膜１９側にはみ出す。すなわ
ち、誘電体膜１９および層間絶縁膜１７の表面に、下部
電極層１８′側のＰｔによる凸部１８′ａ、上部電極層
２０側のＰｔによる凸部２０ａが生じる。これら凸部１
８′ａ，２０ａの発生状況によっては、下部電極層１
８′と上部電極層２０との間、あるいは隣接する下部電
極層１８′間が電気的に短絡してしまう。
絶縁膜１７を最終点検層として、下部電極層１８′、誘
電体膜１９および上部電極層２０の不要部分を例えばＣ
ＭＰ法により一括して除去する。このとき、下部電極層
１８′および上部電極層２０を構成するＰｔの方が、誘
電体膜１９を構成するＳＢＴよりも延性に富んでいるた
めに、Ｐｔのバリが誘電体膜１９側にはみ出す。すなわ
ち、誘電体膜１９および層間絶縁膜１７の表面に、下部
電極層１８′側のＰｔによる凸部１８′ａ、上部電極層
２０側のＰｔによる凸部２０ａが生じる。これら凸部１
８′ａ，２０ａの発生状況によっては、下部電極層１
８′と上部電極層２０との間、あるいは隣接する下部電
極層１８′間が電気的に短絡してしまう。
【００５８】そこで、本実施の形態では、次に、例え
ば、サコム社製ＲＩＥ装置（RIE-10NL）用いて基板１１
の全面に、Ａｒ（アルゴン）ガスとＣｌ2 （塩素）ガス
との混合ガスを流量比が、例えばＡｒ：Ｃｌ2 ＝３：７
となるように供給しつつ、エッチング圧力（ガス圧力）
５ｍＴｏｒｒ、プラズマ発生電力９０Ｗの条件でＲＩＥ
を行い、凸部１８′ａ，２０ａを除去する。このとき、
凸部１８′ａ，２０ａが生じた領域以外の平坦な領域に
はレジスト膜（図示せず）などを形成して、表面を保護
するようにするとよい。この条件でのＰｔのエッチング
速度は約１３．８ｎｍ／ｍｉｎであり、ＳＢＴのエッチ
ング速度は約５．７ｎｍ／ｍｉｎである。従って、効率
よく凸部１８′ａ，２０ａを除去することができる。こ
れにより、図３（Ａ）に示したような下部電極層１８′
および誘電体膜１９の各両端部が上部電極層２０の表面
と共に平坦面を構成する誘電体キャパシタが、層間絶縁
膜１７の溝部１７ａ，１７ｂ内にそれぞれ形成される。
ば、サコム社製ＲＩＥ装置（RIE-10NL）用いて基板１１
の全面に、Ａｒ（アルゴン）ガスとＣｌ2 （塩素）ガス
との混合ガスを流量比が、例えばＡｒ：Ｃｌ2 ＝３：７
となるように供給しつつ、エッチング圧力（ガス圧力）
５ｍＴｏｒｒ、プラズマ発生電力９０Ｗの条件でＲＩＥ
を行い、凸部１８′ａ，２０ａを除去する。このとき、
凸部１８′ａ，２０ａが生じた領域以外の平坦な領域に
はレジスト膜（図示せず）などを形成して、表面を保護
するようにするとよい。この条件でのＰｔのエッチング
速度は約１３．８ｎｍ／ｍｉｎであり、ＳＢＴのエッチ
ング速度は約５．７ｎｍ／ｍｉｎである。従って、効率
よく凸部１８′ａ，２０ａを除去することができる。こ
れにより、図３（Ａ）に示したような下部電極層１８′
および誘電体膜１９の各両端部が上部電極層２０の表面
と共に平坦面を構成する誘電体キャパシタが、層間絶縁
膜１７の溝部１７ａ，１７ｂ内にそれぞれ形成される。
【００５９】なお、Ｐｔの代わりにＩｒを用いて下部電
極層１８′および上部電極層２０を構成した場合には、
上述した条件でＲＩＥを行うと、Ｉｒのエッチング速度
は約４．９ｎｍ／ｍｉｎであり、ＳＢＴのエッチング速
度は既に述べたように約５．７ｎｍ／ｍｉｎである。従
って、この場合も凸部１８′ａ，２０ａの除去は可能で
ある。更に、下部電極層１８′をＴｉとＰｔとにより構
成し、上部電極層２０をＩｒにより構成した場合におい
ても凸部１８′ａ，２０ａの除去は可能である。
極層１８′および上部電極層２０を構成した場合には、
上述した条件でＲＩＥを行うと、Ｉｒのエッチング速度
は約４．９ｎｍ／ｍｉｎであり、ＳＢＴのエッチング速
度は既に述べたように約５．７ｎｍ／ｍｉｎである。従
って、この場合も凸部１８′ａ，２０ａの除去は可能で
ある。更に、下部電極層１８′をＴｉとＰｔとにより構
成し、上部電極層２０をＩｒにより構成した場合におい
ても凸部１８′ａ，２０ａの除去は可能である。
【００６０】このように本実施の形態では、下部電極層
１８′、誘電体膜１９および上部電極層２０の不要部分
をＣＭＰ法により除去して一旦平坦化した後、凸部１
８′ａ，２０ａが派生して表面に凹凸が生じた場合に、
ＲＩＥにより凸部１８′ａ，２０ａを除去して表面を完
全に平坦化するようにしたので、下部電極層１８′と上
部電極層２０、あるいは隣接する下部電極層１８′同士
が電気的に短絡する虞れがなくなる。
１８′、誘電体膜１９および上部電極層２０の不要部分
をＣＭＰ法により除去して一旦平坦化した後、凸部１
８′ａ，２０ａが派生して表面に凹凸が生じた場合に、
ＲＩＥにより凸部１８′ａ，２０ａを除去して表面を完
全に平坦化するようにしたので、下部電極層１８′と上
部電極層２０、あるいは隣接する下部電極層１８′同士
が電気的に短絡する虞れがなくなる。
【００６１】〔第７の実施の形態〕第７の実施の形態
は、ＣＭＰを行う際に上部からの圧力が加えられて層間
絶縁膜の溝部内に応力が集中した場合においても、ＳＢ
Ｔなどの硬くて脆い誘電体膜１９の溝部内に形成された
部分が破壊されることのない誘電体キャパシタの製造方
法およびそれにより製造される誘電体キャパシタに関す
る。
は、ＣＭＰを行う際に上部からの圧力が加えられて層間
絶縁膜の溝部内に応力が集中した場合においても、ＳＢ
Ｔなどの硬くて脆い誘電体膜１９の溝部内に形成された
部分が破壊されることのない誘電体キャパシタの製造方
法およびそれにより製造される誘電体キャパシタに関す
る。
【００６２】図１２（Ａ），（Ｂ）は本実施の形態に係
る誘電体メモリ７０の主要な製造工程を表すものであ
る。本実施の形態では、第１の実施の形態の図２（Ｂ）
までと同一の工程により、例えば深さ３３０〜３５０ｎ
ｍの溝部１７ａ，１７ｂ等を形成した後、図１２（Ａ）
に示したように、例えばＰｔからなる膜厚１００ｎｍの
下部電極層７１、例えばＳＢＴなどの強誘電体材料から
なる膜厚１００ｎｍの誘電体膜７２、および例えばＰｔ
からなる例えば膜厚８０〜１００ｎｍの上部電極層７３
をそれぞれ例えばＣＶＤ法あるいはスパッタ法によって
順次形成する。ここでは、上部電極層７３の厚さが膜厚
８０〜１００ｎｍ程度であるので、層間絶縁膜１７の表
面の高さは上部電極層７３の表面の高さよりも例えば５
０ｎｍ以下の範囲で高くなっている。なお、ＣＭＰに用
いられるＡｌ2 Ｏ3 （アルミナ）などの研磨剤の粒径の
平均値は、例えば５０ｎｍ以下程度であり、本実施の形
態では、上記高低差は、この平均粒径値程度となるよう
にすることが望ましい。
る誘電体メモリ７０の主要な製造工程を表すものであ
る。本実施の形態では、第１の実施の形態の図２（Ｂ）
までと同一の工程により、例えば深さ３３０〜３５０ｎ
ｍの溝部１７ａ，１７ｂ等を形成した後、図１２（Ａ）
に示したように、例えばＰｔからなる膜厚１００ｎｍの
下部電極層７１、例えばＳＢＴなどの強誘電体材料から
なる膜厚１００ｎｍの誘電体膜７２、および例えばＰｔ
からなる例えば膜厚８０〜１００ｎｍの上部電極層７３
をそれぞれ例えばＣＶＤ法あるいはスパッタ法によって
順次形成する。ここでは、上部電極層７３の厚さが膜厚
８０〜１００ｎｍ程度であるので、層間絶縁膜１７の表
面の高さは上部電極層７３の表面の高さよりも例えば５
０ｎｍ以下の範囲で高くなっている。なお、ＣＭＰに用
いられるＡｌ2 Ｏ3 （アルミナ）などの研磨剤の粒径の
平均値は、例えば５０ｎｍ以下程度であり、本実施の形
態では、上記高低差は、この平均粒径値程度となるよう
にすることが望ましい。
【００６３】次に、図１２（Ｂ）に示したように、層間
絶縁膜１７を終点検出層として、下部電極層７１、誘電
体膜層７２および上部電極層７３のうち溝部１７ａ，１
７ｂ以外の領域部分をＣＭＰ法により選択的に除去する
と共に表面を平坦化する。既に述べたようにＰｔなどの
電極構成材料が延性を有していることを考慮に入れる
と、これにより上部電極層７３の表面が下部電極層７１
および誘電体膜７２の各両端部よりも若干窪んでいる
か、下部電極層７１および誘電体膜７２の各両端部と共
に平坦面を構成する誘電体キャパシタ７０Ｂが、層間絶
縁膜１７の溝部１７ａ，１７ｂ内にそれぞれ形成され
る。
絶縁膜１７を終点検出層として、下部電極層７１、誘電
体膜層７２および上部電極層７３のうち溝部１７ａ，１
７ｂ以外の領域部分をＣＭＰ法により選択的に除去する
と共に表面を平坦化する。既に述べたようにＰｔなどの
電極構成材料が延性を有していることを考慮に入れる
と、これにより上部電極層７３の表面が下部電極層７１
および誘電体膜７２の各両端部よりも若干窪んでいる
か、下部電極層７１および誘電体膜７２の各両端部と共
に平坦面を構成する誘電体キャパシタ７０Ｂが、層間絶
縁膜１７の溝部１７ａ，１７ｂ内にそれぞれ形成され
る。
【００６４】このように本実施の形態では、ＣＭＰを行
う際に、ＣＭＰに用いられるＡｌ2Ｏ3 などの研磨剤の
粒径の平均値程度あるいはそれよりも大きな窪みを有す
る誘電体キャパシタ７０Ｂが溝部１７ａ，１７ｂに設け
られているので、上述した応力集中による誘電体膜７２
の破壊が効果的に防止される。
う際に、ＣＭＰに用いられるＡｌ2Ｏ3 などの研磨剤の
粒径の平均値程度あるいはそれよりも大きな窪みを有す
る誘電体キャパシタ７０Ｂが溝部１７ａ，１７ｂに設け
られているので、上述した応力集中による誘電体膜７２
の破壊が効果的に防止される。
【００６５】以上、いくつかの実施の形態を挙げて本発
明を説明したが、本発明は上記各実施の形態に限定され
るものではなく、種々変形可能である。例えば、上記各
実施の形態においては、誘電体キャパシタを構成する下
部電極層、誘電体膜および上部電極層等をそれぞれＣＶ
Ｄ法等により形成する例について説明したが、これらは
ＭＯＣＶＤ（Metal Organic Chemical Vapor Depositio
n ：有機金属化学的気相成長）やスパッタリング法等そ
の他の方法によって形成するようにしてもよい。
明を説明したが、本発明は上記各実施の形態に限定され
るものではなく、種々変形可能である。例えば、上記各
実施の形態においては、誘電体キャパシタを構成する下
部電極層、誘電体膜および上部電極層等をそれぞれＣＶ
Ｄ法等により形成する例について説明したが、これらは
ＭＯＣＶＤ（Metal Organic Chemical Vapor Depositio
n ：有機金属化学的気相成長）やスパッタリング法等そ
の他の方法によって形成するようにしてもよい。
【００６６】また、上記各実施の形態では、誘電体キャ
パシタを構成する下部電極層、誘電体膜および上部電極
層の一括加工をＣＭＰ法により行う例について説明した
が、その他、機械研磨法により一括加工するようにして
もよい。
パシタを構成する下部電極層、誘電体膜および上部電極
層の一括加工をＣＭＰ法により行う例について説明した
が、その他、機械研磨法により一括加工するようにして
もよい。
【００６７】更に、上記第６の実施の形態では、ＲＩＥ
により凸部１８′ａ，２０ａを除去する例について説明
したが、スパッタエッチングにより除去することもでき
る。
により凸部１８′ａ，２０ａを除去する例について説明
したが、スパッタエッチングにより除去することもでき
る。
【００６８】また、上記各実施の形態では、下部電極層
および上部電極層の構成材料としてＰｔやＩｒなどを用
いる例について説明したが、これらの構成材料として
は、Ｐｔ，Ｉｒ，Ｒｕ，ＲｈあるいはＰｄなどの貴金属
元素とＨｆ（ハフニウム），Ｚｒ（ジルコニウム）ある
いはＴｉなどの遷移金属元素と酸素とを含む遷移金属酸
素含有貴金属を用いることもできる。また、各電極層
は、単層構造のみならず、これらの材料よりなる多層構
造を有していてもよい。
および上部電極層の構成材料としてＰｔやＩｒなどを用
いる例について説明したが、これらの構成材料として
は、Ｐｔ，Ｉｒ，Ｒｕ，ＲｈあるいはＰｄなどの貴金属
元素とＨｆ（ハフニウム），Ｚｒ（ジルコニウム）ある
いはＴｉなどの遷移金属元素と酸素とを含む遷移金属酸
素含有貴金属を用いることもできる。また、各電極層
は、単層構造のみならず、これらの材料よりなる多層構
造を有していてもよい。
【００６９】更に、上記第７の実施の形態では、第１の
実施の形態の形状の誘電体キャパシタの製造方法につい
て説明したが、第２ないし第５の実施の形態の形状の誘
電体キャパシタを製造する場合にも適用することができ
る。
実施の形態の形状の誘電体キャパシタの製造方法につい
て説明したが、第２ないし第５の実施の形態の形状の誘
電体キャパシタを製造する場合にも適用することができ
る。
【００７０】
【発明の効果】以上説明したように請求項１ないし請求
項１３のいずれかに記載の誘電体キャパシタあるいは請
求項２４ないし請求項２７のいずれかに記載の誘電体メ
モリによれば、層間絶縁膜の溝部内に第１の電極層、誘
電体膜および第２の電極層からなる積層構造が埋設され
た構成を有しているため、第１の電極層および誘電体膜
を溝部の底面および側面に沿って積層させることにより
蓄積容量が大きくなるという効果を奏する。
項１３のいずれかに記載の誘電体キャパシタあるいは請
求項２４ないし請求項２７のいずれかに記載の誘電体メ
モリによれば、層間絶縁膜の溝部内に第１の電極層、誘
電体膜および第２の電極層からなる積層構造が埋設され
た構成を有しているため、第１の電極層および誘電体膜
を溝部の底面および側面に沿って積層させることにより
蓄積容量が大きくなるという効果を奏する。
【００７１】特に、請求項４または請求項５記載の誘電
体キャパシタによれば、溝部に弯曲部またはテーパ部を
設けるようにしたので、上記効果に加え、第１の電極
層、誘電体膜および第２の電極層の被覆性が向上し、特
性変動量が少なくなるという効果を奏する。
体キャパシタによれば、溝部に弯曲部またはテーパ部を
設けるようにしたので、上記効果に加え、第１の電極
層、誘電体膜および第２の電極層の被覆性が向上し、特
性変動量が少なくなるという効果を奏する。
【００７２】また、請求項７記載の誘電体キャパシタに
よれば、溝部の近傍に相互拡散防止領域を設けるように
したので、隣接する第１の電極層間の電気的な短絡を防
止することができる。更に、請求項８記載の誘電体キャ
パシタによれば、溝部と第１の電極層との間に緩衝層を
設けるようにしたので、第１の電極層の剥離を防止する
ことができる。
よれば、溝部の近傍に相互拡散防止領域を設けるように
したので、隣接する第１の電極層間の電気的な短絡を防
止することができる。更に、請求項８記載の誘電体キャ
パシタによれば、溝部と第１の電極層との間に緩衝層を
設けるようにしたので、第１の電極層の剥離を防止する
ことができる。
【００７３】また、請求項１３記載の誘電体キャパシタ
によれば、配線層と誘電体キャパシタの第２の電極層と
の電極的接続部にサイドウォール膜を形成するようにし
たので、電気的接続部を最小線幅よりも狭くすることが
でき、よって、第２の電極層と配線層との接続工程にお
いて、第１の電極層と第２の電極層とが電気的に短絡す
る虞れがなくなる。
によれば、配線層と誘電体キャパシタの第２の電極層と
の電極的接続部にサイドウォール膜を形成するようにし
たので、電気的接続部を最小線幅よりも狭くすることが
でき、よって、第２の電極層と配線層との接続工程にお
いて、第１の電極層と第２の電極層とが電気的に短絡す
る虞れがなくなる。
【００７４】また、請求項１４ないし請求項２３のいず
れかに記載の誘電体キャパシタの製造方法によれば、層
間絶縁膜の溝部内に第１の電極層、誘電体膜および第２
の電極層をこの順で積層した後、溝部の表面を層間絶縁
膜の表面に合わせて平坦化させるようにしたので、電極
材料として白金のように安定した物質を用いた場合でも
加工が容易になるという効果を奏する。
れかに記載の誘電体キャパシタの製造方法によれば、層
間絶縁膜の溝部内に第１の電極層、誘電体膜および第２
の電極層をこの順で積層した後、溝部の表面を層間絶縁
膜の表面に合わせて平坦化させるようにしたので、電極
材料として白金のように安定した物質を用いた場合でも
加工が容易になるという効果を奏する。
【００７５】特に、請求項１５記載の誘電体キャパシタ
の製造方法によれば、化学的機械研磨法によって第１の
電極層、誘電体膜および第２の電極層を一括して加工す
るようにしたので、加工が容易になると共に製造工程を
簡略化できるという効果を奏する。
の製造方法によれば、化学的機械研磨法によって第１の
電極層、誘電体膜および第２の電極層を一括して加工す
るようにしたので、加工が容易になると共に製造工程を
簡略化できるという効果を奏する。
【００７６】また、請求項１６記載の誘電体キャパシタ
の製造方法によれば、第１の電極層、誘電体膜および第
２の電極層を化学的機械研磨法によって加工した後、溝
部および層間絶縁膜の表面にエッチング処理を施すこと
によってこれらを平坦化するようにしたので、化学的機
械研磨を行う際に表面に凹凸が生じた場合においても、
溝部の表面と層間絶縁膜の表面とがより完全に平坦化さ
れる。よって、誘電体キャパシタの絶縁特性が向上し、
信頼性の高い誘電体キャパシタを作製することができる
という効果を奏する。
の製造方法によれば、第１の電極層、誘電体膜および第
２の電極層を化学的機械研磨法によって加工した後、溝
部および層間絶縁膜の表面にエッチング処理を施すこと
によってこれらを平坦化するようにしたので、化学的機
械研磨を行う際に表面に凹凸が生じた場合においても、
溝部の表面と層間絶縁膜の表面とがより完全に平坦化さ
れる。よって、誘電体キャパシタの絶縁特性が向上し、
信頼性の高い誘電体キャパシタを作製することができる
という効果を奏する。
【００７７】更に、請求項１７または請求項１８記載の
誘電体キャパシタの製造方法によれば、層間絶縁膜の表
面の高さが第２の電極層の表面の高さよりも高くなるよ
うに第１の電極層、誘電体膜および第２の電極層を積層
した後、化学的機械研磨法によって第１の電極層、誘電
体膜および第２の電極層を加工するようにしたので、化
学的機械研磨を行う際に上部からの圧力が加えられて層
間絶縁膜の溝部内に応力が集中した場合においても、溝
部内に形成された部分が破壊されることを効果的に防止
することができる。
誘電体キャパシタの製造方法によれば、層間絶縁膜の表
面の高さが第２の電極層の表面の高さよりも高くなるよ
うに第１の電極層、誘電体膜および第２の電極層を積層
した後、化学的機械研磨法によって第１の電極層、誘電
体膜および第２の電極層を加工するようにしたので、化
学的機械研磨を行う際に上部からの圧力が加えられて層
間絶縁膜の溝部内に応力が集中した場合においても、溝
部内に形成された部分が破壊されることを効果的に防止
することができる。
【図１】本発明の第１の実施の形態に係る誘電体メモリ
の断面構成図である。
の断面構成図である。
【図２】図１に示した誘電体メモリの製造工程毎の断面
図である。
図である。
【図３】図２の工程に続く工程毎の断面図である。
【図４】本発明の第２の実施の形態に係る誘電体メモリ
の断面構成図である。
の断面構成図である。
【図５】図４に示した誘電体メモリの製造工程を説明す
るための断面図である。
るための断面図である。
【図６】本発明の第３の実施の形態に係る誘電体メモリ
の断面構成図である。
の断面構成図である。
【図７】本発明の第４の実施の形態に係る誘電体メモリ
の断面構成図である。
の断面構成図である。
【図８】誘電体キャパシタにおける上部電極層と下部電
極層との短絡について説明するための平面図である。
極層との短絡について説明するための平面図である。
【図９】本発明の第５の実施の形態に係る誘電体メモリ
の断面構成図である。
の断面構成図である。
【図１０】図９に示した誘電体メモリの製造工程を説明
するための断面図である。
するための断面図である。
【図１１】本発明の第６の実施の形態に係る誘電体メモ
リの製造工程を説明するための断面図である。
リの製造工程を説明するための断面図である。
【図１２】本発明の第７の実施の形態に係る誘電体メモ
リの製造工程を説明するための断面図である。
リの製造工程を説明するための断面図である。
【図１３】従来の強誘電体メモリの断面構成図である。
【図１４】従来の強誘電体メモリの問題点を説明するた
めの断面図である。
めの断面図である。
１０，３０，４０，５０，６０，７０…誘電体メモリ、
１０Ａ…トランジスタ、１０Ｂ，７０Ｂ…誘電体キャパ
シタ、１８，１８′，６２，７１…下部電極層、１８′
ａ，２０ａ…凸部、１９，６３，７２…誘電体膜、２
０，６４，７３…上部電極層、１７，２３…層間絶縁
膜、１７ａ，１７ｂ…溝部、２３ａ，２３ｂ…接続孔、
２４ａ，２４ｂ…配線層
１０Ａ…トランジスタ、１０Ｂ，７０Ｂ…誘電体キャパ
シタ、１８，１８′，６２，７１…下部電極層、１８′
ａ，２０ａ…凸部、１９，６３，７２…誘電体膜、２
０，６４，７３…上部電極層、１７，２３…層間絶縁
膜、１７ａ，１７ｂ…溝部、２３ａ，２３ｂ…接続孔、
２４ａ，２４ｂ…配線層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 広中 克行 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (27)
- 【請求項１】 第１の電極層、誘電体膜および第２の電
極層をこの順に積層した構造を有する誘電体キャパシタ
において、 溝部が形成された層間絶縁膜を備え、この層間絶縁膜の
溝部内に前記第１の電極層、誘電体膜および第２の電極
層からなる積層構造が埋設されたことを特徴とする誘電
体キャパシタ。 - 【請求項２】 前記第１の電極層および誘電体膜のそれ
ぞれが前記層間絶縁膜の溝部の底面および側面に沿った
形状をなすと共に各両端部が第２の電極層および層間絶
縁膜の各表面と同一面を構成することを特徴とする請求
項１記載の誘電体キャパシタ。 - 【請求項３】 前記第１の電極層および誘電体膜のそれ
ぞれの両端部が第２の電極層および層間絶縁膜の各表面
と共に実質的に平坦面を構成することを特徴とする請求
項２記載の誘電体キャパシタ。 - 【請求項４】 前記溝部は底面から側面にかけて弯曲部
を有すると共に前記第１の電極層および誘電体膜の各両
端部が前記溝部の弯曲部に合わせて弯曲形状をなしてい
ることを特徴とする請求項２記載の誘電体キャパシタ。 - 【請求項５】 前記溝部の側面にテーパ部を有すると共
に、前記第１の電極層および誘電体膜の各両端部が前記
溝部のテーパ部に合わせてテーパ形状をなしていること
を特徴とする請求項２記載の誘電体キャパシタ。 - 【請求項６】 前記溝部の断面形状が矩形若しくは正方
形状であり、前記第１の電極層および誘電体膜のそれぞ
れが凹形形状をなしていることを特徴とする請求項２記
載の誘電体キャパシタ。 - 【請求項７】 前記溝部の近傍に窒化処理がなされた相
互拡散防止領域が設けられたことを特徴とする請求項１
記載の誘電体キャパシタ。 - 【請求項８】 前記溝部と第１の電極層との間に緩衝層
が設けられたことを特徴とする請求項１記載の誘電体キ
ャパシタ。 - 【請求項９】 前記誘電体膜が強誘電性を有するもので
あることを特徴とする請求項１記載の誘電体キャパシ
タ。 - 【請求項１０】 前記強誘電性を有する誘電体膜がＳＢ
Ｔ（Ｂｉ2 ＳｒＴａ2 Ｏ9 ），ＳＢＴＮ（Ｂｉ2 ＳｒＴ
ａ2-X ＮｂX Ｏ9 ），ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ3 ），ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）
Ｏ3 ）のいずれかにより形成されたことを特徴とする請
求項９記載の誘電体キャパシタ。 - 【請求項１１】 前記誘電体膜が高い誘電率を有するも
のであることを特徴とする請求項１記載の誘電体キャパ
シタ。 - 【請求項１２】 前記高い誘電率を有する誘電体膜がＴ
ａ2 Ｏ5 ，ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ），ＳＴＯ
（ＳｒＴｉＯ3 ）のいずれかにより形成されたことを特
徴とする請求項１１記載の誘電体キャパシタ。 - 【請求項１３】 溝部が形成されると共に、前記溝部内
に第１の電極層、誘電体膜および第２の電極層をこの順
で積層した積層構造が埋設された第１の層間絶縁膜と、 この第１の層間絶縁膜上に形成され、前記溝部内の第２
の電極層に対向して接続孔を有すると共に前記接続孔の
壁面に絶縁材料からなるサイドウォール膜が形成された
第２の層間絶縁膜と、 この第２の層間絶縁膜の上に形成されると共に前記サイ
ドウォール膜の間を介して第２の電極層に電気的に接続
された配線層とを備えたことを特徴とする誘電体キャパ
シタ。 - 【請求項１４】 スイッチング素子が形成された基板上
に表面が平坦化された層間絶縁膜を形成し、この層間絶
縁膜に前記スイッチング素子に対向して溝部を形成する
工程と、 前記層間絶縁膜の溝部内に第１の電極層、誘電体膜およ
び第２の電極層をこの順で積層した後、前記溝部の表面
を前記層間絶縁膜の表面に合わせて平坦化する工程とを
含むことを特徴とする誘電体キャパシタの製造方法。 - 【請求項１５】 前記層間絶縁膜に溝部を形成した後、
この溝部を含む層間絶縁膜上に第１の電極層、誘電体膜
および第２の電極層をこの順で積層し、更に、前記層間
絶縁膜を終点検出層とした化学的機械研磨法によって第
１の電極層、誘電体膜および第２の電極層を加工し、前
記溝部の表面を層間絶縁膜の表面に合わせて平坦化する
ことを特徴とする請求項１４記載の誘電体キャパシタの
製造方法。 - 【請求項１６】 前記第１の電極層、誘電体膜および第
２の電極層を化学的機械研磨法によって加工した後、前
記溝部および層間絶縁膜の表面にエッチング処理を施す
ことによって、研磨後の表面を更に平坦化することを特
徴とする請求項１５記載の誘電体キャパシタの製造方
法。 - 【請求項１７】 前記層間絶縁膜の表面の高さが前記第
２の電極層の表面の高さよりも高くなるように第１の電
極層、誘電体膜および第２の電極層をこの順で積層した
後、化学的機械研磨法によって第１の電極層、誘電体膜
および第２の電極層を加工することを特徴とする請求項
１５記載の誘電体キャパシタの製造方法。 - 【請求項１８】 前記層間絶縁膜の表面の高さが前記第
２の電極層の表面の高さよりも５０ｎｍ以下の範囲で高
くなるように第１の電極層、誘電体膜および第２の電極
層をこの順に積層することを特徴とする請求項１７記載
の誘電体キャパシタの製造方法。 - 【請求項１９】 前記第１の電極層、誘電体膜および第
２の電極層をそれぞれ化学的気相成長法により形成する
ことを特徴とする請求項１５記載の誘電体キャパシタの
製造方法。 - 【請求項２０】 前記層間絶縁膜を等方性エッチングに
より選択的に加工して底部から側部にかけて弯曲形状を
有する溝部を形成することを特徴とする請求項１４記載
の誘電体キャパシタの製造方法。 - 【請求項２１】 前記エッチングによる溝部の形成を隣
接するキャパシタの溝部との間隔が最小線幅若しくはそ
れ以下になるまで行うことを特徴とする請求項２０記載
の誘電体キャパシタの製造方法。 - 【請求項２２】 前記層間絶縁膜を異方性エッチングに
より選択的に加工して断面が矩形状若しくは正方形状の
溝部を形成することを特徴とする請求項１４記載の誘電
体キャパシタの製造方法。 - 【請求項２３】 前記層間絶縁膜に矩形状若しくは正方
形状の溝部を形成した後、前記層間絶縁膜を加熱して溝
部のエッジ部分をなだらかにすることを特徴とする請求
項２２記載の誘電体キャパシタの製造方法。 - 【請求項２４】 基板の表面に形成されたスイッチング
素子と、 このスイッチング素子上に設けられると共に溝部を有す
る層間絶縁膜と、 この層間絶縁膜の溝部内に埋設されると共に、前記スイ
ッチング素子に電気的に接続された第１の電極層、誘電
体膜および第２の電極層がこの順で積層された構造を有
する誘電体キャパシタとを備えたことを特徴とする誘電
体メモリ。 - 【請求項２５】 基板の表面に形成されたスイッチング
素子と、 このスイッチング素子上に設けられると共に溝部を有す
る第１の層間絶縁膜と、 この第１の層間絶縁膜の溝部内に埋設されると共に、前
記スイッチング素子に電気的に接続された第１の電極
層、誘電体膜および第２の電極層がこの順で積層された
構造を有する誘電体キャパシタと、前記第１の層間絶縁
膜上に形成され、前記溝部内の第２の電極層に対向して
接続孔を有すると共に前記接続孔の壁面に絶縁材料から
なるサイドウォール膜が形成された第２の層間絶縁膜
と、 この第２の層間絶縁膜の上に形成されると共に前記サイ
ドウォール膜の間を介して第２の電極層に電気的に接続
された配線層とを備えたことを特徴とする誘電体メモ
リ。 - 【請求項２６】 前記第１の電極層の厚さは３０〜１５
０ｎｍの範囲にあることを特徴とする請求項２５記載の
誘電体メモリ。 - 【請求項２７】 前記誘電体膜の厚さは５０〜１２０ｎ
ｍの範囲にあることを特徴とする請求項２５記載の誘電
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01898299A JP3226166B2 (ja) | 1998-02-06 | 1999-01-27 | 強誘電体キャパシタおよびその製造方法並びに強誘電体メモリ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2609298 | 1998-02-06 | ||
| JP10-26092 | 1998-02-06 | ||
| JP01898299A JP3226166B2 (ja) | 1998-02-06 | 1999-01-27 | 強誘電体キャパシタおよびその製造方法並びに強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11289058A true JPH11289058A (ja) | 1999-10-19 |
| JP3226166B2 JP3226166B2 (ja) | 2001-11-05 |
Family
ID=26355760
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01898299A Expired - Fee Related JP3226166B2 (ja) | 1998-02-06 | 1999-01-27 | 強誘電体キャパシタおよびその製造方法並びに強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226166B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002540626A (ja) * | 1999-03-31 | 2002-11-26 | ラム リサーチ コーポレーション | メモリセルキャパシタ構造におけるメモリセルキャパシタプレートの形成方法 |
| JP2003045967A (ja) * | 2001-06-12 | 2003-02-14 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| US6552379B2 (en) | 2001-06-26 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| KR100450684B1 (ko) * | 2002-03-08 | 2004-10-01 | 삼성전자주식회사 | 비아식각저지막을 이용하는 강유전체 메모리 소자 및 그제조방법 |
| JP2005526390A (ja) * | 2002-05-15 | 2005-09-02 | レイセオン・カンパニー | 薄膜キャパシタ装置用の改良された電極 |
| US7288173B2 (en) | 2003-10-31 | 2007-10-30 | Sony Corporation | Ion beam processing system and ion beam processing method |
| US7362388B2 (en) | 2003-09-12 | 2008-04-22 | Sony Corporation | Liquid crystal display device, and optical block |
| JP2021535618A (ja) * | 2018-10-12 | 2021-12-16 | ブイメモリー コーポレーションVmemory Corp. | 電場を利用した電流経路制御方法及び電子素子 |
-
1999
- 1999-01-27 JP JP01898299A patent/JP3226166B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002540626A (ja) * | 1999-03-31 | 2002-11-26 | ラム リサーチ コーポレーション | メモリセルキャパシタ構造におけるメモリセルキャパシタプレートの形成方法 |
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| JP2005526390A (ja) * | 2002-05-15 | 2005-09-02 | レイセオン・カンパニー | 薄膜キャパシタ装置用の改良された電極 |
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| JP2021535618A (ja) * | 2018-10-12 | 2021-12-16 | ブイメモリー コーポレーションVmemory Corp. | 電場を利用した電流経路制御方法及び電子素子 |
| US11527715B2 (en) | 2018-10-12 | 2022-12-13 | Vmemory Corp. | Method for controlling current path by using electric field, and electronic element |
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|---|---|
| JP3226166B2 (ja) | 2001-11-05 |
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