JPH11284912A - Ｃｍｏｓ領域アレイ・センサのための逐次相関ダブル・サンプリング方式 - Google Patents
Ｃｍｏｓ領域アレイ・センサのための逐次相関ダブル・サンプリング方式Info
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- JPH11284912A JPH11284912A JP11000208A JP20899A JPH11284912A JP H11284912 A JPH11284912 A JP H11284912A JP 11000208 A JP11000208 A JP 11000208A JP 20899 A JP20899 A JP 20899A JP H11284912 A JPH11284912 A JP H11284912A
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- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/767—Horizontal readout lines, multiplexers or registers
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- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【課題】 ＣＭＯＳ画像センサにおけるノイズの抑制。
【解決手段】 固定パターン・ノイズを減少させたＣＭ
ＯＳ領域アレイ・センサ。列回路に逐次相関ダブル・サ
ンプリング方式を用いて、デバイス閾値電圧変動が最小
化される。
ＯＳ領域アレイ・センサ。列回路に逐次相関ダブル・サ
ンプリング方式を用いて、デバイス閾値電圧変動が最小
化される。
Description
【０００１】
【関連出願との相互関係】この出願は、出願人が共通で
あり、実効的な出願日がこの出願と共通である下記の出
願と共通のある図面を含んでいるが、その他の点では必
ずしもそれと関係を持たない。
あり、実効的な出願日がこの出願と共通である下記の出
願と共通のある図面を含んでいるが、その他の点では必
ずしもそれと関係を持たない。
【０００２】１９９７年１２月３１日に出願された米国
特許出願番号６０／０７０，２２３（出願人控え番号Ｔ
‐２６７５２Ｐ）、発明の名称「ＣＭＯＳ領域アレイ・
センサのための不整合非依存リセット感知」
特許出願番号６０／０７０，２２３（出願人控え番号Ｔ
‐２６７５２Ｐ）、発明の名称「ＣＭＯＳ領域アレイ・
センサのための不整合非依存リセット感知」
【０００３】１９９７年１２月３１日に出願された米国
特許出願番号６０／０７０，０８３（出願人控え番号Ｔ
‐２７１２９Ｐ）、発明の名称「集積された相関ダブル
・サンプリングを有するアレイ・センサのための高速フ
レーム読出しアーキテクチャ」これらはすべて、参照の
ため本発明に組み込まれている。
特許出願番号６０／０７０，０８３（出願人控え番号Ｔ
‐２７１２９Ｐ）、発明の名称「集積された相関ダブル
・サンプリングを有するアレイ・センサのための高速フ
レーム読出しアーキテクチャ」これらはすべて、参照の
ため本発明に組み込まれている。
【０００４】
【発明の属する技術分野】この出願は、ＣＭＯＳ作像セ
ンサ（イメージング・センサ）に関する。
ンサ（イメージング・センサ）に関する。
【０００５】
【従来の技術及びその課題】背景：ＣＭＯＳ作像装置 過去２０年程度の間、光学的な感知の分野は電荷結合デ
バイス（ＣＣＤ）によって支配されてきた。しかし、Ｃ
ＣＤセンサはその製造及び利用に関連して多数の問題が
ある。ＣＣＤ作像装置は、標準的なＣＭＯＳ処理と両立
しない特別な製造過程を必要とする。その為、ＣＣＤ作
像装置は、必要な支援機能を持たせる他のチップと集積
することができず、例えばＣＣＤ制御、Ａ／Ｄ変換及び
信号処理を行う為に独立した支援チップを必要とする。
ＣＣＤ作像装置の動作は、例えば５Ｖから１２Ｖまで変
化する何種類かの高圧電源をも必要とする。電圧が一層
高いことにより、ＣＣＤデバイスの消費電力が一層大き
くなる。その為、ＣＣＤ画像センサ並びにそのセンサを
用いる最終的なシステムのコストが高いままである。
バイス（ＣＣＤ）によって支配されてきた。しかし、Ｃ
ＣＤセンサはその製造及び利用に関連して多数の問題が
ある。ＣＣＤ作像装置は、標準的なＣＭＯＳ処理と両立
しない特別な製造過程を必要とする。その為、ＣＣＤ作
像装置は、必要な支援機能を持たせる他のチップと集積
することができず、例えばＣＣＤ制御、Ａ／Ｄ変換及び
信号処理を行う為に独立した支援チップを必要とする。
ＣＣＤ作像装置の動作は、例えば５Ｖから１２Ｖまで変
化する何種類かの高圧電源をも必要とする。電圧が一層
高いことにより、ＣＣＤデバイスの消費電力が一層大き
くなる。その為、ＣＣＤ画像センサ並びにそのセンサを
用いる最終的なシステムのコストが高いままである。
【０００６】ＣＭＯＳ技術の最近の進歩により、例えば
ディジタル・ビデオ及びスチル・カメラの機能性、電力
及びコストに重要な改良をもたらす作像装置の可能性が
開けた。チップ製造過程の進歩及び供給電圧の低下が、
画像センサに使う為のＣＭＯＳ技術の再検討を促してい
る。１ミクロン未満のＣＭＯＳ技術が誕生したことによ
り、いくつかのＦＥＴを持っていて、独自の回路である
画素の寸法が、商業的なＣＣＤ作像装置で現存するもの
と比肩し得るものになった。標準的なＣＭＯＳプロセス
・ラインで製造することにより、こういう作像装置をデ
ィジタル回路と共に完全に集積して、単一チップ・カメ
ラ・システムを作ることができる。ＣＭＯＳ領域アレイ
・センサ（又は、ＣＭＯＳ作像装置）を、例えば制御装
置、Ａ／Ｄ、信号プロセッサ及びＤＳＰ等の他のシステ
ム機能と共に製造することができる。したがって、ＣＭ
ＯＳプロセスのコストは、ＣＣＤプロセスのコストより
も更に経済的である。ＣＭＯＳ作像装置は１種類の低電
源電圧（例えば３．３Ｖ又は５Ｖ）で作動することがで
きる。この為、ＣＣＤ作像装置よりも消費電力が低くな
る。
ディジタル・ビデオ及びスチル・カメラの機能性、電力
及びコストに重要な改良をもたらす作像装置の可能性が
開けた。チップ製造過程の進歩及び供給電圧の低下が、
画像センサに使う為のＣＭＯＳ技術の再検討を促してい
る。１ミクロン未満のＣＭＯＳ技術が誕生したことによ
り、いくつかのＦＥＴを持っていて、独自の回路である
画素の寸法が、商業的なＣＣＤ作像装置で現存するもの
と比肩し得るものになった。標準的なＣＭＯＳプロセス
・ラインで製造することにより、こういう作像装置をデ
ィジタル回路と共に完全に集積して、単一チップ・カメ
ラ・システムを作ることができる。ＣＭＯＳ領域アレイ
・センサ（又は、ＣＭＯＳ作像装置）を、例えば制御装
置、Ａ／Ｄ、信号プロセッサ及びＤＳＰ等の他のシステ
ム機能と共に製造することができる。したがって、ＣＭ
ＯＳプロセスのコストは、ＣＣＤプロセスのコストより
も更に経済的である。ＣＭＯＳ作像装置は１種類の低電
源電圧（例えば３．３Ｖ又は５Ｖ）で作動することがで
きる。この為、ＣＣＤ作像装置よりも消費電力が低くな
る。
【０００７】背景：固定パターン・ノイズ ＣＭＯＳ作像装置の１つの重要な欠点が、これまでその
普及した応用を制限していた。それが固定パターン・ノ
イズ（ＦＰＮ）である。ＦＰＮは、Ｘ‐Ｙアドレスが可
能なデバイスに組込まれた特性であり、ＣＭＯＳ作像チ
ップでは、どんな種類のチップでも特に問題になる。Ｆ
ＰＮは固定パターンで現れるノイズである。これは、ノ
イズ・レベルがアレイ内の画素の位置、列バスの形状及
び他のノイズ源の近接度に関係しているからである。
（更に、画素の位置に相関しないが、検出器の固有の特
性によって生ずる純粋にランダムなノイズがある。）Ｆ
ＰＮの影響は、写真ネガで作られた窓を通して場面を観
るようなものである。ＦＰＮが起こるのは、プロセスの
制約によってデバイスの不整合が生ずるとき及び／又は
ウエハ上での製造中のセンサの非一様性の為である。Ｆ
ＰＮは、画素ＦＰＮ及び列ＦＰＮの両方で構成される。
各々の画素回路は、図３に示すように、少なくともフォ
トダイオードと感知トランジスタ（ソース・フォロワと
して作動する）とで構成される。画素の間で感知トラン
ジスタの不整合があると、所定の入力光信号に対して異
なる出力レベルが発生されることがある。こういう出力
レベルの変動が画素ＦＰＮと呼ばれる。更に、各列（又
は、行）は別々の読取り回路を有する。異なる列（又
は、行）の間のドライバの不整合により列ＦＰＮが生ず
る。大抵のデバイスの不整合は、ウエハ全体にわたるＣ
ＭＯＳトランジスタの間の閾値電圧（ＶT）の不整合が
原因である。
普及した応用を制限していた。それが固定パターン・ノ
イズ（ＦＰＮ）である。ＦＰＮは、Ｘ‐Ｙアドレスが可
能なデバイスに組込まれた特性であり、ＣＭＯＳ作像チ
ップでは、どんな種類のチップでも特に問題になる。Ｆ
ＰＮは固定パターンで現れるノイズである。これは、ノ
イズ・レベルがアレイ内の画素の位置、列バスの形状及
び他のノイズ源の近接度に関係しているからである。
（更に、画素の位置に相関しないが、検出器の固有の特
性によって生ずる純粋にランダムなノイズがある。）Ｆ
ＰＮの影響は、写真ネガで作られた窓を通して場面を観
るようなものである。ＦＰＮが起こるのは、プロセスの
制約によってデバイスの不整合が生ずるとき及び／又は
ウエハ上での製造中のセンサの非一様性の為である。Ｆ
ＰＮは、画素ＦＰＮ及び列ＦＰＮの両方で構成される。
各々の画素回路は、図３に示すように、少なくともフォ
トダイオードと感知トランジスタ（ソース・フォロワと
して作動する）とで構成される。画素の間で感知トラン
ジスタの不整合があると、所定の入力光信号に対して異
なる出力レベルが発生されることがある。こういう出力
レベルの変動が画素ＦＰＮと呼ばれる。更に、各列（又
は、行）は別々の読取り回路を有する。異なる列（又
は、行）の間のドライバの不整合により列ＦＰＮが生ず
る。大抵のデバイスの不整合は、ウエハ全体にわたるＣ
ＭＯＳトランジスタの間の閾値電圧（ＶT）の不整合が
原因である。
【０００８】ＦＰＮを抑制する従来の解決策は、メモリ
・ブロックを使って、フレーム全体に対する信号データ
を蓄積し、フレーム全体に対するリセット電圧をサンプ
リングすることによってＦＰＮを減算する（subtract）
ことである。この減算はフレーム毎に行われるが、その
結果、フレーム速度が非常に遅くなる。
・ブロックを使って、フレーム全体に対する信号データ
を蓄積し、フレーム全体に対するリセット電圧をサンプ
リングすることによってＦＰＮを減算する（subtract）
ことである。この減算はフレーム毎に行われるが、その
結果、フレーム速度が非常に遅くなる。
【０００９】背景：相関ダブル・サンプリング 相関ダブル・サンプリング（ＣＤＳ）が、高性能の作像
システムで何種類かのノイズを取去るのに重要な役割を
果たす。基本的には、センサ出力の２つのサンプルを取
出す。最初に、背景ノイズ及びデバイスの不整合に由来
するノイズを含む基準サンプルを求める。背景ノイズ、
デバイスの不整合及びデータ信号の２番目のサンプルを
求める。２つのサンプルの減算は、両方に共通の（又
は、相関する）ノイズを取去り、データ信号だけを残
す。ＣＤＳは、アナログ・デバイセズ社発行の１９９６
年ＩＥＥＥインターナショナル・ソリッド・ステート・
サーキッツ・コンファレンス所載のクリス・マンゲルス
ドルフの論文に詳しく論じられている。
システムで何種類かのノイズを取去るのに重要な役割を
果たす。基本的には、センサ出力の２つのサンプルを取
出す。最初に、背景ノイズ及びデバイスの不整合に由来
するノイズを含む基準サンプルを求める。背景ノイズ、
デバイスの不整合及びデータ信号の２番目のサンプルを
求める。２つのサンプルの減算は、両方に共通の（又
は、相関する）ノイズを取去り、データ信号だけを残
す。ＣＤＳは、アナログ・デバイセズ社発行の１９９６
年ＩＥＥＥインターナショナル・ソリッド・ステート・
サーキッツ・コンファレンス所載のクリス・マンゲルス
ドルフの論文に詳しく論じられている。
【００１０】
【課題を達成するための手段及び作用】ＣＭＯＳ領域ア
レイ・センサのための逐次相関ダブル・サンプリング方
式 本発明は、ＣＭＯＳ画像センサにおいてＦＰＮを抑制す
る方式を開示する。この方式は、集積された逐次相関ダ
ブル・サンプリング（ＳＣＤＳ）アーキテクチャを用い
て、画素読出しの間、画素及び列ＦＰＮを抑制し、実質
的にＣＣＤ技術と同じＦＰＮレベルである０．２ｍＶま
でＦＰＮレベルを減少させることができる。一般的に、
ＣＤＳアーキテクチャにおいて、（図３に示すような）
画素感知ＮＭＯＳトランジスタはダブル・サンプリング
を行う。まず、フォトダイオード電圧が感知される。次
に、既知の固定電圧、例えばＶRESが感知される。その
後、ウエハ全体の画素感知ＮＭＯＳトランジスタ閾値変
動によって生じる不整合の影響を抑制するため、減算が
行われる。従来の方法は、ＦＰＮを抑制するために一層
遅いフレーム減算方法を組み込んでいるが、本発明の方
式は、一層早い画素ずつ及び列ずつのベースで逐次ＦＰ
Ｎ抑制を行う。
レイ・センサのための逐次相関ダブル・サンプリング方
式 本発明は、ＣＭＯＳ画像センサにおいてＦＰＮを抑制す
る方式を開示する。この方式は、集積された逐次相関ダ
ブル・サンプリング（ＳＣＤＳ）アーキテクチャを用い
て、画素読出しの間、画素及び列ＦＰＮを抑制し、実質
的にＣＣＤ技術と同じＦＰＮレベルである０．２ｍＶま
でＦＰＮレベルを減少させることができる。一般的に、
ＣＤＳアーキテクチャにおいて、（図３に示すような）
画素感知ＮＭＯＳトランジスタはダブル・サンプリング
を行う。まず、フォトダイオード電圧が感知される。次
に、既知の固定電圧、例えばＶRESが感知される。その
後、ウエハ全体の画素感知ＮＭＯＳトランジスタ閾値変
動によって生じる不整合の影響を抑制するため、減算が
行われる。従来の方法は、ＦＰＮを抑制するために一層
遅いフレーム減算方法を組み込んでいるが、本発明の方
式は、一層早い画素ずつ及び列ずつのベースで逐次ＦＰ
Ｎ抑制を行う。
【００１１】１つの利点は、従来の方法は２〜３倍の数
のクロック・サイクルを用いて同じ機能を行うのに対
し、ＳＣＤＳ方式は、画素及び列読取りサイクル毎に最
大で５クロック・サイクル（５工程−表１）用いること
である。本発明の方法は、両方の読出しを逐次行い（最
初に画素、次に列）、一層高速な読出し速度（１秒当り
の画素数）を可能にする。この方法はシステム設計を簡
略にし、電力消費、及びその結果としてシステム・コス
トを低減させる。別の利点は、従来の方法は比較機能を
行うための付加的な回路を必要としたのに対し、読出し
及び比較機能が基本センサの内部で行われることであ
る。別の利点は、ＣＭＯＳ技術により、作像支援機能を
単一チップ上に集積できることである。別の利点は、本
発明のＳＣＤＳ方式は、ＣＭＯＳ作像装置におけるＦＰ
Ｎの抑制を著しく改善し（ＳＣＤＳを用いずに得られる
レベルの約１／２５〜１／２０の量）、ＣＭＯＳ作像装
置の幅広い用途を促すことである。
のクロック・サイクルを用いて同じ機能を行うのに対
し、ＳＣＤＳ方式は、画素及び列読取りサイクル毎に最
大で５クロック・サイクル（５工程−表１）用いること
である。本発明の方法は、両方の読出しを逐次行い（最
初に画素、次に列）、一層高速な読出し速度（１秒当り
の画素数）を可能にする。この方法はシステム設計を簡
略にし、電力消費、及びその結果としてシステム・コス
トを低減させる。別の利点は、従来の方法は比較機能を
行うための付加的な回路を必要としたのに対し、読出し
及び比較機能が基本センサの内部で行われることであ
る。別の利点は、ＣＭＯＳ技術により、作像支援機能を
単一チップ上に集積できることである。別の利点は、本
発明のＳＣＤＳ方式は、ＣＭＯＳ作像装置におけるＦＰ
Ｎの抑制を著しく改善し（ＳＣＤＳを用いずに得られる
レベルの約１／２５〜１／２０の量）、ＣＭＯＳ作像装
置の幅広い用途を促すことである。
【００１２】
【実施形態】次に、本発明の重要な実施形態を示すとと
もに参照のため本明細書に組込まれる添付の図面を参照
して、本発明を説明する。この出願の色々な発明として
の考えを、次に具体的に現在好ましいと考えられる実施
形態について説明する。しかし、こういう種類の実施形
態は、この発明の考えの色々な有利な使い方のほんの数
例に過ぎないことに承知されたい。全般的に言うと、こ
の出願の明細書で述べることは、この出願で請求される
種々の発明の何れをも必ずしも制限するものではない。
更に、ある説明はこの発明のある特徴には該当するが、
他の特徴には該当しないことがある。
もに参照のため本明細書に組込まれる添付の図面を参照
して、本発明を説明する。この出願の色々な発明として
の考えを、次に具体的に現在好ましいと考えられる実施
形態について説明する。しかし、こういう種類の実施形
態は、この発明の考えの色々な有利な使い方のほんの数
例に過ぎないことに承知されたい。全般的に言うと、こ
の出願の明細書で述べることは、この出願で請求される
種々の発明の何れをも必ずしも制限するものではない。
更に、ある説明はこの発明のある特徴には該当するが、
他の特徴には該当しないことがある。
【００１３】従来の画素アレイ 図２は、読出し支援回路を持つ典型的な画素回路のアレ
イを示す。このＣＭＯＳ作像装置では、各々の画素ブロ
ックは光感知ダイオード又はその他の接合デバイスを持
ち、それが光子を電荷に変換する。画素ブロック２００
は、画素ブロックのアレイ（ｎ列×ｍ行）内の１個の画
素ブロックを表す。列増幅器ブロック２４０は、列増幅
器及び／又はドライバのアレイの内の１つで、それが個
別の画素ブロック２００の列からチップ出力バッファ／
増幅器ブロック２８０へのインターフェースを提供す
る。水平及び垂直走査レジスタ（２３０及び２２０）
は、画素信号を読出し線に転送する。この信号は、この
後の回路で使う為に増幅される。
イを示す。このＣＭＯＳ作像装置では、各々の画素ブロ
ックは光感知ダイオード又はその他の接合デバイスを持
ち、それが光子を電荷に変換する。画素ブロック２００
は、画素ブロックのアレイ（ｎ列×ｍ行）内の１個の画
素ブロックを表す。列増幅器ブロック２４０は、列増幅
器及び／又はドライバのアレイの内の１つで、それが個
別の画素ブロック２００の列からチップ出力バッファ／
増幅器ブロック２８０へのインターフェースを提供す
る。水平及び垂直走査レジスタ（２３０及び２２０）
は、画素信号を読出し線に転送する。この信号は、この
後の回路で使う為に増幅される。
【００１４】ＣＭＯＳ技術では、異なる２種類のセンサ
を実現することができる。それは受動形及び能動形画素
センサである。この２種類の間の違いは、受動形画素は
信号の増幅を行わないのに対し、能動形画素はそれを行
うことである。受動形画素センサは単にフォトダイオー
ド（ＭＯＳ又はｐ‐ｎ接合ダイオード）と、光電式に生
成された信号電荷を画素アレイの外側にある増幅器へ通
すトランジスタ（感知トランジスタ、例えば、Ｎ１は受
動形画素回路では存在しない）とを持つ。
を実現することができる。それは受動形及び能動形画素
センサである。この２種類の間の違いは、受動形画素は
信号の増幅を行わないのに対し、能動形画素はそれを行
うことである。受動形画素センサは単にフォトダイオー
ド（ＭＯＳ又はｐ‐ｎ接合ダイオード）と、光電式に生
成された信号電荷を画素アレイの外側にある増幅器へ通
すトランジスタ（感知トランジスタ、例えば、Ｎ１は受
動形画素回路では存在しない）とを持つ。
【００１５】図３は典型的な能動形画素センサ回路を示
す。トランジスタＮ１のゲートがリセット・スイッチＲ
ＥＳ及びフォトダイオードＰＤの陰極に接続される。最
初、リセット・スイッチＲＥＳは閉じられ、ノードＩＮ
の電圧はリセット電圧ＶRESに近い。電圧ＶRESと、フォ
トダイオードＰＤ及びＮＭＯＳトランジスタＮ１のゲー
トの両方の静電容量に関係する有限の電荷がノードＩＮ
に存在する。スイッチＲＥＳを開くと、フォトダイオー
ド電流がノードＩＮの電荷を放電させ、ノードＩＮの電
圧が低下する。一定の積分時間の後、ノードＩＮの電圧
はフォトダイオードの電圧ＶPDまで下がる。スイッチＳ
ＥＬ（ＮＭＯＳトランジスタＮ１に関連する）を使っ
て、ノードＩＮの電圧を読取る。
す。トランジスタＮ１のゲートがリセット・スイッチＲ
ＥＳ及びフォトダイオードＰＤの陰極に接続される。最
初、リセット・スイッチＲＥＳは閉じられ、ノードＩＮ
の電圧はリセット電圧ＶRESに近い。電圧ＶRESと、フォ
トダイオードＰＤ及びＮＭＯＳトランジスタＮ１のゲー
トの両方の静電容量に関係する有限の電荷がノードＩＮ
に存在する。スイッチＲＥＳを開くと、フォトダイオー
ド電流がノードＩＮの電荷を放電させ、ノードＩＮの電
圧が低下する。一定の積分時間の後、ノードＩＮの電圧
はフォトダイオードの電圧ＶPDまで下がる。スイッチＳ
ＥＬ（ＮＭＯＳトランジスタＮ１に関連する）を使っ
て、ノードＩＮの電圧を読取る。
【００１６】逐次ＣＤＳアーキテクチャ 図１は、開示された方式を用いる本発明の回路の好まし
い実施形態を示す。以下の説明は、１個の画素の読取り
動作を中心とするが、典型的なセンサは、図２に示すよ
うにアレイ内に多数の画素回路を有することを承知され
たい。主なブロックは、画素ブロック１００、列ブロッ
ク１４０及びチップ出力ブロック１８０である。
い実施形態を示す。以下の説明は、１個の画素の読取り
動作を中心とするが、典型的なセンサは、図２に示すよ
うにアレイ内に多数の画素回路を有することを承知され
たい。主なブロックは、画素ブロック１００、列ブロッ
ク１４０及びチップ出力ブロック１８０である。
【００１７】列ブロック１４０（画素の各列に対して１
つずつある）の主な部品は、キャパシタＣ１，Ｃ２と、
ＰＭＯＳトランジスタＰ１と、スイッチＣＤＳ，ＣＯＬ
と、電流源ＩPIXEL，ＩCOLとである。チップ出力ブロッ
ク１８０（チップ全体に対して１つの回路）は、この例
では、ＰＭＯＳトランジスタＰ２とスイッチＣＨＩＰと
電流源ＩCHIPとで構成される。０．６ミクロン・プロセ
スにおける典型的な大体のデバイスのパラメータは次の
通りである。キャパシタＣ１，Ｃ２は１〜４ｐＦ、電流
源の値はＩPIXELでは５〜１０マイクロアンペア、Ｉ
CHIPでは２０〜１００マイクロアンペア、ＩCOLでは１
０〜１００マイクロアンペア、トランジスタＰ１，Ｐ２
の寸法は５０／０．６、トランジスタＮ１は大体２／
０．６、トランジスタＲＥＳは約１．２５／０．６であ
る。
つずつある）の主な部品は、キャパシタＣ１，Ｃ２と、
ＰＭＯＳトランジスタＰ１と、スイッチＣＤＳ，ＣＯＬ
と、電流源ＩPIXEL，ＩCOLとである。チップ出力ブロッ
ク１８０（チップ全体に対して１つの回路）は、この例
では、ＰＭＯＳトランジスタＰ２とスイッチＣＨＩＰと
電流源ＩCHIPとで構成される。０．６ミクロン・プロセ
スにおける典型的な大体のデバイスのパラメータは次の
通りである。キャパシタＣ１，Ｃ２は１〜４ｐＦ、電流
源の値はＩPIXELでは５〜１０マイクロアンペア、Ｉ
CHIPでは２０〜１００マイクロアンペア、ＩCOLでは１
０〜１００マイクロアンペア、トランジスタＰ１，Ｐ２
の寸法は５０／０．６、トランジスタＮ１は大体２／
０．６、トランジスタＲＥＳは約１．２５／０．６であ
る。
【００１８】スイッチＳＥＬを開くと、現在の画素の積
分期間の間、列ブロック回路１４０及びチップ出力ブロ
ック回路１８０を他の画素からの信号の読出しに使うこ
とができる。
分期間の間、列ブロック回路１４０及びチップ出力ブロ
ック回路１８０を他の画素からの信号の読出しに使うこ
とができる。
【００１９】積分期間の初めには、スイッチＲＥＳは閉
じられ、ノードＩＮの電圧は大体リセット電圧ＶRESに
なる。次に、スイッチＲＥＳを開くと、積分期間が開始
され、フォトダイオードＰＤからの電流が入力ノードＩ
Ｎから電荷を取去ることができ、こうして、ノードＩＮ
の電圧がＶRESからＶPDへ下がる。
じられ、ノードＩＮの電圧は大体リセット電圧ＶRESに
なる。次に、スイッチＲＥＳを開くと、積分期間が開始
され、フォトダイオードＰＤからの電流が入力ノードＩ
Ｎから電荷を取去ることができ、こうして、ノードＩＮ
の電圧がＶRESからＶPDへ下がる。
【００２０】工程１で、スイッチＣＤＳ，ＣＯＬ，ＣＨ
ＩＰを閉じる。スイッチＣＤＳ，ＣＯＬ，ＣＨＩＰを閉
じると、入力ノードＩＮの電荷の最初の読出しに備え
て、列ブロック回路１４０及びチップブロック回路１８
０の両方が初期設定される。キャパシタＣ１の両端の電
圧は、スイッチＣＤＳが開いているとき、大体ゼロ（電
流源ＩPIXELがキャパシタＣ１から電荷を全て取去る）
になり、Ｃ２の両端の電圧はＶgsP1（ＰＭＯＳトランジ
スタＰ１のゲート・ソース間電圧）である。出力ＯＵＴ
の電圧は低（ＶgsP2）である。
ＩＰを閉じる。スイッチＣＤＳ，ＣＯＬ，ＣＨＩＰを閉
じると、入力ノードＩＮの電荷の最初の読出しに備え
て、列ブロック回路１４０及びチップブロック回路１８
０の両方が初期設定される。キャパシタＣ１の両端の電
圧は、スイッチＣＤＳが開いているとき、大体ゼロ（電
流源ＩPIXELがキャパシタＣ１から電荷を全て取去る）
になり、Ｃ２の両端の電圧はＶgsP1（ＰＭＯＳトランジ
スタＰ１のゲート・ソース間電圧）である。出力ＯＵＴ
の電圧は低（ＶgsP2）である。
【００２１】工程２の初めに、スイッチＳＥＬを閉じ、
スイッチＣＯＬを開く。スイッチＳＥＬを閉じると、入
力ノードＩＮに発生した電圧が列ブロック回路１４０に
結合される。スイッチＣＤＳが未だ閉じていると、キャ
パシタＣ１が充電される。Ｃ１の両端の電圧がＶPD−Ｖ
gsN1になる（ここで、ＶgsN1はＮＭＯＳトランジスタＮ
１のゲート・ソース間電圧であり、ＶPDは積分期間の終
わりにおけるノードＩＮの電圧である）。Ｃ２の両端の
電圧はＶgsP1にとどまる。出力ＯＵＴの電圧は低レベル
（ＶgsP2）のままである。
スイッチＣＯＬを開く。スイッチＳＥＬを閉じると、入
力ノードＩＮに発生した電圧が列ブロック回路１４０に
結合される。スイッチＣＤＳが未だ閉じていると、キャ
パシタＣ１が充電される。Ｃ１の両端の電圧がＶPD−Ｖ
gsN1になる（ここで、ＶgsN1はＮＭＯＳトランジスタＮ
１のゲート・ソース間電圧であり、ＶPDは積分期間の終
わりにおけるノードＩＮの電圧である）。Ｃ２の両端の
電圧はＶgsP1にとどまる。出力ＯＵＴの電圧は低レベル
（ＶgsP2）のままである。
【００２２】工程３で、スイッチＣＤＳ及びスイッチＣ
ＨＩＰを開く。ノードＢ及びノードＥがこのとき浮動す
る（更に正確に言えば、積極的に駆動されない）。Ｃ１
の両端の電圧はＶPD−ＶgsN1にとどまり、Ｃ２の両端の
電圧はＶgsP1にとどまる。出力ＯＵＴの電圧は低レベル
（ＶgsP2）にとどまる。このとき、列ブロック回路１４
０は基準電圧ＶRESを読取る用意ができている。デバイ
スの閾値変動を相殺するには、両方のキャパシタＣ１，
Ｃ２が必要であることに注意されたい。キャパシタＣ１
が画素毎のＶTの変動を相殺し、キャパシタＣ２が列増
幅器の変動を相殺する。
ＨＩＰを開く。ノードＢ及びノードＥがこのとき浮動す
る（更に正確に言えば、積極的に駆動されない）。Ｃ１
の両端の電圧はＶPD−ＶgsN1にとどまり、Ｃ２の両端の
電圧はＶgsP1にとどまる。出力ＯＵＴの電圧は低レベル
（ＶgsP2）にとどまる。このとき、列ブロック回路１４
０は基準電圧ＶRESを読取る用意ができている。デバイ
スの閾値変動を相殺するには、両方のキャパシタＣ１，
Ｃ２が必要であることに注意されたい。キャパシタＣ１
が画素毎のＶTの変動を相殺し、キャパシタＣ２が列増
幅器の変動を相殺する。
【００２３】工程４で、スイッチＲＥＳ及びスイッチＣ
ＯＬを閉じる。スイッチＳＥＬが閉じている間にスイッ
チＲＥＳを閉じると、列ブロック回路１４０による基準
電圧ＶRESのサンプリングが開始される。トランジスタ
Ｎ１のソース電圧がＶRES−Ｖ gsN1になる。Ｃ１の両端
の電圧はＶPD−ＶgsN1にとどまる。したがって、トラン
ジスタＰ１のゲート電圧が、基準電圧とデータ信号電圧
の差まで上昇し、（ＶRE S−ＶgsN1）−（ＶPD−
ＶgsN1）＝ＶRES−ＶPDになる。トランジスタＰ１のソ
ース電圧が（ＶRES−ＶPD）−ＶgsP1になる（これはＰ
チャンネル・デバイスであるから、電圧ＶgsP1は負の値
である）。Ｃ２の両端の電圧はＶgsP1のままである。し
たがって、トランジスタＰ２のゲート電圧は（ＶRES−
ＶPD）−ＶgsP1＋Ｖg sP1＝ＶRES−ＶPD、即ち、基準電
圧とデータ信号電圧との間の電圧差になる。読出し電圧
ＯＵＴはＶRES−ＶPD＋ＶgsP2であり、ここで、ＶgsP2
はＰＭＯＳトランジスタＰ２のゲート・ソース間電圧で
ある。トランジスタＰ２は全部の画素の読出しに使われ
る共通のデバイスであるが、チップ出力ブロック回路１
８０は、広い範囲の出力回路をカバーしており、多数の
他の方式、例えば差動増幅器回路、線型回路又はチップ
からのデータを出力する任意の形式のドライバ回路で構
成することができる。
ＯＬを閉じる。スイッチＳＥＬが閉じている間にスイッ
チＲＥＳを閉じると、列ブロック回路１４０による基準
電圧ＶRESのサンプリングが開始される。トランジスタ
Ｎ１のソース電圧がＶRES−Ｖ gsN1になる。Ｃ１の両端
の電圧はＶPD−ＶgsN1にとどまる。したがって、トラン
ジスタＰ１のゲート電圧が、基準電圧とデータ信号電圧
の差まで上昇し、（ＶRE S−ＶgsN1）−（ＶPD−
ＶgsN1）＝ＶRES−ＶPDになる。トランジスタＰ１のソ
ース電圧が（ＶRES−ＶPD）−ＶgsP1になる（これはＰ
チャンネル・デバイスであるから、電圧ＶgsP1は負の値
である）。Ｃ２の両端の電圧はＶgsP1のままである。し
たがって、トランジスタＰ２のゲート電圧は（ＶRES−
ＶPD）−ＶgsP1＋Ｖg sP1＝ＶRES−ＶPD、即ち、基準電
圧とデータ信号電圧との間の電圧差になる。読出し電圧
ＯＵＴはＶRES−ＶPD＋ＶgsP2であり、ここで、ＶgsP2
はＰＭＯＳトランジスタＰ２のゲート・ソース間電圧で
ある。トランジスタＰ２は全部の画素の読出しに使われ
る共通のデバイスであるが、チップ出力ブロック回路１
８０は、広い範囲の出力回路をカバーしており、多数の
他の方式、例えば差動増幅器回路、線型回路又はチップ
からのデータを出力する任意の形式のドライバ回路で構
成することができる。
【００２４】ＳＣＤＳ方式を使うと、ＶgsN1項及びＶ
gsP1項の両方が相殺される。更に、Ｖ gsN1及びＶgsP1の
中に潜り込んでいる両方のトランジスタＮ１，Ｐ１のＶ
T項が上に示した式には存在していない。この為、ここ
に説明したこの発明の方式を用いると、ＣＭＯＳの閾値
電圧の不整合の影響が著しく抑制され、ＦＰＮが大幅に
減少する。
gsP1項の両方が相殺される。更に、Ｖ gsN1及びＶgsP1の
中に潜り込んでいる両方のトランジスタＮ１，Ｐ１のＶ
T項が上に示した式には存在していない。この為、ここ
に説明したこの発明の方式を用いると、ＣＭＯＳの閾値
電圧の不整合の影響が著しく抑制され、ＦＰＮが大幅に
減少する。
【００２５】最後に、工程５で、スイッチＣＨＩＰを閉
じ、他の全てのスイッチを開く。Ｐ２のゲートにあるＶ
RES及びＶPDの電圧差が低状態に引張られ、読出し電圧
ＯＵＴはＶgsP2に等しくなる。スイッチＲＥＳ及びスイ
ッチＳＥＬを開くと、次の積分期間のために画素回路が
リセットされる。システムは次の画素の読出しの用意が
できている。現在の画素（今の例で用いた）の積分期間
の間、列ブロック回路１４０及びチップ出力ブロック回
路１８０は別の画素の読出しの為に使われる。
じ、他の全てのスイッチを開く。Ｐ２のゲートにあるＶ
RES及びＶPDの電圧差が低状態に引張られ、読出し電圧
ＯＵＴはＶgsP2に等しくなる。スイッチＲＥＳ及びスイ
ッチＳＥＬを開くと、次の積分期間のために画素回路が
リセットされる。システムは次の画素の読出しの用意が
できている。現在の画素（今の例で用いた）の積分期間
の間、列ブロック回路１４０及びチップ出力ブロック回
路１８０は別の画素の読出しの為に使われる。
【００２６】下記の表１は、積分期間及び画素の読出し
の間の全てのスイッチの位置をまとめたものである。
の間の全てのスイッチの位置をまとめたものである。
【表１】 （Ｏ＝開、Ｃ＝閉、ｘ＝ドントケア） スイッチ ＲＥＳ ＳＥＬ ＣＤＳ ＣＯＬ ＣＨＩＰ 積分期間 Ｏ Ｏ ｘ ｘ ｘ 読出し工程１ Ｏ Ｏ Ｃ Ｃ Ｃ 読出し工程２ Ｏ Ｃ Ｃ Ｏ Ｃ 読出し工程３ Ｏ Ｃ Ｏ Ｏ Ｏ 読出し工程４ Ｃ Ｃ Ｏ Ｃ Ｏ 読出し工程５ Ｏ Ｏ Ｏ Ｏ Ｃ 次の画素の読出しに備える
【００２７】第１次近似では、ＶgsN1及びＶgsP1は、主
に、ＩPIXEL及びＩCOLのバイアス電流に関係する。しか
し、ＶgsN1及びＶgsP1はドレイン電圧及びバックゲート
電圧の関数でもある。ＳＣＤＳ方式は全部のパターン・
ノイズを相殺することはできないが、この方式はそれを
目立って抑制する新しい方法を提供する。
に、ＩPIXEL及びＩCOLのバイアス電流に関係する。しか
し、ＶgsN1及びＶgsP1はドレイン電圧及びバックゲート
電圧の関数でもある。ＳＣＤＳ方式は全部のパターン・
ノイズを相殺することはできないが、この方式はそれを
目立って抑制する新しい方法を提供する。
【００２８】受動形画素の構成では、感知トランジスタ
Ｎ１が存在しない。更に、キャパシタＣ１及び電流源Ｉ
PIXELも存在しない。しかし、トランジスタＲＥＳが存
在する。
Ｎ１が存在しない。更に、キャパシタＣ１及び電流源Ｉ
PIXELも存在しない。しかし、トランジスタＲＥＳが存
在する。
【００２９】図４は、積分及び読出し段階中の図１に示
された種々のノードにおける電圧のタイミング図を示
す。
された種々のノードにおける電圧のタイミング図を示
す。
【００３０】下記の表２は、テキサス・インスツルメン
ツ（ＴＩ）の３３Ａ２１プロセス（０．６ミクロン、２
重ポリ、３レベル金属）におけるトランジスタＮ１の閾
値電圧ＶTの変動に対して、ＳＣＤＳ方式を用いた場合
及び用いない場合のシミュレーションによる画素の読出
しをまとめた表である。
ツ（ＴＩ）の３３Ａ２１プロセス（０．６ミクロン、２
重ポリ、３レベル金属）におけるトランジスタＮ１の閾
値電圧ＶTの変動に対して、ＳＣＤＳ方式を用いた場合
及び用いない場合のシミュレーションによる画素の読出
しをまとめた表である。
【表２】 VT 変動(mV) +50 +20 +6 0 -6 -20 -50 SCDSなしの +42 +16.7 +5 0 -5.1 -16.8 -41.8 読出し変動(mV) SCDSつきの +1.7 +0.7 +0.2 0 -0.18 -1 -3 読出し変動(mV)
【００３１】下記の表３は、ＴＩの５０ＢＰ２１プロセ
ス（０．７２ミクロン、２重ポリ、３レベル金属）にお
けるトランジスタＮ１及びトランジスタＰ１の両方の閾
値電圧ＶTの変動に対するシミュレーションによる画素
読出し電圧を示す。
ス（０．７２ミクロン、２重ポリ、３レベル金属）にお
けるトランジスタＮ１及びトランジスタＰ１の両方の閾
値電圧ＶTの変動に対するシミュレーションによる画素
読出し電圧を示す。
【表３】 VT 変動(mV) +20 +10 +5 0 -5 -10 -20 N1による +1.2 +0.6 +0.2 0 -0.2 -0.7 -1.2 読出し変動(mV) P1による +0.03 +0.01 +0.005 0 -0.005 -0.01 -0.03 読出し変動(mV)
【００３２】シミュレーションの結果は、ＳＣＤＳ方式
が、ＦＰＮを、ＳＣＤＳ方式を使わない場合の約１／２
５〜１／２０に抑制することをはっきりと示している。
これらの２つのプロセスでは、ウエハにおけるＶTの変
動は約５〜６ｍＶである。したがって、ＳＣＤＳ方式を
用いれば、ＦＰＮは０．２ｍＶという低い値にすること
ができる。
が、ＦＰＮを、ＳＣＤＳ方式を使わない場合の約１／２
５〜１／２０に抑制することをはっきりと示している。
これらの２つのプロセスでは、ウエハにおけるＶTの変
動は約５〜６ｍＶである。したがって、ＳＣＤＳ方式を
用いれば、ＦＰＮは０．２ｍＶという低い値にすること
ができる。
【００３３】作像チップ 図５は、本発明のサンプリング・アーキテクチャを有す
る作像チップ（imagerchip）を示す。チップ５００は、
アレイ・センサ５０１を読み出す行選択回路５０４及び
列選択回路５０２を有する。出力回路５０３は、列回路
５０２から画素データを受取り、それを出力端子ＯＵＴ
に提供する。周辺領域５０５に付加的な支援回路が作ら
れてもよい。チップ５００は電源電圧ＶDD、接地ＧＮＤ
及びクロック信号ＣＬＯＣＫのための接続部も有する。
る作像チップ（imagerchip）を示す。チップ５００は、
アレイ・センサ５０１を読み出す行選択回路５０４及び
列選択回路５０２を有する。出力回路５０３は、列回路
５０２から画素データを受取り、それを出力端子ＯＵＴ
に提供する。周辺領域５０５に付加的な支援回路が作ら
れてもよい。チップ５００は電源電圧ＶDD、接地ＧＮＤ
及びクロック信号ＣＬＯＣＫのための接続部も有する。
【００３４】画像センサ・チップを用いるカメラ装置 図６は、カメラの中に設計される、本発明の読出しアー
キテクチャを用いる集積回路作像チップを示す。カメラ
６００は、画像センサチップ６０２上に画像を焦点合わ
せさせるレンズ６０１を有する。プロセッサ６０３は、
画像チップ６０２からデータを受取り、それを蓄積及び
出力装置６０４へ送る。
キテクチャを用いる集積回路作像チップを示す。カメラ
６００は、画像センサチップ６０２上に画像を焦点合わ
せさせるレンズ６０１を有する。プロセッサ６０３は、
画像チップ６０２からデータを受取り、それを蓄積及び
出力装置６０４へ送る。
【００３５】代替実施例： オペアンプ実施化 本発明の実施形態に説明した種類に従って、列ブロック
回路は、オペレーショナル増幅器（演算増幅器）を有し
ていてもよい。
回路は、オペレーショナル増幅器（演算増幅器）を有し
ていてもよい。
【００３６】ここに説明したある種類のこの発明の実施
形態では、照度感知オペレーションをそれぞれ行う画素
回路のアレイと、前記アレイの列から前記画素回路を読
取るためにそれぞれ接続される複数の列増幅回路とを含
み、前記列増幅回路は、単一パスを介して相関ダブル・
サンプリング・オペレーションを行い、前記画素の変動
を相殺するため少なくとも１つの蓄積デバイスを含み、
更に出力回路を含む画素感知ＭＯＳ集積回路が提供され
る。
形態では、照度感知オペレーションをそれぞれ行う画素
回路のアレイと、前記アレイの列から前記画素回路を読
取るためにそれぞれ接続される複数の列増幅回路とを含
み、前記列増幅回路は、単一パスを介して相関ダブル・
サンプリング・オペレーションを行い、前記画素の変動
を相殺するため少なくとも１つの蓄積デバイスを含み、
更に出力回路を含む画素感知ＭＯＳ集積回路が提供され
る。
【００３７】ここに開示した別の種類の本発明の実施形
態では、照度感知オペレーションをそれぞれ行う画素回
路のアレイと、その中の前記画素回路を読取るために接
続される列増幅スイッチング手段とを含み、前記列増幅
スイッチング手段は、回路変動の相殺を行い、相関ダブ
ル・サンプリング・オペレーションを行うため、単一パ
スを介して前記画素回路からの信号及びノイズレベルを
クロックするよう構成され、更に、出力回路を含む画素
感知ＭＯＳ集積回路が提供される。
態では、照度感知オペレーションをそれぞれ行う画素回
路のアレイと、その中の前記画素回路を読取るために接
続される列増幅スイッチング手段とを含み、前記列増幅
スイッチング手段は、回路変動の相殺を行い、相関ダブ
ル・サンプリング・オペレーションを行うため、単一パ
スを介して前記画素回路からの信号及びノイズレベルを
クロックするよう構成され、更に、出力回路を含む画素
感知ＭＯＳ集積回路が提供される。
【００３８】ここに開示した別の種類の本発明の実施形
態では、感知トランジスタをそれぞれ有する複数の画素
回路の１つと、増幅トランジスタを有する列選択回路と
を含み、前記列選択回路は、前記画素回路に逐次接続し
て相関ダブル・サンプリングを行い、そこから第１及び
第２の電圧を読取り、前記列選択回路は第１及び第２の
蓄積デバイスを含み、前記感知トランジスタと前記列ト
ランジスタの両方の閾値電圧の不整合による影響は最小
化され、更に出力ドライバ回路を有し、前記電圧の差は
前記出力ドライバ回路を介して出力端子で提供され、そ
れにより固定パターン・ノイズが実質的に最小化される
画素感知ＭＯＳ集積回路作像装置が提供される。
態では、感知トランジスタをそれぞれ有する複数の画素
回路の１つと、増幅トランジスタを有する列選択回路と
を含み、前記列選択回路は、前記画素回路に逐次接続し
て相関ダブル・サンプリングを行い、そこから第１及び
第２の電圧を読取り、前記列選択回路は第１及び第２の
蓄積デバイスを含み、前記感知トランジスタと前記列ト
ランジスタの両方の閾値電圧の不整合による影響は最小
化され、更に出力ドライバ回路を有し、前記電圧の差は
前記出力ドライバ回路を介して出力端子で提供され、そ
れにより固定パターン・ノイズが実質的に最小化される
画素感知ＭＯＳ集積回路作像装置が提供される。
【００３９】ここに開示された別の種類の本発明の実施
形態では、焦点合わせ要素と、前記焦点合せ要素からの
光を受取る画素感知ＭＯＳ集積回路作像装置とを含み、
これは、照度感知オペレーションをそれぞれ行う画素回
路のアレイと、前記アレイの列から前記画素回路にそれ
ぞれ接続される複数の列増幅回路とを含み、前記列増幅
回路は、単一パスを介して相関ダブル・サンプリング・
オペレーションを行い、前記画素の変動を相殺するため
少なくとも１つの蓄積デバイスを含み、更に出力回路、
前記作像装置を制御するために接続されるプロセッサ、
及び前記作像装置からデータを受取り蓄積する蓄積手段
とを含むフォト感知作像装置が提供される。
形態では、焦点合わせ要素と、前記焦点合せ要素からの
光を受取る画素感知ＭＯＳ集積回路作像装置とを含み、
これは、照度感知オペレーションをそれぞれ行う画素回
路のアレイと、前記アレイの列から前記画素回路にそれ
ぞれ接続される複数の列増幅回路とを含み、前記列増幅
回路は、単一パスを介して相関ダブル・サンプリング・
オペレーションを行い、前記画素の変動を相殺するため
少なくとも１つの蓄積デバイスを含み、更に出力回路、
前記作像装置を制御するために接続されるプロセッサ、
及び前記作像装置からデータを受取り蓄積する蓄積手段
とを含むフォト感知作像装置が提供される。
【００４０】ここに開示された別の種類の本発明の実施
形態では、前記画素回路の第１のノードで第１の電圧を
受取り、前記電圧はフォト感知回路によって生成され、
第１の能動形デバイスの制御端子で受取られ、前記画素
回路の読取り準備において、前記列回路及び出力回路を
初期化し、前記列回路は第１及び第２の蓄積回路、及び
第２の能動形デバイスを含み、選択された画素の前記第
１のノードで前記電圧を前記列回路に読み込み、前記第
１の蓄積回路の電圧は第１のレベルまで上昇し、第２の
電圧を前記列回路に読み込む準備において、前記第１及
び第２の蓄積回路を安定化させ、前記画素回路から第２
の電圧を読取り、前記電圧の差が得られ、更に、前記デ
ィファレンシング（differencing）・オペレーション
は、前記第１及び第２の能動形デバイス間の閾値電圧変
動を実質的に減算し、更に前記電位差を前記出力回路の
出力ノードへ送り、それによって前記サンプリング方法
が５つより多くないクロック・サイクルで行われる工程
を含む、ＣＭＯＳ領域アレイ・センサの画素及び列回路
を低ノイズでサンプリングする方法が提供される。
形態では、前記画素回路の第１のノードで第１の電圧を
受取り、前記電圧はフォト感知回路によって生成され、
第１の能動形デバイスの制御端子で受取られ、前記画素
回路の読取り準備において、前記列回路及び出力回路を
初期化し、前記列回路は第１及び第２の蓄積回路、及び
第２の能動形デバイスを含み、選択された画素の前記第
１のノードで前記電圧を前記列回路に読み込み、前記第
１の蓄積回路の電圧は第１のレベルまで上昇し、第２の
電圧を前記列回路に読み込む準備において、前記第１及
び第２の蓄積回路を安定化させ、前記画素回路から第２
の電圧を読取り、前記電圧の差が得られ、更に、前記デ
ィファレンシング（differencing）・オペレーション
は、前記第１及び第２の能動形デバイス間の閾値電圧変
動を実質的に減算し、更に前記電位差を前記出力回路の
出力ノードへ送り、それによって前記サンプリング方法
が５つより多くないクロック・サイクルで行われる工程
を含む、ＣＭＯＳ領域アレイ・センサの画素及び列回路
を低ノイズでサンプリングする方法が提供される。
【００４１】ここに開示された別の種類の本発明の実施
形態では、画素回路から画素信号を読取り、前記画素回
路からノイズ信号を読取り、更に前記画素及びノイズ信
号を逐次オフセットして、デバイス変動及びノイズを最
小化する工程を含む、ＣＭＯＳ領域アレイ・センサの画
素及び列回路を低ノイズでサンプリングする方法が提供
される。
形態では、画素回路から画素信号を読取り、前記画素回
路からノイズ信号を読取り、更に前記画素及びノイズ信
号を逐次オフセットして、デバイス変動及びノイズを最
小化する工程を含む、ＣＭＯＳ領域アレイ・センサの画
素及び列回路を低ノイズでサンプリングする方法が提供
される。
【００４２】変更 当業者であれば理解されるように、この出願に記載した
この発明の考えは、非常に広い範囲の用途にわたって変
更することができ、特許の対象の範囲は、ここに示した
何ら特定の例の考えによって制限されない。
この発明の考えは、非常に広い範囲の用途にわたって変
更することができ、特許の対象の範囲は、ここに示した
何ら特定の例の考えによって制限されない。
【００４３】例えば、当業者であれば理解されるよう
に、ここに説明した特定の回路トポロジーに、別の回路
要素を付加又は別の回路要素で代替することもできる。
別の例として、当業者に周知の拘束の範囲内で、非線型
デバイスをレジスタに直列に付加し（又は置換えに用
い）、負荷デバイスのインピーダンスを増加させること
もできる。別の例として、当業者に周知の拘束の範囲内
で、ここに示したものの代りに、種々の周知の出力ドラ
イバ形式を使うことができる。
に、ここに説明した特定の回路トポロジーに、別の回路
要素を付加又は別の回路要素で代替することもできる。
別の例として、当業者に周知の拘束の範囲内で、非線型
デバイスをレジスタに直列に付加し（又は置換えに用
い）、負荷デバイスのインピーダンスを増加させること
もできる。別の例として、当業者に周知の拘束の範囲内
で、ここに示したものの代りに、種々の周知の出力ドラ
イバ形式を使うことができる。
【００４４】別の例として、当業者に周知の拘束の範囲
内で、列読出し回路には２つ又は４つの列ブロックを用
いることができる。別の例として、当業者に周知の拘束
の範囲内で、本発明のサンプリング方法及び構造は、線
形アレイ形式にも適用することができる。別の例とし
て、当業者に周知の拘束の範囲内で、本発明のサンプリ
ング方法及び構造は、受動形画素アレイ形式に容易に適
用することができる。
内で、列読出し回路には２つ又は４つの列ブロックを用
いることができる。別の例として、当業者に周知の拘束
の範囲内で、本発明のサンプリング方法及び構造は、線
形アレイ形式にも適用することができる。別の例とし
て、当業者に周知の拘束の範囲内で、本発明のサンプリ
ング方法及び構造は、受動形画素アレイ形式に容易に適
用することができる。
【００４５】以上の説明に関して更に次の項を開示す
る。 （１） 画素感知ＭＯＳ集積回路であって、照度感知オ
ペレーションをそれぞれ行う画素回路のアレイと、該ア
レイの列から前記画素回路を読取るためにそれぞれ接続
される複数の列増幅回路であって、単一パスを介して相
関ダブル・サンプリング・オペレーションを行い、前記
画素の変動を相殺するため少なくとも１つの蓄積デバイ
スを含む、列増幅回路と、出力回路と、を含む、画素感
知ＭＯＳ集積回路。
る。 （１） 画素感知ＭＯＳ集積回路であって、照度感知オ
ペレーションをそれぞれ行う画素回路のアレイと、該ア
レイの列から前記画素回路を読取るためにそれぞれ接続
される複数の列増幅回路であって、単一パスを介して相
関ダブル・サンプリング・オペレーションを行い、前記
画素の変動を相殺するため少なくとも１つの蓄積デバイ
スを含む、列増幅回路と、出力回路と、を含む、画素感
知ＭＯＳ集積回路。
【００４６】（２）第１項に記載の集積回路であって、
前記画素回路は能動形画素アーキテクチャである、集積
回路。 （３）第１項に記載の集積回路であって、前記増幅回路
はＰＭＯＳトランジスタを含む、集積回路。 （４）第１項に記載の集積回路であって、前記増幅回路
はオペレーショナル増幅器を含む、集積回路。 （５）第１項に記載の集積回路であって、前記蓄積デバ
イスはキャパシタである、集積回路。 （６）第１項に記載の集積回路であって、前記列回路は
前記画素回路を個別に読取る、集積回路。 （７）第１項に記載の集積回路であって、前記変動は画
素感知トランジスタの閾値電圧変動及び列増幅器変動を
含む、集積回路。 （８）第１項に記載の集積回路であって、リセット電圧
及びフォトダイオード電圧が前記画素回路から読取られ
る、集積回路。
前記画素回路は能動形画素アーキテクチャである、集積
回路。 （３）第１項に記載の集積回路であって、前記増幅回路
はＰＭＯＳトランジスタを含む、集積回路。 （４）第１項に記載の集積回路であって、前記増幅回路
はオペレーショナル増幅器を含む、集積回路。 （５）第１項に記載の集積回路であって、前記蓄積デバ
イスはキャパシタである、集積回路。 （６）第１項に記載の集積回路であって、前記列回路は
前記画素回路を個別に読取る、集積回路。 （７）第１項に記載の集積回路であって、前記変動は画
素感知トランジスタの閾値電圧変動及び列増幅器変動を
含む、集積回路。 （８）第１項に記載の集積回路であって、リセット電圧
及びフォトダイオード電圧が前記画素回路から読取られ
る、集積回路。
【００４７】（９）画素感知ＭＯＳ集積回路作像装置で
あって、感知トランジスタをそれぞれ含む複数の画素回
路の１つと、増幅トランジスタを含む列選択回路であっ
て、前記列選択回路は、前記画素回路に逐次接続して相
関ダブル・サンプリングを行い、そこから第１及び第２
の電圧を読取り、前記列選択回路は第１及び第２の蓄積
デバイスを含み、前記感知トランジスタと前記列トラン
ジスタの閾値電圧の不整合による影響を最小化する、列
選択回路と、出力ドライバ回路と、を含み、前記電圧の
差は前記出力ドライバ回路を介して出力端子に現われ、
それによって、固定パターン・ノイズが実質的に最小化
される、画素感知ＭＯＳ集積回路作像装置。
あって、感知トランジスタをそれぞれ含む複数の画素回
路の１つと、増幅トランジスタを含む列選択回路であっ
て、前記列選択回路は、前記画素回路に逐次接続して相
関ダブル・サンプリングを行い、そこから第１及び第２
の電圧を読取り、前記列選択回路は第１及び第２の蓄積
デバイスを含み、前記感知トランジスタと前記列トラン
ジスタの閾値電圧の不整合による影響を最小化する、列
選択回路と、出力ドライバ回路と、を含み、前記電圧の
差は前記出力ドライバ回路を介して出力端子に現われ、
それによって、固定パターン・ノイズが実質的に最小化
される、画素感知ＭＯＳ集積回路作像装置。
【００４８】（１０）ＣＭＯＳ領域アレイ・センサの画
素及び列回路を低ノイズでサンプリングする方法であっ
て、（ａ）前記画素回路の第１のノードで第１の電圧を
受取り、前記電圧はフォト感知回路によって生成され、
第１の能動形デバイスの制御端子で受取られ、（ｂ）前
記画素回路を読取るための準備において前記列回路及び
出力回路を初期化し、前記列回路は第１及び第２の蓄積
回路と第２の能動形デバイスとを有し、（ｃ）選択され
た画素の前記第１のノードで前記電圧を前記列回路に読
み込み、前記第１の蓄積回路の電圧は第１のレベルまで
上がり、（ｄ）第２の電圧を前記列回路へ読取るための
準備において前記第１及び第２の蓄積回路を安定化さ
せ、（ｅ）前記画素回路から第２の電圧を読取り、前記
電圧の差を得、前記ディファレンシング・オペレーショ
ンは前記第１及び第２の能動形デバイス間の閾値電圧の
変動を実質的に減算し、（ｆ）前記電圧差を前記出力回
路の出力ノードへ送り、それによって、前記サンプリン
グ方法が５つより多くないクロック・サイクルで行われ
る、方法。
素及び列回路を低ノイズでサンプリングする方法であっ
て、（ａ）前記画素回路の第１のノードで第１の電圧を
受取り、前記電圧はフォト感知回路によって生成され、
第１の能動形デバイスの制御端子で受取られ、（ｂ）前
記画素回路を読取るための準備において前記列回路及び
出力回路を初期化し、前記列回路は第１及び第２の蓄積
回路と第２の能動形デバイスとを有し、（ｃ）選択され
た画素の前記第１のノードで前記電圧を前記列回路に読
み込み、前記第１の蓄積回路の電圧は第１のレベルまで
上がり、（ｄ）第２の電圧を前記列回路へ読取るための
準備において前記第１及び第２の蓄積回路を安定化さ
せ、（ｅ）前記画素回路から第２の電圧を読取り、前記
電圧の差を得、前記ディファレンシング・オペレーショ
ンは前記第１及び第２の能動形デバイス間の閾値電圧の
変動を実質的に減算し、（ｆ）前記電圧差を前記出力回
路の出力ノードへ送り、それによって、前記サンプリン
グ方法が５つより多くないクロック・サイクルで行われ
る、方法。
【００４９】（１１）固定パターン・ノイズを減少させ
たＣＭＯＳ領域アレイ・センサ。列回路に逐次相関ダブ
ル・サンプリング方式を用いて、デバイス閾値電圧変動
が最小化される。
たＣＭＯＳ領域アレイ・センサ。列回路に逐次相関ダブ
ル・サンプリング方式を用いて、デバイス閾値電圧変動
が最小化される。
【図１】本発明の読出し方法を用いる本発明の回路の好
ましい実施形態を示す図である。
ましい実施形態を示す図である。
【図２】ｍ画素×ｎ列の典型的なＣＭＯＳ領域アレイを
示す図である。
示す図である。
【図３】典型的な画素回路を示す図である。
【図４】積分及び読出し段階中の図１に示した種々のノ
ードでの電圧のタイミング図である。
ードでの電圧のタイミング図である。
【図５】本発明のサンプリング・アーキテクチャを含む
作像チップを示す図である。
作像チップを示す図である。
【図６】カメラに設計された本発明の読出しアーキテク
チャを用いる集積回路作像チップを示す図である。
チャを用いる集積回路作像チップを示す図である。
１００ 画素ブロック １４０ 列ブロック １８０ チップ出力ブロック
Claims (3)
- 【請求項１】 画素感知ＭＯＳ集積回路であって、 照度感知オペレーションをそれぞれ行う画素回路のアレ
イと、 該アレイの列から前記画素回路を読取るためにそれぞれ
接続される複数の列増幅回路であって、単一パスを介し
て相関ダブル・サンプリング・オペレーションを行い、
前記画素の変動を相殺するため少なくとも１つの蓄積デ
バイスを含む、列増幅回路と、 出力回路と、 を含む、画素感知ＭＯＳ集積回路。 - 【請求項２】 画素感知ＭＯＳ集積回路作像装置であっ
て、 感知トランジスタをそれぞれ含む複数の画素回路の１つ
と、 増幅トランジスタを含む列選択回路であって、前記列選
択回路は、前記画素回路に逐次接続して相関ダブル・サ
ンプリングを行い、そこから第１及び第２の電圧を読取
り、前記列選択回路は第１及び第２の蓄積デバイスを含
み、前記感知トランジスタと前記列トランジスタの閾値
電圧の不整合による影響を最小化する、列選択回路と、 出力ドライバ回路と、を含み、 前記電圧の差は前記出力ドライバ回路を介して出力端子
に現われ、 それによって、固定パターン・ノイズが実質的に最小化
される、 画素感知ＭＯＳ集積回路作像装置。 - 【請求項３】 ＣＭＯＳ領域アレイ・センサの画素及び
列回路を低ノイズでサンプリングする方法であって、
（ａ）前記画素回路の第１のノードで第１の電圧を受取
り、前記電圧はフォト感知回路によって生成され、第１
の能動形デバイスの制御端子で受取られ、（ｂ）前記画
素回路を読取るための準備において前記列回路及び出力
回路を初期化し、前記列回路は第１及び第２の蓄積回路
と第２の能動形デバイスとを有し、（ｃ）選択された画
素の前記第１のノードで前記電圧を前記列回路に読み込
み、前記第１の蓄積回路の電圧は第１のレベルまで上が
り、（ｄ）第２の電圧を前記列回路へ読取るための準備
において前記第１及び第２の蓄積回路を安定化させ、
（ｅ）前記画素回路から第２の電圧を読取り、前記電圧
の差を得、前記ディファレンシング・オペレーションは
前記第１及び第２の能動形デバイス間の閾値電圧の変動
を実質的に減算し、（ｆ）前記電圧差を前記出力回路の
出力ノードへ送り、それによって、前記サンプリング方
法が５つより多くないクロック・サイクルで行われる、
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US7008297P | 1997-12-31 | 1997-12-31 | |
| US070082 | 1997-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11284912A true JPH11284912A (ja) | 1999-10-15 |
| JP4362156B2 JP4362156B2 (ja) | 2009-11-11 |
Family
ID=22093007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00020899A Expired - Lifetime JP4362156B2 (ja) | 1997-12-31 | 1999-01-04 | Ｃｍｏｓ領域アレイ・センサのための逐次相関ダブル・サンプリング方式 |
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| Country | Link |
|---|---|
| US (1) | US6248991B1 (ja) |
| EP (1) | EP0928103A3 (ja) |
| JP (1) | JP4362156B2 (ja) |
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| US8446181B2 (en) | 2010-04-14 | 2013-05-21 | Samsung Electronics Co., Ltd. | Sampling circuit and image signal amplifying circuit each including feedback clamp block and image sensor including the image signal amplifying circuit |
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1999
- 1999-01-04 JP JP00020899A patent/JP4362156B2/ja not_active Expired - Lifetime
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