JPH11284035A

JPH11284035A - 半導体装置

Info

Publication number: JPH11284035A
Application number: JP8556098A
Authority: JP
Inventors: Kimihide Saito; 公英斉藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-03-31
Filing date: 1998-03-31
Publication date: 1999-10-15
Anticipated expiration: 2018-03-31
Also published as: JP3439114B2

Abstract

(57)【要約】【課題】最近、メタル配線が３層、４層と積層され、
しかもこれらがコンタクトするコンタクトホール、アス
ペクト比の高く、微細なコンタクトホールの中にＷのよ
うな硬い物質が埋め込まれる。しかしこれらのＴＥＧを
作成した場合、チャージアップが生じ、電子顕微鏡で覗
けない問題があった。【解決手段】図１のように、ＴＥＧＢ〜Ｈに於いて、
それぞれのＴＥＧの中に形成されている電極をＧＮＤに
落とすことで、チャージアップを防止することができ
る。またそれぞれのＴＥＧの両端に接地領域２１を設け
れば、矢印Ｚで割った二つの試料は、どちらもＧＮＤに
接地されているので、両試料の観察が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、さらに詳しく言えば、改良されたＴＥＧが実装され
た半導体装置に関するものである。

【０００２】

【従来の技術】プロセスの標準化や最適化を行う上で、
重要な手法が、テストパターンによる評価、いわゆるＴ
ＥＧ（Test Element Group）による評価である。ＴＥＧ
には二つの目的があり、一つはプロセス・デバイスチェ
ック用のパターンであり、二つ目は新技術の確立と確認
の為のパターンである。

【０００３】どちらにしてもこのパターンの解析・分析
によりプロセスパラメータ、デバイスパラメータ、デザ
インルールの最適値が求められている。そしてＴＥＧに
は、プロセスＴＥＧ、デバイスＴＥＧおよび回路ＴＥＧ
がある。これらの内容は、例えば「最新ＬＳＩプロセス
技術」、（1984年４月２５日第２版）工業調査会発行等
に述べられている。

【０００４】本件は、特に多層配線、電極構造等の評価
のテストパターンであり、配線間のピンホール、断線チ
ェック、層間絶縁膜の段差、配線電極材料のカバレージ
状態を調べるものである。一方、最近の半導体プロセス
は、ラインルールおよびコンタクトルールが厳しくな
り、しかも図１１に示すように膜の凹凸も厳しくなって
いる。つまり配線が二層、三層・・と増加し、積層され
ることでその凹凸が厳しくなり、非常に厚い層間絶縁膜
に於いて、アスペクト比の高いコンタクトホールを作
り、ここにステップカバレージの良い電極材料をどのよ
うに作り込んでゆくかが重要なテーマとなっている。し
かもそのため電極材料もＷ等の昔では用いられなかった
材料も採用されている。

【０００５】図１１の半導体装置は、膜の平坦化を目的
としてＢＰＳＧ膜１が採用されているが、図のように凸
凹、膜の厚い所、膜の薄い所がどうしても発生してしま
う。例えば、半導体基板２には、ＬＯＣＯＳ膜３が設け
られ、この上には電極、配線等が形成される。例えば、
符号４は、ポリＳｉゲートであり、符号５は、Ａｌを主
材料とした配線である。もちろんこれらの導電材料は絶
縁されている。

【０００６】これらの上に、更に配線を設けるため、色
々な層間絶縁膜が設けられ、ここではまずＴＥＯＳ膜６
が設けられ、この上に前記ＢＰＳＧ膜１が形成されてい
る。更には、コンタクトホール７を介して、コンタクト
ホール７内およびＢＰＳＧ膜１の表面にＴｉとＴｉＮが
積層されたバリアメタル８が形成され、コンタクトホー
ル７内にＷプラグ９が形成され、この上に配線１０が形
成されている。

【０００７】このように、電極４５が積層され、この凹
凸を埋めるために例えばＢＰＳＧ膜１等が厚く形成さ
れ、層間絶縁膜の厚い所、これよりも薄い所のある色々
な部分にサイズが小さく（例えば０．５μｍ以下）、ア
スペクト比の高いコンタクトホールを形成すると、当然
コンタクトホールの形状、バリアメタルのカバレージ状
態、Ｗの埋め込み状態、またＷを採用しない場合は、コ
ンタクトホールにコンタクトする電極のステップカバレ
ージ状態、また凹凸のある層間絶縁膜の配線の形成状態
等が問題であり、ＴＥＧが活用される。

【０００８】

【発明が解決しようとする課題】しかしながらほぼ０．
５μｍ以下のコンタクトホールに埋め込まれるＷの状態
をＴＥＧで調べるためには、ここの部分を割り、電子顕
微鏡等で観察する必要がある。しかしＷは、他の材料よ
りも硬いため、図１２で示すようにＷプラグは、割れず
どちらか一方に付いてしまい、観察できない問題があっ
た。例えば梅干しが入ったおにぎりを二つに割ると、梅
干しは二つに割れずどちらかにそのまま付いてしまうよ
うな現象である。

【０００９】またＷや他の配線は、ＴＥＧパターンによ
りフローティングのものがあり、また割った際にフロー
ティングとなり、その結果チャージアップされて電子顕
微鏡で見ることができない問題もあった。

【００１０】

【課題を解決するための手段】本発明は、前述した課題
に鑑みて成され、配線のテスト・エレメントを半導体基
板のグランドに固定する手段を設けることで解決するも
のである。配線のテスト・エレメントを複数本一領域内
にまとめて形成し、この一領域内に半導体基板のグラン
ドに固定される手段を設けることで解決するものであ
る。

【００１１】ＴＥＧを電子顕微鏡で覗く際、テストエレ
メントの導電材料がＧＮＤに接地されているため、チャ
ージアップせず、良好な観察が可能である。フローティ
ングゲートは、コントロールゲートやソース電極で囲ま
れているため、このフローティングゲートのチャージが
吸収され、ＧＮＤに接地せずとも良好に観察が可能であ
る。

【００１２】前記半導体基板のグランド領域を前記Ｗプ
ラグで電気的に接続することで解決するものである。更
には配線のテスト・エレメントを、このエレメントの両
端で半導体基板のグランドに固定すれば、ＴＥＧを二つ
に割った際、どちらの配線もＧＮＤに固定されている。
従ってとちらで見てもチャージアップせずに観察でき
る。

【００１３】

【発明の実施の形態】以下、本発明の半導体装置に係る
一実施形態について図面を参照しながら説明する。先
ず、ＴＥＧは、従来例でも説明したように特性の解析、
層間絶縁膜や電極材料の状態の観察等を行うもので、Ｉ
Ｃチップ内やスクライブラインに配置される。

【００１４】図１０では、スクライブライン１に形成さ
れるものであり、ＴＥＧ２、３が形成されている。ここ
のスクライブライン１で囲まれる矩形上の領域は、ＩＣ
チップ４に成る部分であり、ＩＣ回路を構成する半導体
素子が形成される領域である。ＴＥＧは、ＩＣチップ内
に形成される色々な材料、パターンにより、数多くのパ
ターンが用意されており、チップの効率よい配置を考え
ると、スクライブライン１に形成した方がよい。ＩＣ形
成領域に配置しても良いが、チップサイズが大きくなる
問題がある。

【００１５】またステッパで露光する場合、レチクルを
使用するが、このレチクルに於いて、一つのＩＣに対し
てこの一つのＩＣの中のエレメントをチェックするＴＥ
Ｇをスクライブライン１に配置しても良い。しかし、図
１０のように複数のＩＣチップＳ、Ｔ、Ｕ、Ｖに対して
この複数（４つ）のＩＣをまとめてチェックできるＴＥ
Ｇを配置しても良い。つまり前者では、ＩＣ一個に対し
て、一組の一群となるＴＥＧが形成されるが、後者は複
数個のＩＣに対して一組の一群となるＴＥＧが形成され
るため、余ったスクライブラインには別のＴＥＧ、合わ
せマークおよびスクライブラインの合わせマーク等が配
置できるメリットを有す。

【００１６】またこのＴＥＧと隣接する周囲のＩＣは、
実質ＴＥＧの形成条件と同じと考えられる。従って四つ
のＩＣ（Ｓ、Ｔ、Ｕ、Ｖ）で一つのレチクルを形成する
場合、中央の十字形のスクライブラインに形成すれば、
面積的にも余裕ができ、数多くのＴＥＧが形成でき、深
く解析が可能となる。図１は、Ａ〜ＨのＴＥＧが用意さ
れ、これらはスクライブライン１の中に形成されてい
る。ただしチップ面積の増加を無視すれば、ＩＣ形成領
域に形成しても良い。ここでは、左のＢから右のＨまで
のサイズが、横が１５０μｍ程度、縦がおよそ１．５ｍ
ｍ以上である。

【００１７】では、この中のＴＥＧについて説明する。
ＡのＴＥＧは、図３の構造が形成配置されているもので
あり、最小線幅、最小スペースの配線が絶縁膜に形成さ
れ、上層に形成されるジャケットのカバレージを解析す
るためのものである。ＢとＣのＴＥＧは、図４のように
拡散領域５を露出する最小コンタクトホール６の形状を
調べるものであり、ＢはＮ＋の拡散領域がコンタクトホ
ールから露出され、ＣはＰ＋の拡散領域が露出している
ものである。

【００１８】ＤのＴＥＧは、図５のように、層間絶縁膜
７の谷に位置し、第１層目のＭを露出する第２層目のコ
ンタクト８の形状およびこれとコンタクトするメタル配
線Ｍのカバレージを調べるものである。以降、山、谷の
表現を使うが、これは配線も層間絶縁膜もうねりがあ
り、このうねりの高いところを山、低いところを谷とす
る。また図面で実際に示せば良かったが、図面の都合で
フラットにした。

【００１９】ＥのＴＥＧは、図６のように、ポリＳｉゲ
ートＧＰを露出する最小形状のコンタクトホール９、第
２層目のメタル配線ＳＭのカバレージ、第２層目のメタ
ル配線ＳＭの谷の所が露出されるコンタクトホールの形
状を観察するものである。ＦのＴＥＧは、図７に示すよ
うに、山の部分に配置される第一層目のメタル配線Ｍを
露出する最小形状のコンタクトホール１１形状、第３層
目のメタル配線ＴＭのカバレージを調べるものである。

【００２０】ＧのＴＥＧは、図８のように、山の部分に
位置する第２層目のメタル配線ＳＭを露出する最小形状
のコンタクトホール１２を観察するものである。最後に
ＨのＴＥＧは、図９の様に、最大溝のコンタクトホール
であり、特に拡散領域１３、ポリＳｉゲートＧＰ、第１
層目のメタル配線Ｍ、第２層目のメタル配線ＳＭを露出
するコンタクトホール１４〜１７を観察調べるものであ
る。

【００２１】これらのＴＥＧは、前述したように図１の
様に配列され、点線で囲んだ所２０、２１で、全ての導
電材料ＧＰ、Ｍ、ＳＭ、ＴＭ、ここでは配線、ゲート電
極、Ｗプラグ等が半導体基板のＧＮＤに設置されてい
る。これは、パターン形状によっては、フローティング
になった導電材が設けられ、チャージアップしている。
従って解析のために割って調べても電荷が放出されてい
ないために、電子顕微鏡で観察できないので、全てが接
地領域２０、２１でＧＮＤに落ちるようになっている。

【００２２】また一方の接地領域２０だけで接地し、他
方の接地領域２１を省略し、矢印Ｚで紙面に対して左右
に割った場合、矢印Ｚから上に位置するＴＥＧはアース
に落とされるため電子顕微鏡で覗けるが、下に位置する
ＴＥＧは、フローティングとなり、チャージアップし、
覗けない。従って好ましくは両方に接地領域を形成した
方がよい。

【００２３】図２の上段図は、接地領域２０を拡大した
ものであり、中段図は、楕円で囲んだ所の拡大図であ
る。また下段図は、中段図のＡ−Ａ線の断面図である。
ここでは理解のために一緒に図２として示した。詳細
は、後述する。図３のＡのＴＥＧは、ＬＯＣＯＳ膜で囲
まれたＰ＋拡散領域２２に最小線幅（ここでは一例とし
て０．４μｍ）、最小間隔（一例として０．５μｍ）の
ポリＳｉゲートＧＰが約２５００Åの膜厚で形成され
ている。ここでＧＰは、下層にポリＳｉ、上層にＷＳｉ
が積層された一体物である。そしてこの上には、ＢＰＳ
Ｇ膜が約6000Å程度被覆され、この上には、第１層目の
メタル配線Ｍが線幅約０．６μｍ、間隔約０．６μｍで
配置されている。この配線Ｍは、Ｔｉ、ＴｉＮ、Ａｌを
主材料としたものの積層物で、約８０００Å程度で形成
されている。そしてこれらを覆うために第２の層間絶縁
膜２４が約１００００Å程度積層されている。この絶縁
膜２４は、ＴＥＯＳ膜、グラス膜を何回か積層したもの
である。更にこの上には、第２層目のメタル配線ＳＭが
あり、Ｔｉ、ＴｉＮ、Ａｌを主材料としたものの積層物
で、約８０００Å程度で形成されている。また第３層目
の層間絶縁膜２５が、前述同様にＴＥＯＳ膜、グラス膜
を何回か積層して形成されている。やはり１００００Å
程度である。更に第３層目のメタル配線ＴＭとして、、
Ｔｉ、ＴｉＮ、Ａｌを主材料としたものの積層物で、約
８０００Å程度で形成され、第４層目の絶縁膜２６が、
ジャケットとして、ＳｉＯ２膜とＳｉ3Ｎ4膜で約１００
００Å程度被覆されている。ここで示したＧＰ〜ＴＭ
は、紙面に対して垂直な方向に延びており、図１で参照
すれば実線の矩形領域の上から下に１．５ミリ程度延在
されている。

【００２４】従って、図１のどこかで左右に割れば、こ
の配線、層間絶縁膜、上層に形成されるジャケット等の
カバレージ形成状況を解析できる。続いて図４を説明す
る。以降図３と同じ材料で有れば同じ符号で示す。図３
との違いは、長い配線を解析するものではなく、コンタ
クトホール６を解析するもので、ＢＰＳＧ膜２３の谷か
ら拡散領域に渡りＴｉ、ＴｉＮのバリアメタルを介して
Ｗプラグ２７が埋め込まれていることである。

【００２５】ここで実施例全体に言えることであるが図
面で黒く塗ってある部分は、コンタクトホールに前記バ
リアメタルを介してＷプラグが埋め込まれている。本発
明のポイントは、このコンタクトホール６の形状にあ
る。つまり点線で囲まれたコンタクト列３０、３１、３
２は、それぞれ同じパターンで形成され、例えば図１、
図１０のＴＥＧの中に形成されている。各コンタクト列
の下の二つのコンタクトホール３３は、実際にＩＣチッ
プに形成される最小サイズのコンタクトホールである。
このコンタクトホールに埋め込まれるＷプラグは、従来
例でも説明したように、なかなか二つに割れないため、
そのサイズを縦長にして割れやすい形状にした。例えば
コンタクトホール３３のサイズが、０．５×０．５μｍ
であれば、コンタクトホール３４の横幅を同じに、縦幅
を２倍以上、ここでは約１．５μｍとした。その結果、
割るポイントがコンタクトホール３４の中央に来れば、
割ることができ、観察が可能となる。しかし実際は、サ
イズ的に小さいので、例えば２個以上縦に約０．５μｍ
間隔で並べてある。

【００２６】もしコンタクト列が一列しかない場合、コ
ンタクトホール３４と３４の間で割れる事もあり、Ｗを
割ることができないため、このコンタクト列を複数本用
意し、コンタクト列をそれぞれ０．５〜０．６μｍのピ
ッチでずらしてある。このずらし量Ｘは、Ｘ＞（コンタ
クトホール３４＋ずらしピッチ）／コンタクトホール３
４の数程度と考えられる。つまり図４のコンタクトホー
ル３４は、ずらし量があるため、矢印ＫとＬの間でどこ
かで割れることになる。

【００２７】図は、コンタクトホール３４が２個しかな
いが、実際は、図１の縦１．５ｍｍの長さに渡り数多く
形成される。例えば、コンタクトホール３４が１０００
個形成され、この群の上と下にコンタクトホール３３が
それぞれ５個程度形成されている。ここのコンタクトホ
ール３３は、実際のコンタクトホールの平面形状のモニ
ターであり、数は少なくて良い。

【００２８】一方、実際調べたいのは、コンタクトホー
ル３３であるが、少なくともコンタクトホール３４の横
の辺方向に沿って形成される状況は、コンタクトホール
３３の横の辺方向に沿ったものと実質同じであると考え
られる。一方、コンタクトホール３３の縦の辺方向に沿
った形成状況は、コンタクトホール３４では、サイズが
異なり、形成状況が同じであるとは言えない。

【００２９】そこで、このパターンを９０度回転して形
成している。ここでは、図１０のＴＥＧ３に形成されて
いる。つまりＴＥＧ３では、紙面に対して上下の方向で
割れるため、図４に於いてコンタクトホール３３の縦の
辺方向で割った状況と同じになる。つまり図４のコンタ
クトホール３４でコンタクトホール３３の状況を観察し
ようとする場合は、図１０のように縦のスクライブライ
ンと横のスクライブラインに、それぞれが９０度回転さ
れたＴＥＧを形成すれば、コンタクトホール３３全体の
形状、中の電極形状等の具合が推測できる。

【００３０】続いて、図５を説明する。図４と同様にコ
ンタクトホール８の解析をするもので、層間絶縁膜２４
の谷に形成され、Ｔｉ、ＴｉＮのバリアメタルを介して
Ｗプラグ２７が埋め込まれている。そしてこの第２層目
のコンタクト８の形状およびこれとコンタクトするメタ
ル配線Ｍのカバレージを調べるものである。コンタクト
列４０、４１、４２には、実際のＩＣに入る形状と同じ
形状のコンタクトホール４３と縦の長さを長くしたコン
タクトホール４４が形成され、図４同様に各列はずれて
配置される。ズレピッチは、前述した計算式で算出さ
れ、ここでは０．６μｍである。

【００３１】以下図４、図５のコンタクト列と同じ形成
方法なので、図６〜図８の断面構造のみを示す。図６は
ゲートＧＰを露出する最小形状のコンタクトホール９、
第２層目のメタル配線ＳＭのカバレージ、第２層目のメ
タル配線ＳＭの谷の所が露出されるコンタクトホール１
０の形状を観察するものである。図７は、山の部分に配
置される第一層目のメタル配線Ｍを露出する最小形状の
コンタクトホール１１形状、第３層目のメタル配線ＴＭ
のカバレージを調べるものである。図８は、山の部分に
位置する第２層目のメタル配線ＳＭを露出する最小形状
のコンタクトホール１２を観察するものである。

【００３２】最後にＨのＴＥＧは、図９の様に、最大溝
のコンタクトホールであり、特に拡散領域１３、ポリＳ
ｉゲートＧＰ、第１層目のメタル配線Ｍ、第２層目のメ
タル配線ＳＭを露出するコンタクトホール１４〜１７を
観察調べるものである。これらのコンタクトホール１４
〜１７は、コンタクトサイズが１μｍ×１μｍであり、
サイズが大きいために、逆にＷプラグがうまく埋め込ま
れない場合がある。つまりスが形成されたり、プラグ表
面が実質フラットに成らず凹んだりするため、Ｗの形成
状況を調べるものである。

【００３３】ここではサイズが大きいので、コンタクト
サイズを縦と横で変えることもないし、変えても良い。
続いて、図２の上段図に於いて、図３（図１のＡのＴＥ
Ｇ）〜図９（図１のＨのＴＥＧ）までのパターンが、矢
印Ｐの範囲で形成されており、ちょうど接地領域２０か
ら櫛歯のようにＴＥＧＡ〜Ｈが配置され、それぞれＴＥ
Ｇのメタルが接地領域２０のメタルから櫛歯のように延
在されている。

【００３４】この上段図の楕円で囲んだ部分は、図１の
ＢのＴＥＧであり、その拡大図が中段図に示されてい
る。つまり接地領域２０には、点でハッチングしたゲー
トＧＰが形成され、横長に形成されたコンタクトホール
６０でＧＰが露出され、Ｗプラグにより第１層目のメタ
ル配線Ｍと電気的に接続されている。この一層のメタル
配線Ｍは、接地領域全域に設けられ必要により各ＴＥＧ
の長手方向に延在され、コンタクトホール６２を介して
第２層目のメタル配線ＳＭと電気的に接続されている。
また本発明のポイントになるが、コンタクトホール６１
を介してＰ＋の拡散領域（ＧＮＤ）とコンタクトしてい
る。このＳＭも、接地領域２０全域に配置され、必要に
よりＴＥＧの長手方向に延在され、コンタクトホール６
３を介して第３のメタル配線ＴＭと電気的に接続されて
いる。このＴＭも、接地領域２０全域に設けられ、必要
によりＴＥＧの長手方向に延びている。

【００３５】本発明の特徴は、ＴＥＧに形成されている
メタルは、電子顕微鏡で観察するために、全てが半導体
基板のＧＮＤ領域、ここではＰ＋の拡散領域に電気的に
接続されることである。配線によっては接地領域以外で
もＧＮＤに接続されている。例えば図４がそうである。
しかし中にはＧＮＤに接続されずフローティングのもの
もあるため、これは図２、図４〜図９の接続によりＧＮ
Ｄに落としてある。

【００３６】続いて、携帯電話やデジタルスチルカメラ
などに使用される電気的にプログラム及び消去可能な不
揮発性半導体記憶装置での応用について説明する。ここ
では、スプリットゲート型フラッシュEEPROMを一例とし
て用い、このセルがＴＥＧとしてスクライブラインに形
成されたものを図１３に示す。まず上段図が概略断面
で、下段図が解析の必要なメモリセルの平面図である。
p型単結晶半導体基板１０１上には、図示されていない
が下段図の左右に渡るＬＯＣＯＳが縦方向に複数行配列
され、ＬＯＣＯＳとＬＯＣＯＳの間で、ＬＯＣＯＳに端
部が一部重畳するようにフローティングゲート１０２が
形成され、このフローティングゲートには端部を先鋭化
するためにミニＬＯＣＯＳ１０３が形成されている。こ
の上には、層間絶縁膜を介してコントロールゲート１０
４が上下に形成されている。このフローティングゲート
１０２とコントロールゲート１０４は、×印のコンタク
ト１０５を中心に両側に形成されている。そしてこれら
を覆う層間絶縁膜１０６を介してドレイン領域１０７と
コンタクトするドレイン電極１０８が形成されている。
またソース領域１０９とコンタクトするソース電極１１
０が形成されている。そしてこれらを覆う層間絶縁膜と
して例えばＴＥＯＳ膜とグラス膜の積層物１１１が被覆
され、ドレイン電極１０８を露出するコンタクトホール
105が形成され、このコンタクトホール１０５およびそ
の周辺に形成されたＴｉとＴｉＮで成るバリアメタルを
介してＷプラグ１１２が形成されている。そしてこのＷ
プラグ１１２とコンタクトするメタル配線１１３が左右
に形成され、更にこの上にＴＥＯＳ膜とグラス膜の積層
物１１４が被覆され、更にこの上にはメタル配線１１５
が形成され、最終的にジャケット１１６が形成されてい
る。

【００３７】ここでコントロールゲート１０４、ドレイ
ン電極１０７、ソース電極１１０は、ポリＳｉとＷＳｉ
の積層物より成る。またメタル配線１１４、１１５は、
前述したＭ、ＴＭと同様な構成である。ここで平面図で
示されたコントロールゲート、ソース電極は、図１のよ
うにやはり縦方向に長く形成され、ここに示されたセル
が複数上下（実際は１０００個程度）に形成され、前述
のコンタクト列が形成され、図４で示すようにこのコン
タクト列が複数本形成され、それぞれのピッチがずらし
て形成されている。

【００３８】ここのコンタクトホール１０５は、約０．
５×２．０μｍで、実際のコンタクトは、図４の下段図
のように、コンタクトホール105群の上下に数個形成さ
れている。前実施例でも述べたように、このコンタクト
ホール１０５は、実際のコンタクトホールよりも縦長に
形成され、ピッチがずらして形成されているので、解析
のためにシリコン基板を割っても、ここの部分が割れな
いことはない。

【００３９】またコントロールゲート、１０４、ドレイ
ン電極１０８、ソース電極１１０、Ｗプラグ１１２、メ
タル配線１１３およびメタル配線１１５は、図２のよう
にＧＮＤに接続されている。ここでフローティングゲー
ト１０２は、コントロールゲート、ソース電極と囲まれ
ており、これらがＧＮＤに接地されているため、たまっ
た電荷はこの電極で放出され、チャージアップしずらい
ため、ここではＧＮＤに落としていない。

【００４０】またこのドレイン電極１０８を省略し、層
間絶縁膜１１１から直接ドレイン領域に渡るコンタクト
ホールを形成し、ここにＷを埋め込んでも良い。ソース
電極も同様である。

【００４１】

【発明の効果】本発明によれば、配線のテスト・エレメ
ントを半導体基板のグランドに固定する手段を設ける
と、このテストエレメントのチャージアップが防止で
き、電子顕微鏡での観察が良好となる。配線のテスト・
エレメントを複数本一領域内にまとめて形成し、この一
領域内に半導体基板のグランドに固定される手段を設け
れば、効率の良い配置が可能である。特にＧＮＤとなる
拡散領域を一つにまとめて形成できるので、ＩＣ内また
は／スクライブラインでの形成では、効率の良い配置が
可能となる。

【００４２】前記半導体基板のグランド領域を前記Ｗプ
ラグで電気的に接続すれば、別途別の手段を設けること
なく、テスト・エレメントをＧＮＤに固定できる。更に
は配線のテスト・エレメントを、このエレメントの両端
で半導体基板のグランドに固定すれば、ＴＥＧを二つに
割った際、どちらの配線もＧＮＤに固定され、どちらで
見てもチャージアップせずに観察できる。

【図面の簡単な説明】

【図１】本発明の実施形態を説明するものであり、スク
ライブラインに形成されたＴＥＧの配置を説明する図で
ある。

【図２】図１の一部分、拡大および断面を説明する図で
ある。

【図３】図１のＴＥＧ（Ａ）を説明する図である。

【図４】図１のＴＥＧ（Ｂ、Ｃ）を説明する図である。

【図５】図１のＴＥＧ（Ｄ）を説明する図である。

【図６】図１のＴＥＧ（Ｅ）を説明する図である。

【図７】図１のＴＥＧ（Ｆ）を説明する図である。

【図８】図１のＴＥＧ（Ｇ）を説明する図である。

【図９】図１のＴＥＧ（Ｈ）を説明する図である。

【図１０】スクライブラインへのＴＥＧ配置を説明する
図である。

【図１１】ウェハのＩＣ形成領域に形成される半導体素
子を説明する図である。

【図１２】従来のＴＥＧにより発生する問題点を説明す
る図である。

【図１３】不揮発性半導体記憶装置をＴＥＧとした場合
の説明図である。

Claims

【特許請求の範囲】

【請求項１】複数のＩＣ形成領域と前記ＩＣ形成領域
との間に形成されたスクライブラインまたは前記ＩＣ形
成領域の一部に設けられたテスト・エレメントとを有す
る半導体ウェハが個々に分割されて成る半導体装置に於
いて、前記ＩＣ形成領域には、絶縁膜を介して複数の配線が形
成され、前記配線のテスト・エレメントは、半導体基板のグラン
ドに固定する手段が設けられていることを特徴とする半
導体装置。
【請求項２】複数のＩＣ形成領域と前記ＩＣ形成領域
との間に形成されたスクライブラインまたは前記ＩＣ形
成領域の一部に設けられたテスト・エレメントとを有す
る半導体ウェハが個々に分割されて成る半導体装置に於
いて、前記ＩＣ形成領域には、絶縁膜を介して複数の配線が形
成され、前記配線のテスト・エレメントは、複数本一領域内にま
とめて形成され、この一領域内で半導体基板のグランド
に固定される手段が設けられていることを特徴とする半
導体装置。
【請求項３】前記ＩＣ形成領域には、フローティング
ゲート、このフローティングゲート上の絶縁膜を介して
形成され、前記フローティングゲート上に重なるように
配置されるコントロールゲートとを少なくとも有する不
揮発性半導体記憶装置が形成され、前記ＩＣ形成領域と
の間に形成されたスクライブラインまたは前記ＩＣ形成
領域の一部に設けられたテスト・エレメントとには前記
不揮発性半導体記憶装置が形成される請求項１または請
求項２記載の半導体装置。
【請求項４】前記フローティングゲートは、ＧＮＤに
固定されない請求項３記載の半導体装置。
【請求項５】前記手段は、Ｗプラグであり、前記半導
体基板のグランド領域と前記Ｗプラグは、電気的に接続
されている請求項１、請求項２、請求項３または請求項
４記載の半導体装置。
【請求項６】前記配線のテスト・エレメントは、前記
エレメントの両端で半導体基板のグランドに固定する手
段が設けられている請求項１、請求項２、請求項３、請
求項４または請求項５記載の半導体装置。