JPH1127562A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 映像信号処理装置において、ディジタル化さ
れた映像信号を処理する際に、外部からの命令によっ
て、信号処理の内容を切り替えることができるようにす
ること。 【解決手段】 外部から与えられた命令に従って、映像
信号の処理を行う演算素子アレイ１と、外部から与えら
れた命令に基づいて、映像信号を一時的に記憶する記憶
手段２０１，・・・，２０ｎと、外部から与えられた命
令に基づいて、演算素子アレイ１と記憶手段２０１，・
・・，２０ｎとを接続するネットワーク３とを備えるよ
うにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部からの設定に
よって、映像信号処理の内容を変更できる映像信号処理
装置に関する。

【０００２】

【従来の技術】従来の映像信号処理装置は、処理すべき
映像信号の処理内容に応じて、それぞれの信号処理専用
の回路、および専用のメモリを備えている。具体的に
は、例えば、第二世代ＥＤＴＶ(extended defintion te
levision) （以下、「ＥＤ２」という。）処理装置にお
いては、それぞれの信号処理に、専用のロジック回路
と、ＦＩＦＯ(First-In First-Out)、およびＬＵＴ(loo
k-up table) 等の専用のメモリとを備えている（「Nati
oinal TECHNICAL REPORT Vol.41 NO.4 PP.420 図
１１」参照）。

【０００３】

【発明が解決しようとする課題】上述したように、例え
ば、テレビジョン受信機において、ＥＤ２信号やＭＵＳ
Ｅ信号等の各種の映像信号の処理を実現するためには、
それぞれ、独自の専用ロジック回路、およびメモリを備
える必要がある。そのため、新しい方式の放送等が開発
されるたびに、専用回路の開発が必要であるのが実状で
ある。この専用回路はゲートアレイを用いることによっ
て、フルカスタム集積回路で実現するよりも開発期間を
短縮することが可能であるが、それでもかなりの開発期
間を要し、また、一旦集積回路を開発してしまった後に
回路にバグが存在することが判明した場合など、回路の
修正を要する場合はこれに柔軟に対応できない等の問題
がある。

【０００４】かかる状況に対処するため、本願発明者
は、外部から与えられた命令に従って動作する演算素子
のアレイと、外部から与えられた命令に従って動作する
記憶装置と、外部から与えられた命令に従って、演算素
子と記憶装置とを接続するネットワークとを備え、外部
から与えられた入力信号の種類に応じて、演算素子のア
レイにダウンロードするプログラムを切り替えて、入力
信号の種類に従った映像信号の処理を行うようにすれば
よいのではないかと着想した。本発明は、上記着想に基
づきなされたもので、異なる種類の映像信号の処理を同
一のハードウェアで処理することができる映像信号処理
装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本願の請求項１の発明に係る映像信号処理装置は、
プログラムの命令に応じて、ディジタル化された映像信
号の処理内容を切り替えることができる映像信号処理装
置であって、プログラムの命令に従って、上記映像信号
の処理を行う演算手段と、プログラムの命令に基づい
て、上記映像信号を記憶する記憶手段と、プログラムの
命令に基づいて、上記演算手段と上記記憶手段との間の
接続を切り換えるネットワーク手段とを備えるようにし
たものである。

【０００６】また、本願の請求項２の発明に係る映像信
号処理装置は、請求項１に記載の映像信号処理装置にお
いて、上記演算手段は、上記映像信号を演算処理する演
算器と、この演算器の演算実行命令を記憶しており、こ
の記憶している演算実行命令を、入力された命令に従っ
て、当該演算器に出力する演算実行命令メモリとを含
み、上記ネットワーク手段は、上記演算手段または上記
記憶手段のいずれかから入力された映像信号を上記演算
手段または上記記憶手段のいずれかに切り替えて出力す
るように切り替えを行う選択手段と、この選択手段の信
号切り替え命令を記憶しており、この記憶している信号
切り替え命令を、入力された命令に基づいて、当該選択
手段に出力する信号切り替え命令メモリとを含み、上記
記憶手段は、上記ネットワーク手段から入力される映像
信号に関するデータを記憶するデータメモリと、このデ
ータメモリに対して命令を設定するための命令設定手段
と、この命令設定手段にて設定された命令を保存するレ
ジスタとを含み、上記データメモリは、上記レジスタに
保存されている命令に基づいて、記憶しているデータを
処理し、この処理したデータを上記ネットワーク手段に
出力するようにしたものである。

【０００７】また、本願の請求項３の発明に係る映像信
号処理装置は、請求項２に記載の映像信号処理装置にお
いて、上記データメモリは、ディジタルデータを記憶す
る記憶素子と、この記憶素子に対して、ディジタルデー
タを入力されてきた順に記憶させることにより、映像信
号のＦＩＦＯ処理を実行させるための手段と、上記記憶
素子に対して、上記映像信号の階調と上記記憶素子の内
部アドレスとを一致させ、この一致したアドレスに予め
定める値を加えて順次計数することにより、ヒストグラ
ムを求めて、映像信号のヒストグラム処理を実行させる
ための手段と、上記記憶素子に対して、上記映像信号の
階調補正を含むルックアップテーブル処理を実行させる
ための手段とを含むようにしたものである。

【０００８】また、本願の請求項４の発明に係る映像信
号処理装置は、請求項２に記載の映像信号処理装置にお
いて、上記データメモリは、ディジタルデータを記憶す
る記憶素子と、この記憶素子を制御するコントローラ
と、上記記憶素子の出力信号に１を加算するインクリメ
ンタと、このインクリメンタの出力を予め定める値でリ
ミットするリミッタと、このリミッタからの出力、映像
信号入力、および外部からのデータ入力のうち１つを選
択して、上記記憶素子にデータとして記憶させるための
第１の選択手段と、上記映像信号入力、上記コントロー
ラのアドレス出力、および外部からのアドレス入力のう
ち１つを選択して、上記記憶素子のアドレス入力に切り
替えるための第２の選択手段と、上記コントローラから
出力されるメモリ制御信号、および外部から入力される
メモリ制御信号のうち１つを選択して、上記記憶素子に
データとして記憶させるための第３の選択手段と、上記
記憶素子の出力信号を外部に出力するためのバッファと
を含むようにしたものである。

【０００９】また、本願の請求項５の発明に係る映像信
号処理装置は、請求項４に記載の映像信号処理装置にお
いて、映像信号のＦＩＦＯ処理を行う際には、上記コン
トローラは、上記第１の選択手段を制御して、上記映像
信号入力を上記記憶素子にデータとして記憶させ、上記
第２の選択手段を制御して、上記コントローラのアドレ
ス出力を上記記憶素子のアドレス入力に切り替え、上記
第３の選択手段を制御して、上記コントローラから出力
されるデータ書き換え信号としてのメモリ制御信号を上
記記憶素子に対して出力し、映像信号のヒストグラム処
理を行う際には、上記コントローラは、まず、上記映像
信号のブランキング期間で、上記第１の選択手段を制御
して、上記外部からのデータ入力を上記記憶素子にデー
タとして記憶させ、上記第２の選択手段を制御して、上
記外部からのアドレス入力を上記記憶素子のアドレス入
力に切り替え、上記第３の選択手段を制御して、上記外
部プロセッサから入力されるデータ書き込み信号として
のメモリ制御信号を上記記憶素子に対して出力し、上記
バッファを制御して、非動作状態とすることにより、上
記データメモリをリセットし、次に、映像期間におい
て、上記第１の選択手段を制御して、上記リミッタから
の出力を上記記憶素子にデータとして記憶させ、上記第
２の選択手段を制御して、上記映像信号入力を上記記憶
素子のアドレス入力に切り替え、上記第３の選択手段を
制御して、上記コントローラから出力されるメモリ制御
信号を上記記憶素子にデータとして記憶させ、上記記憶
素子に対してデータ書き換え信号を出力することによ
り、累積加算を行い、その後、上記第２の選択手段を制
御して、上記外部からのアドレス入力を上記記憶素子の
アドレス入力に切り替え、上記第３の選択手段を制御し
て、上記外部から入力されるデータ読み出し信号として
のメモリ制御信号を上記記憶素子に対して出力し、上記
バッファを制御して、動作状態とすることにより、デー
タの読み出しを行い、上記映像信号の階調補正を含むル
ックアップテーブル処理を行う際には、上記コントロー
ラは、上記第１の選択手段を制御して、上記外部からの
データ入力を上記記憶素子にデータとして記憶させ、上
記第２の選択手段を制御して、上記外部からのアドレス
入力を上記記憶素子のアドレス入力に切り替え、上記第
３の選択手段を制御して、上記外部から入力されるデー
タ書き込み信号としてのメモリ制御信号を上記記憶素子
に対して出力し、上記バッファを制御して、非動作状態
とすることにより、データの書き込みを行い、次に、上
記第２の選択手段を制御して、上記映像信号入力を上記
記憶素子のアドレス入力に切り替え、上記第３の選択手
段を制御して、上記コントローラから出力されるデータ
読み出し信号としてのメモリ制御信号を上記記憶素子に
対してを出力することにより、上記映像信号の階調の補
正を行うようにしたものである。

【００１０】また、本願の請求項６の発明に係る映像信
号処理装置は、請求項２に記載の映像信号処理装置にお
いて、上記データメモリは、ディジタルデータを記憶す
る記憶素子と、この記憶素子を制御するコントローラ
と、上記記憶素子の出力信号に１を加算するインクリメ
ンタと、このインクリメンタの出力を予め定める値でリ
ミットするリミッタと、映像信号入力、および０値のう
ち１つを選択して、切り替え信号を出力するための第１
の選択手段と、上記リミッタからの出力、上記第１の選
択手段からの切り替え信号、および外部からのデータ入
力のうち１つを選択して、上記記憶素子にデータとして
記憶させるための第２の選択手段と、上記映像信号入
力、上記コントローラのアドレス出力、および外部から
のアドレス入力のうち１つを選択して、上記記憶素子の
アドレス入力に切り替えるための第３の選択手段と、上
記コントローラから出力されるメモリ制御信号、および
外部から入力されるメモリ制御信号のうち１つを選択し
て、上記記憶素子にデータとして記憶させるための第４
の選択手段と、上記記憶素子の出力信号を上記外部に出
力するためのバッファとを含むようにしたものである。

【００１１】また、本願の請求項７の発明に係る映像信
号処理装置は、請求項６に記載の映像信号処理装置にお
いて、映像信号のＦＩＦＯ処理を行う際には、上記コン
トローラは、上記第１の選択手段を制御して、映像信号
入力を切り替え信号として出力させ、上記第２の選択手
段を制御して、上記第１の選択手段からの切り替え信号
を上記記憶素子にデータとして記憶させ、上記第３の選
択手段を制御して、上記コントローラのアドレス出力を
上記記憶素子のアドレス入力に切り替え、上記第４の選
択手段を制御して、上記コントローラから出力されるデ
ータ書き換え信号としての記憶素子制御信号を上記記憶
素子に対して出力し、映像信号のヒストグラム処理を行
う際には、上記コントローラは、まず、上記映像信号の
ブランキング期間で、上記第１の選択手段を制御して、
０値を切り替え信号として出力させ、上記第２の選択手
段を制御して、上記第１の選択手段からの切り替え信号
を上記記憶素子にデータとして記憶させ、上記第３の選
択手段を制御して、上記コントローラのアドレス出力を
上記記憶素子のアドレス入力に切り替え、上記第４の選
択手段を制御して、上記コントローラから出力されるデ
ータ書き込み信号としてのメモリ制御信号を上記記憶素
子に対して出力し、上記バッファを制御して、非動作状
態とすることにより、上記データメモリをリセットし、
次に、映像期間において、上記第２の選択手段を制御し
て、上記リミッタからの出力を上記記憶素子にデータと
して記憶させ、上記第３の選択手段を制御して、上記映
像信号入力を上記記憶素子のアドレス入力に切り替え、
上記第４の選択手段を制御して、上記コントローラから
出力されるデータ書き換え信号としてのメモリ制御信号
を上記記憶素子に対して出力することにより、累積加算
を行い、その後、上記第３の選択手段を制御して、上記
外部からのアドレス入力を上記記憶素子のアドレス入力
に切り替え、上記第４の選択手段を制御して、上記外部
から入力されるデータ読み出し信号としてのメモリ制御
信号を上記記憶素子に対して出力し、上記バッファを制
御して、動作状態とすることにより、データの読み出し
を行い、上記映像信号の階調補正を含むルックアップテ
ーブル処理を行う際には、上記コントローラは、上記第
２の選択手段を制御して、上記外部からのデータ入力を
上記記憶素子にデータとして記憶させ、上記第３の選択
手段を制御して、上記外部からのアドレス入力を上記記
憶素子のアドレス入力に切り替え、上記第４の選択手段
を制御して、上記外部から入力されるデータ書き込み信
号としてのメモリ制御信号を上記記憶素子に対して出力
し、上記バッファを制御して、非動作状態とすることに
より、データの書き込みを行い、次に、上記第３の選択
手段を制御して、上記映像信号入力を上記記憶素子のア
ドレス入力に切り替え、上記第４の選択手段を制御し
て、上記コントローラから出力されるデータ読み出し信
号としてのメモリ制御信号を上記記憶素子に対して出力
することにより、上記映像信号の階調の補正を行うよう
にしたものである。

【００１２】また、本願の請求項８の発明に係る映像信
号処理装置は、請求項２に記載のデータメモリを含む、
少なくとも２個の記憶手段と、この記憶手段に含まれる
データメモリに対して、命令の設定、データの読み出
し、およびデータの書き込みを行うプロセッサと、上記
記憶手段と上記プロセッサとのインターフェースをとる
インターフェース手段とを備え、上記少なくとも２個の
記憶手段の一方の記憶手段に含まれるデータメモリによ
り、入力映像信号のヒストグラムを求め、この求めたヒ
ストグラムを、上記インターフェース手段を介して、上
記プロセッサに伝送し、上記プロセッサにより、伝送さ
れてきたヒストグラムに基づき、映像信号の階調補正デ
ータを検出し、この検出した階調補正データを、上記イ
ンターフェース手段を介して、上記少なくとも２個の記
憶手段の他方の記憶手段に含まれるデータメモリに伝送
するようにしたものである。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づき詳細に説明する。 （実施の形態１）図１は本発明の実施の形態１にかかる
映像信号処理装置が適用される装置の一例であるテレビ
ジョン受信機の構成を示すブロック図である。図１にお
いて、本実施の形態１にかかる映像信号処理装置が適用
される装置の一例であるテレビジョン受信機は、衛星Ｎ
ＴＳＣ放送やＭＵＳＥ放送等を受信する衛星アンテナ１
００と、ＮＴＳＣ放送やワイドクリアビジョン放送等を
受信する地上波アンテナ１０１と、衛星アンテナ１００
で受信された放送を選択する衛星チューナ１０２と、地
上波アンテナ１０１で受信された放送を選択する地上波
チューナ１０３と、衛星チューナ１０２で選択された放
送と、地上波チューナ１０３で選択された放送とを選択
する切替装置１０４と、この切替装置１０４で選択され
た放送の信号の種類を判別するための信号判別装置１０
５と、ダウンロードするプログラムの内容に応じて、デ
ィジタル化された映像信号の処理内容を切り替えて映像
信号を処理することができる映像信号処理装置１０６
と、この映像信号処理装置１０６で実行される信号処理
に対応して予め用意された複数のプログラムを格納する
プログラム格納メモリ１０７と、このプログラム格納メ
モリ１０７のなかから信号判別装置１０５で判別した信
号の種類に応じた信号処理のためのプログラムを映像信
号処理装置１０６へ送出するのを制御するための制御装
置１０８と、映像信号処理装置１０６で信号処理を行っ
た映像信号を増幅するアンプ（ＡＭＰ）１０９と、この
アンプ１０９で増幅された映像信号を表示する表示装置
１１０とを備えている。

【００１４】ここで、上記テレビジョン受信機の動作に
ついて簡単に説明する。例えば、切替装置１０４で衛星
チューナ１０２の出力が選択され、信号判別装置１０５
でこれがＭＵＳＥ信号であると判別されると、プログラ
ム格納メモリ１０７からＭＵＳＥ信号を処理するための
プログラムが映像信号処理装置１０６にダウンロードさ
れる。これにより、映像信号処理装置１０６でＭＵＳＥ
信号の処理がなされ、アンプ１０９により増幅された映
像信号が表示装置１１０に表示される。一方、信号判別
装置１０５では、入力映像信号の水平周波数、垂直周波
数、および映像信号のブランキング期間に多重される識
別信号に基づいて、放送信号の種類を判別する。

【００１５】図２は図１のテレビジョン受像機における
映像信号処理装置１０６の構成を示すブロック図であ
る。図２において、映像信号処理装置１０６は、外部か
ら与えられた命令に従って、映像信号の処理を行う演算
素子アレイ１と、外部から与えられた命令に基づいて、
映像信号を一時的に記憶する記憶手段２０１，・・・，
２０ｎと、外部から与えられた命令に基づいて、演算素
子アレイ１と記憶手段２０１，・・・，２０ｎとの間を
接続するネットワーク３とを備えている。なお、図中、
１０１０は外部から演算素子アレイ１，ネットワーク
３，記憶手段２０１，・・・，２０ｎに対し命令を与え
るための命令入力端子である。

【００１６】図３は図２の演算素子アレイ１の構成を示
すブロック図である。図３において、演算素子アレイ１
は、演算を実行する演算素子１２（１，１），・・・，
１２（ｍ，ｎ）を備えており、これらは、行方向に沿っ
てｎ個が配列されるとともに、この行方向と直交する列
方向に沿ってｍ個が配列され、全体としてｍ×ｎ個がマ
トリクス状に配列されている。

【００１７】そして、これらの演算素子１２（１，
１），・・・，１２（ｍ，ｎ）は、映像信号を演算処理
する演算器１２１（１，１），・・・，１２１（ｍ，
ｎ）と、この演算器１２１（１，１），・・・，１２１
（ｍ，ｎ）の演算実行命令をそれぞれ記憶しており、こ
の記憶している演算実行命令を、入力された命令に従っ
て、演算器１２１（１，１），・・・，１２１（ｍ，
ｎ）に出力する演算素子命令メモリ１２２（１，１），
・・・，１２２（ｍ，ｎ）とを備えている。

【００１８】図４は図２のネットワーク３の構成を示す
ブロック図である。図４において、ネットワーク３は、
ネットワーク素子１３０１，・・・，１３０ｎを備えて
いる。これらのネットワーク素子１３０１，・・・，１
３０ｎは、３つの入力から入力される映像信号のうちの
多くとも１つを選択して出力する選択装置１３５１，・
・・，１３５ｎ、１３６１，・・・，１３６ｎ、１３７
１，・・・，１３７ｎ、１３８１，・・・，１３８ｎ、
１４１１，・・・，１４１ｎと、これらの選択装置１３
５１，・・・，１３５ｎ、１３６１，・・・，１３６
ｎ，１３７１、・・・，１３７ｎ、１３８１，・・・，
１３８ｎ、１４１１，・・・，１４１ｎの信号切り替え
命令を記憶しており、この記憶している信号切り替え命
令を、入力された命令に基づいて、選択装置１３５１，
・・・，１３５ｎ、１３６１，・・・，１３６ｎ、１３
７１，・・・，１３７ｎ、１３８１，・・・，１３８
ｎ、１４１１，・・・，１４１ｎに対し出力するネット
ワーク命令メモリ１３９１，・・・，１３９ｎとを備え
ている。

【００１９】なお、図中、１３１１，・・・，１３１ｎ
は演算素子アレイ１からのデータ入力端子、１３２１，
・・・，１３２ｎは演算素子アレイ１へのデータ出力端
子、１３３１，・・・，１３３ｎは記憶手段２０１，・
・・，２０ｎへの出力端子、１３４１，・・・，１３４
ｎは記憶手段２０１，・・・，２０ｎからの入力端子、
１４０１，・・・，１４０ｎはネットワーク命令メモリ
１３９１，・・・，１３９ｎの命令入力端子である。

【００２０】ここで、上記映像信号処理装置１０６の動
作について説明する。映像信号処理装置１０６におい
て、ダウンロードするプログラムの内容に応じて、ディ
ジタル化された映像信号の処理内容を切り替える際に、
演算素子アレイ１は、外部から与えられた命令に従っ
て、映像信号の処理を行う。また、記憶手段２０１，・
・・，２０ｎは、外部から与えられた命令に基づいて、
映像信号を一時的に記憶する。さらに、ネットワーク３
は、外部から与えられた命令に基づいて、演算素子アレ
イ１と記憶手段２０１，・・・，２０ｎとの間を接続す
る。

【００２１】このとき、演算素子アレイ１の各演算素子
１２（１，１），・・・，１２（ｍ，ｎ）は、以下のよ
うに動作する。すなわち、各演算素子の各演算素子命令
メモリ１２２（１，１），・・・，１２２（ｍ，ｎ）
は、演算器１２１（１，１），・・・，１２１（ｍ，
ｎ）の演算実行命令を記憶している。そして、各演算素
子命令メモリ１２２（１，１），・・・，１２２（ｍ，
ｎ）は、入力された命令に従って、記憶している演算実
行命令を各演算器１２１（１，１），・・・，１２１
（ｍ，ｎ）に出力する。そうすると、各演算器１２１
（１，１），・・・，１２１（ｍ，ｎ）は、その演算実
行命令に応じて映像信号を演算処理する。

【００２２】一方、ネットワーク３の各ネットワーク素
子１３０１，・・・，１３０ｎは、以下のように動作す
る。すなわち、各ネットワーク素子の各ネットワーク命
令メモリ１３９１，・・・，１３９ｎは、信号切り替え
命令を記憶している。そして、各ネットワーク命令メモ
リ１３９１，・・・，１３９ｎは、入力された命令に基
づいて、記憶している信号切り替え命令を各選択装置１
３５１，・・・，１３５ｎ、１３６１，・・・，１３６
ｎ、１３７１，・・・，１３７ｎ、１３８１，・・・，
１３８ｎ、１４１１，・・・，１４１ｎに出力する。そ
うすると、各選択装置１３５１，・・・，１３５ｎ、１
３６１，・・・，１３６ｎ、１３７１，・・・，１３７
ｎ、１３８１，・・・，１３８ｎ、１４１１，・・・，
１４１ｎは、この信号切り替え命令に応じて映像信号を
切り替え、各演算素子１２（１，１），・・・，１２
（ｍ，ｎ）は、演算素子アレイ１からの映像信号を記憶
手段２０１，・・・，２０ｎのいずれかに出力し、ある
いは記憶手段２０１，・・・，２０ｎのいずれかからの
映像信号を演算素子アレイ１に出力する。

【００２３】このように、本実施の形態１の映像信号処
理装置１０６では、これに入力される命令に従って、演
算素子アレイ１と記憶手段２０１，・・・，２０ｎとの
間のフレキシブルな接続を実現できるようになってい
る。したがって、本実施の形態１の映像信号処理装置１
０６は、外部から与えられた命令によって、映像信号処
理の内容を切り替えることができる。その結果、例えば
ＮＴＳＣ方式におけるＹ／Ｃ分離やＭＵＳＥ方式におけ
るＭＵＳＥデコード処理等の、異なる種類の映像信号の
処理を同一のハードウェアで処理することができる。

【００２４】上記の効果を示す典型的な例として、映像
信号処理装置１０６に入力される命令に従って、各選択
装置１３５１，・・・，１３５ｎ，１３６１，・・・，
１３６ｎ，１３７１，・・・，１３７ｎ，１３８１，・
・・，１３８ｎ，１４１１，・・・，１４１ｎを選択的
に動作させることにより、映像信号処理でよく用いられ
る垂直のＬＰＦ（Low Pass Filter)を実現することがで
きる。

【００２５】図６は映像信号処理でよく用いられる垂直
のＬＰＦの構成を示すブロック図である。図６におい
て、２０００は処理すべき映像信号の入力端子、２００
１は入力端子２０００から入力された映像信号を１ライ
ン分蓄積する第１のラインメモリ、２００２は第１のラ
インメモリ２００１から出力された映像信号を１ライン
分蓄積する第２のラインメモリ、２００３は入力端子２
０００から入力された映像信号と第２のラインメモリ２
００２から出力された映像信号を加算する第１の加算
器、２００４は第１の加算器２００３から出力された映
像信号を１／２倍する第１の乗算器、２００５は第１の
ラインメモリ２００１から出力された映像信号と第１の
乗算器２００４から出力された映像信号を加算する第２
の加算器、２００６は第２の加算器２００５から出力さ
れた映像信号を１／２倍する第２の乗算器、２００７は
第２の乗算器２００６から出力され、垂直方向にＬＰＦ
処理がなされた映像信号を出力する出力端子である。

【００２６】この垂直のＬＰＦによる信号処理を上記映
像信号処理装置１０６によって実現した例を以下に示
す。まず、上記信号処理のためのプログラムを各演算素
子命令メモリ１２２（１，１），・・・，１２２（ｍ，
ｎ）と各ネットワーク命令メモリ１３９１，・・・，１
３９ｎとにダウンロードする。

【００２７】ここで、図５を参照して、ネットワーク３
の動作例について説明する。図５はネットワーク３の動
作例を示す図である。データ入力端子１３１１から入力
された，１行目の演算素子１２（ｎ，１）からのデータ
は、１行目の選択装置１３５１で選択され、この選択装
置１３５１で選択されたデータが選択装置１４０１でさ
らに選択され、出力端子１３３１を介して、１行目の記
憶手段２０１へ出力される。

【００２８】この記憶手段２０１で１ライン分遅延処理
された映像信号は、１行目の入力端子１３４１から入力
される。この入力端子１３４１から入力された信号は、
１行目の選択装置１３８１で選択され、入力信号から１
ライン分遅延した信号として、出力端子１３２１を介し
て１行目の演算素子１２（ｎ，１）に出力される。これ
により、図６に示す第１のラインメモリ２０１の出力信
号と同等の信号が生成される。

【００２９】これと同時に、１行目の入力端子１３４１
から入力された信号は、２行目の選択装置１４１２で選
択され、出力端子１３３２を介して、２行目の記憶手段
２０２へ出力される。この記憶手段２０２でさらに１ラ
イン分遅延処理された映像信号は、２行目の入力端子１
３４２からネットワーク３に入力される。この入力端子
１３４２から入力された信号は、２行目の選択装置１３
８２で選択され、入力信号から２ライン分遅延した信号
として、出力端子１３２２を介して２行目の演算素子１
２（ｎ，２）に出力される。これにより、図６に示す第
２のラインメモリ２０２の出力信号と同等の信号が生成
される。

【００３０】また、演算素子１２（ｎ，１）に入力され
た１ライン分遅延した信号と、演算素子１２（ｎ，２）
に入力された２ライン分遅延した信号とは、演算素子ア
レイ１の１個または複数個の演算素子により、図６に示
す第１の加算器２００３の加算処理、第１の乗算器２０
０４の乗算処理、第２の加算器２００５の加算処理、お
よび第２の乗算器２００６の乗算処理と同等の処理が達
成される。以上のことから、本実施の形態１の映像信号
処理装置１０６によって、図６に示すような、垂直のＬ
ＰＦを実現することができる。

【００３１】（実施の形態２）図７は本発明の実施の形
態２にかかる映像信号処理装置の記憶手段の構成を示す
ブロック図である。図７は図２の記憶手段の具体的な構
成例を示し、図において、本実施の形態２の映像信号処
理装置の特徴は、記憶手段２０１，・・・，２０ｎとし
て、ネットワーク３から入力される映像信号に関係する
データを記憶するとともにこれを処理できるプログラマ
ブルなメモリ４０１，・・・，４０ｎと、このメモリ４
０１，・・・，４０ｎに対して命令を設定するための命
令設定手段６と、この命令設定手段６にて設定された命
令を保存するレジスタ５０１，・・・，５０ｎとを備
え、メモリ４０１，・・・，４０ｎは、レジスタ５０
１，・・・，５０ｎに保存されている命令に基づいて、
記憶しているデータを処理し、この処理したデータをネ
ットワーク３に出力するように構成している点にあり、
その他の構成は、実施の形態１のものと同様である。

【００３２】なお、図中、３０１，・・・，３０ｎはデ
ータ入力端子である。ここで、上記映像信号処理装置の
動作について説明する。電源オン時、または動作モード
切り替え時に、命令設定手段６からレジスタ５０１，・
・・，５０ｎにメモリ４０１，・・・，４０ｎの動作モ
ード、すなわちライト、ならびにリードの開始および終
了アドレスなどの設定値や命令を伝送する。

【００３３】そうすると、メモリ４０１，・・・，４０
ｎは、設定された命令、および設定値に従って、データ
入，出力端子３０１，・・・，３０ｎから入力されるデ
ータを記憶してこれを処理（映像信号を処理）し、その
処理したデータをデータ入，出力端子３０１，・・・，
３０ｎから出力する。

【００３４】すなわち、本実施の形態２の映像信号処理
装置では、メモリ４０１，・・・，４０ｎは、レジスタ
５０１，・・・，５０ｎに保存されている命令に基づい
て、記憶しているデータを処理し、この処理したデータ
をネットワーク３に出力するようになっている。したが
って、本実施の形態２によれば、メモリが外部から与え
られた命令によって、記憶している映像信号の処理内容
を切り替えることができる。その結果、同一のハードウ
エアで設計者、またはユーザが目的とする動作を容易に
実現することができ、新たな映像信号方式が実用化され
た場合にもこれに柔軟に対応できる。 （実施の形態３）図８は本発明の実施の形態３にかかる
映像信号処理装置のメモリの構成を示すブロック図であ
る。図８は図２の記憶手段のさらに具体的な構成例を示
すものである。図８において、本実施の形態３の映像信
号処理装置の特徴は、メモリ４として、ディジタルデー
タを記憶する記憶素子７と、この記憶素子を制御するコ
ントローラ１１と、記憶素子７の出力信号に１を加算す
るインクリメンタ９と、このインクリメンタ９の出力を
予め定めた値でリミットするリミッタ８と、このリミッ
タ８からの出力（端子Ａ）、映像信号入力（端子Ｂ）、
および図示しない外部プロセッサ等の外部装置（以下、
単に外部プロセッサと称す）からのデータ入力（端子
Ｃ）のうちの１つを選択して、記憶素子７にデータとし
て記憶させるための第１の切り替え装置（以下、「第１
のＳＷ」と称す）１４と、映像信号入力（端子Ａ）、コ
ントローラ１１のアドレス出力（端子Ｂ）、および外部
プロセッサからのアドレス入力（端子Ｃ）のうちの１つ
を選択して、記憶素子７のアドレス入力に切り替えるた
めの第２の切り替え装置（以下、「第２のＳＷ」と称
す）１２と、コントローラ１１から出力される記憶素子
制御信号（端子Ａ）、および外部プロセッサから入力さ
れるメモリ制御信号（端子Ｂ）のうちの１つを選択し
て、記憶素子７にデータとして記憶させるための第３の
切り替え装置（以下、「第３のＳＷ」と称す）１３と、
記憶素子７の出力信号を外部プロセッサに出力するため
のバッファ１０とを備え、第１のＳＷ１４、第２のＳＷ
１２、第３のＳＷ１３、バッファ１０、および記憶素子
７の制御信号の切り替えによって、表１に示す映像信号
のＦＩＦＯ(First-In First-Out)処理、映像信号のヒス
トグラム処理、および、映像信号の階調補正を含むルッ
クアップテーブル（以下、ＬＵＴ(look-up table) と称
す）処理の各動作を、プログラマブルなメモリ４によっ
て同一のメモリ装置により実現できるようになっている
点にあり、その他の構成は、実施の形態２と同様であ
る。なお、このメモリ４は実施の形態２におけるメモリ
４０１，・・・，４０ｎに相当するものである。

【００３５】また、図中、１５は映像信号やアドレス信
号等のデータ入力端子、１６は記憶素子７からのデータ
を出力するデータ出力端子、１７は内部同期信号入力端
子、１８は内部クロック入力端子、１９は外部データ入
出力端子、２０は外部メモリ制御信号入力端子、２１は
外部アドレス入力端子である。

【００３６】

【表１】

【００３７】このメモリ４において、記憶素子７として
は、ＤＲＡＭ(Dynamic Random Access Memory)やＳＲＡ
Ｍ(Statics Random Access Memory)等が適用可能であ
る。また、バッファ１０としては、３−ＳＴＡＴＥ Ｂ
ＵＦＦＥＲが適用可能である。ここで、図８、図９、図
１０、図１１、図１２、図１３ならびに表１を参照し
て、上記映像信号処理装置の動作を説明する。図９はヒ
ストグラム処理、およびＬＵＴ処理の各動作タイミング
を示す図である。図１０はＬＵＴ処理の一例としての階
調補正処理による効果を示す図である。図１１は図８の
メモリにより実行されるＦＩＦＯ処理を示すフローチャ
ートである。図１２、図１３は図８のメモリにより実行
されるヒストグラム処理、およびＬＵＴ処理を示すフロ
ーチャートである。

【００３８】＜ＦＩＦＯ処理＞図１１のステップＳ１に
示されるように、命令入力端子２２からコントローラ１
１に入力される命令のなかに映像信号のＦＩＦＯ処理を
行う命令があると、図１１のステップＳ２，Ｓ３に示さ
れるように、図８のコントローラ１１は、第１のＳＷ１
４を制御して接触子１４ａをＢ接点に接続させることに
より、データ入力端子１５からの映像信号入力（データ
入力）を記憶素子７にデータとして記憶させ、第２のＳ
Ｗ１２を制御して接触子１２ａをＢ接点に接続させるこ
とにより、コントローラ１１のアドレス出力を記憶素子
７のアドレス入力に切り替えて、記憶素子７に１ずつ増
加するアドレスを与え、第３のＳＷ１３を制御して接触
子１３ａをＡ接点に接続させて、コントローラ１１から
のデータ書き換え信号を記憶素子７に与えることによ
り、それぞれのアドレスから読み出されたデータが隣の
アドレスに書き込まれることとなり、記憶素子７に入力
されたデータがその順序を保って順次出力される。

【００３９】＜ヒストグラム処理＞ここに、映像信号の
ヒストグラム処理とは、１フィールド（フレーム）期間
のヒストグラムを求めることをいう。図１２のステップ
Ｓ１１に示されるように、命令入力端子２２からコント
ローラ１１に入力される命令のなかに映像信号のヒスト
グラム処理を実行する命令があると、まず、Ｖブランキ
ング期間（図９の参照）で、図１２のステップＳ１２
に示されるように、命令入力端子２２よりメモリリセッ
トの命令（表１の参照）が設定され、メモリ４のリセ
ット処理を行い、メモリ４の内部のデータを全て０値に
する。これは、データ入出力端子１９から０値を入力
し、外部のアドレス入力２１を順次変化させることによ
り、記憶素子７をリセットする。

【００４０】具体的には、図１２のステップＳ１３，Ｓ
１４に示されるように、映像信号のブランキング期間
で、コントローラ１１は、第１のＳＷ１４を制御して接
触子１４ａをＣ接点に接続させることにより、外部プロ
セッサからのデータ入力０を記憶素子７にデータとして
記憶させ、第２のＳＷ１２を制御して接触子１２ａをＣ
接点に接続させることにより，外部プロセッサからのア
ドレス入力を記憶素子７のアドレス入力に切り替え、第
３のＳＷ１３を制御して接触子１３ａを接点Ｂに接続す
ることにより、外部プロセッサから入力されるメモリ制
御信号を記憶素子７に与え、バッファ１０にＨレベルの
制御信号を入力しその出力をハイ−インピーダンスレベ
ルとすることによりこれを非動作状態とし、かつ記憶素
子７に対してデータ書き込み信号を出力することによ
り、メモリ４をリセットする。

【００４１】次に、映像期間（図９の参照）に入る
と、図１２のステップＳ１５に示されるように、累積加
算の命令（表１の）が命令入力端子２２よりコントロ
ーラ１１に設定され、映像信号のヒストグラム検出処理
を行い、映像データの特性等を抽出する。これは、デー
タ入力端子１５から入力される映像信号を記憶素子７の
アドレスとして用い、該当するアドレスのデータを読み
出し、インクリメンタ９で１を加算し、リミッタ８を介
して、再度、同じアドレスに入力することにより実行さ
れる。

【００４２】具体的には、図１２のステップＳ１６，Ｓ
１７に示されるように、映像期間において、コントロー
ラ１１は、第１のＳＷ１４を制御して接触子１４ａをＡ
接点に接続させることにより、リミッタ８を介して入力
されたインクリメンタ９からの出力を記憶素子７にデー
タとして記憶させ、第２のＳＷ１２を制御して接触子１
２ａをＡ接点に接続させることにより、映像信号入力を
記憶素子７のアドレス入力に切り替え、第３のＳＷ１３
を制御して接触子１３ａをＡ接点に接続させることによ
り、コントローラ１１から出力される記憶素子制御信号
を記憶素子７に与え、記憶素子７に対してデータ書き換
え信号を入力することにより、累積加算を行う。このた
め、映像信号のレベル毎にその出現回数に応じたデータ
が記憶素子の中で累積加算される。

【００４３】そして、次のＶブランキング期間（図９の
参照）で、上記累積加算の結果に基づいて、図１２の
ステップＳ１８に示されるように、命令入力端子２２よ
りコントローラ１１にデータ読み出しの命令（表１の
）が設定され、外部のデータ入出力端子１９からデー
タ読み出し処理を行う。具体的には、図１３のステップ
Ｓ１９，Ｓ２０に示されるように、次の映像信号のブラ
ンキング期間で、コントローラ１１は、第２のＳＷ１２
を制御して接触子１２ａをＣ接点に接続させることによ
り、外部プロセッサからのアドレス入力を記憶素子７の
アドレス入力に切り替え、第３のＳＷ１３を制御して接
触子１３ａをＢ接点に接続させることにより、外部プロ
セッサから入力されるアドレス信号を記憶素子７に与
え、バッファ１０にＬレベルの制御信号を与えることに
より、これを動作状態とし、記憶素子７に対してデータ
読み出し信号を出力することにより、データの読み出し
を行う。

【００４４】＜ＬＵＴ処理＞ここに、映像信号のＬＵＴ
処理とは、外部から設定されたデータの読み出し時に、
データ入力端子１５から入力される映像信号をアドレス
として読み出し、階調補正の処理を行うことをいう。ま
ず、図１３のステップＳ２１に示されるように、映像信
号のＬＵＴ処理を実行させる命令があると、図１３のス
テップＳ２２に示されるように、Ｖブランキング期間
（図９の参照）で命令入力端子２２よりコントローラ
１１に対しデータ書き込み命令（表１の）が設定さ
れ、外部のデータ入出力端子１９から入力されるデータ
入力、外部メモリ制御信号入力端子２０から入力される
制御信号、および外部アドレス入力端子２１から入力さ
れるアドレス信号によって、記憶素子７にデータが設定
される。

【００４５】具体的には、図１３のステップＳ２３，Ｓ
２４に示されるように、映像信号のブランキング期間
で、コントローラ１１は、第１のＳＷ１４を制御して接
触子１４ａを接点Ｃに接続させることにより、外部プロ
セッサからのデータ入力を記憶素子７にデータとして記
憶させ、第２のＳＷ１２を制御して接触子１２ａを接点
Ｃに接続させることにより、外部プロセッサからのアド
レス入力を記憶素子７のアドレス入力に切り替え、第３
のＳＷ１３を制御して接触子１３ａを接点Ｂに接続させ
ることにより、外部プロセッサから入力されるメモリ制
御信号を記憶素子７に与え、バッファ１０の制御入力を
Ｈレベルとすることにより、出力をハイインピーダンス
（以下、Ｈｉ−Ｚと称す）としてこれを非動作状態と
し、記憶素子７に対してデータ書き込み信号を出力する
ことにより、表引きの際に参照するデータの書き込みを
行う。次に、映像期間（図９の参照）に入ると、図１
３のステップＳ２５に示されるように、命令入力端子２
２よりコントローラ１１に対し階調補正の命令（表１の
）が設定され、データ入力端子１５から入力される映
像データを記憶素子７のアドレスにして、先に記憶素子
７に記憶させていたデータをデータ出力端子１６より読
み出させる。具体的には、図１３のステップＳ２６，Ｓ
２７に示されるように、映像期間において、コントロー
ラ１１は、第２のＳＷ１２を制御して接触子１２ａを接
点Ａに接続させることにより、映像信号入力を記憶素子
７のアドレス入力に切り替え、第３のＳＷ１３を制御し
て接触子１３ａを接点Ａに接続させることにより、コン
トローラ１１から出力される記憶素子制御信号を記憶素
子７にデータとして記憶させ、記憶素子７に対してデー
タ読み出し信号を出力することにより、表引きを行うこ
とができる。従って、表引きの際に参照するデータとし
て予め映像信号の階調補正用のデータを記憶素子７に記
憶させておくことにより、映像信号の階調の補正を行う
ことが可能となる。

【００４６】すなわち、本実施の形態３の映像信号処理
装置では、映像信号のＦＩＦＯ処理を行う際には、コン
トローラ１１は、第１のＳＷ１４を制御して、映像信号
入力を記憶素子７にデータとして記憶させ、第２のＳＷ
１２を制御して、コントローラ１１のアドレス出力を記
憶素子７のアドレス入力に切り替え、第３のＳＷ１３を
制御して、コントローラ１１から出力される記憶素子制
御信号を記憶素子７にデータとして記憶させ、記憶素子
７に対してデータ書き換え信号を出力する。

【００４７】また、映像信号のヒストグラム処理を行う
際には、コントローラ１１は、まず、映像信号のブラン
キング期間で、第１のＳＷ１４を制御して、外部プロセ
ッサからのデータ入力を記憶素子７にデータとして記憶
させ、第２のＳＷ１２を制御して、外部プロセッサから
のアドレス入力を記憶素子７のアドレス入力に切り替
え、第３のＳＷ１３を制御して、外部プロセッサから入
力されるメモリ制御信号を記憶素子７にデータとして記
憶させ、バッファ１０を制御して、非動作状態とし、記
憶素子７に対してデータ書き込み信号を出力することに
より、メモリ４をリセットする。次に、コントローラ１
１は、映像期間において、第１のＳＷ１４を制御して、
リミッタ８からの出力を記憶素子７にデータとして記憶
させ、第２のＳＷ１２を制御して、映像信号入力を記憶
素子７のアドレス入力に切り替え、第３のＳＷ１３を制
御して、コントローラ１１から出力される記憶素子制御
信号を記憶素子７にデータとして記憶させ、記憶素子７
に対してデータ書き換え信号を出力することにより、累
積加算を行う。

【００４８】その後、コントローラ１１は、次の映像信
号のブランキング期間で、上記第２のＳＷ１２を制御し
て、外部プロセッサからのアドレス入力を記憶素子７の
アドレス入力に切り替え、第３のＳＷ１３を制御して、
外部プロセッサから入力されるメモリ制御信号を記憶素
子７にデータとして記憶させ、バッファ１０を制御し
て、動作状態とし、記憶素子７に対してデータ読み出し
信号を出力することにより、データの読み出しを行う。

【００４９】さらに、映像信号のＬＵＴ処理を行う際に
は、コントローラ１１は、まず、映像信号のブランキン
グ期間で、第１のＳＷ１４を制御して、外部プロセッサ
からのデータ入力を記憶素子７にデータとして記憶さ
せ、第２のＳＷ１２を制御して、外部プロセッサからの
アドレス入力を記憶素子７のアドレス入力に切り替え、
第３のＳＷ１３を制御して、外部プロセッサから入力さ
れるメモリ制御信号を記憶素子７にデータとして記憶さ
せ、バッファ１０を制御して、非動作状態とし、記憶素
子７に対してデータ書き込み信号を出力することによ
り、データの書き込みを行う。次に、コントローラ１１
は、映像期間において、第２のＳＷ１２を制御して、映
像信号入力を記憶素子７のアドレス入力に切り替え、第
３のＳＷ１３を制御して、コントローラ１１から出力さ
れる記憶素子制御信号を記憶素子７にデータとして記憶
させ、記憶素子７に対してデータ読み出し信号を出力す
ることにより、映像信号の階調の補正を行う。図８のメ
モリ４はこのような動作を行うため、図９の，，
においてヒストグラム処理を行い、で得られるヒスト
グラム処理の結果をと同じＶブランクの期間で始ま
るＬＵＴ処理に反映し、図９の，においてＬＵＴ処
理を行うことにより、図１０に示すような、映像信号の
階調特性を線形から非線形に補正することが可能とな
る。

【００５０】このように、本実施の形態３によると、映
像信号処理装置内部に設けたプログラマブルなメモリ４
のみによって、映像信号のＦＩＦＯ処理、映像信号のヒ
ストグラム処理、および映像信号のＬＵＴ処理を切り替
えて実行することが可能となる。

【００５１】（実施の形態４）図１４は本発明の実施の
形態４にかかる映像信号処理装置のメモリの構成を示す
ブロック図である。図１４において、本実施の形態４の
映像信号処理装置の特徴は、メモリ４として、ディジタ
ルデータを記憶する記憶素子７と、この記憶素子を制御
するコントローラ１１と、記憶素子７の出力信号に１を
加算するインクリメンタ９と、このインクリメンタ９の
出力を予め定める値でリミットするリミッタ８と、映像
信号入力、および０値のうち１つを選択して、切り替え
信号を出力するための第１の切り替え装置（以下、「第
１のＳＷ」と称す）５２３と、リミッタ８からの出力、
第１のＳＷ５２３からの切り替え信号、および図示しな
い外部プロセッサ等の外部装置（以下、単に外部プロセ
ッサと称す）からのデータ入力のうち１つを選択して、
記憶素子７にデータとして記憶させるための第２の切り
替え装置（以下、「第２のＳＷ」と称す）５１４と、映
像信号入力、コントローラ１１のアドレス出力、および
外部プロセッサからのアドレス入力のうち１つを選択し
て、記憶素子７のアドレス入力に切り替えるための第３
の切り替え装置（以下、「第３のＳＷ」と称す）５１２
と、コントローラ１１から出力される記憶素子制御信
号、および外部プロセッサから入力されるメモリ制御信
号のうち１つを選択して、記憶素子７にデータとして記
憶させるための第４の切り替え装置（以下、「第４のＳ
Ｗ」と称す）５１３と、記憶素子７の出力信号を外部プ
ロセッサに出力するためのバッファ１０とを備え、第１
のＳＷ５２３、第２のＳＷ５１４、第３のＳＷ５１２、
第４のＳＷ５１３、バッファ１０、および記憶素子の制
御信号の切り替えによって、表２に示す映像信号のＦＩ
ＦＯ処理、映像信号のヒストグラム処理、および、映像
信号のＬＵＴ処理の各動作を実現できるようになってい
る点にあり、その他の構成は、実施の形態２と同様であ
る。なお、このメモリ４は実施の形態２におけるメモリ
４０１，・・・，４０ｎに相当するものである。

【００５２】

【表２】

【００５３】ここで、図１４、図１５、図１６、図１７
および表２を参照して、上記映像信号処理装置の動作を
説明する。図１５は図１４のメモリにより実行されるＦ
ＩＦＯ処理を示すフローチャートである。図１６、図１
７は図１４のメモリにより実行されるヒストグラム処
理、およびＬＵＴ処理を示すフローチャートである。

【００５４】＜ＦＩＦＯ処理＞図１５のステップＳ３１
に示されるように、映像信号のＦＩＦＯ処理を実行させ
る命令があると、コントローラ１１は、図１５のステッ
プＳ３２，Ｓ３３に示されるように、第１のＳＷ５２３
を制御して接触子５２３ａをＡ接点に接続することによ
り、映像信号入力を切り替え信号として出力させ、第２
のＳＷ５１４を制御して接触子５１４ａをＢ接点に接続
させることにより、第１のＳＷ５２３からの切り替え信
号を記憶素子７にデータとして記憶させ、第３のＳＷ５
１２を制御して接触子５１２ａをＢ接点に接続させるこ
とにより、コントローラ１１のアドレス出力を記憶素子
７のアドレス入力に切り替え、第４のＳＷ５１３を制御
して接触子５１３ａをＡ接点に接続することにより、コ
ントローラ１１から出力される記憶素子制御信号を記憶
素子７にデータとして記憶させ、記憶素子７に対してデ
ータ書き換え信号を出力することにより、それぞれのア
ドレスから読み出されたデータが隣のアドレスに書き込
まれることとなり、記憶素子７に入力されたデータがそ
の順序を保って順次出力される。

【００５５】＜ヒストグラム処理＞図１６のステップＳ
４１に示されるように、映像信号のヒストグラム処理を
実行させる命令があると、まず、Ｖブランキング期間
で、図１６のステップＳ４２に示されるように、命令入
力端子２２よりメモリリセットの命令（表２の）がコ
ントローラ１１に設定され、コントローラ１１はメモリ
４のリセット処理を行い、メモリ４内部のデータを全て
０値にする。これは、第１のＳＷ５２３から記憶素子７
に０値を入力し、コントローラ１１のアドレスを変化さ
せ、記憶素子７をリセットすることにより実行される。

【００５６】具体的には、図１６のステップＳ４３，Ｓ
４４に示されるように、映像信号のブランキング期間
で、コントローラ１１は、第１のＳＷ５２３を制御して
接触子５２３ａをＢ接点に接続させることにより、０値
を切り替え信号として出力させ、第２のＳＷ５１４を制
御して接触子５１４ａをＢ接点に接続させることによ
り、第１のＳＷ５２３からの切り替え信号を記憶素子７
にデータとして記憶させ、第３のＳＷ５１２を制御して
接触子５１２ａをＢ接点に接続させることにより、コン
トローラ１１のアドレス出力を記憶素子７のアドレス入
力に切り替え、第４のＳＷ５１３を制御して接触子５１
３ａを接点Ａに接続させることにより、コントローラ１
１から出力される記憶素子制御信号を記憶素子７にデー
タとして記憶させ、バッファ１０の制御入力をＨレベル
とすることにより、バッファ１０の出力をＨｉ−Ｚ状態
としてこれを非動作状態とし、記憶素子７に対してデー
タ書き込み信号を出力することにより、メモリ４をリセ
ットする。これにより、外部プロセッサより０値を書き
込むようにしていた図８のメモリに比べそのリセットに
要する時間を大幅に短縮することができる。

【００５７】次に、映像期間に入ると、図１６のステッ
プＳ４５に示されるように、累積加算の命令（表２の
）が命令入力端子２２より設定され、ヒストグラム検
出処理を行い、映像信号入力（映像データ）の特性等を
抽出する。これは、データ入力端子１５から入力される
映像信号を記憶素子７のアドレスとして用い、該当する
アドレスのデータを、インクリメンタ９で１を加算し
て、再度、同じアドレスに入力する。

【００５８】具体的には、図１６のステップＳ４６，Ｓ
４７に示されるように、映像期間において、コントロー
ラ１１は、第２のＳＷ５１４を制御して接触子５１４ａ
をＡ接点に接続させることにより、リミッタ８からの出
力を記憶素子７にデータとして記憶させ、第３のＳＷ５
１２を制御して接触子５１２ａをＡ接点に接続させるこ
とにより、映像信号入力を記憶素子７のアドレス入力に
切り替え、第４のＳＷ５１３を制御して接触子５１３ａ
をＡ接点に接続させることにより、コントローラ１１か
ら出力される記憶素子制御信号を記憶素子７にデータと
して記憶させ、記憶素子７に対してデータ書き換え信号
を出力することにより、累積加算を行う。このため、映
像信号のレベル毎にその出現回数に応じたデータが記憶
素子の中で累積加算される。

【００５９】そして、次のＶブランキング期間で、上記
累積加算の結果に基づいて、図１６のステップＳ４８に
示されるように、命令入力端子２２よりデータ読み出し
の命令（表１の）が設定され、外部のデータ入出力端
子１９からデータ読み出し処理を行う。

【００６０】具体的には、図１７のステップＳ４９，Ｓ
５０に示されるように、次の映像信号のブランキング期
間で、コントローラ１１は、第３のＳＷ５１２を制御し
て接触子５１２ａを接点Ｃに接続することにより、外部
プロセッサからのアドレス入力を記憶素子７のアドレス
入力に切り替え、第４のＳＷ５１３を制御して接触子５
１３ａを接点Ｂに接続させることにより、外部プロセッ
サから入力されるメモリ制御信号を記憶素子７にデータ
として記憶させ、バッファ１０を制御してＬレベルとす
ることにより、動作状態とし、記憶素子７に対してデー
タ読み出し信号を出力することにより、データの読み出
しを行う。

【００６１】＜ＬＵＴ処理＞まず、図１７のステップＳ
５１に示されるように、映像信号のＬＵＴ処理を促す命
令があると、Ｖブランキング期間で、図１７のステップ
Ｓ５２に示されるように、命令入力端子２２よりデータ
書き込み命令（表１の）が設定され、外部のデータ入
出力端子１９から入力されるデータ入力、外部のメモリ
制御信号２０から入力される制御信号、および外部のア
ドレス入力端子２１から入力されるアドレス信号によっ
て、記憶素子７にデータが設定される。

【００６２】具体的には、図１７のステップＳ５３，Ｓ
５４に示されるように、映像信号のブランキング期間
で、コントローラ１１は、第２のＳＷ５１４を制御して
接触子５１４ａを接点Ｃに接続することにより、外部プ
ロセッサからのデータ入力を記憶素子７にデータとして
記憶させ、第３のＳＷ５１２を制御して接触子５１２ａ
を接点Ｃに接続することにより、外部プロセッサからの
アドレス入力を記憶素子７のアドレス入力に切り替え、
第４のＳＷ５１３を制御して接触子５１３ａを接点Ｂに
接続することにより、外部プロセッサから入力されるメ
モリ制御信号を記憶素子７にデータとして記憶させ、バ
ッファ１０を制御してＨ（Ｈｉ−Ｚ）レベルとすること
により、非動作状態とし、記憶素子７に対してデータ書
き込み信号を出力することにより、表引きの際に参照す
るデータの書き込みを行う。

【００６３】次に、映像期間に入ると、図１７のステッ
プＳ５５に示されるように、命令入力端子２２よりコン
トローラ１１に階調補正の命令（表１の）が設定さ
れ、データ入力端子１５から入力される映像データを記
憶素子７のアドレスにして、先に記憶素子７に記憶させ
ていたデータをデータ出力端子１６より読み出させる。

【００６４】具体的には、図１７のステップＳ５６，Ｓ
５７に示されるように、映像期間において、コントロー
ラ１１は、第３のＳＷ５１２を制御して接触子５１２ａ
を接点Ａに接続することにより、映像信号入力を記憶素
子７のアドレス入力に切り替え、第４のＳＷ５１３を制
御して接触子５１３ａを接点Ａに接続することにより、
コントローラ１１から出力される記憶素子制御信号を記
憶素子７にデータとして記憶させ、記憶素子７に対して
データ読み出し信号を出力することにより、表引きを行
うことができる。従って、表引きの際に参照するデータ
として予め映像信号の階調補正用のデータを記憶素子７
に記憶させておくことにより、映像信号の階調の補正を
行うことが可能となる。

【００６５】すなわち、本実施の形態４の映像信号処理
装置では、映像信号のＦＩＦＯ処理を行う際には、コン
トローラ１１は、第１のＳＷ５２３を制御して、映像信
号入力を切り替え信号として出力させ、第２のＳＷ５１
４を制御して、第１のＳＷ５２３からの切り替え信号を
記憶素子７にデータとして記憶させ、第３のＳＷ５１２
を制御して、コントローラ１１のアドレス出力を記憶素
子７のアドレス入力に切り替え、第４のＳＷ５１３を制
御して、コントローラ１１から出力される記憶素子制御
信号を記憶素子７にデータとして記憶させ、記憶素子７
に対してデータ書き換え信号を出力するようになってい
る。

【００６６】また、映像信号のヒストグラム処理を行う
際には、コントローラ１１は、まず、映像信号のブラン
キング期間で、第１のＳＷ５２３を制御して、０値を切
り替え信号として出力させ、第２のＳＷ５１４を制御し
て、第１のＳＷ５２３からの切り替え信号を記憶素子７
にデータとして記憶させ、第３のＳＷ５１２を制御し
て、コントローラ１１のアドレス出力を記憶素子７のア
ドレス入力に切り替え、第４のＳＷ５１３を制御して、
コントローラ１１から出力される記憶素子制御信号を記
憶素子７にデータとして記憶させ、バッファ１０を制御
して、非動作状態とし、記憶素子７に対してデータ書き
込み信号を出力することにより、メモリ４をリセットす
る。次に、コントローラ１１は、映像期間において、第
２のＳＷ５１４を制御して、リミッタ８からの出力を記
憶素子７にデータとして記憶させ、第３のＳＷ５１２を
制御して、映像信号入力を記憶素子７のアドレス入力に
切り替え、第４のＳＷ５１３を制御して、コントローラ
１１から出力される記憶素子制御信号を記憶素子７にデ
ータとして記憶させ、記憶素子７に対してデータ書き換
え信号を出力することにより、累積加算を行う。その
後、コントローラ１１は、第３のＳＷ５１２を制御し
て、外部プロセッサからのアドレス入力を記憶素子７の
アドレス入力に切り替え、第４のＳＷ５１３を制御し
て、外部プロセッサから入力されるメモリ制御信号を記
憶素子７にデータとして記憶させ、バッファ１０を制御
して、動作状態とし、記憶素子７に対してデータ読み出
し信号を出力することにより、データの読み出しを行
う。

【００６７】さらに、映像信号のＬＵＴ処理を行う際に
は、コントローラ１１は、第２のＳＷ５１４を制御し
て、外部プロセッサからのデータ入力を記憶素子７にデ
ータとして記憶させ、第３のＳＷ５１２を制御して、外
部プロセッサからのアドレス入力を記憶素子７のアドレ
ス入力に切り替え、第４のＳＷ５１３を制御して、外部
プロセッサから入力されるメモリ制御信号を記憶素子７
にデータとして記憶させ、バッファ１０を制御して、非
動作状態とし、記憶素子７に対してデータ書き込み信号
を出力することにより、データの書き込みを行う。次
に、コントローラ１１は、第３のＳＷ５１２を制御し
て、映像信号入力を記憶素子７のアドレス入力に切り替
え、第４のＳＷ５１３を制御して、コントローラ１１か
ら出力される記憶素子制御信号を記憶素子７にデータと
して記憶させ、記憶素子７に対してデータ読み出し信号
を出力することにより、映像信号の階調の補正を行う。

【００６８】このように、本実施の形態４によると、映
像信号処理装置内部に設けたプログラマブルなメモリ４
のみによって、映像信号のＦＩＦＯ処理、映像信号のヒ
ストグラム処理、および映像信号のＬＵＴ処理を切り替
えて実行することが可能となる。

【００６９】（実施の形態５）図１８は本発明の実施の
形態５にかかる映像信号処理装置の構成を示すブロック
図である。図１８において、本実施の形態５の映像信号
処理装置の特徴は、実施の形態３または実施の形態４で
提案したメモリをそれぞれ含む記憶手段２０１，・・
・，２０ｎと、これらの記憶手段２０１，・・・，２０
ｎにそれぞれ含まれるメモリ（図示せず）に対して、命
令の設定、データの読み出し、およびデータの書き込み
を行うプロセッサ２６と、記憶手段２０１，・・・，２
０ｎとプロセッサ２６との間での信号のやり取りを司る
インターフェース２５とを備え、任意の記憶手段に含ま
れるメモリで、入力映像信号のヒストグラムを求め、こ
の求めたヒストグラムを、インターフェース２５を介し
て、プロセッサ２６に伝送し、プロセッサ２６で、伝送
されてきたヒストグラムに基づき、映像信号の階調補正
データを検出し、この検出した階調補正データを、イン
ターフェース２５を介して、他の１つの記憶手段に含ま
れるメモリに伝送するように構成されている点にあり、
その他の構成は、実施の形態１と同様である。

【００７０】ここで、図１８、図１９、および図２０を
参照して、上記映像信号処理装置の階調補正処理動作に
ついて説明する。図１９は階調補正処理の動作タイミン
グを示す模試図である。図２０は階調補正処理の動作タ
イミングを示すフローチャートである。

【００７１】Ｖブランキング期間（図１９の参照）に
おいて、図２０のステップＳ６１に示すように、プロセ
ッサ２６は記憶手段２０１，・・・，２０ｎのリセット
を行い、映像期間（図１９の参照）において、プロセ
ッサ２６は、インターフェイス２５を介して、記憶手段
２０１，・・・，２０ｎのメモリのうちの任意の１つの
メモリに対して、図２０のステップＳ６２に示すよう
に、ヒストグラム処理命令の設定を行う。そうすると、
その１つのメモリは、映像信号のヒストグラム処理を行
う。

【００７２】そして、次のブランキング期間（図１９の
参照）において、プロセッサ２６は、図２０のステッ
プＳ６３に示すように、インターフェイスを介して、そ
の１つのメモリに対して、データ取り込み処理命令の設
定を行った後、インターフェイス２５を介して、データ
を取り込む。次に、上記ブランキング期間（図１９の
参照）において、プロセッサ２６は、図２０のステップ
Ｓ６４に示すように、参照取り込んだデータを用いて、
階調補正データの演算を行う。このとき、ガンマ補正等
の固定的な階調補正も行う。

【００７３】その後、上記ブランキング期間（図１９の
参照）において、上記演算結果に基づき、プロセッサ
２６は、図２０のステップＳ６５に示すように、インタ
ーフェイスを介して、記憶手段２０１，・・・，２０ｎ
のメモリのうちの任意の他の１つの記憶手段のメモリに
対して、データ書き込み処理命令の設定を行った後、イ
ンターフェイス２５を介して、このメモリにデータを書
き込む。

【００７４】最後に、次の映像期間（図１２の参照）
において、プロセッサ２６は、図２０のステップＳ６６
に示すように、このメモリにＬＵＴ処理を実行させる。
そして、これらの一連の処理、即ち、リセット、ヒ
ストグラム処理、データ取り込み、演算、データ
書き込み、およびＬＵＴ処理をフィールド（フレー
ム）毎に行う。このように、本実施の形態５の映像信号
処理装置では、任意の記憶手段に含まれるメモリで入力
映像信号のヒストグラムを求め、この求めたヒストグラ
ムをインターフェース２５を通じて、プロセッサ２６に
伝送し、プロセッサ２６で、伝送されてきたヒストグラ
ムに基づき映像信号の階調補正データを検出し、この検
出した階調補正データをインターフェース２５を通じ
て、他の１つの記憶手段に含まれるメモリに伝送するよ
うになっている。

【００７５】したがって、本実施の形態５によると、入
力映像信号に最適な階調補正処理が可能となる。なお、
本発明は上記各実施の形態に限定されるものではなく、
本発明の請求の範囲内での種々の設計変更、および修正
を加え得ることは勿論である。

【００７６】

【発明の効果】以上の説明から明らかな通り、本願の請
求項１の発明に係る映像信号処理装置によれば、プログ
ラムの命令に応じて、ディジタル化された映像信号の処
理内容を切り替えることができる映像信号処理装置であ
って、プログラムの命令に従って、上記映像信号の処理
を行う演算手段と、プログラムの命令に基づいて、上記
映像信号を記憶する記憶手段と、プログラムの命令に基
づいて、上記演算手段と上記記憶手段との間の接続を切
り換えるネットワーク手段とを備えるようにしたので、
入力される命令に従って、演算手段と記憶手段との間の
フレキシブルな接続を実現できるため、外部から与えら
れた命令によって、映像信号処理の内容を切り替えるこ
とができ、異なる種類の映像信号の処理を同一のハード
ウェアで実現できる映像信号処理装置が得られる効果が
ある。

【００７７】また、本願の請求項２の発明に係る映像信
号処理装置によれば、請求項１に記載の映像信号処理装
置において、上記演算手段は、上記映像信号を演算処理
する演算器と、この演算器の演算実行命令を記憶してお
り、この記憶している演算実行命令を、入力された命令
に従って、当該演算器に出力する演算実行命令メモリと
を含み、上記ネットワーク手段は、上記演算手段または
上記記憶手段のいずれかから入力された映像信号を上記
演算手段または上記記憶手段のいずれかに切り替えて出
力するように切り替えを行う選択手段と、この選択手段
の信号切り替え命令を記憶しており、この記憶している
信号切り替え命令を、入力された命令に基づいて、当該
選択手段に出力する信号切り替え命令メモリとを含み、
上記記憶手段は、上記ネットワーク手段から入力される
映像信号に関するデータを記憶するデータメモリと、こ
のデータメモリに対して命令を設定するための命令設定
手段と、この命令設定手段にて設定された命令を保存す
るレジスタとを含み、上記データメモリは、上記レジス
タに保存されている命令に基づいて、記憶しているデー
タを処理し、この処理したデータを上記ネットワーク手
段に出力するようにしたので、演算手段は入力される命
令に応じて映像信号の処理のための演算を変更すること
ができ、ネットワーク手段は入力される命令に従って、
演算手段と記憶手段との間のフレキシブルな接続を実現
でき、記憶手段は入力される命令に応じてその機能を変
更することができるため、外部から与えられた命令によ
って、映像信号処理の内容を切り替えることができ、異
なる種類の映像信号の処理を同一のハードウェアで実現
できる映像信号処理装置が得られる効果がある。

【００７８】また、本願の請求項３の発明に係る映像信
号処理装置によれば、請求項２に記載の映像信号処理装
置において、上記データメモリは、ディジタルデータを
記憶する記憶素子と、この記憶素子に対して、ディジタ
ルデータを入力されてきた順に記憶させることにより、
映像信号のＦＩＦＯ処理を実行させるための手段と、上
記記憶素子に対して、上記映像信号の階調と上記記憶素
子の内部アドレスとを一致させ、この一致したアドレス
に予め定める値を加えて順次計数することにより、ヒス
トグラムを求めて、映像信号のヒストグラム処理を実行
させるための手段と、上記記憶素子に対して、上記映像
信号の階調補正を含むルックアップテーブル処理を実行
させるための手段とを含むようにしたので、入力された
命令に応じて、同一のメモリで、映像信号のＦＩＦＯ処
理、映像信号のヒストグラム処理、および映像信号の階
調補正を含むルックアップテーブル処理のいずれかの処
理を行うことが可能なデータメモリを有する映像信号処
理装置が得られる効果がある。

【００７９】また、本願の請求項４の発明に係る映像信
号処理装置によれば、請求項２に記載の映像信号処理装
置において、上記データメモリは、ディジタルデータを
記憶する記憶素子と、この記憶素子を制御するコントロ
ーラと、上記記憶素子の出力信号に１を加算するインク
リメンタと、このインクリメンタの出力を予め定める値
でリミットするリミッタと、このリミッタからの出力、
映像信号入力、および外部からのデータ入力のうち１つ
を選択して、上記記憶素子にデータとして記憶させるた
めの第１の選択手段と、上記映像信号入力、上記コント
ローラのアドレス出力、および外部からのアドレス入力
のうち１つを選択して、上記記憶素子のアドレス入力に
切り替えるための第２の選択手段と、上記コントローラ
から出力されるメモリ制御信号、および外部から入力さ
れるメモリ制御信号のうち１つを選択して、上記記憶素
子にデータとして記憶させるための第３の選択手段と、
上記記憶素子の出力信号を外部に出力するためのバッフ
ァとを含むようにしたので、入力された命令に応じて、
同一のメモリでさまざまな処理を行うことが可能なデー
タメモリを有する映像信号処理装置が得られる効果があ
る。

【００８０】また、本願の請求項５の発明に係る映像信
号処理装置によれば、請求項４に記載の映像信号処理装
置において、映像信号のＦＩＦＯ処理を行う際には、上
記コントローラは、上記第１の選択手段を制御して、上
記映像信号入力を上記記憶素子にデータとして記憶さ
せ、上記第２の選択手段を制御して、上記コントローラ
のアドレス出力を上記記憶素子のアドレス入力に切り替
え、上記第３の選択手段を制御して、上記コントローラ
から出力されるデータ書き換え信号としてのメモリ制御
信号を上記記憶素子に対して出力し、映像信号のヒスト
グラム処理を行う際には、上記コントローラは、まず、
上記映像信号のブランキング期間で、上記第１の選択手
段を制御して、上記外部からのデータ入力を上記記憶素
子にデータとして記憶させ、上記第２の選択手段を制御
して、上記外部からのアドレス入力を上記記憶素子のア
ドレス入力に切り替え、上記第３の選択手段を制御し
て、上記外部プロセッサから入力されるデータ書き込み
信号としてのメモリ制御信号を上記記憶素子に対して出
力し、上記バッファを制御して、非動作状態とすること
により、上記データメモリをリセットし、次に、映像期
間において、上記第１の選択手段を制御して、上記リミ
ッタからの出力を上記記憶素子にデータとして記憶さ
せ、上記第２の選択手段を制御して、上記映像信号入力
を上記記憶素子のアドレス入力に切り替え、上記第３の
選択手段を制御して、上記コントローラから出力される
メモリ制御信号を上記記憶素子にデータとして記憶さ
せ、上記記憶素子に対してデータ書き換え信号を出力す
ることにより、累積加算を行い、その後、上記第２の選
択手段を制御して、上記外部からのアドレス入力を上記
記憶素子のアドレス入力に切り替え、上記第３の選択手
段を制御して、上記外部から入力されるデータ読み出し
信号としてのメモリ制御信号を上記記憶素子に対して出
力し、上記バッファを制御して、動作状態とすることに
より、データの読み出しを行い、上記映像信号の階調補
正を含むルックアップテーブル処理を行う際には、上記
コントローラは、上記第１の選択手段を制御して、上記
外部からのデータ入力を上記記憶素子にデータとして記
憶させ、上記第２の選択手段を制御して、上記外部から
のアドレス入力を上記記憶素子のアドレス入力に切り替
え、上記第３の選択手段を制御して、上記外部から入力
されるデータ書き込み信号としてのメモリ制御信号を上
記記憶素子に対して出力し、上記バッファを制御して、
非動作状態とすることにより、データの書き込みを行
い、次に、上記第２の選択手段を制御して、上記映像信
号入力を上記記憶素子のアドレス入力に切り替え、上記
第３の選択手段を制御して、上記コントローラから出力
されるデータ読み出し信号としてのメモリ制御信号を上
記記憶素子に対して出力することにより、上記映像信号
の階調の補正を行うようにしたので、入力された命令に
応じて、同一のデータメモリが、映像信号のＦＩＦＯ処
理、映像信号のヒストグラム処理、および映像信号の階
調補正を含むルックアップテーブル処理のいずれかの処
理を行うことが可能な映像信号処理装置が得られる効果
がある。

【００８１】また、本願の請求項６の発明に係る映像信
号処理装置によれば、請求項２に記載の映像信号処理装
置において、上記データメモリは、ディジタルデータを
記憶する記憶素子と、この記憶素子を制御するコントロ
ーラと、上記記憶素子の出力信号に１を加算するインク
リメンタと、このインクリメンタの出力を予め定める値
でリミットするリミッタと、映像信号入力、および０値
のうち１つを選択して、切り替え信号を出力するための
第１の選択手段と、上記リミッタからの出力、上記第１
の選択手段からの切り替え信号、および外部からのデー
タ入力のうち１つを選択して、上記記憶素子にデータと
して記憶させるための第２の選択手段と、上記映像信号
入力、上記コントローラのアドレス出力、および外部か
らのアドレス入力のうち１つを選択して、上記記憶素子
のアドレス入力に切り替えるための第３の選択手段と、
上記コントローラから出力されるメモリ制御信号、およ
び外部から入力されるメモリ制御信号のうち１つを選択
して、上記記憶素子にデータとして記憶させるための第
４の選択手段と、上記記憶素子の出力信号を上記外部に
出力するためのバッファとを含むようにしたので、入力
された命令に応じて、同一のメモリでさまざまな処理を
行うことが可能なデータメモリを有する映像信号処理装
置が得られる効果がある。

【００８２】また、本願の請求項７の発明に係る映像信
号処理装置によれば、請求項６に記載の映像信号処理装
置において、映像信号のＦＩＦＯ処理を行う際には、上
記コントローラは、上記第１の選択手段を制御して、映
像信号入力を切り替え信号として出力させ、上記第２の
選択手段を制御して、上記第１の選択手段からの切り替
え信号を上記記憶素子にデータとして記憶させ、上記第
３の選択手段を制御して、上記コントローラのアドレス
出力を上記記憶素子のアドレス入力に切り替え、上記第
４の選択手段を制御して、上記コントローラから出力さ
れるデータ書き換え信号としての記憶素子制御信号を上
記記憶素子に対して出力し、映像信号のヒストグラム処
理を行う際には、上記コントローラは、まず、上記映像
信号のブランキング期間で、上記第１の選択手段を制御
して、０値を切り替え信号として出力させ、上記第２の
選択手段を制御して、上記第１の選択手段からの切り替
え信号を上記記憶素子にデータとして記憶させ、上記第
３の選択手段を制御して、上記コントローラのアドレス
出力を上記記憶素子のアドレス入力に切り替え、上記第
４の選択手段を制御して、上記コントローラから出力さ
れるデータ書き込み信号としてのメモリ制御信号を上記
記憶素子に対して出力し、上記バッファを制御して、非
動作状態とすることにより、上記データメモリをリセッ
トし、次に、映像期間において、上記第２の選択手段を
制御して、上記リミッタからの出力を上記記憶素子にデ
ータとして記憶させ、上記第３の選択手段を制御して、
上記映像信号入力を上記記憶素子のアドレス入力に切り
替え、上記第４の選択手段を制御して、上記コントロー
ラから出力されるデータ書き換え信号としてのメモリ制
御信号を上記記憶素子に対して出力することにより、累
積加算を行い、その後、上記第３の選択手段を制御し
て、上記外部からのアドレス入力を上記記憶素子のアド
レス入力に切り替え、上記第４の選択手段を制御して、
上記外部から入力されるデータ読み出し信号としてのメ
モリ制御信号を上記記憶素子に対して出力し、上記バッ
ファを制御して、動作状態とすることにより、データの
読み出しを行い、上記映像信号の階調補正を含むルック
アップテーブル処理を行う際には、上記コントローラ
は、上記第２の選択手段を制御して、上記外部からのデ
ータ入力を上記記憶素子にデータとして記憶させ、上記
第３の選択手段を制御して、上記外部からのアドレス入
力を上記記憶素子のアドレス入力に切り替え、上記第４
の選択手段を制御して、上記外部から入力されるデータ
書き込み信号としてのメモリ制御信号を上記記憶素子に
対して出力し、上記バッファを制御して、非動作状態と
することにより、データの書き込みを行い、次に、上記
第３の選択手段を制御して、上記映像信号入力を上記記
憶素子のアドレス入力に切り替え、上記第４の選択手段
を制御して、上記コントローラから出力されるデータ読
み出し信号としてのメモリ制御信号を上記記憶素子に対
して出力することにより、上記映像信号の階調の補正を
行うようにしたので、入力された命令に応じて、同一の
データメモリが、映像信号のＦＩＦＯ処理、映像信号の
ヒストグラム処理、および映像信号の階調補正を含むル
ックアップテーブル処理のいずれかの処理を行うことが
可能な映像信号処理装置が得られる効果がある。

【００８３】また、本願の請求項８の発明に係る映像信
号処理装置によれば、請求項２に記載のデータメモリを
含む、少なくとも２個の記憶手段と、この記憶手段に含
まれるデータメモリに対して、命令の設定、データの読
み出し、およびデータの書き込みを行うプロセッサと、
上記記憶手段と上記プロセッサとのインターフェースを
とるインターフェース手段とを備え、上記少なくとも２
個の記憶手段の一方の記憶手段に含まれるデータメモリ
により、入力映像信号のヒストグラムを求め、この求め
たヒストグラムを、上記インターフェース手段を介し
て、上記プロセッサに伝送し、上記プロセッサにより、
伝送されてきたヒストグラムに基づき、映像信号の階調
補正データを検出し、この検出した階調補正データを、
上記インターフェース手段を介して、上記少なくとも２
個の記憶手段の他方の記憶手段に含まれるデータメモリ
に伝送するようにしたので、入力映像信号に最適な階調
補正処理が可能となる映像信号処理装置が得られる効果
がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかる映像信号処理装
置が適用されるテレビジョン受信機の構成を示すブロッ
ク図である。

【図２】本実施の形態１にかかる映像信号処理装置１０
６の構成を示すブロック図である。

【図３】演算素子アレイの構成を示すブロック図であ
る。

【図４】ネットワークの構成を示すブロック図である。

【図５】ネットワークの動作例を示す図である。

【図６】信号処理でよく用いられる垂直のＬＰＦの構成
を示すブロック図である。

【図７】本発明の実施の形態２にかかる映像信号処理装
置の記憶手段の構成を示すブロック図である。

【図８】本発明の実施の形態３にかかる映像信号処理装
置のメモリの構成を示すブロック図である。

【図９】ヒストグラム処理、およびＬＵＴ処理の各動作
タイミングを示す図である。

【図１０】階調補正処理の効果を示す図である。

【図１１】本発明の実施の形態３にかかる映像信号処理
装置のメモリがＦＩＦＯ処理を実行する際の動作を示す
フローチャート図である。

【図１２】本発明の実施の形態３にかかる映像信号処理
装置のメモリがヒストグラム処理及びＬＵＴ処理を実行
する際の動作を示すフローチャート図である。

【図１３】本発明の実施の形態３にかかる映像信号処理
装置のメモリがヒストグラム処理及びＬＵＴ処理を実行
する際の動作を示すフローチャート図である。

【図１４】本発明の実施の形態４にかかる映像信号処理
装置のメモリの構成を示すブロック図である。

【図１５】本発明の実施の形態４にかかる映像信号処理
装置のメモリがＦＩＦＯ処理を実行する際の動作を示す
フローチャート図である。

【図１６】本発明の実施の形態４にかかる映像信号処理
装置のメモリがヒストグラム処理及びＬＵＴ処理を実行
する際の動作を示すフローチャート図である。

【図１７】本発明の実施の形態４にかかる映像信号処理
装置のメモリがヒストグラム処理及びＬＵＴ処理を実行
する際の動作を示すフローチャート図である。

【図１８】本発明の実施の形態５にかかる映像信号処理
装置の構成を示すブロック図である。

【図１９】階調補正処理の動作タイミングを示す模式図
である。

【図２０】階調補正処理の動作タイミングを示すフロー
チャート図である。

【符号の説明】

１０６ 映像信号処理装置 １ 演算素子アレイ １２（１，１），・・・，１２（ｍ，ｎ） 演算素子 １２１（１，１），・・・，１２１（ｍ，ｎ） 演算器 １２２（１，１），・・・，１２２（ｍ，ｎ） 演算素
子命令メモリ ２０１，・・・，２０ｎ 記憶手段 ３ ネットワーク １３０１，・・・，１３０ｎ ネットワーク素子 １３５１，・・・，１３５ｎ，１３６１，・・・，１３
６ｎ，１３７１，・・・，１３７ｎ，１３８１，・・
・，１３８ｎ，１４１１，・・・，１４１ｎ 選択装置 １３９１，・・・，１３９ｎ ネットワーク命令メモリ ４，４１，・・・，４ｎ メモリ ５１，・・・，５ｎ レジスタ ６ 命令設定手段 ７ 記憶素子 ８ リミッタ ９ インクリメンタ １０ バッファ １１ コントローラ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 プログラムの命令に応じて、ディジタル
   化された映像信号の処理内容を切り替えることができる
   映像信号処理装置であって、 プログラムの命令に従って、上記映像信号の処理を行う
   演算手段と、 プログラムの命令に基づいて、上記映像信号を記憶する
   記憶手段と、 プログラムの命令に基づいて、上記演算手段と上記記憶
   手段との間の接続を切り換えるネットワーク手段とを備
   えたことを特徴とする映像信号処理装置。
2. 【請求項２】 請求項１に記載の映像信号処理装置にお
   いて、 上記演算手段は、 上記映像信号を演算処理する演算器と、 この演算器の演算実行命令を記憶しており、この記憶し
   ている演算実行命令を、入力された命令に従って、当該
   演算器に出力する演算実行命令メモリとを含み、 上記ネットワーク手段は、 上記演算手段または上記記憶手段のいずれかから入力さ
   れた映像信号を上記演算手段または上記記憶手段のいず
   れかに切り替えて出力するように切り替えを行う選択手
   段と、 この選択手段の信号切り替え命令を記憶しており、この
   記憶している信号切り替え命令を、入力された命令に基
   づいて、当該選択手段に出力する信号切り替え命令メモ
   リとを含み、 上記記憶手段は、 上記ネットワーク手段から入力される映像信号に関する
   データを記憶するデータメモリと、 このデータメモリに対して命令を設定するための命令設
   定手段と、 この命令設定手段にて設定された命令を保存するレジス
   タとを含み、 上記データメモリは、上記レジスタに保存されている命
   令に基づいて、記憶しているデータを処理し、この処理
   したデータを上記ネットワーク手段に出力することを特
   徴とする映像信号処理装置。
3. 【請求項３】 請求項２に記載の映像信号処理装置にお
   いて、 上記データメモリは、 ディジタルデータを記憶する記憶素子と、 この記憶素子に対して、ディジタルデータを入力されて
   きた順に記憶させることにより、映像信号のＦＩＦＯ処
   理を実行させるための手段と、 上記記憶素子に対して、上記映像信号の階調と上記記憶
   素子の内部アドレスとを一致させ、この一致したアドレ
   スに予め定める値を加えて順次計数することにより、ヒ
   ストグラムを求めて、映像信号のヒストグラム処理を実
   行させるための手段と、 上記記憶素子に対して、上記映像信号の階調補正を含む
   ルックアップテーブル処理を実行させるための手段とを
   含むことを特徴とする映像信号処理装置。
4. 【請求項４】 請求項２に記載の映像信号処理装置にお
   いて、 上記データメモリは、 ディジタルデータを記憶する記憶素子と、 この記憶素子を制御するコントローラと、 上記記憶素子の出力信号に１を加算するインクリメンタ
   と、 このインクリメンタの出力を予め定める値でリミットす
   るリミッタと、 このリミッタからの出力、映像信号入力、および外部か
   らのデータ入力のうち１つを選択して、上記記憶素子に
   データとして記憶させるための第１の選択手段と、 上記映像信号入力、上記コントローラのアドレス出力、
   および外部からのアドレス入力のうち１つを選択して、
   上記記憶素子のアドレス入力に切り替えるための第２の
   選択手段と、 上記コントローラから出力されるメモリ制御信号、およ
   び外部から入力されるメモリ制御信号のうち１つを選択
   して、上記記憶素子にデータとして記憶させるための第
   ３の選択手段と、 上記記憶素子の出力信号を外部に出力するためのバッフ
   ァとを含むことを特徴とする映像信号処理装置。
5. 【請求項５】 請求項４に記載の映像信号処理装置にお
   いて、 映像信号のＦＩＦＯ処理を行う際には、上記コントロー
   ラは、上記第１の選択手段を制御して、上記映像信号入
   力を上記記憶素子にデータとして記憶させ、上記第２の
   選択手段を制御して、上記コントローラのアドレス出力
   を上記記憶素子のアドレス入力に切り替え、上記第３の
   選択手段を制御して、上記コントローラから出力される
   データ書き換え信号としてのメモリ制御信号を上記記憶
   素子に対して出力し、 映像信号のヒストグラム処理を行う際には、上記コント
   ローラは、まず、上記映像信号のブランキング期間で、
   上記第１の選択手段を制御して、上記外部からのデータ
   入力を上記記憶素子にデータとして記憶させ、上記第２
   の選択手段を制御して、上記外部からのアドレス入力を
   上記記憶素子のアドレス入力に切り替え、上記第３の選
   択手段を制御して、上記外部プロセッサから入力される
   データ書き込み信号としてのメモリ制御信号を上記記憶
   素子に対して出力し、上記バッファを制御して、非動作
   状態とすることにより、上記データメモリをリセット
   し、 次に、映像期間において、上記第１の選択手段を制御し
   て、上記リミッタからの出力を上記記憶素子にデータと
   して記憶させ、上記第２の選択手段を制御して、上記映
   像信号入力を上記記憶素子のアドレス入力に切り替え、
   上記第３の選択手段を制御して、上記コントローラから
   出力されるメモリ制御信号を上記記憶素子にデータとし
   て記憶させ、上記記憶素子に対してデータ書き換え信号
   を出力することにより、累積加算を行い、その後、上記
   第２の選択手段を制御して、上記外部からのアドレス入
   力を上記記憶素子のアドレス入力に切り替え、上記第３
   の選択手段を制御して、上記外部から入力されるデータ
   読み出し信号としてのメモリ制御信号を上記記憶素子に
   対して出力し、上記バッファを制御して、動作状態とす
   ることにより、データの読み出しを行い、 上記映像信号の階調補正を含むルックアップテーブル処
   理を行う際には、上記コントローラは、上記第１の選択
   手段を制御して、上記外部からのデータ入力を上記記憶
   素子にデータとして記憶させ、上記第２の選択手段を制
   御して、上記外部からのアドレス入力を上記記憶素子の
   アドレス入力に切り替え、上記第３の選択手段を制御し
   て、上記外部から入力されるデータ書き込み信号として
   のメモリ制御信号を上記記憶素子に対して出力し、上記
   バッファを制御して、非動作状態とすることにより、デ
   ータの書き込みを行い、次に、上記第２の選択手段を制
   御して、上記映像信号入力を上記記憶素子のアドレス入
   力に切り替え、上記第３の選択手段を制御して、上記コ
   ントローラから出力されるデータ読み出し信号としての
   メモリ制御信号を上記記憶素子に対して出力することに
   より、上記映像信号の階調の補正を行うことを特徴とす
   る映像信号処理装置。
6. 【請求項６】 請求項２に記載の映像信号処理装置にお
   いて、 上記データメモリは、 ディジタルデータを記憶する記憶素子と、 この記憶素子を制御するコントローラと、 上記記憶素子の出力信号に１を加算するインクリメンタ
   と、 このインクリメンタの出力を予め定める値でリミットす
   るリミッタと、 映像信号入力、および０値のうち１つを選択して、切り
   替え信号を出力するための第１の選択手段と、 上記リミッタからの出力、上記第１の選択手段からの切
   り替え信号、および外部からのデータ入力のうち１つを
   選択して、上記記憶素子にデータとして記憶させるため
   の第２の選択手段と、 上記映像信号入力、上記コントローラのアドレス出力、
   および外部からのアドレス入力のうち１つを選択して、
   上記記憶素子のアドレス入力に切り替えるための第３の
   選択手段と、 上記コントローラから出力されるメモリ制御信号、およ
   び外部から入力されるメモリ制御信号のうち１つを選択
   して、上記記憶素子にデータとして記憶させるための第
   ４の選択手段と、 上記記憶素子の出力信号を上記外部に出力するためのバ
   ッファとを含むことを特徴とする映像信号処理装置。
7. 【請求項７】 請求項６に記載の映像信号処理装置にお
   いて、 映像信号のＦＩＦＯ処理を行う際には、上記コントロー
   ラは、上記第１の選択手段を制御して、映像信号入力を
   切り替え信号として出力させ、上記第２の選択手段を制
   御して、上記第１の選択手段からの切り替え信号を上記
   記憶素子にデータとして記憶させ、上記第３の選択手段
   を制御して、上記コントローラのアドレス出力を上記記
   憶素子のアドレス入力に切り替え、上記第４の選択手段
   を制御して、上記コントローラから出力されるデータ書
   き換え信号としての記憶素子制御信号を上記記憶素子に
   対して出力し、 映像信号のヒストグラム処理を行う際には、上記コント
   ローラは、まず、上記映像信号のブランキング期間で、
   上記第１の選択手段を制御して、０値を切り替え信号と
   して出力させ、上記第２の選択手段を制御して、上記第
   １の選択手段からの切り替え信号を上記記憶素子にデー
   タとして記憶させ、上記第３の選択手段を制御して、上
   記コントローラのアドレス出力を上記記憶素子のアドレ
   ス入力に切り替え、上記第４の選択手段を制御して、上
   記コントローラから出力されるデータ書き込み信号とし
   てのメモリ制御信号を上記記憶素子に対して出力し、上
   記バッファを制御して、非動作状態とすることにより、
   上記データメモリをリセットし、 次に、映像期間において、上記第２の選択手段を制御し
   て、上記リミッタからの出力を上記記憶素子にデータと
   して記憶させ、上記第３の選択手段を制御して、上記映
   像信号入力を上記記憶素子のアドレス入力に切り替え、
   上記第４の選択手段を制御して、上記コントローラから
   出力されるデータ書き換え信号としてのメモリ制御信号
   を上記記憶素子に対して出力することにより、累積加算
   を行い、その後、上記第３の選択手段を制御して、上記
   外部からのアドレス入力を上記記憶素子のアドレス入力
   に切り替え、上記第４の選択手段を制御して、上記外部
   から入力されるデータ読み出し信号としてのメモリ制御
   信号を上記記憶素子に対して出力し、上記バッファを制
   御して、動作状態とすることにより、データの読み出し
   を行い、 上記映像信号の階調補正を含むルックアップテーブル処
   理を行う際には、上記コントローラは、上記第２の選択
   手段を制御して、上記外部からのデータ入力を上記記憶
   素子にデータとして記憶させ、上記第３の選択手段を制
   御して、上記外部からのアドレス入力を上記記憶素子の
   アドレス入力に切り替え、上記第４の選択手段を制御し
   て、上記外部から入力されるデータ書き込み信号として
   のメモリ制御信号を上記記憶素子に対して出力し、上記
   バッファを制御して、非動作状態とすることにより、デ
   ータの書き込みを行い、 次に、上記第３の選択手段を制御して、上記映像信号入
   力を上記記憶素子のアドレス入力に切り替え、上記第４
   の選択手段を制御して、上記コントローラから出力され
   るデータ読み出し信号としてのメモリ制御信号を上記記
   憶素子に対して出力することにより、上記映像信号の階
   調の補正を行うことを特徴とする映像信号処理装置。
8. 【請求項８】 請求項２に記載のデータメモリを含む、
   少なくとも２個の記憶手段と、 この記憶手段に含まれるデータメモリに対して、命令の
   設定、データの読み出し、およびデータの書き込みを行
   うプロセッサと、 上記記憶手段と上記プロセッサとのインターフェースを
   とるインターフェース手段とを備え、 上記少なくとも２個の記憶手段の一方の記憶手段に含ま
   れるデータメモリにより、入力映像信号のヒストグラム
   を求め、この求めたヒストグラムを、上記インターフェ
   ース手段を介して、上記プロセッサに伝送し、上記プロ
   セッサにより、伝送されてきたヒストグラムに基づき、
   映像信号の階調補正データを検出し、この検出した階調
   補正データを、上記インターフェース手段を介して、上
   記少なくとも２個の記憶手段の他方の記憶手段に含まれ
   るデータメモリに伝送することを特徴とする映像信号処
   理装置。