JPH11274410A - Semiconductor device and its manufacture - Google Patents

Semiconductor device and its manufacture

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JPH11274410A
JPH11274410A JP7237398A JP7237398A JPH11274410A JP H11274410 A JPH11274410 A JP H11274410A JP 7237398 A JP7237398 A JP 7237398A JP 7237398 A JP7237398 A JP 7237398A JP H11274410 A JPH11274410 A JP H11274410A
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thin film
laser trimming
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silicon nitride
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毅 深田
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将和 彼末
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Abstract

PROBLEM TO BE SOLVED: To give such a protective film structure to a semiconductor device that the characteristics of a protective film do not fluctuate even when the film is heat-treated. SOLUTION: An npn transistor Q1 is formed by using a semiconductor substrate 1. A silicon oxide film 9 is arranged on the substrate 1, and a thin film resistor 13 for laser trimming is arranged on the film 9. In addition, wiring 16 is arranged on the silicon oxide film 9 for connecting the resistor 13 to the transistor Q1. At least, the trimmed spot of the thin film resistor 13 for laser trimming is covered in such a state that the spot is brought into contact with the silicon oxide film 23 and the transistor Q1 is covered in such a state that the transistor Q1 is brought into contact with a silicon nitride film 21.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、半導体基板上に
レーザトリミング用薄膜抵抗を有する半導体装置に係
り、詳しくは保護膜構造に関するものである。
[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device having a thin film resistor for laser trimming on a semiconductor substrate, and more particularly to a protective film structure.

【0002】[0002]

【従来の技術】図26,27には、レーザトリミング用
薄膜抵抗72を有する半導体装置の一例を示す。シリコ
ン基板70を用いてnpnトランジスタQ2が形成され
ている。また、シリコン基板70の上にはシリコン酸化
膜71が形成され、その上に薄膜抵抗72が配置されて
いる。この薄膜抵抗72は配線(電極)73にてnpn
トランジスタQ2と電気的に接続されている。さらに、
薄膜抵抗72および配線73は保護膜(パッシベーショ
ン膜)74にて覆われている。
2. Description of the Related Art FIGS. 26 and 27 show an example of a semiconductor device having a thin film resistor 72 for laser trimming. The npn transistor Q2 is formed using the silicon substrate 70. Further, a silicon oxide film 71 is formed on the silicon substrate 70, and a thin film resistor 72 is disposed thereon. This thin film resistor 72 is connected to a wiring (electrode) 73 by npn.
It is electrically connected to the transistor Q2. further,
The thin film resistor 72 and the wiring 73 are covered with a protective film (passivation film) 74.

【0003】そして、ウエハ工程内での熱処理(アルミ
シンタリング、プラズマダメージ回復アニール)時に
は、シリコン基板70と酸化膜71の間の界面準位の増
加を抑制するために、還元雰囲気(例えば10%H2
2 )で熱処理が行われるのが通常である。しかしなが
ら、ウエハ工程完了後の組み付け工程での熱処理におい
ては、水素雰囲気で行うことができないものもある。例
えばセラミックパッケージのガラス封止等においては、
ガラス/セラミック間の漏れ性を確保する目的から、酸
化雰囲気での封止、もしくは酸化雰囲気での表面酸化及
び不活性雰囲気での封止が要求される。また、真空封止
等においても、キャンパッケージやチップ接着剤からの
ガス出しを目的として、真空中での空焼きが行われる。
これら還元雰囲気以外の熱処理においては、Si/Si
2 の界面準位が増加し、回路のバランスや定数が調整
時と異なってしまうため、回路(トランジスタQ2)の
特性変動が生じる。
At the time of heat treatment (aluminum sintering, plasma damage recovery annealing) in the wafer process, a reducing atmosphere (for example, 10%) is used in order to suppress an increase in the interface state between the silicon substrate 70 and the oxide film 71. H 2 /
Normally, heat treatment is performed at N 2 ). However, some heat treatments in the assembly process after the completion of the wafer process cannot be performed in a hydrogen atmosphere. For example, in glass sealing of ceramic packages, etc.
Sealing in an oxidizing atmosphere, or surface oxidation in an oxidizing atmosphere and sealing in an inert atmosphere are required for the purpose of ensuring leakiness between glass and ceramic. Also in vacuum sealing and the like, baking in vacuum is performed for the purpose of outgassing from a can package or a chip adhesive.
In heat treatments other than these reducing atmospheres, Si / Si
Since the interface state of O 2 increases and the balance and constant of the circuit are different from those at the time of adjustment, the characteristics of the circuit (transistor Q2) fluctuate.

【0004】[0004]

【発明が解決しようとする課題】そこで、この発明の目
的は、熱処理を行っても特性変動しない保護膜構造を有
する半導体装置及びその製造方法を提供することにあ
る。
SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a semiconductor device having a protective film structure whose characteristics do not change even after heat treatment, and a method of manufacturing the same.

【0005】[0005]

【課題を解決するための手段】発明者らは、様々な保護
膜構造を試験し、シリコン窒化膜(SiN膜)が熱処理
後の特性変動に対して強いことを見出した。これは、熱
処理時にシリコン窒化膜の内部に包有されるH(水素)
が拡散して、還元雰囲気で熱処理を行うのと同等の効果
を生み出しているものと考えられる。しかしながら、レ
ーザトリミングを行う素子においては、シリコン窒化膜
が一層の保護膜では具合が悪く、レーザによる抵抗溶融
時にシリコン窒化膜が昇華性であるために、内圧が高ま
り膜割れが生じる。これを解決するために、図26,2
7に示す保護膜74として、下層シリコン酸化膜75a
および上層シリコン窒化膜75bを用いた上層SiN/
下層SiO2 とする構造が有効である。しかしながら、
発明者らの試験においては、この上層SiN/下層Si
2 の二層保護膜構造は、熱処理による特性変動を生じ
る。これは、水素の供給源であるSiN膜75bからシ
リコン基板70に至る間にSiO2 膜75aが存在する
ことにより、SiO2 で水素が消費されてしまうことに
起因すると考えられる。
The present inventors have examined various protective film structures and found that a silicon nitride film (SiN film) is strong against a change in characteristics after heat treatment. This is because H (hydrogen) included in the silicon nitride film during heat treatment
Is diffused to produce an effect equivalent to performing heat treatment in a reducing atmosphere. However, in a device that performs laser trimming, the silicon nitride film is not suitable for a single protective film, and the silicon nitride film is sublimable during resistance melting by laser, so that the internal pressure increases and film cracks occur. To solve this, see FIGS.
As a protective film 74 shown in FIG. 7, a lower silicon oxide film 75a
And upper SiN / using upper silicon nitride film 75b.
A structure in which the lower layer is SiO 2 is effective. However,
In our test, the upper SiN / lower Si
The two-layer protective film structure of O 2 causes a characteristic change due to heat treatment. This is considered to be due to the fact that hydrogen is consumed in SiO 2 due to the existence of the SiO 2 film 75a between the SiN film 75b, which is a hydrogen supply source, and the silicon substrate 70.

【0006】つまり、保護膜74を上層SiN/下層S
iO2 の二層構造とすることにより、レーザトリミング
を良好に行うことができるが、ウエハ作製工程完了後の
組み付け工程において、300℃以上550℃以下の熱
処理を加えると、トランジスタQ2の特性変動が生じて
しまう。なお、550℃以上の熱処理はアルミで形成さ
れている配線(電極)の溶融が発生するので通常は行わ
れない。
That is, the protective film 74 is formed of an upper SiN / lower S
Laser trimming can be performed favorably by using the two-layer structure of iO 2. However, when heat treatment at 300 ° C. or more and 550 ° C. or less is performed in the assembling process after the completion of the wafer manufacturing process, the characteristics of the transistor Q2 may fluctuate. Will happen. Note that heat treatment at 550 ° C. or higher is not usually performed because melting of the wiring (electrode) formed of aluminum occurs.

【0007】そこで、請求項1に記載の半導体装置は、
レーザトリミング用薄膜抵抗における少なくともトリミ
ング箇所をシリコン酸化膜にて接する状態で覆うととも
に、少なくとも半導体素子をシリコン窒化膜にて接する
状態で覆ったことを特徴としている。
Therefore, a semiconductor device according to claim 1 is
The laser trimming thin film resistor is characterized in that at least a trimming portion is covered in contact with a silicon oxide film and at least a semiconductor element is covered in contact with a silicon nitride film.

【0008】よって、トリミング箇所はシリコン酸化膜
にて接する状態で覆われ、レーザによる薄膜抵抗の溶融
時にシリコン酸化膜が溶融し再固化され、膜割れは生じ
ない。また、特性変動が懸念される半導体素子がシリコ
ン窒化膜にて接する状態で覆われ、300℃以上の熱処
理を行っても特性は変動しない。
Therefore, the trimming portion is covered in contact with the silicon oxide film, and when the thin film resistor is melted by the laser, the silicon oxide film is melted and solidified again, and no film crack occurs. In addition, the semiconductor element that is likely to have characteristic fluctuations is covered with the silicon nitride film in a state of being in contact with the silicon nitride film, and the characteristics do not change even if a heat treatment at 300 ° C. or more is performed.

【0009】また、半導体装置の製造方法として、請求
項2に記載のように、半導体基板の上に絶縁膜を配置す
るとともに、当該絶縁膜の上に所定形状のレーザトリミ
ング用薄膜抵抗を配置する。そして、前記絶縁膜の上
に、前記半導体基板を用いて形成された半導体素子と前
記レーザトリミング用薄膜抵抗とを接続するための配線
を配置する。さらに、前記配線の上にシリコン窒化膜を
堆積するとともに、このシリコン窒化膜に対し前記レー
ザトリミング用薄膜抵抗におけるトリミング箇所を開口
する。引き続き、シリコン窒化膜の上にシリコン酸化膜
を堆積してレーザトリミング用薄膜抵抗におけるトリミ
ング箇所をシリコン酸化膜で覆う。
In a method of manufacturing a semiconductor device, an insulating film is disposed on a semiconductor substrate, and a thin film resistor for laser trimming having a predetermined shape is disposed on the insulating film. . Then, wiring for connecting the semiconductor element formed using the semiconductor substrate and the thin film resistor for laser trimming is arranged on the insulating film. Further, a silicon nitride film is deposited on the wiring, and a trimming portion in the laser trimming thin film resistor is opened in the silicon nitride film. Subsequently, a silicon oxide film is deposited on the silicon nitride film, and a trimming portion of the thin film resistor for laser trimming is covered with the silicon oxide film.

【0010】このようにして、請求項1に記載の半導体
装置を製造することができる。ここで、請求項3に記載
のように、前記レーザトリミング用薄膜抵抗の上に配線
を残した状態から、絶縁膜の上にシリコン窒化膜を堆積
するとともに、このシリコン窒化膜に対し前記レーザト
リミング用薄膜抵抗における少なくともトリミング箇所
を開口し、さらに、シリコン窒化膜の開口部に露出した
前記配線における少なくとも前記薄膜抵抗のトリミング
箇所を除去し、その後に、前記シリコン窒化膜の上にシ
リコン酸化膜を堆積するようにすると、実用上好ましい
ものとなる。
Thus, the semiconductor device according to the first aspect can be manufactured. Here, a silicon nitride film is deposited on an insulating film from a state where a wiring is left on the thin film resistor for laser trimming, and the laser trimming is performed on the silicon nitride film. Opening at least a trimming portion of the thin film resistor for use, further removing at least the trimming portion of the thin film resistor in the wiring exposed at the opening of the silicon nitride film, and thereafter, forming a silicon oxide film on the silicon nitride film. When deposited, it is practically preferable.

【0011】[0011]

【発明の実施の形態】(第1の実施の形態)以下、この
発明を具体化した実施の形態を図面に従って説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) An embodiment of the present invention will be described below with reference to the drawings.

【0012】図1には本実施形態における半導体装置の
平面図を示す。また、図2には図1のA−A断面図を示
す。なお、図1では、図を見やすくするために図2のシ
リコン酸化膜23を省略している。
FIG. 1 is a plan view of a semiconductor device according to this embodiment. FIG. 2 is a sectional view taken along the line AA of FIG. In FIG. 1, the silicon oxide film 23 of FIG. 2 is omitted for easy viewing.

【0013】図2に示すように、半導体基板1におい
て、p型シリコン基板2の上にはn型エピタキシャル層
3が形成されている。n型エピタキシャル層3には素子
分離用p型領域5が形成され、このp型領域5により隣
接する素子が絶縁分離される。素子分離されたエピタキ
シャル層3においてシリコン基板2とエピタキシャル層
3の間にはn型埋め込み層4が形成されている。また、
このn型エピタキシャル層3の表層部にp型のベース領
域6が形成されるとともに、このp型領域6の内部には
n型のエミッタ領域7が形成され、さらに、n型エピタ
キシャル層3の表層部にはn型のコレクタ領域8が形成
されている。
As shown in FIG. 2, an n-type epitaxial layer 3 is formed on a p-type silicon substrate 2 in a semiconductor substrate 1. An element isolation p-type region 5 is formed in the n-type epitaxial layer 3, and an adjacent element is insulated and isolated by the p-type region 5. An n-type buried layer 4 is formed between the silicon substrate 2 and the epitaxial layer 3 in the isolated epitaxial layer 3. Also,
A p-type base region 6 is formed in a surface portion of the n-type epitaxial layer 3, an n-type emitter region 7 is formed inside the p-type region 6, and a surface layer of the n-type epitaxial layer 3 is further formed. An n-type collector region 8 is formed in the portion.

【0014】半導体基板1の上面には絶縁膜としてのシ
リコン酸化膜9が形成されている。シリコン酸化膜9に
おける所定領域にはコンタクトホール10,11,12
が形成されている。
On the upper surface of the semiconductor substrate 1, a silicon oxide film 9 as an insulating film is formed. Contact holes 10, 11, 12 are provided in predetermined regions of silicon oxide film 9.
Are formed.

【0015】このシリコン酸化膜9の上面における所定
領域には、CrSi膜よりなるレーザトリミング用薄膜
抵抗13が形成されている。このレーザトリミング用薄
膜抵抗13は、図1に示すように長方形をなしている。
このレーザトリミング用薄膜抵抗(CrSi膜)13の
上面における両端部には、バリアとしてのTiW膜14
a,14bが形成されている。つまり、TiW膜14
a,14bは後記するアルミ配線(電極)19,20と
CrSi膜13の合金化を防止するバリヤメタルとして
機能する。
In a predetermined region on the upper surface of the silicon oxide film 9, a thin film resistor 13 for laser trimming made of a CrSi film is formed. The thin film resistor 13 for laser trimming has a rectangular shape as shown in FIG.
Both ends of the upper surface of the laser trimming thin film resistor (CrSi film) 13 are provided with a TiW film 14 as a barrier.
a and 14b are formed. That is, the TiW film 14
Reference numerals a and b function as barrier metals for preventing alloying of the aluminum wirings (electrodes) 19 and 20 and the CrSi film 13 described later.

【0016】さらに、シリコン酸化膜9の上には、アル
ミ薄膜よりなるアルミ配線(電極)16が配置されてい
る。詳しくは、図2においてコンタクトホール10を通
してn型エミッタ領域7と電気的に接続するアルミ配線
(電極)17、コンタクトホール11を通してp型ベー
ス領域6と電気的に接続するアルミ配線(電極)18、
コンタクトホール12を通してn型コレクタ領域8とレ
ーザトリミング用薄膜抵抗13の一端部とを電気的に接
続するアルミ配線(電極)19、レーザトリミング用薄
膜抵抗13の他端部と電気的に接続するアルミ配線(電
極)20を有する。
Further, on the silicon oxide film 9, an aluminum wiring (electrode) 16 made of an aluminum thin film is arranged. More specifically, in FIG. 2, an aluminum wiring (electrode) 17 electrically connected to the n-type emitter region 7 through the contact hole 10, an aluminum wiring (electrode) 18 electrically connected to the p-type base region 6 through the contact hole 11,
Aluminum wiring (electrode) 19 for electrically connecting n-type collector region 8 and one end of thin film resistor 13 for laser trimming through contact hole 12, aluminum for electrically connecting the other end of thin film resistor 13 for laser trimming It has a wiring (electrode) 20.

【0017】このようにして半導体基板1を用いてnp
nトランジスタQ1が形成されている。そして、このn
pnトランジスタQ1および薄膜抵抗13が、以下の保
護膜にて覆われている。
In this manner, np
An n transistor Q1 is formed. And this n
The pn transistor Q1 and the thin film resistor 13 are covered with the following protective film.

【0018】アルミ配線16の上にはプラズマCVDに
よるシリコン窒化膜(P−SiN膜)21が形成されて
いる。つまり、シリコン窒化膜(SiN膜)21は、S
iH 4 (シラン)とNH3 (アンモニア)とをプラズマ
CVD装置によって分解・反応させて堆積したものであ
る。また、シリコン窒化膜21における所定領域22は
開口している。この開口部22はレーザトリミング用薄
膜抵抗13のトリミング箇所Z1を含むものであり、本
例ではトリミング箇所Z1よりやや広くなっている。さ
らに、開口部22を含むシリコン窒化膜21の上にはス
パッタリングによるシリコン酸化膜(SiO2 膜)23
が形成されている。ここで、本例では、シリコン窒化膜
21の膜厚を1μmとするとともに、シリコン酸化膜2
3の膜厚を0.2μmとしている。
Plasma CVD is performed on the aluminum wiring 16.
Forming a silicon nitride film (P-SiN film) 21
I have. That is, the silicon nitride film (SiN film) 21
iH Four(Silane) and NHThree(Ammonia) and the plasma
Deposited by decomposition and reaction by CVD equipment
You. The predetermined region 22 in the silicon nitride film 21 is
It is open. This opening 22 is thin for laser trimming.
This includes the trimming portion Z1 of the film resistor 13 and
In the example, it is slightly wider than the trimming location Z1. Sa
Further, the silicon nitride film 21 including the opening 22 is
Silicon oxide film (SiOTwoMembrane) 23
Are formed. Here, in this example, the silicon nitride film
21 has a thickness of 1 μm and a silicon oxide film 2
3 has a thickness of 0.2 μm.

【0019】このように、レーザトリミング用薄膜抵抗
13における少なくともトリミング箇所Z1がシリコン
酸化膜23にて接する状態で覆われるともに、少なくと
もnpnトランジスタQ1(領域Z2)がシリコン窒化
膜21にて接する状態で覆われている。ここで、シリコ
ン窒化膜21はシリコンに対する密着力が弱いが、シリ
コン窒化膜21が、高い密着力をもつシリコン酸化膜
(SiO2 )23を介してシリコン基板(1)に接触し
ており高い接着力を確保することができる。
As described above, at least the trimming portion Z1 of the laser trimming thin film resistor 13 is covered with the silicon oxide film 23 so as to be in contact therewith, and at least the npn transistor Q1 (region Z2) is in contact with the silicon nitride film 21. Covered. Here, the silicon nitride film 21 has a weak adhesion to silicon, but the silicon nitride film 21 is in contact with the silicon substrate (1) via the silicon oxide film (SiO 2 ) 23 having a high adhesion, and thus has a high adhesion. Power can be secured.

【0020】なお、シリコン酸化膜23としてスパッタ
SiO2 としたが、他の酸化膜(例えばCVD−SiO
2 )でもよい。そして、この状態から、レーザトリミン
グ用薄膜抵抗(CrSi膜)13がレーザトリミングさ
れる。この際、保護膜の膜割れは生じない。つまり、C
rSi膜13にSiN膜が接触している状態でCrSi
膜13のレーザトリミングを行うと、CrSi膜13は
溶融されるが、この時、昇華性物質であるSiNがCr
Siとの接触部分で蒸発し、応力の行き場がなくなり、
膜割れを生じる。これに対し、本例では、CrSi膜1
3上にはシリコン酸化膜(SiO2 )23が配置されて
おり、SiO2 は昇華せずに溶融し、再固化するため、
膜割れは生じない。
Although the sputtered SiO 2 is used as the silicon oxide film 23, another oxide film (for example, CVD-SiO 2
2 ) You can. Then, from this state, the laser trimming thin film resistor (CrSi film) 13 is laser-trimmed. At this time, the protective film does not crack. That is, C
While the SiN film is in contact with the rSi film 13, the CrSi
When the laser trimming of the film 13 is performed, the CrSi film 13 is melted.
Evaporates at the contact point with Si, there is no place to go for stress,
The film cracks. On the other hand, in this example, the CrSi film 1
3, a silicon oxide film (SiO 2 ) 23 is disposed, and the SiO 2 is melted without sublimation and solidified again.
No film cracking occurs.

【0021】また、このようなレーザトリミングを含む
ウエハ工程完了後に、組み付け工程に移行される。この
工程においては熱処理を含む。つまり、例えばセラミッ
クパッケージのガラス封止等においては、酸化雰囲気で
の封止、もしくは酸化雰囲気での表面酸化及び不活性雰
囲気で封止される。また、真空封止等においては真空中
での空焼きが行われる。本例では、このような還元雰囲
気以外の熱処理においてnpnトランジスタQ1の特性
変動が生じることはない。なぜなら、熱処理時にシリコ
ン窒化膜(SiN)21の内部に包有されるH(水素)
が拡散して、還元雰囲気で熱処理を行うのと同等の効果
を生み出しているものと考えられる。つまり、SiN膜
21は、SiH4 (シラン)とNH3 (アンモニア)と
をプラズマCVD装置によって分解・反応させて堆積さ
れるが、この時、SiH4 から分解されたHが膜中に存
在すると考えられる。
After the completion of the wafer process including the laser trimming, the process is shifted to an assembling process. This step includes a heat treatment. That is, for example, in glass sealing of a ceramic package, sealing in an oxidizing atmosphere, or surface oxidation in an oxidizing atmosphere and sealing in an inert atmosphere are performed. In vacuum sealing or the like, baking in a vacuum is performed. In the present example, the characteristics of the npn transistor Q1 do not fluctuate in a heat treatment other than such a reducing atmosphere. This is because H (hydrogen) included in the silicon nitride film (SiN) 21 during the heat treatment
Is diffused to produce an effect equivalent to performing heat treatment in a reducing atmosphere. That is, the SiN film 21 is deposited by decomposing and reacting SiH 4 (silane) and NH 3 (ammonia) by the plasma CVD apparatus. At this time, if H decomposed from SiH 4 is present in the film. Conceivable.

【0022】次に、この半導体装置の製造方法を、図1
〜図10を用いて説明する。図3,5,7,9は図1に
対応する平面図であり、図4,6,8,10は図2に対
応する断面図である。
Next, a method of manufacturing the semiconductor device will be described with reference to FIG.
This will be described with reference to FIG. 3, 5, 7, and 9 are plan views corresponding to FIG. 1, and FIGS. 4, 6, 8, and 10 are cross-sectional views corresponding to FIG.

【0023】まず、図3,4に示すように、p型シリコ
ン基板2、n型エピタキシャル層3、n型埋め込み層
4、素子分離用p型領域5が形成された半導体基板1を
用意する。そして、n型エピタキシャル層3にp型ベー
ス領域6、n型エミッタ領域7、n型コレクタ領域8を
形成する。さらに、基板1の上面にシリコン酸化膜9を
堆積する。
First, as shown in FIGS. 3 and 4, a semiconductor substrate 1 on which a p-type silicon substrate 2, an n-type epitaxial layer 3, an n-type buried layer 4, and a p-type region 5 for element isolation are formed is prepared. Then, a p-type base region 6, an n-type emitter region 7, and an n-type collector region 8 are formed in the n-type epitaxial layer 3. Further, a silicon oxide film 9 is deposited on the upper surface of the substrate 1.

【0024】そして、シリコン酸化膜9の上に、レーザ
トリミング用薄膜抵抗(CrSi膜)13およびTiW
膜14をデポするとともに、この膜13,14に対し薄
膜ホトエッチングにより所望の形状に形成する。これに
より、長方形のTiW/CrSiの2層構造体が形成さ
れる。さらに、コンタクトホトエッチングにより、所望
の位置のシリコン酸化膜9を除去してコンタクトホール
10,11,12を形成してアルミ配線(電極)との接
触の準備を行う。
Then, on the silicon oxide film 9, a thin film resistor (CrSi film) 13 for laser trimming and TiW
The film 14 is deposited, and the films 13 and 14 are formed into a desired shape by thin-film photoetching. Thereby, a rectangular two-layer structure of TiW / CrSi is formed. Furthermore, the contact holes 10, 11, and 12 are formed by removing the silicon oxide film 9 at desired positions by contact photoetching to prepare for contact with the aluminum wiring (electrode).

【0025】引き続き、図5,6に示すように、全面に
アルミ薄膜16をスパッタで形成し、アルミ薄膜16の
ホトエッチングを行い、所望の形状のアルミ配線(電
極)17〜20を形成する。このとき、レーザトリミン
グ用薄膜抵抗13およびTiW膜14の上のアルミ薄膜
16は残される。その後、アルミ除去の際のレジストを
除去する。
Subsequently, as shown in FIGS. 5 and 6, an aluminum thin film 16 is formed on the entire surface by sputtering, and the aluminum thin film 16 is photo-etched to form aluminum wirings (electrodes) 17 to 20 of a desired shape. At this time, the aluminum thin film 16 on the thin film resistor 13 for laser trimming and the TiW film 14 is left. After that, the resist for removing aluminum is removed.

【0026】そして、図7,8に示すように、プラズマ
CVDによりシリコン窒化膜(P−SiN膜)21を全
面にデポし、ホトエッチングを行い、シリコン窒化膜2
1に開口部22を形成する(窓開けを行う)。このエッ
チング時にレーザトリミング用薄膜抵抗13では、アル
ミ薄膜16がエッチングストッパとなり、TiW膜14
や薄膜抵抗(CrSi膜)13を痛めることなく、シリ
コン窒化膜(P−SiN膜)21のエッチングを行うこ
とができる。なお、この工程において組み付け時にワイ
ヤボンディングを行うパッド部にも開口部を形成する。
Then, as shown in FIGS. 7 and 8, a silicon nitride film (P-SiN film) 21 is deposited on the entire surface by plasma CVD, and photo-etched to form a silicon nitride film 2.
An opening 22 is formed in 1 (a window is opened). During this etching, in the thin film resistor 13 for laser trimming, the aluminum thin film 16 serves as an etching stopper, and the TiW film 14
The silicon nitride film (P-SiN film) 21 can be etched without damaging the thin film resistor (CrSi film) 13. In this step, an opening is also formed in a pad portion where wire bonding is performed at the time of assembly.

【0027】さらに、図9,10に示すように、パター
ニングしたレジスト24を配置する。この状態から、こ
のレジスト24をマスクにしてアルミ薄膜16のエッチ
ングを行い、図1,2に示すように、エッチングストッ
パとして機能したアルミ薄膜16を除去する。この時、
除去されるアルミ薄膜16の長さL1によってレーザト
リミング用薄膜抵抗13の抵抗値は決定される。また、
同エッチング時にはレーザトリミング用薄膜抵抗13以
外は図9,10のレジスト24で保護されている。この
アルミ薄膜16の除去に連続してレジスト24をマスク
にしてTiW膜14を除去する。その後、レジスト24
の除去を行う。そして、図1,2のように、レーザトリ
ミング用薄膜抵抗13の保護膜となるスパッタもしくは
CVDによるシリコン酸化膜(SiO2 )23を堆積す
る。これによりレーザトリミング用薄膜抵抗13におけ
るトリミング箇所Z1がシリコン酸化膜23で覆われ
る。
Further, as shown in FIGS. 9 and 10, a patterned resist 24 is disposed. From this state, the aluminum thin film 16 is etched using the resist 24 as a mask, and the aluminum thin film 16 functioning as an etching stopper is removed as shown in FIGS. At this time,
The resistance value of the thin film resistor 13 for laser trimming is determined by the length L1 of the aluminum thin film 16 to be removed. Also,
At the time of this etching, the portions other than the thin film resistor 13 for laser trimming are protected by the resist 24 shown in FIGS. Following the removal of the aluminum thin film 16, the TiW film 14 is removed using the resist 24 as a mask. Then, resist 24
Is removed. Then, as shown in FIGS. 1 and 2, a silicon oxide film (SiO 2 ) 23 is deposited by sputtering or CVD to be a protective film of the thin film resistor 13 for laser trimming. As a result, the trimming portion Z1 in the laser trimming thin film resistor 13 is covered with the silicon oxide film 23.

【0028】さらに、シリコン酸化膜23の不要な領
域、即ち、後の組み付け工程においてワイヤボンディン
グを行うパッド部の窓開けを行う。なお、開口部22以
外のシリコン酸化膜23を除去してもよい。そして、パ
ッシベーションアニールを行う。
Further, an unnecessary region of the silicon oxide film 23, that is, a window for a pad portion for performing wire bonding in a later assembling step is opened. Note that the silicon oxide film 23 other than the opening 22 may be removed. Then, passivation annealing is performed.

【0029】その後において、レーザトリミング用薄膜
抵抗13のレーザトリミングおよびこのようなウエハ工
程完了後の組み付けが行われる。なお、図1,2におい
ては半導体素子としてnpnトランジスタQ1のみを示
したが、基板1には他にも多数の素子が形成されてお
り、その素子の中にはレーザトリミングを行わない薄膜
抵抗と接続されている。このレーザトリミングを行わな
い薄膜抵抗の保護膜構造としては、上層シリコン酸化膜
23/下層シリコン窒化膜21の二層構造となってい
る。
Thereafter, laser trimming of the laser trimming thin film resistor 13 and assembling after completion of such a wafer process are performed. Although only the npn transistor Q1 is shown as a semiconductor element in FIGS. 1 and 2, a large number of other elements are formed on the substrate 1, and some of the elements include a thin film resistor that does not perform laser trimming. It is connected. The protective film structure of the thin film resistor without performing the laser trimming has a two-layer structure of the upper silicon oxide film 23 and the lower silicon nitride film 21.

【0030】以下に、シリコン窒化膜(SiN膜)21
による特性変動の抑制効果に関する実験を行ったので説
明する。図26,27に示す構造を採用した半導体装置
に対し、熱処理(380℃,30分,N2 )を行った。
つまり、SiN/CVD−SiO2 保護膜構造のnpn
トランジスタを組み込んだ半導体装置に熱処理(380
℃,30分,N2 )を行った。
Hereinafter, a silicon nitride film (SiN film) 21
An experiment was conducted on the effect of suppressing the characteristic fluctuations caused by the above. Heat treatment (380 ° C., 30 minutes, N 2 ) was performed on the semiconductor device adopting the structure shown in FIGS.
That is, the npn of the SiN / CVD-SiO 2 protective film structure
Heat treatment (380
° C., 30 minutes, was N 2).

【0031】そして、この場合の熱処理前後でのnpn
トランジスタのベース電圧に対するベース電流およびコ
レクタ電流を測定した。その結果を図11に示す。図1
1の横軸にベース電圧をとり、縦軸にベース電流および
コレクタ電流をとっている。
The npn before and after the heat treatment in this case is
The base current and the collector current with respect to the base voltage of the transistor were measured. The result is shown in FIG. FIG.
1, the horizontal axis represents the base voltage, and the vertical axis represents the base current and the collector current.

【0032】この結果から求めたnpnトランジスタの
電流増幅率hFE(=IC /IB )を、図12に示す。図
12の横軸にはコレクタ電流をとり、縦軸には電流増幅
率hFEをとっている。
FIG. 12 shows the current amplification factor hFE (= IC / IB) of the npn transistor obtained from the result. In FIG. 12, the horizontal axis represents the collector current, and the vertical axis represents the current amplification factor hFE.

【0033】この図11,12から、熱処理(380
℃,30分,N2 )を行うことにより、低電流領域のベ
ース電流IB が増加し、電流増幅率hFEが低下している
ことが分かる。これは、再結合電流が増加していること
を示すものであり、エミッタからベースに注入された電
子が、ベース表面の界面準位によってトラップされるこ
とによって発生すると考えられる。
From FIGS. 11 and 12, the heat treatment (380
(30 ° C., 30 minutes, N 2 ), the base current IB in the low current region increases and the current amplification factor hFE decreases. This indicates that the recombination current is increasing, and is considered to be caused by electrons injected from the emitter into the base being trapped by the interface states on the base surface.

【0034】一方、図1,2に示す構造を採用した半導
体装置に対し、同様の熱処理(380℃,30分,
2 )を行った。つまり、スパッタSiO2 /SiN保
護膜構造のnpnトランジスタを組み込んだ半導体装置
に熱処理(380℃,30分,N 2 )を行った。
On the other hand, a semiconductor device employing the structure shown in FIGS.
The same heat treatment (380 ° C, 30 minutes,
NTwo) Was done. That is, the sputtered SiOTwo/ SiN protection
Semiconductor device incorporating npn transistor with protective film structure
Heat treatment (380 ° C, 30 minutes, N Two) Was done.

【0035】図13には、この場合の熱処理前後でのn
pnトランジスタのベース電圧に対するベース電流およ
びコレクタ電流を測定結果を示す。この結果から求めた
npnトランジスタの電流増幅率hFE(=IC /IB )
を、図14に示す。この図13,14から、熱処理(3
80℃,30分,N2 )を行っても、低電流領域のベー
ス電流IB が多くならず、電流増幅率hFEが低下しない
ことが分かる。
FIG. 13 shows that n before and after the heat treatment in this case.
The measurement results of the base current and the collector current with respect to the base voltage of the pn transistor are shown. The current amplification factor hFE of the npn transistor obtained from the result (= IC / IB)
Is shown in FIG. From FIGS. 13 and 14, the heat treatment (3
It can be seen that the base current IB in the low current region does not increase and the current amplification factor hFE does not decrease even at 80 ° C., 30 minutes, N 2 ).

【0036】一般に界面準位は、Si/SiO2 界面の
ダングリングボンドと考えられており、そのターミネー
トには、水素が有効であるとされている。図12〜図1
4から、熱処理時にSiN膜が水素の供給源として機能
したと考えられる。
Generally, the interface state is considered to be a dangling bond at the Si / SiO 2 interface, and it is considered that hydrogen is effective as a terminator. 12 to 1
From Fig. 4, it is considered that the SiN film functioned as a hydrogen supply source during the heat treatment.

【0037】このように本実施形態は、下記の特徴を有
する。 (イ)図1,2に示すように、レーザトリミング用薄膜
抵抗13およびnpnトランジスタQ1の保護膜構造と
して、レーザトリミング用薄膜抵抗13における少なく
ともトリミング箇所Z1をシリコン酸化膜23にて接す
る状態で覆うとともに、少なくともnpnトランジスタ
Q1(領域Z2)をシリコン窒化膜21にて接する状態
で覆った。よって、トリミング箇所Z1はシリコン酸化
膜23にて接する状態で覆われ、レーザによる薄膜抵抗
13の溶融時にシリコン酸化膜23が溶融し再固化さ
れ、膜割れは生じない。また、特性変動が懸念されるn
pnトランジスタQ1(領域Z2)がシリコン窒化膜2
1にて接する状態で覆われ、300℃以上の熱処理を行
っても特性は変動しない。
As described above, this embodiment has the following features. (A) As shown in FIGS. 1 and 2, as a protective film structure of the laser trimming thin film resistor 13 and the npn transistor Q1, at least a trimming portion Z1 of the laser trimming thin film resistor 13 is covered with a silicon oxide film 23 in contact therewith. At the same time, at least the npn transistor Q1 (region Z2) was covered with the silicon nitride film 21 in contact therewith. Therefore, the trimming portion Z1 is covered in contact with the silicon oxide film 23, and when the thin film resistor 13 is melted by the laser, the silicon oxide film 23 is melted and solidified again, so that no film crack occurs. Further, there is a concern that characteristic fluctuations may occur.
pn transistor Q1 (region Z2) is silicon nitride film 2
The characteristics are not changed even if heat treatment at 300 ° C. or more is performed while being covered in a contact state at 1.

【0038】つまり、特性変動が懸念される領域Z2へ
の保護膜としてSiN膜21を用い、レーザトリミング
用薄膜抵抗13には良好なレーザトリミングが行えるよ
うに保護膜をSiO2 一層なる構造とすることにより、
SiO2 膜はレーザによる抵抗溶融時に一緒に溶融・再
固化するために具合が良い。このように300℃以上の
熱処理を加えても、特性変動しない保護膜構造とするこ
とができる。 (ロ)製造方法として、図3,4のように、半導体基板
1の上にシリコン酸化膜9を配置するとともに、当該シ
リコン酸化膜9の上に所定形状のレーザトリミング用薄
膜抵抗13を配置する。そして、図5,6のように、シ
リコン酸化膜9の上に、基板1を用いて形成されたnp
nトランジスタQ1とレーザトリミング用薄膜抵抗13
とを接続するためのアルミ薄膜(配線)16を配置す
る。さらに、図7,8のように、シリコン酸化膜9の上
にシリコン窒化膜21を堆積するとともに、このシリコ
ン窒化膜21に対しレーザトリミング用薄膜抵抗13に
おける少なくともトリミング箇所Z1を開口する。引き
続き、図1,2のように、シリコン窒化膜21の上にシ
リコン酸化膜23を堆積してレーザトリミング用薄膜抵
抗13におけるトリミング箇所Z1をシリコン酸化膜2
3で覆った。
That is, the SiN film 21 is used as a protective film for the region Z2 where the characteristic variation is concerned, and the protective film is formed of a single layer of SiO 2 so that the laser trimming thin film resistor 13 can perform good laser trimming. By doing
The SiO 2 film is good for melting and re-solidifying together during resistance melting by laser. As described above, even if a heat treatment of 300 ° C. or more is applied, a protective film structure in which characteristics do not change can be obtained. (B) As a manufacturing method, as shown in FIGS. 3 and 4, a silicon oxide film 9 is disposed on the semiconductor substrate 1, and a thin film resistor 13 for laser trimming having a predetermined shape is disposed on the silicon oxide film 9. . Then, as shown in FIGS. 5 and 6, np formed on the silicon oxide film 9 by using the substrate 1 is formed.
n transistor Q1 and thin film resistor 13 for laser trimming
And an aluminum thin film (wiring) 16 for connecting to the substrate. Further, as shown in FIGS. 7 and 8, a silicon nitride film 21 is deposited on the silicon oxide film 9, and at least a trimming portion Z1 in the laser trimming thin film resistor 13 is opened in the silicon nitride film 21. Subsequently, as shown in FIGS. 1 and 2, a silicon oxide film 23 is deposited on the silicon nitride film 21, and a trimming portion Z 1 in the thin film resistor 13 for laser trimming is changed to the silicon oxide film 2.
Covered with 3.

【0039】このようにして、(イ)の半導体装置を製
造することができる。つまり、レーザトリミング用薄膜
抵抗13以外をSiO2 /SiNの保護膜構造とし、レ
ーザトリミング用薄膜抵抗13のみSiN保護膜21に
窓開けを施すことによりSiO2 一層保護膜構造とする
ことができる。 (ハ)この製造方法において、図7,8のようにレーザ
トリミング用薄膜抵抗13の上にアルミ薄膜(配線)1
6を残した状態から、シリコン酸化膜9の上にシリコン
窒化膜21を堆積するとともに、このシリコン窒化膜2
1に対しレーザトリミング用薄膜抵抗13における少な
くともトリミング箇所Z1を開口し、さらに、図9,1
0のレジスト24を用いて図1,2のようにシリコン窒
化膜21の開口部22に露出したアルミ薄膜(配線)1
6における少なくとも薄膜抵抗のトリミング箇所Z1を
除去し、その後に、シリコン窒化膜21の上にシリコン
酸化膜23を堆積したので、実用上好ましいものにな
る。つまり、シリコン窒化膜21の窓開けの際に、アル
ミ薄膜16がエッチングストッパとして機能し、TiW
膜14やレーザトリミング用薄膜抵抗(CrSi膜)1
3が保護される。 (第2の実施の形態)次に、第2の実施の形態を、第1
の実施の形態との相違点を中心に説明する。
In this manner, the semiconductor device (a) can be manufactured. That is, by forming a protective film structure of SiO 2 / SiN other than the thin film resistor 13 for laser trimming and forming a window in the SiN protective film 21 only for the thin film resistor 13 for laser trimming, a single SiO 2 protective film structure can be obtained. (C) In this manufacturing method, an aluminum thin film (wiring) 1 is formed on the thin film resistor 13 for laser trimming as shown in FIGS.
6 while depositing a silicon nitride film 21 on the silicon oxide film 9 and
9, at least a trimming portion Z1 in the thin film resistor 13 for laser trimming is opened.
Aluminum thin film (wiring) 1 exposed in opening 22 of silicon nitride film 21 as shown in FIGS.
In FIG. 6, at least the trimming portion Z1 of the thin film resistor is removed, and then a silicon oxide film 23 is deposited on the silicon nitride film 21, which is practically preferable. That is, when the window of the silicon nitride film 21 is opened, the aluminum thin film 16 functions as an etching stopper.
Film 14 and thin film resistor for laser trimming (CrSi film) 1
3 is protected. (Second Embodiment) Next, a second embodiment will be described with reference to the first embodiment.
The following description focuses on the differences from this embodiment.

【0040】本例では、SOI基板を用いている。以
下、製造方法を説明する。まず、図15に示すように、
SOI基板30を用意する。このSOI基板30は、単
結晶シリコン基板31の上にシリコン酸化膜32を介し
てn型単結晶シリコン層33を配置したものである。こ
れは、例えば、p型の単結晶シリコン基板31にシリコ
ン酸化膜32を形成したものとn型の単結晶シリコン基
板(33)とを所定の処理を行った後、1100℃程度
の温度にて貼り合わせ、単結晶シリコン基板(33)を
研磨して必要な厚さとしたものである。そして、シリコ
ン層33における所定の領域にドライエッチング等を用
いてトレンチ溝34を形成するとともに、トレンチ溝3
4の側面に酸化膜35を形成し、さらに、トレンチ溝3
4の内部をポリシリコン36で埋め込む。これにより、
隣接する素子が酸化膜35、トレンチ溝34により絶縁
分離される。
In this embodiment, an SOI substrate is used. Hereinafter, the manufacturing method will be described. First, as shown in FIG.
An SOI substrate 30 is prepared. This SOI substrate 30 has an n-type single-crystal silicon layer 33 disposed on a single-crystal silicon substrate 31 with a silicon oxide film 32 interposed therebetween. This is because, for example, after a silicon oxide film 32 is formed on a p-type single-crystal silicon substrate 31 and an n-type single-crystal silicon substrate (33) are subjected to a predetermined treatment, the temperature is about 1100 ° C. The single crystal silicon substrate (33) is bonded and polished to a required thickness. Then, a trench 34 is formed in a predetermined region of the silicon layer 33 using dry etching or the like, and the trench 3 is formed.
An oxide film 35 is formed on the side surface of the trench 4 and the trench 3 is formed.
4 is buried with polysilicon 36. This allows
Adjacent elements are insulated and separated by the oxide film 35 and the trench 34.

【0041】そして、図16に示すように、シリコン層
33の表面における所定の領域に耐酸化マスク37を形
成する。耐酸化マスク37は、例えば、CVD等の気相
成長法を用いて窒化膜(SiN)を堆積してホト工程に
よりパターニングしたものである。
Then, as shown in FIG. 16, an oxidation resistant mask 37 is formed in a predetermined region on the surface of the silicon layer 33. The oxidation-resistant mask 37 is formed by depositing a nitride film (SiN) using a vapor phase growth method such as CVD and patterning it by a photolithography process.

【0042】さらに、図17に示すように、LOCOS
酸化によりシリコン層33の表面に選択酸化膜38を形
成する。この選択酸化膜38は基板の表面にて隣接する
素子あるいは半導体領域を分離するためのものである。
さらに、基板(シリコン層33)の素子形成領域に、n
pnバイポーラトランジスタを構成するためのp型のベ
ース領域39、n型のエミッタ領域40、n型のコレク
タ領域41を形成する。
Further, as shown in FIG.
A selective oxide film 38 is formed on the surface of the silicon layer 33 by oxidation. This selective oxide film 38 is for separating adjacent elements or semiconductor regions on the surface of the substrate.
Further, n is formed in the element formation region of the substrate (silicon layer 33).
A p-type base region 39, an n-type emitter region 40, and an n-type collector region 41 for forming a pn bipolar transistor are formed.

【0043】引き続き、図18に示すように、基板30
の上に絶縁膜42を堆積する。絶縁膜42はBPSG膜
やSOG膜等よりなる。さらに、図19に示すように、
絶縁膜42の上にレーザトリミング用薄膜抵抗43を形
成する。この薄膜抵抗43はスパッタ等によりCrSi
膜を堆積し、所望の形状にパターニングしたものであ
る。
Subsequently, as shown in FIG.
An insulating film 42 is deposited thereon. The insulating film 42 is made of a BPSG film, an SOG film, or the like. Further, as shown in FIG.
A thin film resistor 43 for laser trimming is formed on the insulating film 42. This thin-film resistor 43 is made of CrSi by sputtering or the like.
A film is deposited and patterned into a desired shape.

【0044】そして、図20に示すように、絶縁膜42
にコンタクトホールを形成した後、アルミ等の電極配線
材料を堆積してパターニングして所望の配線44を形成
する。図20では薄膜抵抗43をトランジスタのコレク
タ領域41と接続している。その後、基板1上に保護膜
としてのシリコン窒化膜45を堆積する。
Then, as shown in FIG.
After a contact hole is formed, an electrode wiring material such as aluminum is deposited and patterned to form a desired wiring 44. In FIG. 20, the thin film resistor 43 is connected to the collector region 41 of the transistor. After that, a silicon nitride film 45 as a protective film is deposited on the substrate 1.

【0045】引き続き、図21に示すように、シリコン
窒化膜45におけるレーザトリミング領域に開口部46
を形成する。そして、図22に示すように、その上にシ
リコン酸化膜47を堆積する。
Subsequently, as shown in FIG. 21, an opening 46 is formed in the laser trimming region of the silicon nitride film 45.
To form Then, as shown in FIG. 22, a silicon oxide film 47 is deposited thereon.

【0046】以上のように形成された半導体装置に対
し、薄膜抵抗43のレーザトリミングを行い抵抗値を調
整する。このようなウエハ工程完了後に、熱処理を伴う
組み付けが行われる。
The semiconductor device formed as described above is subjected to laser trimming of the thin film resistor 43 to adjust the resistance value. After completion of such a wafer process, assembling involving heat treatment is performed.

【0047】これまで説明したものの他にも、下記のよ
うに実施してもよい。図2に代わる図23に示すよう
に、シリコン酸化膜23の上に更にシリコン窒化膜50
を堆積して薄膜抵抗13のトリミング箇所の上をSiN
/SiO2 構造にしてもよい。このようにすると、シリ
コン窒化膜50の存在により、例えばモールド状態での
仕様においてトリミング箇所の耐湿性に優れたものにな
る。
In addition to those described above, the present invention may be implemented as follows. As shown in FIG. 23 instead of FIG. 2, a silicon nitride film 50
To deposit SiN on the trimming portion of the thin film resistor 13.
/ SiO 2 structure. In this case, the presence of the silicon nitride film 50 results in, for example, excellent moisture resistance at the trimming portion in a specification in a molded state.

【0048】また、図1,2に示す構造の他にも、図2
4,25に示すように、薄膜抵抗13を直接、覆うシリ
コン酸化膜23として、トリミング箇所Z1のみとして
もよい。即ち、トリミング箇所Z1のみをシリコン酸化
膜23にて接する状態で覆うようにしてもよい。
In addition to the structure shown in FIGS.
As shown in FIGS. 4 and 25, only the trimming portion Z1 may be used as the silicon oxide film 23 directly covering the thin film resistor 13. That is, only the trimming portion Z1 may be covered by the silicon oxide film 23 in contact therewith.

【0049】さらに、基板1を用いて形成される半導体
素子としてnpnトランジスタQ1を想定したが、pn
pトランジスタであったり、バイポーラトランジスタ以
外にもMOSトランジスタであったり、トランジスタ以
外の素子であってもよい。
Further, an npn transistor Q1 is assumed as a semiconductor element formed using the substrate 1,
It may be a p-transistor, a MOS transistor other than a bipolar transistor, or an element other than a transistor.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 第1の実施形態における半導体装置の平面
図。
FIG. 1 is a plan view of a semiconductor device according to a first embodiment.

【図2】 図1のA−A断面図。FIG. 2 is a sectional view taken along line AA of FIG.

【図3】 製造工程を説明するための半導体装置の平面
図。
FIG. 3 is a plan view of the semiconductor device for illustrating a manufacturing process.

【図4】 製造工程を説明するための半導体装置の断面
図。
FIG. 4 is a cross-sectional view of the semiconductor device for illustrating a manufacturing process.

【図5】 製造工程を説明するための半導体装置の平面
図。
FIG. 5 is a plan view of the semiconductor device for illustrating a manufacturing process.

【図6】 製造工程を説明するための半導体装置の断面
図。
FIG. 6 is a cross-sectional view of the semiconductor device for illustrating a manufacturing process.

【図7】 製造工程を説明するための半導体装置の平面
図。
FIG. 7 is a plan view of the semiconductor device for illustrating a manufacturing process.

【図8】 製造工程を説明するための半導体装置の断面
図。
FIG. 8 is a cross-sectional view of the semiconductor device for illustrating a manufacturing process.

【図9】 製造工程を説明するための半導体装置の平面
図。
FIG. 9 is a plan view of the semiconductor device for illustrating a manufacturing process.

【図10】 製造工程を説明するための半導体装置の断
面図。
FIG. 10 is a cross-sectional view of the semiconductor device for illustrating a manufacturing process.

【図11】 npnトランジスタの特性を示す図。FIG. 11 illustrates characteristics of an npn transistor.

【図12】 npnトランジスタの特性を示す図。FIG. 12 illustrates characteristics of an npn transistor.

【図13】 npnトランジスタの特性を示す図。FIG. 13 illustrates characteristics of an npn transistor.

【図14】 npnトランジスタの特性を示す図。FIG. 14 is a graph showing characteristics of an npn transistor.

【図15】 第2の実施形態における半導体装置の製造
工程を説明するための半導体装置の断面図。
FIG. 15 is a cross-sectional view of the semiconductor device for describing a manufacturing process of the semiconductor device according to the second embodiment.

【図16】 同じく半導体装置の製造工程を説明するた
めの断面図。
FIG. 16 is a cross-sectional view for explaining a manufacturing process of the semiconductor device.

【図17】 同じく半導体装置の製造工程を説明するた
めの断面図。
FIG. 17 is a cross-sectional view for explaining a manufacturing process of the semiconductor device.

【図18】 同じく半導体装置の製造工程を説明するた
めの断面図。
FIG. 18 is a cross-sectional view for explaining a manufacturing process of the semiconductor device.

【図19】 同じく半導体装置の製造工程を説明するた
めの断面図。
FIG. 19 is a cross-sectional view for explaining the manufacturing process of the semiconductor device;

【図20】 同じく半導体装置の製造工程を説明するた
めの断面図。
FIG. 20 is a cross-sectional view for explaining the manufacturing process of the semiconductor device;

【図21】 同じく半導体装置の製造工程を説明するた
めの断面図。
FIG. 21 is a cross-sectional view for explaining a manufacturing process of the semiconductor device.

【図22】 同じく半導体装置の製造工程を説明するた
めの断面図。
FIG. 22 is a cross-sectional view for explaining a manufacturing process of the semiconductor device;

【図23】 別例の半導体装置の断面図。FIG. 23 is a cross-sectional view of another example of a semiconductor device.

【図24】 別例の半導体装置の平面図。FIG. 24 is a plan view of another example of a semiconductor device.

【図25】 図24のB−B断面図。FIG. 25 is a sectional view taken along line BB of FIG. 24;

【図26】 半導体装置の平面図。FIG. 26 is a plan view of a semiconductor device.

【図27】 図26のX−X断面図。FIG. 27 is a sectional view taken along line XX of FIG. 26;

【符号の説明】[Explanation of symbols]

1…シリコン基板、9…シリコン酸化膜、13…レーザ
トリミング用薄膜抵抗、16…アルミ配線、21…シリ
コン窒化膜、23…シリコン酸化膜、Q1…npnトラ
ンジスタ
Reference Signs List 1: silicon substrate, 9: silicon oxide film, 13: thin film resistor for laser trimming, 16: aluminum wiring, 21: silicon nitride film, 23: silicon oxide film, Q1: npn transistor

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板の上に配置された絶縁膜と、 前記絶縁膜の上に配置されたレーザトリミング用薄膜抵
抗と、 前記絶縁膜の上に配置され、前記半導体基板を用いて形
成した半導体素子と前記レーザトリミング用薄膜抵抗と
を接続する配線と、 を備えた半導体装置であって、 前記レーザトリミング用薄膜抵抗における少なくともト
リミング箇所をシリコン酸化膜にて接する状態で覆うと
ともに、少なくとも前記半導体素子をシリコン窒化膜に
て接する状態で覆ったことを特徴とする半導体装置。
An insulating film disposed on a semiconductor substrate; a thin film resistor for laser trimming disposed on the insulating film; and an insulating film disposed on the insulating film and formed using the semiconductor substrate. A wiring for connecting a semiconductor element and the laser trimming thin-film resistor, comprising: a silicon oxide film covering at least a trimming portion of the laser trimming thin-film resistor, and at least the semiconductor A semiconductor device, wherein the element is covered with a silicon nitride film in contact therewith.
【請求項2】 半導体基板の上に絶縁膜を配置するとと
もに、当該絶縁膜の上に所定形状のレーザトリミング用
薄膜抵抗を配置する工程と、 前記絶縁膜の上に、前記半導体基板を用いて形成された
半導体素子と前記レーザトリミング用薄膜抵抗とを接続
するための配線を配置する工程と、 前記絶縁膜の上にシリコン窒化膜を堆積するとともに、
このシリコン窒化膜に対し前記レーザトリミング用薄膜
抵抗における少なくともトリミング箇所を開口する工程
と、 前記シリコン窒化膜の上にシリコン酸化膜を堆積して前
記レーザトリミング用薄膜抵抗におけるトリミング箇所
をシリコン酸化膜で覆う工程と、 を備えたことを特徴とする半導体装置の製造方法。
2. A step of arranging an insulating film on a semiconductor substrate and arranging a thin film resistor for laser trimming of a predetermined shape on the insulating film; and using the semiconductor substrate on the insulating film. Arranging wiring for connecting the formed semiconductor element and the laser trimming thin film resistor; and depositing a silicon nitride film on the insulating film;
Opening at least a trimming portion of the laser trimming thin film resistor with respect to the silicon nitride film; and depositing a silicon oxide film on the silicon nitride film and forming a trimming portion of the laser trimming thin film resistor with a silicon oxide film. A method of manufacturing a semiconductor device, comprising: a step of covering.
【請求項3】 前記レーザトリミング用薄膜抵抗の上に
配線を残した状態から、絶縁膜の上にシリコン窒化膜を
堆積するとともに、このシリコン窒化膜に対し前記レー
ザトリミング用薄膜抵抗における少なくともトリミング
箇所を開口し、さらに、シリコン窒化膜の開口部に露出
した前記配線における少なくとも前記薄膜抵抗のトリミ
ング箇所を除去し、その後に、前記シリコン窒化膜の上
にシリコン酸化膜を堆積するようにした請求項2に記載
の半導体装置の製造方法。
3. A method for depositing a silicon nitride film on an insulating film from a state in which wiring is left on the thin film resistor for laser trimming, and at least trimming the silicon nitride film in the thin film resistor for laser trimming. And removing at least a trimmed portion of the thin film resistor in the wiring exposed at the opening of the silicon nitride film, and thereafter depositing a silicon oxide film on the silicon nitride film. 3. The method for manufacturing a semiconductor device according to item 2.
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