JPH112663A - Method and device for detecting fault of integrated circuit - Google Patents
Method and device for detecting fault of integrated circuitInfo
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- JPH112663A JPH112663A JP9155244A JP15524497A JPH112663A JP H112663 A JPH112663 A JP H112663A JP 9155244 A JP9155244 A JP 9155244A JP 15524497 A JP15524497 A JP 15524497A JP H112663 A JPH112663 A JP H112663A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＣＭＯＳ集積回路の
故障検出方法及び故障検出装置に関し、特にトランジス
タのスイッチングおよび容量の充放電による電流を除外
した静的な電源電流すなわち静止電源電流を用いるＣＭ
ＯＳ集積回路の故障検出方法及び故障検出装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method and an apparatus for detecting a failure in a CMOS integrated circuit, and more particularly to a CM using a static power supply current, that is, a quiescent power supply current, excluding a current due to switching of a transistor and charging / discharging of a capacitor.
The present invention relates to a failure detection method and a failure detection device for an OS integrated circuit.
【０００２】[0002]
【従来の技術】従来、この種のＣＭＯＳ集積回路の故障
検出方法及び検出装置は、作成された集積回路が意図し
た通りに動作するかどうかを検査するため、たとえば特
開平６−１１８１３１号公報に示されるように、被試験
集積回路にテストパタンを印加し、各テストパタン毎の
静止電源電流（以下、ＩＤＤＱと言う）を測定すること
で、集積回路の良、不良を判定している。2. Description of the Related Art Conventionally, a method and an apparatus for detecting a failure of a CMOS integrated circuit of this kind have been disclosed in, for example, Japanese Patent Application Laid-Open No. Hei 6-118131, in order to check whether or not a manufactured integrated circuit operates as intended. As shown, a test pattern is applied to the integrated circuit under test, and the quiescent power supply current (hereinafter, referred to as IDDQ) of each test pattern is measured to determine whether the integrated circuit is good or defective.
【０００３】[0003]
【発明が解決しようとする課題】上述のテストパターン
毎のＩＤＤＱを測定する方法の第１の問題点は、検査時
間が長時間になるということである。故障検出のための
テストは短時間で実行することが望ましく、テストに長
時間を要することは製造コストの点で大きな問題とな
る。その理由は、テストパターン毎のＩＤＤＱの測定に
数ミリ秒を要するため、数万から数十万のアドレスから
構成されるテストパタンの全てのアドレスについてＩＤ
ＤＱを測定するテストには数十分を要することになり、
現実的には量産時にはまったく利用できないと思われ
る。The first problem of the method of measuring the IDDQ for each test pattern described above is that the inspection time is long. It is desirable that a test for detecting a failure be performed in a short time, and that a long time for the test is a major problem in terms of manufacturing cost. The reason is that measurement of the IDDQ for each test pattern requires several milliseconds, so that IDs are used for all addresses of a test pattern composed of tens of thousands to hundreds of thousands of addresses.
The test to measure DQ will take tens of minutes,
In reality, it would not be available at all during mass production.
【０００４】第２の問題点は、被試験集積回路のＩＤＤ
Ｑの測定から良品、不良品を判断することは容易でない
ことである。その理由は、良品、不良品を判定する閾値
を予め正確に決定することは難しいことにある。集積回
路に流れるＩＤＤＱはプロセス条件や回路の状態により
大きく変動するため、ＩＤＤＱを予めシミュレーション
で求めることは、概略値としては可能であるが正確な値
を求めることは難しい。このため、被試験集積回路のＩ
ＤＤＱの値そのものだけで良品、不良品を明確に区別す
ることはできない。The second problem is that the IDD of the integrated circuit under test is
It is not easy to judge good and defective products from the measurement of Q. The reason is that it is difficult to accurately determine a threshold value for determining a good product or a defective product in advance. Since the IDDQ flowing in the integrated circuit greatly varies depending on the process conditions and the state of the circuit, it is possible to roughly calculate the IDDQ in advance, but it is difficult to obtain an accurate value. For this reason, the I
A good product and a defective product cannot be clearly distinguished only by the value of DDQ itself.
【０００５】本発明の目的は、ＩＤＤＱを用いて高速に
ＣＭＯＳ集積回路の試験を行う方法及び装置を提供する
ことにあり、また本発明の他の目的はＩＤＤＱを用いて
正確に集積回路の良品、不良品の区別を行う方法及び装
置を提供することにある。An object of the present invention is to provide a method and an apparatus for testing a CMOS integrated circuit at a high speed using an IDDQ. Another object of the present invention is to provide a non-defective integrated circuit accurately using an IDDQ. And a method and apparatus for distinguishing defective products.
【０００６】[0006]
【課題を解決するための手段】被試験集積回路（以下、
ＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）と言
う）の故障検査を行うため、ＤＵＴに異常ＩＤＤＱ電流
が流れるかどうかを検査する場合には、ＤＵＴには故障
が無くても大きなＩＤＤＱ電流が流れることがあり、電
流が流れていても正常なＩＤＤＱ電流と流れるべきでは
ない異常なＩＤＤＱ電流とを区別する必要がある。この
ためＤＵＴと同一のデバイスで予め良品と分かっている
デバイスを参照用ＤＵＴ（以下リファレンスと言う）と
して用い、リファレンスに流れる電流とＤＵＴに流れる
電流との差分を取ることでＤＵＴに本来流れるべきでは
ない異常ＩＤＤＱ電流を検出する。すなわちＤＵＴに異
常ＩＤＤＱ電流が流れていなければ、ＤＵＴとリファレ
ンスに流れる電流との差分は０であるが、もし異常ＩＤ
ＤＱ電流が流れていれば、両者の差分は０でなくなり、
異常ＩＤＤＱ電流のみが抽出される。An integrated circuit under test (hereinafter, referred to as an integrated circuit)
In order to perform a failure test of a DUT (called Device Under Test), when checking whether an abnormal IDDQ current flows through the DUT, a large IDDQ current may flow even if there is no failure in the DUT. It is necessary to distinguish between a normal IDDQ current that should flow even though the current flows. For this reason, the same device as the DUT, which is known in advance as a non-defective device, is used as a reference DUT (hereinafter referred to as a reference), and the difference between the current flowing in the reference and the current flowing in the DUT should be taken to originally flow in the DUT. No abnormal IDDQ current is detected. That is, if no abnormal IDDQ current is flowing through the DUT, the difference between the current flowing through the DUT and the reference is zero.
If the DQ current is flowing, the difference between the two is no longer 0,
Only the abnormal IDDQ current is extracted.
【０００７】また、異常ＩＤＤＱ電流が流れる可能性が
あるのは、ＬＳＩテスタによって印加されるテストパタ
ン中のある１つ以上の特定のパタンのみであり、これを
リアルタイムで検出することは困難なため、テストパタ
ンを繰り返しＤＵＴとリファレンスに印加し、そのとき
の両者に流れる電源電流の差分をスペクトル解析するこ
とにより異常ＩＤＤＱ電流の有無を知ることができる。
すなわち異常ＩＤＤＱ電流が流れている場合は、テスト
パタンを繰り返し印加することによりその異常ＩＤＤＱ
電流はテストパタンの繰返し周期Ｔ毎に出現する。この
ことは電源電流の差分に１／Ｔの周波数成分を含むこと
に他ならず、この周波数成分の検出によってＤＵＴに流
れる異常ＩＤＤＱ電流の有無を検出し、ＤＵＴの故障を
検出することができる。The abnormal IDDQ current may flow only in one or more specific patterns in the test pattern applied by the LSI tester, and it is difficult to detect this in real time. The test pattern is repeatedly applied to the DUT and the reference, and the difference between the power supply currents flowing through the DUT and the reference at that time can be analyzed by spectrum to determine the presence or absence of an abnormal IDDQ current.
That is, when the abnormal IDDQ current is flowing, the abnormal IDDQ is applied by repeatedly applying the test pattern.
The current appears every repetition period T of the test pattern. This means that the difference between the power supply currents includes a frequency component of 1 / T. By detecting this frequency component, the presence or absence of the abnormal IDDQ current flowing through the DUT can be detected, and the failure of the DUT can be detected.
【０００８】本発明のＣＭＯＳ集積回路の故障検出方法
は、被試験集積回路と被試験集積回路と同一の製品であ
って良品である参照用集積回路とに一連のテストパタン
を繰り返し印加し、被試験集積回路と参照用集積回路と
に供給される電源電流の差分情報を観測し、差分情報の
周波数スペクトルのうち、テストパターンが繰り返され
る繰り返し周波数のスペクトル成分の大きさにより、被
試験集積回路の故障の有無を判定する。According to the CMOS integrated circuit failure detection method of the present invention, a series of test patterns are repeatedly applied to an integrated circuit under test and a reference integrated circuit which is the same product as the integrated circuit under test and is a non-defective product. The difference information of the power supply current supplied to the test integrated circuit and the reference integrated circuit is observed, and of the frequency spectrum of the difference information, the magnitude of the spectrum component of the repetition frequency at which the test pattern is repeated causes the integrated circuit under test Determine whether there is a failure.
【０００９】被試験集積回路と参照用集積回路に流れる
電流を電圧に変換し、電圧の差分情報を観測してもよ
い。The current flowing through the integrated circuit under test and the reference integrated circuit may be converted into a voltage, and voltage difference information may be observed.
【００１０】本発明のＣＭＯＳ集積回路の故障検出装置
は、被試験集積回路と同一の製品であって、良品である
参照用集積回路と、被試験集積回路と参照用集積回路に
それぞれ流れる電源電流の差分を差分情報として出力す
る電流差分ユニットと、電流差分ユニットから出力され
る差分情報のスペクトル解析を行うスペクトル解析ユニ
ットと、差分情報のうち、一連のテストパターンが繰り
返される繰返し周波数のスペクトル成分の大きさにより
被試験集積回路の故障の有無を判定するユニットを有す
る。A CMOS integrated circuit failure detection apparatus according to the present invention is a non-defective reference integrated circuit which is the same product as the integrated circuit under test, and a power supply current flowing through each of the integrated circuit under test and the reference integrated circuit. A current difference unit that outputs a difference of the difference information as a difference information, a spectrum analysis unit that performs a spectrum analysis of the difference information output from the current difference unit, and a difference component of a spectrum component of a repetition frequency at which a series of test patterns is repeated. A unit is provided for determining the presence or absence of a failure in the integrated circuit under test based on the size.
【００１１】電流差分ユニットの代わりに、被試験集積
回路と参照用集積回路に流れる電流をそれぞれ電圧信号
に変換する二つの電圧変換ユニットと、二つの電圧変換
ユニットから出力される電圧の差分を求め出力する電圧
差分ユニットとを備えてもよい。Instead of the current difference unit, two voltage conversion units for converting currents flowing in the integrated circuit under test and the reference integrated circuit into voltage signals, respectively, and a difference between voltages output from the two voltage conversion units are obtained. And a voltage difference unit for outputting.
【００１２】電圧差分ユニットは差動増幅器を備えても
よい。[0012] The voltage difference unit may include a differential amplifier.
【００１３】電圧変換ユニットは検出抵抗を備えてもよ
い。[0013] The voltage conversion unit may include a detection resistor.
【００１４】[0014]
【発明の実施の形態】図１は、本発明の第１の実施の形
態の故障検出装置の構成例を示すブロック図である。FIG. 1 is a block diagram showing a configuration example of a failure detection device according to a first embodiment of the present invention.
【００１５】図１を参照すると、プログラム格納ユニッ
ト１とテストパタン格納ユニット２はＬＳＩテスタ３に
接続されている。ＬＳＩテスタ３はこれらに格納されて
いる情報に基づきＤＵＴ４とリファレンス５にテストパ
タンを印加する。ＤＵＴ４は被試験集積回路であり、リ
ファレンス５はＤＵＴ４と同一種類のデバイスで良品と
判定されているデバイスである。ＤＵＴ４とリファレン
ス５はＬＳＩテスタ３に接続されている。ＤＵＴ４とリ
ファレンス５は電源７から電流差分ユニット６を通して
電源を供給されている。電流差分ユニット６にはスペク
トル解析ユニット８が接続されている。電流差分ユニッ
ト６ではＤＵＴ４に流れる電源電流と、リファレンス５
に流れる電源電流の差分を求め、その情報を差分信号と
してスペクトル解析ユニット８に送る。スペクトル解析
ユニット８では、差分信号の周波数スペクトル解析を行
う。判定器９はスペクトル解析ユニット８に接続され、
周波数スペクトル情報をスペクトル解析ユニット８から
受けとる。判定器９では予め定められた周波数帯域のス
ペクトル値と閾値に基いてＤＵＴ４の良品、不良品判定
を行う。なお、閾値は、実験により予め求めておく。Referring to FIG. 1, a program storage unit 1 and a test pattern storage unit 2 are connected to an LSI tester 3. The LSI tester 3 applies a test pattern to the DUT 4 and the reference 5 based on the information stored therein. The DUT 4 is an integrated circuit under test, and the reference 5 is a device of the same type as the DUT 4 and determined to be a non-defective product. The DUT 4 and the reference 5 are connected to the LSI tester 3. The DUT 4 and the reference 5 are supplied with power from a power supply 7 through a current difference unit 6. The spectrum analysis unit 8 is connected to the current difference unit 6. In the current difference unit 6, the power supply current flowing through the DUT 4 and the reference 5
Of the power supply current flowing through the power supply, and sends the information to the spectrum analysis unit 8 as a difference signal. The spectrum analysis unit 8 performs a frequency spectrum analysis of the difference signal. The determiner 9 is connected to the spectrum analysis unit 8,
The frequency spectrum information is received from the spectrum analysis unit 8. The determiner 9 determines whether the DUT 4 is non-defective or defective based on a spectrum value of a predetermined frequency band and a threshold. The threshold value is obtained in advance by an experiment.
【００１６】次に本発明の第１の実施の形態の故障検出
装置の動作について説明する。図２は図１に示す故障検
出装置の動作を示すフローチャートである。ＬＳＩテス
タ３はテストパタン格納ユニット２に格納されたテスト
パタン情報と、プログラム格納ユニット１に格納された
テストプログラム情報とからテストパタンを発生させ
る。この発生されたテストパタンが被試験集積回路ＤＵ
Ｔ４とリファレンス５に同じ条件で印加される（図２の
ステップ１０１）。リファレンス５はＤＵＴ４と同一種
類のデバイスであり、予め良品であると判定されている
もので参照用に使用する。電源７ではＤＵＴ４とリファ
レンス５で使用される電源を発生する。この電源は電流
差分ユニット６を通してＤＵＴ４とリファレンス５に送
られる。電流差分ユニット６はＤＵＴ４に流れる電源電
流と、リファレンス５に流れる電源電流との差分を求め
る（図２のステップ１０２）。求めた差分情報は、差分
信号としてスペクトル解析ユニット８に送られる。スペ
クトル解析ユニット８では差分信号を周波数スペクトル
解析し、差分信号の周波数スペクトルを求める（図２の
ステップ１０３）。この情報は判定器９に送られる。判
定器９ではスペクトル情報から、一連のテストパターン
が繰り返される繰返し周波数ｆのスペクトル値Ｐ（ｆ）
と、予め実験により求めてある閾値Ｐ0とを比較し、Ｐ0
より大きければＤＵＴ４は故障であると判定し、そうで
なければ正常であると判定をする（図２のステップ１０
４）。Next, the operation of the failure detecting device according to the first embodiment of the present invention will be described. FIG. 2 is a flowchart showing the operation of the failure detection device shown in FIG. The LSI tester 3 generates a test pattern from the test pattern information stored in the test pattern storage unit 2 and the test program information stored in the program storage unit 1. The generated test pattern is the integrated circuit under test DU.
It is applied to T4 and reference 5 under the same conditions (step 101 in FIG. 2). The reference 5 is a device of the same type as the DUT 4, and is used for reference because it is determined in advance as a non-defective product. The power supply 7 generates a power supply used in the DUT 4 and the reference 5. This power supply is sent to the DUT 4 and the reference 5 through the current difference unit 6. The current difference unit 6 calculates the difference between the power supply current flowing through the DUT 4 and the power supply current flowing through the reference 5 (Step 102 in FIG. 2). The obtained difference information is sent to the spectrum analysis unit 8 as a difference signal. The spectrum analysis unit 8 analyzes the frequency spectrum of the difference signal to obtain the frequency spectrum of the difference signal (step 103 in FIG. 2). This information is sent to the decision unit 9. From the spectrum information, the determiner 9 determines the spectrum value P (f) of the repetition frequency f at which a series of test patterns is repeated.
If, compared with a threshold value P 0 that is obtained in advance by experiments, P 0
If it is larger, the DUT 4 is determined to be faulty, otherwise it is determined to be normal (step 10 in FIG. 2).
4).
【００１７】次に、本発明の第２の実施の形態について
図面を参照して説明する。Next, a second embodiment of the present invention will be described with reference to the drawings.
【００１８】図３は本発明の第２の実施の形態の故障検
出装置の構成を示すブロック図である。図１に示した本
発明による第１の実施の形態における電流差分ユニット
６の代わりに電圧変換ユニット１０と電圧差分ユニット
１１が設けられている。FIG. 3 is a block diagram showing a configuration of a failure detection device according to a second embodiment of the present invention. A voltage conversion unit 10 and a voltage difference unit 11 are provided instead of the current difference unit 6 in the first embodiment of the present invention shown in FIG.
【００１９】第２の実施の形態では、電源７からＤＵＴ
４とリファレンス５に供給される電源電流の大きさを、
それぞれ電圧変換ユニット１０において電圧信号に変換
し、電圧差分ユニット１１に送っている。電圧差分ユニ
ット１１では、送られた電圧信号の差分を求め、スペク
トル解析ユニットに送っている。In the second embodiment, the power supply 7 supplies a DUT
4 and the magnitude of the power supply current supplied to the reference 5,
Each is converted into a voltage signal in the voltage conversion unit 10 and sent to the voltage difference unit 11. The voltage difference unit 11 calculates the difference between the transmitted voltage signals and sends the difference to the spectrum analysis unit.
【００２０】図４は図３に示す故障検出装置の動作を示
すフローチャートである。図２に示す第１の実施の形態
の動作を示すフローチャートと比較し、ステップ１０２
の代わりにステップ１０５−１０７が設けられている。
電源７において発生された電源はＤＵＴ４とリファレン
ス５に供給されるが、途中の電圧変換ユニット１０にお
いて供給される電源電流の大きさが電圧信号に変換され
て出力される（図４のステップ１０５と１０６）。変換
された電圧信号は電圧差分ユニット１１に送られる。電
圧差分ユニット１１では、それぞれの電圧信号の差分を
求めて出力する（図４のステップ１０７）。電圧信号の
差分はスペクトル解析ユニット８に送られ、以下第１の
実施の形態での動作と同様にＤＵＴ４の良否を判定す
る。FIG. 4 is a flowchart showing the operation of the failure detection device shown in FIG. Step 102 is compared with the flowchart showing the operation of the first embodiment shown in FIG.
Are provided instead of steps 105-107.
The power generated by the power supply 7 is supplied to the DUT 4 and the reference 5, and the magnitude of the power supply current supplied in the voltage conversion unit 10 on the way is converted to a voltage signal and output (step 105 in FIG. 4). 106). The converted voltage signal is sent to the voltage difference unit 11. The voltage difference unit 11 calculates and outputs the difference between the respective voltage signals (step 107 in FIG. 4). The difference between the voltage signals is sent to the spectrum analysis unit 8, and the pass / fail of the DUT 4 is determined in the same manner as in the operation of the first embodiment.
【００２１】次に本発明による第３の実施の形態につい
て図面を参照して説明する。Next, a third embodiment of the present invention will be described with reference to the drawings.
【００２２】第３の実施の形態では、図３に示す故障検
出装置（第２の実施の形態）における電圧変換ユニット
１０の代わりに別の電圧変換ユニット１０ａが設けられ
ている。図５は電圧変換ユニット１０ａの構成を構成を
示す回路図である。電源電流の経路中にＤＵＴ４及びリ
ファレンス５の動作に影響を及ぼさない程度の微少抵抗
値（例えば１００オーム以下）を持つ検出抵抗１２が設
けられている。検出抵抗１２の両端の電圧は検出抵抗１
２に流れる電流の大きさに比例するので、検出抵抗の両
端の電圧を観測することで電流信号を電圧信号に変換す
ることが可能である。In the third embodiment, another voltage conversion unit 10a is provided in place of the voltage conversion unit 10 in the failure detection device (second embodiment) shown in FIG. FIG. 5 is a circuit diagram showing the configuration of the voltage conversion unit 10a. A detection resistor 12 having a small resistance value (for example, 100 ohms or less) that does not affect the operation of the DUT 4 and the reference 5 is provided in the path of the power supply current. The voltage across the detection resistor 12 is equal to the detection resistor 1
Since the current signal is proportional to the magnitude of the current flowing through 2, the current signal can be converted into a voltage signal by observing the voltage across the detection resistor.
【００２３】次に本発明による第４の実施の形態につい
て図面を参照して説明する。Next, a fourth embodiment of the present invention will be described with reference to the drawings.
【００２４】第４の実施の形態では、図３に示す故障検
出装置（第２の実施の形態）における電圧差分ユニット
１１の代わりに新たに電圧差分ユニット１１ａ設けられ
ている。図６は電圧差分ユニット１１ａの構成を示すブ
ロック図である。差動増幅器１３が設けられ、２つの入
力が接続されている。大きさＡを持つ入力信号Ａと、大
きさＢを持つ入力信号Ｂは、差動増幅器１３により増幅
され、ある定数Ｋを用いてｋ（Ａ−Ｂ）の大きさの信号
として出力される。In the fourth embodiment, a voltage difference unit 11a is newly provided instead of the voltage difference unit 11 in the failure detecting device (second embodiment) shown in FIG. FIG. 6 is a block diagram showing the configuration of the voltage difference unit 11a. A differential amplifier 13 is provided, and two inputs are connected. An input signal A having a magnitude A and an input signal B having a magnitude B are amplified by the differential amplifier 13 and output as a signal having a magnitude of k (AB) using a certain constant K.
【００２５】次に本発明による第４の実施の形態におけ
る電圧差分ユニットの実施例を説明する。Next, an example of the voltage difference unit according to the fourth embodiment of the present invention will be described.
【００２６】図７は電圧差分ユニットに設けられた差動
増幅器１３の実施例を示す回路図である。Ａ１〜Ａ３は
オペアンプ、Ｒ１〜Ｒ７は抵抗器である。このとき、Ｒ
2＝Ｒ3、Ｒ4＝Ｒ5＝Ｒ6＝Ｒ7ならば、 Ｖ0＝（１＋ ２Ｒ2／Ｒ1）（Ｖ2−Ｖ1） である。電圧信号Ｖ1とＶ2の差分が増幅され電圧信号Ｖ
0として出力される。FIG. 7 is a circuit diagram showing an embodiment of the differential amplifier 13 provided in the voltage difference unit. A1 to A3 are operational amplifiers, and R1 to R7 are resistors. At this time, R
If 2 = R 3, R 4 = R 5 = R 6 = R 7, V 0 = (1+ 2R 2 / R 1) is (V 2 -V 1). The difference between the voltage signals V 1 and V 2 is amplified and the voltage signal V
Output as 0 .
【００２７】[0027]
【発明の効果】第１の効果は高速に異常ＩＤＤＱ電流の
有無を検査できることである。その理由は、被試験集積
回路ＤＵＴと良品デバイスであるリファレンスとに同時
にテストパタンを繰り返し印加し、そのときの両者に流
れる電源電流の差分をスペクトル解析し、テストパター
ンの繰り返し周波数のスペクトル値の大きさを見ること
でＤＵＴに流れる異常ＩＤＤＱ電流の有無を判定できる
からである。テストパタンを印加したときの各パタン毎
に流れる電源電流を全てのパタンについて測定するのは
膨大な時間を要するが、単にスペクトルを観測するだけ
ならきわめて短時間の測定時間で済むからである。The first effect is that the presence or absence of an abnormal IDDQ current can be inspected at high speed. The reason is that a test pattern is repeatedly applied to the integrated circuit under test DUT and the reference which is a non-defective device at the same time, and the difference between the power supply currents flowing through the two at that time is spectrally analyzed. This is because the presence or absence of the abnormal IDDQ current flowing through the DUT can be determined by looking at the result. This is because it takes an enormous amount of time to measure the power supply current flowing for each pattern when a test pattern is applied for all the patterns, but it takes only a very short time to observe the spectrum.
【００２８】第２の効果は、良品デバイスにおいて流れ
る大きなＩＤＤＱ電流が存在していても、正確に異常Ｉ
ＤＤＱ電流を検出できることである。その理由は、被試
験集積回路ＤＵＴに流れる電源電流と、ＤＵＴと同一の
良品デバイスであるリファレンスとに流れる電源電流と
の差分を取ることにより、異常ＩＤＤＱ電流のみを抽出
し検出することによる。The second effect is that even if a large IDDQ current flowing in a good device exists, the abnormal I
DDQ current can be detected. The reason for this is that only the abnormal IDDQ current is extracted and detected by taking the difference between the power supply current flowing through the integrated circuit under test DUT and the power supply current flowing through the reference which is the same good device as the DUT.
【図１】本発明の第１の実施の形態の故障検出装置の構
成を示すブロック図である。FIG. 1 is a block diagram illustrating a configuration of a failure detection device according to a first embodiment of the present invention.
【図２】図１に示す故障検出装置の動作を示すフローチ
ャートである。FIG. 2 is a flowchart showing an operation of the failure detection device shown in FIG.
【図３】本発明の第２の実施形態の故障検出装置の構成
を示すブロック図である。FIG. 3 is a block diagram illustrating a configuration of a failure detection device according to a second embodiment of the present invention.
【図４】図２に示す故障検出装置の動作を示すフローチ
ャートである。FIG. 4 is a flowchart showing an operation of the failure detection device shown in FIG.
【図５】本発明による第３の実施の形態における電圧差
分ユニットの構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a voltage difference unit according to a third embodiment of the present invention.
【図６】本発明による第４の実施の形態における電圧差
分ユニットの構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of a voltage difference unit according to a fourth embodiment of the present invention.
【図７】第４の実施の形態における電圧差分ユニットに
設けられる差動増幅器の実施例を示す回路図である。FIG. 7 is a circuit diagram illustrating an example of a differential amplifier provided in a voltage difference unit according to a fourth embodiment.
１ プログラム格納ユニット ２ テストパタン格納ユニット ３ ＬＳＩテスタ ４ ＤＵＴ ５ リファレンス ６ 電流差分ユニット ７ 電源 ８ スペクトル解析ユニット ９ 判定器 １０ 電圧変換ユニット １０ａ 電圧変換ユニット １１ 電圧差分ユニット １１ａ 電圧差分ユニット １２ 検出抵抗 １３ 差動増幅器 １０１ テストパタンを繰り返し印加するステップ １０２ 電流の長さを求めるステップ １０３ 周波数スペクトルを求めるステップ １０４ 良、不良を判定するステップ １０５ ＤＵＴの電流を電圧に変換するステップ １０６ リファレンスの電流を電圧に変換するステッ
プ １０７ 電圧の差分を求めるステップDESCRIPTION OF SYMBOLS 1 Program storage unit 2 Test pattern storage unit 3 LSI tester 4 DUT 5 Reference 6 Current difference unit 7 Power supply 8 Spectrum analysis unit 9 Judge 10 Voltage conversion unit 10a Voltage conversion unit 11 Voltage difference unit 11a Voltage difference unit 12 Detection resistance 13 Difference Dynamic amplifier 101 Step of repeatedly applying test pattern 102 Step of obtaining current length 103 Step of obtaining frequency spectrum 104 Step of determining good or bad 105 Step of converting DUT current to voltage 106 Conversion of reference current to voltage Step 107 Step of finding the voltage difference
Claims (6)
ーより一連のテストパタンを繰返して印加したときに流
れる静止電源電流を観測することによりＣＭＯＳ集積回
路の故障を検出する集積回路の故障検出方法において、 被試験集積回路と被試験集積回路と同一の製品であって
良品である参照用集積回路にテストパタンを繰り返し印
加し、 前記被試験集積回路と前記参照用集積回路にそれぞれ流
れる電源電流の差分情報を観測し、 前記差分情報の周波数スペクトルのうち、前記一連のテ
ストパターンが繰り返される繰り返し周波数のスペクト
ル成分の大きさにより、前記被試験集積回路の故障の有
無を判定することを特徴とする集積回路の故障検出方
法。An integrated circuit failure detection method for detecting a failure of a CMOS integrated circuit by observing a quiescent power supply current flowing when a series of test patterns are repeatedly applied from an LSI tester to an integrated circuit connected to a power supply. A test pattern is repeatedly applied to a non-defective integrated circuit under test and a non-defective reference integrated circuit which is the same product as the integrated circuit under test, and a difference between power supply currents flowing through the integrated circuit under test and the integrated circuit for reference, respectively; Observing information, and determining the presence or absence of a failure in the integrated circuit under test based on the magnitude of the spectrum component of the repetition frequency at which the series of test patterns is repeated in the frequency spectrum of the difference information. Circuit failure detection method.
路に流れる電流を電圧に変換し、 前記電圧の差分情報を観測する請求項１記載の集積回路
の故障検出方法。2. The integrated circuit failure detection method according to claim 1, wherein a current flowing through the integrated circuit under test and the reference integrated circuit is converted into a voltage, and information on a difference between the voltages is observed.
より一連のテストパタンを繰り返して印加したときに流
れる静止電源電流を観測することによりＣＭＯＳ集積回
路の故障を検出する集積回路の故障検出装置において、 被試験集積回路と同一の製品であって良品である参照用
集積回路と、 被試験集積回路と前記参照用集積回路にそれぞれ流れる
電源電流の差分を差分情報として出力する電流差分ユニ
ットと、 前記電流差分ユニットから出力される差分情報のスペク
トル解析を行うスペクトル解析ユニットと、 前記差分情報のうち、前記一連のテストパターンが繰り
返される繰り返し周波数のスペクトル成分の大きさによ
り前記被試験集積回路の故障の有無を判定する判定ユニ
ットを有することを特徴とする集積回路の故障検出装
置。3. An integrated circuit failure detection device for detecting a failure of a CMOS integrated circuit by observing a static power supply current flowing when a series of test patterns are repeatedly applied from an LSI tester to an integrated circuit connected to a power supply. A reference integrated circuit that is the same product as the integrated circuit under test and is a non-defective product; a current difference unit that outputs a difference between power supply currents flowing through the integrated circuit under test and the reference integrated circuit as difference information; A spectrum analysis unit that performs spectrum analysis of the difference information output from the current difference unit; and, among the difference information, a failure of the integrated circuit under test due to a magnitude of a spectrum component of a repetition frequency at which the series of test patterns is repeated. An integrated circuit failure detection device comprising a determination unit for determining presence / absence.
被試験集積回路と前記参照用集積回路に流れる電流をそ
れぞれ電圧信号に変換する二つの電圧変換ユニットと、 前記二つの電圧変換ユニットから出力される電圧の差分
を求め出力する電圧差分ユニットを備える請求項３記載
の集積回路の故障検出装置。4. In place of the current difference unit, two voltage conversion units respectively converting currents flowing in the integrated circuit under test and the reference integrated circuit into voltage signals, and output from the two voltage conversion units. 4. The failure detection device for an integrated circuit according to claim 3, further comprising a voltage difference unit that calculates and outputs a difference between the voltages.
える請求項４記載の集積回路の故障検出装置。5. The apparatus according to claim 4, wherein the voltage difference unit includes a differential amplifier.
る請求項４または５に記載の集積回路の故障検出装置。6. The integrated circuit failure detection device according to claim 4, wherein the voltage conversion unit includes a detection resistor.
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|---|---|---|---|
| JP9155244A JP2962283B2 (en) | 1997-06-12 | 1997-06-12 | Fault detection method and fault detection device for integrated circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001007660A (en) * | 1999-06-22 | 2001-01-12 | Advantest Corp | Analog signal processing circuit, a/d converter, semiconductor device test unit and oscilloscope |
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| JP2007024523A (en) * | 2005-07-12 | 2007-02-01 | Toshiba Corp | Apparatus and method for analyzing failure |
| US7483799B2 (en) * | 2000-03-03 | 2009-01-27 | Nec Corporation | Method and apparatus for sampling a power supply current of an integrated circuit, and storage medium onto which is recorded a control program therefor |
-
1997
- 1997-06-12 JP JP9155244A patent/JP2962283B2/en not_active Expired - Fee Related
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| US6563323B2 (en) | 1999-07-07 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Method for testing a semiconductor integrated circuit |
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