JP4043743B2 - Semiconductor test equipment - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体集積回路を試験する半導体試験装置に関するものである。
【0002】
【従来の技術】
従来より、CMOS構成半導体集積回路を出荷するにあたり、出荷試験を実施している。この出荷試験の内容は多様であり、その中の一つとして、Iddq(Idd quiescent)試験が実施されている。この試験は、半導体集積回路の静止状態における電源電流(以降、「静止時電源電流」と呼ぶ。)を測定し、基準値により良否を判定するものである。
【0003】
一般に、正常に製造された半導体集積回路において、静止時電源電流は、半導体集積回路上に作られたCMOSトランジスタのOFFリーク電流の総和であり、この値は数μA程度である。しかしながら、製造工程の不具合により半導体集積回路に欠陥が発生すると、半導体集積回路の内部に異常な電流経路が形成される。この場合、静止時電源電流は正常に製造された場合と比較し10倍か、またはそれ以上の大きな値となることが多い。この電流値差で半導体集積回路の良否を判定する試験がIddq試験である。
【0004】
Iddq試験の良否判定方法としては、半導体集積回路の内部を一定の論理状態に設定し、その時の静止時電源電流を一定の基準値と比較し判定する。必要に応じて、この操作を繰り返すことで、複数の論理状態で良否判定することが多い。
【0005】
しかしながら、近年の半導体集積回路は、CMOSプロセスの微細化に伴うトランジスタの低スレッショルド電圧化により、CMOSトランジスタのOFFリーク電流が増大する傾向にある。また、同時に高集積化も進み、CMOSトランジスタのOFFリーク電流の総和である静止時電源電流は指数関数的に増加している。その結果、Iddq試験においては、半導体集積回路のOFFリークによる電流が、半導体集積回路の欠陥による異常電流と同等か又はそれ以上となっている。更に、製造バラツキによる半導体集積回路のOFFリーク電流値の変動幅は、半導体集積回路の欠陥による異常電流の大きさを上回ることが多く、静止時電源電流を一定の基準値と比較するのみでは良否判定が困難となっている。
【0006】
そこで、半導体集積回路のOFFリークが大きい場合でもIddq試験を精度良く実施するため、さまざまな方法が考案されている。
【0007】
例えば、特開2001−21609号公報では、半導体集積回路の内部状態を、順次、変えながら、静止時電源電流を連続して測定し、それら測定値間の電流値差が一定の基準値以下か否かで良否判定する方法が考案されている。
【0008】
この方法によると、静止時電源電流値の差をとることで、半導体集積回路のOFFリーク電流が打ち消しあい、半導体集積回路の欠陥による異常電流を精度良く検出可能となる。
【0009】
【発明が解決しようとする課題】
しかしながら、特開2001−21609号公報の方法によると、各々の内部状態での半導体集積回路の静止時電源電流をすべて測定し、演算・判定する必要がある。通常の半導体集積回路を試験する半導体試験装置で一連の処理を実現する場合を考える。まず、内部状態を設定するために、半導体集積回路には半導体試験装置よりテストパターンが実行され与えられる。その後、静止時電源電流を測定するためにテストパターンを停止して測定処理に移る。そして、電流値が安定する時間をおいてから電流計により測定する。この時、半導体試験装置では演算を行なえるよう電流値をアナログ値からディジタル値へ変換し、その値を記憶する。この一連の動作を繰り返すことで複数の内部状態での測定値を取得している。しかしながら、テストパターンの実行や停止、電流値の測定処理や測定値のディジタル値変換の際には、半導体試験装置においてソフトウエア処理する時間が無視できず、実際の装置で上記Iddq試験をおこなうと、1ポイントの測定に1ミリ秒程度必要とし、1000ポイント程度の測定においては約1秒もの時間がかかる。半導体試験装置は高価であり、そのため、経済的に試験することができていないといった課題がある。
【0010】
半導体試験装置において、1ポイントの測定毎にテストパターンの実行や停止を行なわず、更に電流値を直接測定せずに試験可能であると、大幅な試験時間短縮が実現できる。そのため、以上の課題を解決する手段が望まれている。
【0011】
【課題を解決するための手段】
本発明は、このような課題を解決するためになされたものである。
【0012】
本発明(第1発明)では、半導体集積回路の電源端子と半導体試験装置のデバイス用電源との間に流れる電流値を出力可能な電流値出力手段と、タイミング回路より出力されるタイミング信号によって、前記電流値出力手段から出力される過去の一時点での電流値を保持し、次のタイミング信号が入力されるまで保持した電流値を継続して出力する電流値保持手段と、電流値出力手段より出力される電流値から、電流値保持手段より出力される電流値を減じた値を出力する電流値差出力手段と、電流値差出力手段から出力される電流値と判定基準電流値とを比較することによって論理値に変換した判定結果を出力する電流値比較判定手段とを有することを特徴とする半導体試験装置を提供する。
【0013】
また、本発明(第2発明)では、上記第1発明の半導体試験装置において、前記電流値出力手段、前記電流値保持手段、および前記電流値差出力手段の一部または全てにおいて、出力される値が電流値に対応した電圧値であることを特徴とする半導体試験装置を提供する。
【0014】
【発明の実施の形態】
以下、本発明の一実施形態を図面を用いて詳細に説明する。
【0015】
図1は、本発明の半導体試験装置の一実施形態のブロック構成図である。この例では、本発明による半導体試験装置のシステム構成を示している。ここで、デバイス電源11、タイミング回路12、基準値出力回路13、及び判定結果入力回路14については、一般的な半導体試験装置が当然に有しているものであるので。詳細な説明は省略する。
【0016】
まず、半導体集積回路2に与えられる電源電流値を出力する電流値出力手段21を、半導体試験装置1のデバイス電源11と半導体集積回路2の電源端子との間に接続する。次に、電流値出力手段21より出力される電流値を、電流値保持手段22に入力する。電流値保持手段22では、タイミング回路12より出力されるタイミング信号によって、任意の時点での電流値を保持し、次のタイミング信号が入力されるまで保持した電流値を継続して出力する。さらに、電流値差出力手段23は、電流値出力手段21、電流値保持手段22、電流値比較判定手段24のそれぞれに接続される。電流値差出力手段23では、電流値出力手段21より現在の電流値が、また、電流値保持手段22よりタイミング回路12により決められた過去の一時点での電流値が入力され、双方の電流値差が電流値比較判定手段24に出力される。最後に、電流値比較判定手段24では、基準値出力回路13より出力される判定基準値と、電流値差出力手段23より出力される電流値とが比較され、判定結果を0、1の論理値で判定結果入力回路14へ出力する。
【0017】
以上より、本発明による半導体試験装置のシステム構成によると、任意の二時点での電源電流値の差をもって良否判定することにより、半導体集積回路2のOFFリークが大きい場合でも、その影響をなくして半導体集積回路2の欠陥による異常電流を検知可能なIddq試験が提供されるといった試験目的を満たした上で、更に、直接、電源電流値を測定し統計処理する工程を含まず、判定結果が論理値で得られるため、Iddq試験を通常の機能試験と同様に実施できる。これにより、1ポイントの測定には長くとも10マイクロ秒程度しか必要とせず、1000ポイントの測定時間は10ミリ秒と、従来の100分の1となり、Iddq試験に要する試験時間を大幅に短縮できるため、高価な半導体試験装置を使用する時間が削減され、経済的に試験することができるものとなる。また、本発明による半導体試験装置のシステム構成で用いた回路は、いずれも一般に市販される簡易な部品で構成できるため、本発明を実施することで半導体試験装置の価格が高騰することはない。なお、本発明は半導体試験装置に内蔵するだけでなく、一般的な半導体試験装置を補完する外付け回路として付加することもできるものである。
【0018】
図2は、図1で示す一実施形態における各部分の信号を示すタイミングチャートである。各サイクルでは、サイクル開始直後に半導体集積回路2を動作させ所望の内部状態とし、その後、サイクル終了まで動作を停止させることで電流値の安定化を図る。サイクル1では、電流値31が安定した後、タイミング信号32の立ち上がりにより電流値31が保持され、保持電流値33となっていることがわかる。サイクル2では、電流値31と保持電流値33の差が電流値差34となっている。そして、電流値差34が基準値35を超える場合、判定結果36は論理「1」に、また、超えない場合は論理「0」が電流値比較判定手段24より出力される。判定結果入力回路14に判定結果36が入力されると、あらかじめ決められた判定タイミング37において判定結果36の論理を判定し、論理「0」ならば、「OK」と判定される。その後、タイミング信号32により保持電流値33が更新され、次のサイクルへと移る。以降のサイクルでは、この一連の処理を繰り返す。サイクル3では、半導体集積回路2の故障により、電流値31に異常な電流が生じている。その結果、判定タイミング37において判定結果36は論理「1」を出力し、「NG」と判定される。サイクル4は、保持電流値33がサイクル3での異常電流値となっているため、判定タイミング37ではゼロ点を下回ることとなっているが、判定結果36は論理「0」で「OK」と判定される。なお、当然ながら、サイクル3のように「NG」と判定されるサイクルが現れた場合、不良品として直ちに試験を終了してもよい。また、この例では電流値差34と基準値35は大小判定を行なったが、絶対値による大小判定を行い、サイクル4を「NG」と判定してもよい。更に、この例では、各サイクルにおいてタイミング信号32を変化させ保持電流値33を更新したが、例えば、サイクル1でのみタイミング信号32を変化させ、以降のサイクルでは、サイクル1で保持された保持電流値33を用いる構成としてもよい。
【0019】
図3は、電流値出力手段21から出力される電流値を、対応した電圧値として出力するよう、半導体試験装置1を構成した一具体例の構成図である。
【0020】
ここで、電流検出抵抗41および差動増幅器42は電流値出力手段21に、また、電圧値サンプル/ホールド(S/H)回路43は電流値保持手段22に、更に、差動増幅器44は電流値差出力手段23に、また、コンパレータ45は電流値比較判定手段24に、それぞれ相当するものである。
【0021】
以下、具体的な値を用いて、動作を説明する。まず、電流検出抵抗41の抵抗値が100[Ω]、半導体集積回路2に流れる電源電流値が100[μA]である場合、電流検出抵抗41の両端の電圧値差は10[mV]となる。差動増幅器42では電流検出抵抗41の両端の電圧値差を100倍に増幅するようにして、出力される電圧値は1[V]となる。この値は、タイミング回路12と電圧値サンプル/ホールド(S/H)回路43により保持される。次のサイクルにおいて、半導体集積回路2に流れる電源電流値が200[μA]となった場合、差動増幅器42が出力する電圧値は2[V]となる。差動増幅器44では、現在の電圧値である2[V]と、過去の一時点での電圧値である1[V]との差が出力され、出力電圧値は1[V]となる。ここで、基準値出力回路13から0.5[V]の基準電圧値が出力されている場合、差動増幅器44の出力電圧値の方が大きいため、コンパレータ45は「NG」と判定する。仮に、基準値出力回路13よりの基準値が1.5[V]であった場合は、「OK」と判定する。ちなみに、この例の場合、基準値出力回路13の基準電圧値1[V]は、電源電流値100[μA]に相当している。なお、上記の数値は一例であり、電流検出抵抗41の抵抗値や差動増幅器42の増幅率など、同様の機能を果たし得るものであればよい。また、判定結果入力回路14に至る各システム構成要素においても、同様の機能を果たし得るものであれば、その形態は変化してもよい。
【0022】
【発明の効果】
以上、詳細に説明したように、本発明の半導体試験装置によると、OFFリークの多い半導体集積回路の出荷試験において、半導体試験装置に簡易な回路を付加するのみで、Iddq試験に要する時間を従来より大幅に短縮できるため、高価な半導体試験装置の使用時間を低減でき、試験を経済的に実施し、コストを低減することができるものである。詳しくは、半導体試験装置において、テストパターンの実行や停止、電流値の測定処理や測定値のディジタル値変換の際には、その処理のためのソフトウエア動作時間が無視できないため、1ポイントの測定に1ミリ秒程度必要とし、1000ポイント程度の測定においては約1秒もの時間がかかるのに対して、本発明によると、半導体試験装置においてテストパターンの実行および停止を1度行なうだけで、複数の内部状態での静止時電源電流の電流値差を論理判定できるため、1ポイントの測定は10マイクロ秒で済み、1000ポイント程度の測定では約10ミリ秒と従来の100分の1となり、経済的なIddq試験を実施できるものとなるものである。
【図面の簡単な説明】
【図1】本発明による一実施形態の半導体試験装置の構成を示すブロック図である。
【図2】同実施形態における時間と各部位の値の変化を示すタイミング図である。
【図3】同実施形態の具体的一構成例を示す構成図である。
【符号の説明】
1 半導体試験装置
2 半導体集積回路
11 デバイス電源
12 タイミング回路
13 基準値出力回路
14 判定結果入力回路
21 電流値出力手段
22 電流値保持手段
23 電流値差出力手段
24 電流値比較判定手段
31 電流値
32 タイミング信号
33 保持電流値
34 電流値差
35 基準値
36 判定結果
37 判定タイミング
41 電流検出抵抗
42 差動増幅器
43 電圧値サンプル/ホールド(S/H)回路
44 差動増幅器
45 コンパレータ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor test apparatus for testing a semiconductor integrated circuit.
[0002]
[Prior art]
Conventionally, a shipping test has been carried out when shipping CMOS-structured semiconductor integrated circuits. There are various contents of the shipping test, and as one of them, an Iddq (Idid quiescent) test is performed. In this test, a power supply current in a stationary state of a semiconductor integrated circuit (hereinafter referred to as a “quiescent power supply current”) is measured, and pass / fail is determined based on a reference value.
[0003]
Generally, in a normally manufactured semiconductor integrated circuit, the power supply current at rest is the sum of OFF leakage currents of CMOS transistors formed on the semiconductor integrated circuit, and this value is about several μA. However, when a defect occurs in the semiconductor integrated circuit due to a defect in the manufacturing process, an abnormal current path is formed inside the semiconductor integrated circuit. In this case, the power supply current at rest is often a large value that is ten times or more than that of a normally manufactured power source. A test for judging the quality of the semiconductor integrated circuit based on the current value difference is an Iddq test.
[0004]
As an Iddq test pass / fail judgment method, the inside of the semiconductor integrated circuit is set to a constant logic state, and the power supply current at rest at that time is compared with a constant reference value for determination. By repeating this operation as necessary, it is often determined whether or not a plurality of logical states are acceptable.
[0005]
However, recent semiconductor integrated circuits tend to increase the OFF leakage current of the CMOS transistor due to the lower threshold voltage of the transistor accompanying the miniaturization of the CMOS process. At the same time, high integration is also progressing, and the power supply current at rest, which is the sum of the OFF leakage currents of the CMOS transistors, increases exponentially. As a result, in the Iddq test, the current due to the OFF leak of the semiconductor integrated circuit is equal to or more than the abnormal current due to the defect of the semiconductor integrated circuit. Furthermore, the fluctuation range of the OFF leakage current value of the semiconductor integrated circuit due to manufacturing variations often exceeds the magnitude of the abnormal current due to defects in the semiconductor integrated circuit, and it is acceptable only to compare the quiescent power supply current with a certain reference value. Judgment is difficult.
[0006]
Therefore, various methods have been devised in order to accurately perform the Iddq test even when the OFF leak of the semiconductor integrated circuit is large.
[0007]
For example, in Japanese Patent Laid-Open No. 2001-21609, the power supply current at rest is continuously measured while sequentially changing the internal state of the semiconductor integrated circuit, and whether the current value difference between the measured values is below a certain reference value. A method has been devised for determining pass / fail by failure.
[0008]
According to this method, by taking the difference in the power supply current value at rest, the OFF leak current of the semiconductor integrated circuit cancels out, and an abnormal current due to a defect in the semiconductor integrated circuit can be detected with high accuracy.
[0009]
[Problems to be solved by the invention]
However, according to the method disclosed in Japanese Patent Laid-Open No. 2001-21609, it is necessary to measure, calculate, and determine all the power supply currents at rest of the semiconductor integrated circuit in each internal state. Consider a case where a series of processing is realized by a semiconductor test apparatus for testing a normal semiconductor integrated circuit. First, in order to set an internal state, a test pattern is executed and given to a semiconductor integrated circuit from a semiconductor test apparatus. Thereafter, in order to measure the power supply current at rest, the test pattern is stopped and the measurement process is started. And it measures with an ammeter, after waiting for the electric current value to stabilize. At this time, the semiconductor test apparatus converts the current value from an analog value to a digital value so that an operation can be performed, and stores the value. By repeating this series of operations, measured values in a plurality of internal states are acquired. However, when executing or stopping a test pattern, measuring a current value, or converting a measured value into a digital value, the time required for software processing in the semiconductor test apparatus cannot be ignored, and the Iddq test is performed in an actual apparatus. One point of measurement requires about 1 millisecond, and measurement of about 1000 points takes about 1 second. Semiconductor test equipment is expensive, and therefore has a problem that it cannot be economically tested.
[0010]
In a semiconductor test apparatus, if the test can be performed without executing or stopping the test pattern every time one point is measured and without directly measuring the current value, the test time can be greatly reduced. Therefore, a means for solving the above problems is desired.
[0011]
[Means for Solving the Problems]
The present invention has been made to solve such problems.
[0012]
In the present invention (first invention), current value output means capable of outputting a current value flowing between the power supply terminal of the semiconductor integrated circuit and the device power supply of the semiconductor test apparatus, and a timing signal output from the timing circuit, Current value holding means for holding a current value at a previous time point output from the current value output means and continuously outputting the held current value until a next timing signal is input; and current value output means Current value difference output means for outputting a value obtained by subtracting the current value output from the current value holding means from the current value output from the current value, and the current value output from the current value difference output means and the determination reference current value. There is provided a semiconductor test apparatus comprising current value comparison / determination means for outputting a determination result converted into a logical value by comparison.
[0013]
Also, in the present invention (second invention), in the semiconductor test apparatus of the first invention, the current value output means, the current value holding means, and the current value difference output means are output in part or all of them. Provided is a semiconductor test apparatus characterized in that a value is a voltage value corresponding to a current value.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
[0015]
FIG. 1 is a block diagram of a semiconductor test apparatus according to an embodiment of the present invention. In this example, a system configuration of a semiconductor test apparatus according to the present invention is shown. Here, the
[0016]
First, a current value output means 21 for outputting a power supply current value given to the semiconductor integrated
[0017]
As described above, according to the system configuration of the semiconductor test apparatus according to the present invention, it is possible to eliminate the influence even when the OFF leak of the semiconductor integrated
[0018]
FIG. 2 is a timing chart showing signals of respective parts in the embodiment shown in FIG. In each cycle, the semiconductor integrated
[0019]
FIG. 3 is a configuration diagram of a specific example in which the
[0020]
Here, the current detection resistor 41 and the differential amplifier 42 are used as the current value output means 21, the voltage value sample / hold (S / H) circuit 43 is used as the current value holding means 22, and the differential amplifier 44 is used as a current. The value difference output means 23 and the comparator 45 correspond to the current value comparison determination means 24, respectively.
[0021]
Hereinafter, the operation will be described using specific values. First, when the resistance value of the current detection resistor 41 is 100 [Ω] and the power supply current value flowing through the semiconductor integrated
[0022]
【The invention's effect】
As described above in detail, according to the semiconductor test apparatus of the present invention, the time required for the Iddq test can be reduced by simply adding a simple circuit to the semiconductor test apparatus in the shipping test of the semiconductor integrated circuit with a lot of OFF leakage. Since it can be significantly shortened, the usage time of an expensive semiconductor test apparatus can be reduced, the test can be carried out economically, and the cost can be reduced. Specifically, in semiconductor test equipment, when executing or stopping a test pattern, current value measurement processing, or measurement value digital value conversion, the software operation time for that processing cannot be ignored, so that one-point measurement is performed. However, according to the present invention, a test pattern can be executed and stopped once in a semiconductor test apparatus, while it takes about 1 second to measure about 1000 points. Because the current value difference of the power supply current at rest in the internal state can be logically determined, the measurement of one point is 10 microseconds, and the measurement of about 1000 points is about 10 milliseconds, which is 1 / 100th of the conventional, economical A typical Iddq test can be performed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a semiconductor test apparatus according to an embodiment of the present invention.
FIG. 2 is a timing chart showing changes in time and values of respective parts in the embodiment.
FIG. 3 is a configuration diagram showing a specific configuration example of the embodiment;
[Explanation of symbols]
DESCRIPTION OF
Claims (2)
半導体集積回路の電源端子と半導体試験装置のデバイス用電源との間に流れる電流値を出力可能な電流値出力手段と、
タイミング回路より出力されるタイミング信号によって、前記電流値出力手段から出力される過去の一時点での電流値を保持し、次のタイミング信号が入力されるまで保持した電流値を継続して出力する電流値保持手段と、
前記電流値出力手段より出力される電流値から、電流値保持手段より出力される電流値を減じた値を出力する電流値差出力手段と、
該電流値差出力手段から出力される電流値と判定基準電流値とを比較することによって論理値に変換した判定結果を出力する電流値比較判定手段とを有することを特徴とする半導体試験装置。In a semiconductor test apparatus for testing a semiconductor integrated circuit,
Current value output means capable of outputting a current value flowing between the power supply terminal of the semiconductor integrated circuit and the device power supply of the semiconductor test apparatus;
Based on the timing signal output from the timing circuit, the current value at the previous time point output from the current value output means is held, and the held current value is continuously output until the next timing signal is input. Current value holding means;
Current value difference output means for outputting a value obtained by subtracting the current value output from the current value holding means from the current value output from the current value output means;
A semiconductor test apparatus comprising: a current value comparison / determination unit that outputs a determination result converted into a logical value by comparing a current value output from the current value difference output unit with a determination reference current value.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001280894A JP4043743B2 (en) | 2001-09-17 | 2001-09-17 | Semiconductor test equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001280894A JP4043743B2 (en) | 2001-09-17 | 2001-09-17 | Semiconductor test equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003084048A JP2003084048A (en) | 2003-03-19 |
JP4043743B2 true JP4043743B2 (en) | 2008-02-06 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
JP (1) | JP4043743B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4081089B2 (en) | 2003-05-21 | 2008-04-23 | 株式会社アドバンテスト | Power supply device, test device, and power supply voltage stabilization device |
JP4754264B2 (en) * | 2005-05-16 | 2011-08-24 | シャープ株式会社 | Semiconductor integrated circuit and method for testing a product incorporating the semiconductor integrated circuit |
JP4710443B2 (en) * | 2005-07-06 | 2011-06-29 | 株式会社デンソー | Multi-chip module |
KR100883500B1 (en) * | 2007-01-05 | 2009-02-16 | 베리지 (싱가포르) 피티이. 엘티디. | Evaluation of an output signal of a device under test |
-
2001
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Publication number | Publication date |
---|---|
JP2003084048A (en) | 2003-03-19 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050502 |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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|
RD02 | Notification of acceptance of power of attorney |
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|
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|
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071113 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071114 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 6 |
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