JPH1126403A - 半導体ウェーハの製造方法 - Google Patents
半導体ウェーハの製造方法Info
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- JPH1126403A JPH1126403A JP17825197A JP17825197A JPH1126403A JP H1126403 A JPH1126403 A JP H1126403A JP 17825197 A JP17825197 A JP 17825197A JP 17825197 A JP17825197 A JP 17825197A JP H1126403 A JPH1126403 A JP H1126403A
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Abstract
(57)【要約】
【課題】 半導体素子の製造方法における自動マウンタ
工程にて、半導体素子のトレーへの並べ替えを不要にす
る。 【解決手段】 半導体素子を分離する工程において、完
全に半導体素子１ｂを分離せず、それぞれ半導体素子１
ｂの一部１ｂ’を接続した状態にし、貼付け材３の溶解
後も、半導体素子１ｂの整列性を維持したまま粘着テー
プ７に貼付け、粘着テープ７の引伸し時のエキスパント
作用と、粘着テープ７と半導体素子１ｂの接着力により
半導体素子１ｂを分離させることで、半導体素子１ｂの
整列性が向上させ、トレーに並べ直すことなく、直接自
動マウントに適用させる。
工程にて、半導体素子のトレーへの並べ替えを不要にす
る。 【解決手段】 半導体素子を分離する工程において、完
全に半導体素子１ｂを分離せず、それぞれ半導体素子１
ｂの一部１ｂ’を接続した状態にし、貼付け材３の溶解
後も、半導体素子１ｂの整列性を維持したまま粘着テー
プ７に貼付け、粘着テープ７の引伸し時のエキスパント
作用と、粘着テープ７と半導体素子１ｂの接着力により
半導体素子１ｂを分離させることで、半導体素子１ｂの
整列性が向上させ、トレーに並べ直すことなく、直接自
動マウントに適用させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウェーハの
製造方法に関し、特にプレイテット・ヒート・シンク構
造（以下、ＰＨＳ構造という）を有する半導体ウェーハ
の製造方法に関するものである。
製造方法に関し、特にプレイテット・ヒート・シンク構
造（以下、ＰＨＳ構造という）を有する半導体ウェーハ
の製造方法に関するものである。
【０００２】
【従来の技術】一般にＰＨＳ構造を有する半導体素子の
製造方法は、半導体ウェーハ表面にデバイスパターンを
形成した後、図４に示すように、半導体ウェーハ１ａを
支持板２に貼付け材３を介して貼付け（ステップａ）、
半導体ウェーハ１ａ裏面を、半導体ウェーハの厚さ６０
０μｍ程度から２０〜４０μｍ程度ｌ1の厚さまで機械
的研摩ならびに化学的浸食で削り取る（ステップｂ）。
製造方法は、半導体ウェーハ表面にデバイスパターンを
形成した後、図４に示すように、半導体ウェーハ１ａを
支持板２に貼付け材３を介して貼付け（ステップａ）、
半導体ウェーハ１ａ裏面を、半導体ウェーハの厚さ６０
０μｍ程度から２０〜４０μｍ程度ｌ1の厚さまで機械
的研摩ならびに化学的浸食で削り取る（ステップｂ）。
【０００３】半導体ウェーハ１ａを薄く削る際、半導体
ウェーハ１ａのみであると、半導体ウェーハ１ａのそり
および結晶に歪が生じ、半導体ウェーハ１ａが割れやす
くなるため、半導体ウェーハ１ａのデバイスパターン形
成面を支持板２に貼付け材３にて固定している。貼付け
材３の厚さは５〜３０μｍ程度である。
ウェーハ１ａのみであると、半導体ウェーハ１ａのそり
および結晶に歪が生じ、半導体ウェーハ１ａが割れやす
くなるため、半導体ウェーハ１ａのデバイスパターン形
成面を支持板２に貼付け材３にて固定している。貼付け
材３の厚さは５〜３０μｍ程度である。
【０００４】次に、１枚の半導体ウェーハ１ａを複数の
半導体素子１ｂに分離する素子分離の手順を図３により
説明する。
半導体素子１ｂに分離する素子分離の手順を図３により
説明する。
【０００５】まず、最初に半導体素子の分離で溝１１と
なる以外の部分の半導体ウェーハ１ａの裏面にレジスト
膜１２を形成する（図３（ａ）、（ｂ））。
なる以外の部分の半導体ウェーハ１ａの裏面にレジスト
膜１２を形成する（図３（ａ）、（ｂ））。
【０００６】次にエッチング処理にて、レジスト膜１２
が形成されていない部分の半導体ウェーハ１ａを浸食
し、１枚の半導体ウェーハ１ａを複数の半導体素子１ｂ
に分離する（図３（ｃ））。
が形成されていない部分の半導体ウェーハ１ａを浸食
し、１枚の半導体ウェーハ１ａを複数の半導体素子１ｂ
に分離する（図３（ｃ））。
【０００７】次に不必要となったレジスト膜１２は、レ
ジスト剥離液により除去され、半導体素子１ｂが残り、
素子分離が完了する（図３（ｄ）、（ｅ）、図４のステ
ップｃ）。
ジスト剥離液により除去され、半導体素子１ｂが残り、
素子分離が完了する（図３（ｄ）、（ｅ）、図４のステ
ップｃ）。
【０００８】引き続き図４に基づいて、裏面電極形成以
降について説明する。半導体素子１ｂの裏面のデバイス
パターン形成面に対応する位置にＰＨＳとなるような厚
さの熱良導体金属をメッキまたは蒸着により成長させ、
裏面電極４を形成させる（ステップｄ）。
降について説明する。半導体素子１ｂの裏面のデバイス
パターン形成面に対応する位置にＰＨＳとなるような厚
さの熱良導体金属をメッキまたは蒸着により成長させ、
裏面電極４を形成させる（ステップｄ）。
【０００９】次に、支持板２に貼付けられた半導体素子
１ｂを貼付け材３に保持したままフィルム状態で支持板
２から薬品処理にて剥しを行なう（ステップｅ）。
１ｂを貼付け材３に保持したままフィルム状態で支持板
２から薬品処理にて剥しを行なう（ステップｅ）。
【００１０】次に、フィルム状態になった半導体素子１
ｂを保持治具５で両面から挾んで固定し、処理液で貼付
け材３を溶解させる。保持治具５の両面には、半導体素
子１ｂの寸法より小さい寸法の多数の開口孔６があり、
半導体素子１ｂの厚さ以上で、かつ厚さの２倍以下の寸
法ｌ2で保持されている。
ｂを保持治具５で両面から挾んで固定し、処理液で貼付
け材３を溶解させる。保持治具５の両面には、半導体素
子１ｂの寸法より小さい寸法の多数の開口孔６があり、
半導体素子１ｂの厚さ以上で、かつ厚さの２倍以下の寸
法ｌ2で保持されている。
【００１１】処理液で貼付け材３を溶解した後、さらに
半導体素子１ｂを保持治具５に保持したまま洗浄液にて
保持治具５のまま洗浄し、乾燥させる（ステップｆ）。
半導体素子１ｂを保持治具５に保持したまま洗浄液にて
保持治具５のまま洗浄し、乾燥させる（ステップｆ）。
【００１２】次に、半導体素子１ｂを保持治具５から取
り出して粘着テープ７に貼付けし、半導体素子１ｂを粘
着テープ７に固定する。このとき、デバイスパターン形
成面と逆の裏面電極面４を粘着テープ７によって貼りつ
ける（ステップｇ）。
り出して粘着テープ７に貼付けし、半導体素子１ｂを粘
着テープ７に固定する。このとき、デバイスパターン形
成面と逆の裏面電極面４を粘着テープ７によって貼りつ
ける（ステップｇ）。
【００１３】次に、粘着テープ７に貼付けられた半導体
素子１ｂをリング状の治具８に粘着テープ７を引伸した
状態でゴム製リング９にて固定する（ステップｈ）。リ
ング９に半導体素子１ｂを固定するのは、外観，配列以
降の作業で取り扱いを容易にするためである。
素子１ｂをリング状の治具８に粘着テープ７を引伸した
状態でゴム製リング９にて固定する（ステップｈ）。リ
ング９に半導体素子１ｂを固定するのは、外観，配列以
降の作業で取り扱いを容易にするためである。
【００１４】次に、半導体素子１ｂをそれぞれヨゴレ，
キズ，カケ等の外観検査を行ない、良品の半導体素子１
ｂのみをトレー１０に位置精度良く配列し、マウント組
立工程へ供給する。トレー１０への配列は、自動マウン
タでの画像認識を容易にするために並べ替えるために行
なうものである。以上が、デバイスパターン形成から外
観・配列までの工程の説明である。
キズ，カケ等の外観検査を行ない、良品の半導体素子１
ｂのみをトレー１０に位置精度良く配列し、マウント組
立工程へ供給する。トレー１０への配列は、自動マウン
タでの画像認識を容易にするために並べ替えるために行
なうものである。以上が、デバイスパターン形成から外
観・配列までの工程の説明である。
【００１５】
【発明が解決しようとする課題】しかしながら、図３及
び図４に示す従来の半導体素子の製造方法では、自動マ
ウンタに対応するために、並びの悪い半導体素子を外観
の観察後に良品の半導体素子のみをトレーに並び直す作
業が必要であり、工程にムダが生じるという課題があっ
た。
び図４に示す従来の半導体素子の製造方法では、自動マ
ウンタに対応するために、並びの悪い半導体素子を外観
の観察後に良品の半導体素子のみをトレーに並び直す作
業が必要であり、工程にムダが生じるという課題があっ
た。
【００１６】その理由は、図４に示すステップｆの素子
剥離洗浄工程で貼付け材３が溶解することで半導体素子
１ｂが保持治具５内で移動し、半導体素子１ｂの並び方
に乱れが生じるためである。
剥離洗浄工程で貼付け材３が溶解することで半導体素子
１ｂが保持治具５内で移動し、半導体素子１ｂの並び方
に乱れが生じるためである。
【００１７】さらに、粘着テープ貼付け後、スクライブ
又はダイシングによる方式で素子分離を行ない、次に外
部から圧力を加えて素子間を切り離し粘着テープの引伸
しを行なえば、素子の整列性を向上させることが可能で
あると考えられるが、技術的には不可能である。
又はダイシングによる方式で素子分離を行ない、次に外
部から圧力を加えて素子間を切り離し粘着テープの引伸
しを行なえば、素子の整列性を向上させることが可能で
あると考えられるが、技術的には不可能である。
【００１８】その理由は、半導体基板の厚さが２０〜４
０μｍと薄いため、スクライブ又はダイシング時に結晶
構造及び結晶歪が発生し、ウェーハに割れ、カケが生じ
るためである。
０μｍと薄いため、スクライブ又はダイシング時に結晶
構造及び結晶歪が発生し、ウェーハに割れ、カケが生じ
るためである。
【００１９】さらに、デバイスパターン形成後に半導体
ウェーハを粘着テープに貼りつけたまま、裏面研摩浸食
→素子分離→裏面電極形成→粘着テープ引伸しの工程で
行なえば、素子の整列性を向上させることが可能である
と考えられるが、技術的に不可能である。
ウェーハを粘着テープに貼りつけたまま、裏面研摩浸食
→素子分離→裏面電極形成→粘着テープ引伸しの工程で
行なえば、素子の整列性を向上させることが可能である
と考えられるが、技術的に不可能である。
【００２０】その理由は、粘着テープに半導体ウェーハ
を貼りつけた状態で裏面研摩を行なうと、裏面研摩時の
機械的強度に耐えるだけの十分な接着力が粘着テープで
は得られず、半導体ウェーハに破損が生じるためであ
る。また粘着テープでは、後工程において耐薬品性，耐
熱性に問題が生じるためである。
を貼りつけた状態で裏面研摩を行なうと、裏面研摩時の
機械的強度に耐えるだけの十分な接着力が粘着テープで
は得られず、半導体ウェーハに破損が生じるためであ
る。また粘着テープでは、後工程において耐薬品性，耐
熱性に問題が生じるためである。
【００２１】本発明の目的は、粘着テープ引伸し後の半
導体素子を別のトレーに並べ直すことなく、自動マウン
タで作業ができるように半導体素子の配列性を維持する
半導体ウェーハの製造方法を提供することにある。
導体素子を別のトレーに並べ直すことなく、自動マウン
タで作業ができるように半導体素子の配列性を維持する
半導体ウェーハの製造方法を提供することにある。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体ウェーハの製造方法は、半導体
素子群に貼付けた貼付け材を溶解した後に、個々の半導
体素子に分離する半導体ウェーハの製造方法であって、
貼付け材に貼付けられた半導体素子相互間を結合して定
型性を保持し、この状態で貼付け材を溶解し、その後、
半導体素子相互間の結合部を破断して、個々の半導体素
子に分離するものである。
め、本発明に係る半導体ウェーハの製造方法は、半導体
素子群に貼付けた貼付け材を溶解した後に、個々の半導
体素子に分離する半導体ウェーハの製造方法であって、
貼付け材に貼付けられた半導体素子相互間を結合して定
型性を保持し、この状態で貼付け材を溶解し、その後、
半導体素子相互間の結合部を破断して、個々の半導体素
子に分離するものである。
【００２３】また前記半導体素子自体を結合して定型性
を保持するものである。
を保持するものである。
【００２４】また前記半導体素子に形成した電極を結合
して定型性を保持するものである。
して定型性を保持するものである。
【００２５】また前記半導体素子同士を連結する結合部
に溝を設け、溝に沿って破断するものである。
に溝を設け、溝に沿って破断するものである。
【００２６】また隣り合う半導体素子を全面的に結合さ
せて定型性を保持するものである。
せて定型性を保持するものである。
【００２７】また隣り合う半導体素子を部分的に結合さ
せて定型性を保持するものである。
せて定型性を保持するものである。
【００２８】
【作用】本発明に係る半導体ウェーハの製造方法は、素
子分離する工程において、完全に素子を分離せず、それ
ぞれ素子の一部を接続した状態にし、貼付け材の溶解後
も、素子の整列性を維持したまま粘着テープに貼付け、
粘着テープ引伸し時のエキスパンド作用と粘着テープと
素子の接着力により、素子を分離させることで素子の整
列性を向上させる。
子分離する工程において、完全に素子を分離せず、それ
ぞれ素子の一部を接続した状態にし、貼付け材の溶解後
も、素子の整列性を維持したまま粘着テープに貼付け、
粘着テープ引伸し時のエキスパンド作用と粘着テープと
素子の接着力により、素子を分離させることで素子の整
列性を向上させる。
【００２９】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００３０】（実施形態１）図１は、本発明の実施形態
１に係る化合物半導体ウェーハの製造方法を工程順に示
す図であり、（ａ），（ｄ），（ｆ），（ｈ），（ｉ）
は平面図、（ｂ），（ｃ），（ｅ），（ｇ），（ｊ）は
断面図である。
１に係る化合物半導体ウェーハの製造方法を工程順に示
す図であり、（ａ），（ｄ），（ｆ），（ｈ），（ｉ）
は平面図、（ｂ），（ｃ），（ｅ），（ｇ），（ｊ）は
断面図である。
【００３１】図１（ａ）及び（ｂ）に示す素子分離工程
において、まず、最初に半導体素子の分離で除去する部
分以外の半導体ウェーハ１ａの裏面にレジスト膜１２を
形成する。
において、まず、最初に半導体素子の分離で除去する部
分以外の半導体ウェーハ１ａの裏面にレジスト膜１２を
形成する。
【００３２】レジスト膜１２を形成する際、従来の技術
では、図３（ａ）のように半導体素子を完全に分離する
ようなレジスト膜形状であった。これに対して、本発明
の実施形態１では、隣り合った半導体素子１ｂ上に形成
されるレジスト膜１２が橋架部１２ａを介して結合した
レジスト膜形状となっていることを特徴とするものであ
る。
では、図３（ａ）のように半導体素子を完全に分離する
ようなレジスト膜形状であった。これに対して、本発明
の実施形態１では、隣り合った半導体素子１ｂ上に形成
されるレジスト膜１２が橋架部１２ａを介して結合した
レジスト膜形状となっていることを特徴とするものであ
る。
【００３３】レジスト膜１２が橋架部１２ａを介して結
合した状態で図１（ｂ）、（ｃ）のように、エッチング
処理を行なうと、レジスト膜１２のない部分が除去さ
れ、結果として、隣り合った半導体素子１ｂ同士が一部
で結合された状態に素子分離される。隣り合った半導体
素子１ｂ同士の一部を結合する結合部１ｂ’は、レジス
ト膜１２の橋架部１２ａで被覆されてエッチング液で除
去されずに残った部分である。
合した状態で図１（ｂ）、（ｃ）のように、エッチング
処理を行なうと、レジスト膜１２のない部分が除去さ
れ、結果として、隣り合った半導体素子１ｂ同士が一部
で結合された状態に素子分離される。隣り合った半導体
素子１ｂ同士の一部を結合する結合部１ｂ’は、レジス
ト膜１２の橋架部１２ａで被覆されてエッチング液で除
去されずに残った部分である。
【００３４】さらに図１（ｄ）に示すように、不要とな
ったレジスト膜をレジスト剥離液にて除去する。
ったレジスト膜をレジスト剥離液にて除去する。
【００３５】その後、素子分離された半導体素子１ｂの
裏面に電極４を形成する工程と、薬品処理による支持板
２からの半導体素子１ｂの剥離工程との一連の工程を行
ない（図１（ｅ），（ｆ））、次に図１（ｇ）に示すよ
うに、隣り合って一部が結合部１ｂ’で結合した一連の
半導体素子１ｂの群を保持治具５で両面から挾んで固定
し、貼付け材３を処理液で溶解させる。
裏面に電極４を形成する工程と、薬品処理による支持板
２からの半導体素子１ｂの剥離工程との一連の工程を行
ない（図１（ｅ），（ｆ））、次に図１（ｇ）に示すよ
うに、隣り合って一部が結合部１ｂ’で結合した一連の
半導体素子１ｂの群を保持治具５で両面から挾んで固定
し、貼付け材３を処理液で溶解させる。
【００３６】本発明の実施形態１によれば、隣り合う半
導体素子１ｂ同士の一部１ｂ’が結合部１ｂ’で結合さ
れているため、半導体素子１ｂの群から貼付け材３を除
去しても、半導体素子１ｂの群は定型性を保持してお
り、そのため、半導体素子１ｂの列が乱れたり、その姿
勢が不揃いになることがない。
導体素子１ｂ同士の一部１ｂ’が結合部１ｂ’で結合さ
れているため、半導体素子１ｂの群から貼付け材３を除
去しても、半導体素子１ｂの群は定型性を保持してお
り、そのため、半導体素子１ｂの列が乱れたり、その姿
勢が不揃いになることがない。
【００３７】その後、図１（ｈ）、（ｉ）に示すよう
に、半導体素子１ｂを粘着テープ７に貼付けて引伸すこ
とにより、粘着テープ７の引伸し時のエキスパント作用
と粘着テープ７と半導体素子１ｂの接着力により、半導
体素子１ｂの整列性を維持したまま隣り合った半導体素
子１ｂ間の結合部１ｂ’を破断して個々の半導体素子１
ｂに分離する。
に、半導体素子１ｂを粘着テープ７に貼付けて引伸すこ
とにより、粘着テープ７の引伸し時のエキスパント作用
と粘着テープ７と半導体素子１ｂの接着力により、半導
体素子１ｂの整列性を維持したまま隣り合った半導体素
子１ｂ間の結合部１ｂ’を破断して個々の半導体素子１
ｂに分離する。
【００３８】本発明の実施形態１において、隣り合う半
導体素子１ｂの一部を連結する結合部１ｂ’の形状寸法
については、図１（ｊ）、（ｋ）に示すように結合部１
ｂにＶ字状の溝１３を設けることにより、確実に溝１３
の部分から分離させることができる。溝１３の部分の寸
法ｌ3は２０μｍ〜４０μｍ程度とし、厚みｌ4は裏面研
摩・浸食後のウェーハ厚みの２０μｍ〜４０μｍとする
のが望ましい。
導体素子１ｂの一部を連結する結合部１ｂ’の形状寸法
については、図１（ｊ）、（ｋ）に示すように結合部１
ｂにＶ字状の溝１３を設けることにより、確実に溝１３
の部分から分離させることができる。溝１３の部分の寸
法ｌ3は２０μｍ〜４０μｍ程度とし、厚みｌ4は裏面研
摩・浸食後のウェーハ厚みの２０μｍ〜４０μｍとする
のが望ましい。
【００３９】（実施形態２）図２は、本発明の実施形態
２を示す図であって、（ａ）は、半導体素子を部分的に
結合する結合部を破断して素子分離した状態を示す平面
図、（ｂ），（ｄ）は平面図、（ｃ），（ｅ）は側面図
である。
２を示す図であって、（ａ）は、半導体素子を部分的に
結合する結合部を破断して素子分離した状態を示す平面
図、（ｂ），（ｄ）は平面図、（ｃ），（ｅ）は側面図
である。
【００４０】前記実施形態１では、隣り合う縦横の半導
体素子１ｂ相互間を全面的に結合部１ｂ’で結合させる
ことにより、定型性を保持させているが、図２（ｂ）、
（ｃ）に示す実施形態２は、隣り合う半導体素子１ｂの
うち必要最小限の範囲で部分的に結合部１ｂ’で結合さ
せて定型性を保持させたものである。図２（ｂ），
（ｃ）は、半導体素子１ｂを部分的に結合する結合部１
ｂ’を破断して素子分離した状態を示す図であるため、
結合部１ｂ’は点線にて表現している。
体素子１ｂ相互間を全面的に結合部１ｂ’で結合させる
ことにより、定型性を保持させているが、図２（ｂ）、
（ｃ）に示す実施形態２は、隣り合う半導体素子１ｂの
うち必要最小限の範囲で部分的に結合部１ｂ’で結合さ
せて定型性を保持させたものである。図２（ｂ），
（ｃ）は、半導体素子１ｂを部分的に結合する結合部１
ｂ’を破断して素子分離した状態を示す図であるため、
結合部１ｂ’は点線にて表現している。
【００４１】また、以上の実施形態では、半導体素子１
ｂ自体を結合していたが、これに代えて、図２（ｄ），
（ｅ）に示すように、半導体素子１ｂの裏面に形成され
た電極４同士を結合部１ｂ’で結合させて定型性を保持
するようにしてもよい。
ｂ自体を結合していたが、これに代えて、図２（ｄ），
（ｅ）に示すように、半導体素子１ｂの裏面に形成され
た電極４同士を結合部１ｂ’で結合させて定型性を保持
するようにしてもよい。
【００４２】
【発明の効果】以上説明したように本発明によれば、半
導体素子の分離において、完全に素子を分離せず、それ
ぞれの半導体素子の一部を接続した状態を保持して貼付
け材を溶解させるため、貼付け材の溶解後も半導体素子
の整列性が維持でき、その状態で粘着テープに貼付け引
伸しすることで半導体素子を分離することができる。
導体素子の分離において、完全に素子を分離せず、それ
ぞれの半導体素子の一部を接続した状態を保持して貼付
け材を溶解させるため、貼付け材の溶解後も半導体素子
の整列性が維持でき、その状態で粘着テープに貼付け引
伸しすることで半導体素子を分離することができる。
【００４３】さらに、半導体素子群から貼付け材を除去
しても、半導体素子群は定型性を保持しており、そのた
め、半導体素子の列が乱れたり、その姿勢が不揃いにな
ることがなく、素子分離した半導体素子をトレーに移替
える必要がなく、自動マウンタ工程に直接半導体素子を
供給することができ、生産性を向上させることができ
る。
しても、半導体素子群は定型性を保持しており、そのた
め、半導体素子の列が乱れたり、その姿勢が不揃いにな
ることがなく、素子分離した半導体素子をトレーに移替
える必要がなく、自動マウンタ工程に直接半導体素子を
供給することができ、生産性を向上させることができ
る。
【００４４】さらに隣り合う半導体素子の一部を連結す
る結合部に溝を設けることにより、確実に溝の部分から
分離させることができる。
る結合部に溝を設けることにより、確実に溝の部分から
分離させることができる。
【図１】本発明の実施形態１に係る半導体ウェーハの製
造方法を工程順に示す図である。
造方法を工程順に示す図である。
【図２】本発明の実施形態２に係る半導体ウェーハの製
造方法を工程順に示す図である。
造方法を工程順に示す図である。
【図３】従来例に係る半導体ウェーハの製造方法を工程
順に示す図である。
順に示す図である。
【図４】素子形成からマウントまでの一連の工程を示す
フロー図である。
フロー図である。
１ａ 半導体ウェーハ １ｂ 半導体素子 ２ 支持板 ３ 貼付け材 ４ 裏面電極 ５ 保持治具 ６ 開口孔 ７ 粘着テープ ８ リング状の治具 ９ ゴム製リング １０ トレー １１ 溝 １２ レジスト膜 １３ Ｖ字状の溝
Claims (6)
- 【請求項１】 半導体素子群に貼付けた貼付け材を溶解
した後に、個々の半導体素子に分離する半導体ウェーハ
の製造方法であって、 貼付け材に貼付けられた半導体素子相互間を結合して定
型性を保持し、この状態で貼付け材を溶解し、 その後、半導体素子相互間の結合部を破断して、個々の
半導体素子に分離することを特徴とする半導体ウェーハ
の製造方法。 - 【請求項２】 前記半導体素子自体を結合して定型性を
保持することを特徴とする請求項１に記載の半導体ウェ
ーハの製造方法。 - 【請求項３】 前記半導体素子に形成した電極を結合し
て定型性を保持することを特徴とする請求項１に記載の
半導体ウェーハの製造方法。 - 【請求項４】 前記半導体素子同士を連結する結合部に
溝を設け、溝に沿って破断することを特徴とする請求項
１、２又は３に記載の半導体ウェーハの製造方法。 - 【請求項５】 隣り合う半導体素子を全面的に結合させ
て定型性を保持することを特徴とする請求項１、２、３
又は４に記載の半導体ウェーハの製造方法。 - 【請求項６】 隣り合う半導体素子を部分的に結合させ
て定型性を保持することを特徴とする請求項２、３又は
４に記載の半導体ウェーハの製造方法。
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| JP17825197A JP3328167B2 (ja) | 1997-07-03 | 1997-07-03 | 半導体ウェーハの製造方法 |
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| JP (1) | JP3328167B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002134440A (ja) * | 2000-10-27 | 2002-05-10 | Tokuyama Corp | 基板の処理方法及びそれに用いるトレー |
| WO2004105109A1 (ja) * | 2003-05-22 | 2004-12-02 | Tokyo Seimitsu Co., Ltd. | ダイシング装置 |
| JP2015144197A (ja) * | 2014-01-31 | 2015-08-06 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
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-
1997
- 1997-07-03 JP JP17825197A patent/JP3328167B2/ja not_active Expired - Fee Related
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| JPWO2004105109A1 (ja) * | 2003-05-22 | 2006-07-20 | 株式会社東京精密 | ダイシング装置 |
| JP4640173B2 (ja) * | 2003-05-22 | 2011-03-02 | 株式会社東京精密 | ダイシング装置 |
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| US9368405B2 (en) | 2014-01-31 | 2016-06-14 | Sumitomo Electric Device Innovations, Inc. | Method for manufacturing semiconductor device |
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