JPH11261079A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JPH11261079A JPH11261079A JP10351719A JP35171998A JPH11261079A JP H11261079 A JPH11261079 A JP H11261079A JP 10351719 A JP10351719 A JP 10351719A JP 35171998 A JP35171998 A JP 35171998A JP H11261079 A JPH11261079 A JP H11261079A
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
- B81C1/00246—Monolithic integration, i.e. micromechanical structure and electronic processing unit are integrated on the same substrate
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C2203/00—Forming microstructural systems
- B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
- B81C2203/0707—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure
- B81C2203/0735—Post-CMOS, i.e. forming the micromechanical structure after the CMOS circuit
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Pressure Sensors (AREA)
- Measuring Fluid Pressure (AREA)
Abstract
(57)【要約】
【課題】 検出エレメントを有し、そのトポグラフィに
関連する問題を解消する信頼性の高い半導体素子を提供
する。 【解決手段】 半導体素子（５０）は、検出エレメント
（３０）およびトランジスタ（４０）を有する。検出エ
レメントは、基板（１０）内のキャビティ（１１）に形
成される。検出エレメント（３０）は、一部エピタキシ
ャル堆積プロセスを用いて形成され、ポリシリコンのよ
うな導電性物質（１８）でキャビティ（１１）を充填す
る。誘電体層（１７）を用いて、検出エレメント（３
０）を基板（１０）から電気的に分離する。
関連する問題を解消する信頼性の高い半導体素子を提供
する。 【解決手段】 半導体素子（５０）は、検出エレメント
（３０）およびトランジスタ（４０）を有する。検出エ
レメントは、基板（１０）内のキャビティ（１１）に形
成される。検出エレメント（３０）は、一部エピタキシ
ャル堆積プロセスを用いて形成され、ポリシリコンのよ
うな導電性物質（１８）でキャビティ（１１）を充填す
る。誘電体層（１７）を用いて、検出エレメント（３
０）を基板（１０）から電気的に分離する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、半導体
素子に関し、更に特定すれば、集積回路の一部として形
成される検出素子に関するものである。
素子に関し、更に特定すれば、集積回路の一部として形
成される検出素子に関するものである。
【０００２】
【従来の技術】加速度計，ジャイロ，圧力センサ等のよ
うな検出素子は、当技術分野では既知である。検出素子
の機能性(functionality) を最大に高めるためには、検
出エレメントを基板上に電界効果トランジスタ（ＦＥ
Ｔ）のような隣接する論理トランジスタと共に形成し、
検出エレメントが発生する情報を監視し、適正な電気的
応答を与えることが望ましい。検出エレメントを有する
集積回路の製造コストを最小に抑えるためには、検出エ
レメントを作成するために用いられるプロセスを、ＦＥ
Ｔを作成するために用いられるプロセスと統合すること
が望ましい。
うな検出素子は、当技術分野では既知である。検出素子
の機能性(functionality) を最大に高めるためには、検
出エレメントを基板上に電界効果トランジスタ（ＦＥ
Ｔ）のような隣接する論理トランジスタと共に形成し、
検出エレメントが発生する情報を監視し、適正な電気的
応答を与えることが望ましい。検出エレメントを有する
集積回路の製造コストを最小に抑えるためには、検出エ
レメントを作成するために用いられるプロセスを、ＦＥ
Ｔを作成するために用いられるプロセスと統合すること
が望ましい。
【０００３】ＦＥＴを形成するために用いるのと同一基
板上に検出エレメントを形成する際の問題として、一般
に検出エレメントに伴うトポグラフィ(topography)のた
めに、ＦＥＴを規定するために用いるフォトリソグラフ
・プロセスが複雑化することがあげられる。一般的に、
検出エレメントは、ミクロン未満の微細なトポグラフィ
を有する。かかるトポグラフィは、基板全体に均一にフ
ォトレジストを分与することを困難とし、しかも当該ト
ポグラフィの解像を行う(resolve) のに十分な焦点深度
を有するフォトリソグラフ・プロセスを必要とする。
板上に検出エレメントを形成する際の問題として、一般
に検出エレメントに伴うトポグラフィ(topography)のた
めに、ＦＥＴを規定するために用いるフォトリソグラフ
・プロセスが複雑化することがあげられる。一般的に、
検出エレメントは、ミクロン未満の微細なトポグラフィ
を有する。かかるトポグラフィは、基板全体に均一にフ
ォトレジストを分与することを困難とし、しかも当該ト
ポグラフィの解像を行う(resolve) のに十分な焦点深度
を有するフォトリソグラフ・プロセスを必要とする。
【０００４】今日、この問題を解決する２つの別個の手
法がある。第１の手法は、基板上にエピタキシャル・シ
リコン層を形成する。エピタキシャル・シリコン層にバ
イポーラ・トランジスタを形成し、エピタキシャル層の
外側にセンサを造形する。この手法の一例が、P.T. Gen
nissen et al. の"Applications of bipolar compatibl
e epitaxial polysilicon" SPIE Vol. 2882,第５９ない
し６５ページに示されている。しかしながら、この技法
は、エピタキシャル層を形成することによる複雑性の増
大を招き、センサとエピタキシャル層との間には限られ
た電気的分離が備えられるに過ぎない。
法がある。第１の手法は、基板上にエピタキシャル・シ
リコン層を形成する。エピタキシャル・シリコン層にバ
イポーラ・トランジスタを形成し、エピタキシャル層の
外側にセンサを造形する。この手法の一例が、P.T. Gen
nissen et al. の"Applications of bipolar compatibl
e epitaxial polysilicon" SPIE Vol. 2882,第５９ない
し６５ページに示されている。しかしながら、この技法
は、エピタキシャル層を形成することによる複雑性の増
大を招き、センサとエピタキシャル層との間には限られ
た電気的分離が備えられるに過ぎない。
【０００５】異なる手法の一例が、J.H. Smith et al.
の"Embedded Micromechanical Devices for the Monoli
thic Integration of MEMS with CMOS", Proc. 1995 IE
DM,第６０９ないし６１２ページに示されている。通
常、この代替手法は、相補金属酸化物半導体（ＣＭＯ
Ｓ）処理工程の簡素性を利用して、窪ませたキャビティ
内にセンサを形成する。しかしながら、この手法は、従
来の化学蒸着（ＣＶＤ）手法の処理能力に限定される。
即ち、ＣＶＤプロセスは、形成可能な膜の厚さに限定さ
れる。その結果、この手法を用いて形成したセンサは、
その最大サイズおよびトポグラフィに限界がある。
の"Embedded Micromechanical Devices for the Monoli
thic Integration of MEMS with CMOS", Proc. 1995 IE
DM,第６０９ないし６１２ページに示されている。通
常、この代替手法は、相補金属酸化物半導体（ＣＭＯ
Ｓ）処理工程の簡素性を利用して、窪ませたキャビティ
内にセンサを形成する。しかしながら、この手法は、従
来の化学蒸着（ＣＶＤ）手法の処理能力に限定される。
即ち、ＣＶＤプロセスは、形成可能な膜の厚さに限定さ
れる。その結果、この手法を用いて形成したセンサは、
その最大サイズおよびトポグラフィに限界がある。
【０００６】
【発明が解決しようとする課題】したがって、検出エレ
メントを有し、当該検出エレメントのトポグラフィに関
連する問題を解消する集積回路を形成する方法を提供す
る必要がある。かかる素子は、製造の複雑性が緩和さ
れ、したがって従来の既知の素子よりも信頼性高くしか
も低い製造コストで製造することができよう。
メントを有し、当該検出エレメントのトポグラフィに関
連する問題を解消する集積回路を形成する方法を提供す
る必要がある。かかる素子は、製造の複雑性が緩和さ
れ、したがって従来の既知の素子よりも信頼性高くしか
も低い製造コストで製造することができよう。
【０００７】
【発明の実施の形態】図１は、本発明の製造プロセスの
初期段階における、半導体素子５０の断面図である。好
ましくは、半導体素子５０は、検出エレメントと、当該
検出エレメントが発生する情報を処理するために用いら
れるトランジスタとを備えている。以下で更に詳しく説
明するが、本発明のプロセスは、窪んだキャビティ内に
検出エレメントを形成するので、検出エレメントに伴う
トポグラフィが、基板上面上におけるトランジスタの形
成に影響を及ぼすことはない。
初期段階における、半導体素子５０の断面図である。好
ましくは、半導体素子５０は、検出エレメントと、当該
検出エレメントが発生する情報を処理するために用いら
れるトランジスタとを備えている。以下で更に詳しく説
明するが、本発明のプロセスは、窪んだキャビティ内に
検出エレメントを形成するので、検出エレメントに伴う
トポグラフィが、基板上面上におけるトランジスタの形
成に影響を及ぼすことはない。
【０００８】以下に説明する例では、半導体素子５０を
基板１０上に形成する。基板１０は、シリコンのような
均一物質で作られた単結晶均質基板である。他の実施例
では、基板１０は、他の均一物質で作ることも可能であ
り、更に、ガリウム砒素、燐化インディウム等のような
化合物半導体基板とすることも可能である。
基板１０上に形成する。基板１０は、シリコンのような
均一物質で作られた単結晶均質基板である。他の実施例
では、基板１０は、他の均一物質で作ることも可能であ
り、更に、ガリウム砒素、燐化インディウム等のような
化合物半導体基板とすることも可能である。
【０００９】半導体素子５０の形成は、基板１０の上面
２０上にハード・マスク１４を形成することを含む。ハ
ード・マスク１４は、二酸化シリコンまたは窒化シリコ
ンのような、一般的に用いられているマスキング材料の
単一層または多層積層体とすることができる。ハード・
マスク１４を形成するには、化学蒸着（ＣＶＤ）または
プラズマ・エンハンス化学蒸着（ＰＥＣＶＤ）プロセス
を用いることができる。フォトリソグラフ・マスクおよ
びエッチング・プロセスを用いて、ハード・マスク１４
にパターニングを行い、基板１０の上面２０の一部を露
出させる。
２０上にハード・マスク１４を形成することを含む。ハ
ード・マスク１４は、二酸化シリコンまたは窒化シリコ
ンのような、一般的に用いられているマスキング材料の
単一層または多層積層体とすることができる。ハード・
マスク１４を形成するには、化学蒸着（ＣＶＤ）または
プラズマ・エンハンス化学蒸着（ＰＥＣＶＤ）プロセス
を用いることができる。フォトリソグラフ・マスクおよ
びエッチング・プロセスを用いて、ハード・マスク１４
にパターニングを行い、基板１０の上面２０の一部を露
出させる。
【００１０】その後、エッチング・プロセスを用いてキ
ャビティ１１を形成するが、キャビティ１１は基板１０
の上面２０から延びるように形成する。キャビティ１１
を形成するには、ウエット・エッチング・プロセスまた
は反応性イオン・エッチング（ＲＩＥ）プロセスのよう
な、種々の技術を用いることができる。好ましくは、水
素フッ素酸を含有するウエット・エッチング液，テトラ
メチルアンモニウム水酸化物（ＴＭＡＨ：tetramethyla
mmoniumhydroxide），または水酸化カリウムを用いる。
ウエット・エッチング・プロセスは、キャビティ１１が
側面１２を有し、これが底面１３に向かって漸減するよ
うにこれを形成する。図１に示すように、キャビティの
側面１２および底面１３は、同じ均一物質で作られた基
板１０の部分を露出させる（即ち、キャビティ１１は、
一貫性があり、均質であり、好ましくは同じドーピング
濃度または抵抗率を有する基板１０の部分を露出させ
る）。
ャビティ１１を形成するが、キャビティ１１は基板１０
の上面２０から延びるように形成する。キャビティ１１
を形成するには、ウエット・エッチング・プロセスまた
は反応性イオン・エッチング（ＲＩＥ）プロセスのよう
な、種々の技術を用いることができる。好ましくは、水
素フッ素酸を含有するウエット・エッチング液，テトラ
メチルアンモニウム水酸化物（ＴＭＡＨ：tetramethyla
mmoniumhydroxide），または水酸化カリウムを用いる。
ウエット・エッチング・プロセスは、キャビティ１１が
側面１２を有し、これが底面１３に向かって漸減するよ
うにこれを形成する。図１に示すように、キャビティの
側面１２および底面１３は、同じ均一物質で作られた基
板１０の部分を露出させる（即ち、キャビティ１１は、
一貫性があり、均質であり、好ましくは同じドーピング
濃度または抵抗率を有する基板１０の部分を露出させ
る）。
【００１１】キャビティ１１の深さ（図１において括弧
１５で示す）は、エッチング・プロセスの長さによって
制御し、その中に検出エレメントを形成し収容するよう
に十分深くすることができる。好ましくは、キャビティ
１１の深さは少なくとも１ミクロンであり、典型的に、
少なくとも４ないし６ミクロンの深さを有する。以下で
更に詳しく説明するが、検出エレメントを形成するため
の既知の技術は、センサを形成するために用いられる堆
積プロセスによって制限される。これらの堆積プロセス
は、厚さ１ミクロン以上の層を形成する際に困難を生ず
る。その結果、検出エレメントを収容するために形成さ
れるいずれのキャビティも、その深さが制限されること
になる。対照的に、本発明にはこのようなプロセスの制
限がなく、そのため、キャビティ１１の深さおよびキャ
ビティ１１内に形成される検出エレメントのトポグラフ
ィは、もはや厚さの制約による制限は受けない。したが
って、キャビティ１１の深さは、４ミクロン以上、また
は必要であれば６ミクロン以上にすることも可能であ
る。
１５で示す）は、エッチング・プロセスの長さによって
制御し、その中に検出エレメントを形成し収容するよう
に十分深くすることができる。好ましくは、キャビティ
１１の深さは少なくとも１ミクロンであり、典型的に、
少なくとも４ないし６ミクロンの深さを有する。以下で
更に詳しく説明するが、検出エレメントを形成するため
の既知の技術は、センサを形成するために用いられる堆
積プロセスによって制限される。これらの堆積プロセス
は、厚さ１ミクロン以上の層を形成する際に困難を生ず
る。その結果、検出エレメントを収容するために形成さ
れるいずれのキャビティも、その深さが制限されること
になる。対照的に、本発明にはこのようなプロセスの制
限がなく、そのため、キャビティ１１の深さおよびキャ
ビティ１１内に形成される検出エレメントのトポグラフ
ィは、もはや厚さの制約による制限は受けない。したが
って、キャビティ１１の深さは、４ミクロン以上、また
は必要であれば６ミクロン以上にすることも可能であ
る。
【００１２】次に図２を参照すると、半導体素子５０の
製造は、適切なウエット・エッチング・プロセスによっ
てハード・マスク１４を除去する工程に進む。基板１０
の上面２０、ならびにキャビティ１１の側面１２および
底面１３に沿って、誘電体層１７を形成する。誘電体層
１７を形成するには、熱酸化プロセスを用い、厚さが約
１００オングストローム（Å）ないし５，０００Åの二
酸化シリコン層を成長させる。また、誘電体層１７を形
成するためにＣＶＤまたはＰＥＣＶＤプロセスを用い、
二酸化シリコン，窒化シリコン，または同様の物質を堆
積することも可能である。誘電体層１７は、キャビティ
１１の露出面に沿って形成するので、キャビティ１１内
に形成する検出エレメントは、基板１０から電気的に分
離される。
製造は、適切なウエット・エッチング・プロセスによっ
てハード・マスク１４を除去する工程に進む。基板１０
の上面２０、ならびにキャビティ１１の側面１２および
底面１３に沿って、誘電体層１７を形成する。誘電体層
１７を形成するには、熱酸化プロセスを用い、厚さが約
１００オングストローム（Å）ないし５，０００Åの二
酸化シリコン層を成長させる。また、誘電体層１７を形
成するためにＣＶＤまたはＰＥＣＶＤプロセスを用い、
二酸化シリコン，窒化シリコン，または同様の物質を堆
積することも可能である。誘電体層１７は、キャビティ
１１の露出面に沿って形成するので、キャビティ１１内
に形成する検出エレメントは、基板１０から電気的に分
離される。
【００１３】その後、半導体素子５０を形成するプロセ
スは、キャビティ１１内における検出エレメント３０の
形成に進む。以下に続く例では、検出エレメント３０は
加速度計であり、半導体素子５０に加えられる加速度の
大きさおよび方向を検出するために用いられる。尚、以
下に続く例は、本発明の特定実施例の１つに過ぎないこ
とは理解されよう。検出エレメント３０は、ジャイロ，
バルブ，可動平行板コンデンサ，圧力センサ，化学セン
サ等を含む、種々の検出素子とすることができる。更
に、以下の例では、検出エレメント３０は、キャビティ
１１内に完全に収まるように形成する。また、検出エレ
メント３０の形成では、検出エレメント３０の大部分ま
たは小部分のみをキャビティ１１内に形成することも可
能である。
スは、キャビティ１１内における検出エレメント３０の
形成に進む。以下に続く例では、検出エレメント３０は
加速度計であり、半導体素子５０に加えられる加速度の
大きさおよび方向を検出するために用いられる。尚、以
下に続く例は、本発明の特定実施例の１つに過ぎないこ
とは理解されよう。検出エレメント３０は、ジャイロ，
バルブ，可動平行板コンデンサ，圧力センサ，化学セン
サ等を含む、種々の検出素子とすることができる。更
に、以下の例では、検出エレメント３０は、キャビティ
１１内に完全に収まるように形成する。また、検出エレ
メント３０の形成では、検出エレメント３０の大部分ま
たは小部分のみをキャビティ１１内に形成することも可
能である。
【００１４】検出エレメント３０の下部１９を形成する
には、キャビティ１１の底面１３上に導電性物質層を堆
積し、これにパターニングを行う。好ましくは、検出エ
レメント３０の下部は、ＣＶＤプロセスを用いて形成す
るポリシリコンで作成するが、アルミニウム等のような
他の適した物質も使用可能である。検出エレメント３０
の下部１９は、検出エレメント３０と基板１０上に形成
されるトランジスタとの間に電気的接続を行うために用
いられる。 二酸化シリコン，フォスフォシリケート・
ガラス（ＰＳＧ：phosphosilicate glass ）等のような
犠牲物質をキャビティ１１内に形成し、これにパターニ
ングを行うことにより、一時的構造２１を備える。一時
的構造２１は、検出エレメント３０の諸部分を規定する
ために用いられ、更に、一時的構造２１を後に除去した
際に、検出エレメント３０内部に必要な空気ギャップを
形成するために用いられる。
には、キャビティ１１の底面１３上に導電性物質層を堆
積し、これにパターニングを行う。好ましくは、検出エ
レメント３０の下部は、ＣＶＤプロセスを用いて形成す
るポリシリコンで作成するが、アルミニウム等のような
他の適した物質も使用可能である。検出エレメント３０
の下部１９は、検出エレメント３０と基板１０上に形成
されるトランジスタとの間に電気的接続を行うために用
いられる。 二酸化シリコン，フォスフォシリケート・
ガラス（ＰＳＧ：phosphosilicate glass ）等のような
犠牲物質をキャビティ１１内に形成し、これにパターニ
ングを行うことにより、一時的構造２１を備える。一時
的構造２１は、検出エレメント３０の諸部分を規定する
ために用いられ、更に、一時的構造２１を後に除去した
際に、検出エレメント３０内部に必要な空気ギャップを
形成するために用いられる。
【００１５】導電性物質層を以降導電性物質１８と呼ぶ
が、これを誘電体層１７および一時的構造２１上に形成
する。導電層１８を形成するには、基板１０をエピタキ
シャル反応器（図示せず）の中に配置し、エピタキシャ
ル堆積プロセスを用いてポリシリコン層を堆積する。導
電層１８の形成の間、適切なドーパントを反応プロセス
に添加することにより、導電性物質１８に所望の電気的
特性を与える。典型的に、エピタキシャル堆積プロセス
を用いてシリコン層を形成し、これが下地構造の単結晶
パターンと同一となる(replicate) 。しかしながら、本
発明では、シリコン層の堆積によって、性質上多結晶で
ある層が形成される。何故なら、下地の誘電体層１７お
よび一時的構造２１は、性質上アモルファスであるの
で、繰り返すべき結晶格子がないためである。
が、これを誘電体層１７および一時的構造２１上に形成
する。導電層１８を形成するには、基板１０をエピタキ
シャル反応器（図示せず）の中に配置し、エピタキシャ
ル堆積プロセスを用いてポリシリコン層を堆積する。導
電層１８の形成の間、適切なドーパントを反応プロセス
に添加することにより、導電性物質１８に所望の電気的
特性を与える。典型的に、エピタキシャル堆積プロセス
を用いてシリコン層を形成し、これが下地構造の単結晶
パターンと同一となる(replicate) 。しかしながら、本
発明では、シリコン層の堆積によって、性質上多結晶で
ある層が形成される。何故なら、下地の誘電体層１７お
よび一時的構造２１は、性質上アモルファスであるの
で、繰り返すべき結晶格子がないためである。
【００１６】エピタキシャル反応器内において単一の堆
積プロセスを用いることの利点は、ＣＶＤを用いる既知
の製造プロセスの場合のような、導電性物質１８の厚さ
制限がないことである。従来のＣＶＤ堆積プロセスは、
厚さが約２ミクロンまでの膜を堆積するためにしか用い
ることができないという、実用上の制限がある。ＣＶＤ
プロセスのこの性質のために、２ミクロンより厚い膜を
形成することはできない。これは、ＣＶＤプロセスの方
が堆積速度が遅いこと、ＣＶＤ反応チャンバの内側に沿
って蓄積される粒子量によるものである。その結果、Ｃ
ＶＤ堆積プロセスによって形成する検出エレメントは、
複数の堆積を用いて形成しなければならない。更に、Ｃ
ＶＤプロセスを用いて作られた検出エレメントを収容す
るために用いられるキャビティの深さも、キャビティ内
のステップ・カバレッジ(step coverage) ，およびＣＶ
Ｄプロセスによって堆積可能な膜の最大厚さのために制
限される。 対照的に、本発明におけるエピタキシャル
・プロセスの使用は、１回の堆積プロセスを用いてより
厚いポリシリコン膜を形成する能力を利用する。その結
果、キャビティ１１の深さは、必要であれば増大させる
ことができ、多数のＣＶＤプロセスを用いて検出エレメ
ントを形成する必要性をなくすことによって、半導体素
子５０を形成する製造コストが低減する。また、本発明
のプロセスは、エピタキシャル・プロセスを用いてキャ
ビティ１１を導電性物質１８で完全に充填可能であると
いう点において、既知のプロセスよりも簡素である。言
い換えると、導電性物質１８は、キャビティ１１の深さ
よりも大きな厚さを有することが好ましい。これが望ま
しいのは、キャビティ１１の未使用部分を全て導電性物
質１８で充填することによって、キャビティ１１のトポ
グラフィがフォトリソグラフ・プロセスに与える影響
を、大幅に減少させることが可能となるからである。
積プロセスを用いることの利点は、ＣＶＤを用いる既知
の製造プロセスの場合のような、導電性物質１８の厚さ
制限がないことである。従来のＣＶＤ堆積プロセスは、
厚さが約２ミクロンまでの膜を堆積するためにしか用い
ることができないという、実用上の制限がある。ＣＶＤ
プロセスのこの性質のために、２ミクロンより厚い膜を
形成することはできない。これは、ＣＶＤプロセスの方
が堆積速度が遅いこと、ＣＶＤ反応チャンバの内側に沿
って蓄積される粒子量によるものである。その結果、Ｃ
ＶＤ堆積プロセスによって形成する検出エレメントは、
複数の堆積を用いて形成しなければならない。更に、Ｃ
ＶＤプロセスを用いて作られた検出エレメントを収容す
るために用いられるキャビティの深さも、キャビティ内
のステップ・カバレッジ(step coverage) ，およびＣＶ
Ｄプロセスによって堆積可能な膜の最大厚さのために制
限される。 対照的に、本発明におけるエピタキシャル
・プロセスの使用は、１回の堆積プロセスを用いてより
厚いポリシリコン膜を形成する能力を利用する。その結
果、キャビティ１１の深さは、必要であれば増大させる
ことができ、多数のＣＶＤプロセスを用いて検出エレメ
ントを形成する必要性をなくすことによって、半導体素
子５０を形成する製造コストが低減する。また、本発明
のプロセスは、エピタキシャル・プロセスを用いてキャ
ビティ１１を導電性物質１８で完全に充填可能であると
いう点において、既知のプロセスよりも簡素である。言
い換えると、導電性物質１８は、キャビティ１１の深さ
よりも大きな厚さを有することが好ましい。これが望ま
しいのは、キャビティ１１の未使用部分を全て導電性物
質１８で充填することによって、キャビティ１１のトポ
グラフィがフォトリソグラフ・プロセスに与える影響
を、大幅に減少させることが可能となるからである。
【００１７】次に図３に移ると、半導体素子５０の形成
は、続いて、適切な化学機械式研摩（ＣＭＰ：chemical
-mechanical polish）プロセスを用い、導電性物質１８
の過剰部分を除去し、誘電体層１７の上面２６とほぼ同
一面の平面２５を形成する。好適なプロセスでは、誘電
体層１７はＣＭＰプロセスのエッチ・ストップとして機
能し、更にＣＭＰプロセスの間、基板１０の上面２０が
露出するのを防止するようにも機能する。ＣＭＰプロセ
スを継続させ、基板１０の上面２０上にある誘電体層１
７の部分も除去することが望ましい場合もある。したが
って、その場合、導電性物質１８の平面２５は、基板１
０の上面２０と実質的に同一面となる。
は、続いて、適切な化学機械式研摩（ＣＭＰ：chemical
-mechanical polish）プロセスを用い、導電性物質１８
の過剰部分を除去し、誘電体層１７の上面２６とほぼ同
一面の平面２５を形成する。好適なプロセスでは、誘電
体層１７はＣＭＰプロセスのエッチ・ストップとして機
能し、更にＣＭＰプロセスの間、基板１０の上面２０が
露出するのを防止するようにも機能する。ＣＭＰプロセ
スを継続させ、基板１０の上面２０上にある誘電体層１
７の部分も除去することが望ましい場合もある。したが
って、その場合、導電性物質１８の平面２５は、基板１
０の上面２０と実質的に同一面となる。
【００１８】フォトリソグラフ・マスクおよびエッチン
グ・プロセスを用いて、図３に示すように導電層１８に
パターニングを行い、検出エレメント３０の残り部分を
規定する。この例では、導電性物質１８はフィンガ２
７，２８を与え、これらを用いて、半導体素子５０に加
えられる加速度を検出する。図示のように、導電性物質
１８の一部が、キャビティ１１の側面１２に沿って残留
し、物質のリング４９を形成する。この導電性物質１８
の部分は、検出エレメント３０のトポグラフィまたはキ
ャビティ１１の存在が後続のフォトリソグラフ・プロセ
スに与える影響を最小に抑えるために残す。導電性物質
１８のこの部分（リング４９）は、基板１０からは電気
的に分離されている。何故なら、誘電体層１７がキャビ
ティ１１の側面１２と導電性物質１８との間にあるから
である。
グ・プロセスを用いて、図３に示すように導電層１８に
パターニングを行い、検出エレメント３０の残り部分を
規定する。この例では、導電性物質１８はフィンガ２
７，２８を与え、これらを用いて、半導体素子５０に加
えられる加速度を検出する。図示のように、導電性物質
１８の一部が、キャビティ１１の側面１２に沿って残留
し、物質のリング４９を形成する。この導電性物質１８
の部分は、検出エレメント３０のトポグラフィまたはキ
ャビティ１１の存在が後続のフォトリソグラフ・プロセ
スに与える影響を最小に抑えるために残す。導電性物質
１８のこの部分（リング４９）は、基板１０からは電気
的に分離されている。何故なら、誘電体層１７がキャビ
ティ１１の側面１２と導電性物質１８との間にあるから
である。
【００１９】導電性物質１８によって充填されるキャビ
ティ１１の量は、様々に変化する可能性があり、検出エ
レメント３０の形状に大きく依存する。本発明の多くの
実施例では、キャビティ１１の側面１２に沿った部分
（リング４９）のために、キャビティ１１の少なくとも
大部分が導電性物質１８で充填されると考えられる。
ティ１１の量は、様々に変化する可能性があり、検出エ
レメント３０の形状に大きく依存する。本発明の多くの
実施例では、キャビティ１１の側面１２に沿った部分
（リング４９）のために、キャビティ１１の少なくとも
大部分が導電性物質１８で充填されると考えられる。
【００２０】次に図４を参照すると、半導体素子５０の
形成は、ＦＥＴのようなトランジスタ４０の形成に進
む。トランジスタ４０を形成するには、誘電体層１７の
一部を除去し基板１０の下地部分を露出させた後に、従
来の技術を用いる。図４に示す例では、トランジスタ４
０は、二酸化シリコン層４１およびポリシリコン層４２
によって作成されたゲート構造を含む。また、トランジ
スタ４０は、ソース領域４３およびドレイン領域４４も
含み、これらの領域は基板１０の上面２０から延びる。
トランジスタ４０は検出エレメント３０に電気的に接続
可能であるので、トランジスタ４０は、加速度の大きさ
を検出または判定するか、あるいは検出エレメント３０
によって加速度が検出された場合に、所望の電気的応答
を与える。
形成は、ＦＥＴのようなトランジスタ４０の形成に進
む。トランジスタ４０を形成するには、誘電体層１７の
一部を除去し基板１０の下地部分を露出させた後に、従
来の技術を用いる。図４に示す例では、トランジスタ４
０は、二酸化シリコン層４１およびポリシリコン層４２
によって作成されたゲート構造を含む。また、トランジ
スタ４０は、ソース領域４３およびドレイン領域４４も
含み、これらの領域は基板１０の上面２０から延びる。
トランジスタ４０は検出エレメント３０に電気的に接続
可能であるので、トランジスタ４０は、加速度の大きさ
を検出または判定するか、あるいは検出エレメント３０
によって加速度が検出された場合に、所望の電気的応答
を与える。
【００２１】その後、ウエット・エッチング・プロセス
を用いて一時的構造２１（図３参照）を除去することに
より、フィンガ２７，２８を解放し、移動自在とする。
キャビティ１１内の犠牲物質を除去するには、フッ化水
素酸のウエット・エッチング溶液または同様のエッチャ
ントを用いることができる。先に与えた例では、トラン
ジスタ４０は、検出エレメント３０を構成する層を堆積
した後に形成する。尚、用途によっては、キャビティ１
１および導電性物質１８を形成する前に、トランジスタ
４０を形成することが望ましい場合もあることは理解さ
れよう。また、フィンガ２７，２８間に第２の犠牲物質
層（図示せず）を堆積し、トランジスタ４０が形成され
ている間、フィンガ２７，２８間のギャップを埋めるこ
とが望ましい場合もある。最後に、前述のように下部１
９の使用によるのではなく、上面から検出エレメント３
０に電気的接触を形成することが望ましい場合もある。
を用いて一時的構造２１（図３参照）を除去することに
より、フィンガ２７，２８を解放し、移動自在とする。
キャビティ１１内の犠牲物質を除去するには、フッ化水
素酸のウエット・エッチング溶液または同様のエッチャ
ントを用いることができる。先に与えた例では、トラン
ジスタ４０は、検出エレメント３０を構成する層を堆積
した後に形成する。尚、用途によっては、キャビティ１
１および導電性物質１８を形成する前に、トランジスタ
４０を形成することが望ましい場合もあることは理解さ
れよう。また、フィンガ２７，２８間に第２の犠牲物質
層（図示せず）を堆積し、トランジスタ４０が形成され
ている間、フィンガ２７，２８間のギャップを埋めるこ
とが望ましい場合もある。最後に、前述のように下部１
９の使用によるのではなく、上面から検出エレメント３
０に電気的接触を形成することが望ましい場合もある。
【００２２】図５は、キャビティ１１内部の検出エレメ
ント３０の空間的関係，およびいかにして導電性物質１
８の一部を残して平面を形成するのかを示すために用意
したものである。切断線４−４は、図４の断面に示した
検出エレメント３０の部分を示すために用いる。前述の
ように、導電性物質１８にパターニングを行い、キャビ
ティ１１の側面１２に沿ってリング４９を残す。また、
検出エレメント３０は、加速に応答して移動する振動質
量(seismic mass)３８，およびこの振動質量３８をリン
グ４９に取り付けるために用いられるばね領域３６も含
む。リング４９，振動質量３８，およびばね領域３６は
全て、導電性物質１８で形成する。図示のように、検出
エレメント３０のフィンガ２８は、振動質量３８に取り
付けられ、振動質量３８の移動と共に移動する。一時的
構造２１（図３およびこれに関連する前述の説明を参照
のこと）のパターニングの結果として、フィンガ２７は
検出エレメント３０下部１９の締結領域３５に取り付け
られる。その結果、フィンガ２７とフィンガ２８との間
の容量性結合を用いて振動質量３８の動きを検出し、こ
うして半導体素子５０に加えられる加速度を検出する。
ント３０の空間的関係，およびいかにして導電性物質１
８の一部を残して平面を形成するのかを示すために用意
したものである。切断線４−４は、図４の断面に示した
検出エレメント３０の部分を示すために用いる。前述の
ように、導電性物質１８にパターニングを行い、キャビ
ティ１１の側面１２に沿ってリング４９を残す。また、
検出エレメント３０は、加速に応答して移動する振動質
量(seismic mass)３８，およびこの振動質量３８をリン
グ４９に取り付けるために用いられるばね領域３６も含
む。リング４９，振動質量３８，およびばね領域３６は
全て、導電性物質１８で形成する。図示のように、検出
エレメント３０のフィンガ２８は、振動質量３８に取り
付けられ、振動質量３８の移動と共に移動する。一時的
構造２１（図３およびこれに関連する前述の説明を参照
のこと）のパターニングの結果として、フィンガ２７は
検出エレメント３０下部１９の締結領域３５に取り付け
られる。その結果、フィンガ２７とフィンガ２８との間
の容量性結合を用いて振動質量３８の動きを検出し、こ
うして半導体素子５０に加えられる加速度を検出する。
【００２３】尚、上述の検出エレメント３０は、キャビ
ティ１１内に形成可能な種々の検出エレメントの１つに
過ぎないことは理解されよう。キャビティ１１内に多数
の一時的構造および永続的構造を形成することにより、
他の形状を有する加速度計や、他の種類の検出エレメン
トでさえも形成することが可能となる。
ティ１１内に形成可能な種々の検出エレメントの１つに
過ぎないことは理解されよう。キャビティ１１内に多数
の一時的構造および永続的構造を形成することにより、
他の形状を有する加速度計や、他の種類の検出エレメン
トでさえも形成することが可能となる。
【００２４】本発明のプロセスと既知のプロセスとの間
の相違をいくつか指摘しておくことは、有用であろう。
本発明のプロセスは、側面を有するキャビティを形成
し、この側面がキャビティの周囲を規定することを含
む。エピタキシャル堆積プロセスを用いてキャビティを
導電性物質で充填し、次いで導電性物質にパターニング
を行い、検出エレメントの一部を形成する。導電性物質
のいくらかは、キャビティの周囲の少なくとも一部に沿
って残留する。更に好ましくは、導電性物質は、キャビ
ティの周囲全体に沿って残留する。
の相違をいくつか指摘しておくことは、有用であろう。
本発明のプロセスは、側面を有するキャビティを形成
し、この側面がキャビティの周囲を規定することを含
む。エピタキシャル堆積プロセスを用いてキャビティを
導電性物質で充填し、次いで導電性物質にパターニング
を行い、検出エレメントの一部を形成する。導電性物質
のいくらかは、キャビティの周囲の少なくとも一部に沿
って残留する。更に好ましくは、導電性物質は、キャビ
ティの周囲全体に沿って残留する。
【００２５】このプロセスは、ＣＶＤプロセスを用いて
導電性物質でキャビティを部分的にのみ充填し、次いで
ＰＳＧのような誘電体物質でキャビティの残り部分を充
填することを必要とする既知の技術とは、本質的に異な
るものである。その結果、既知のプロセスでは、キャビ
ティの周囲に沿って誘電体物質を有するキャビティ構造
となる。本発明のプロセスは、ＰＳＧでキャビティを充
填する追加の堆積プロセスを使用する必要性をなくし、
より厚い膜を形成可能なプロセスを用いてより深いキャ
ビティ内に検出エレメントを形成することを可能にする
ので、本発明の方が一層望ましいものである。これによ
って、製造コストが削減され、しかも検出エレメントを
有する半導体素子の設計に柔軟性を与えることになる。
また、本発明は、当技術分野では既知のように、シリ
コン基板上のエピタキシャル・シリコン層内ではなく、
均一物質の半導体内に本発明のキャビティを形成するこ
とが好ましいという点で、既知の技術とは相違する。そ
の結果、本発明は、層を互いに接合する必要性、即ち、
追加のエピタキシャル堆積工程を実行してシリコン基板
上にエピタキシャル・シリコン層を形成する必要性をな
くすことになる。また、本発明は、キャビティの面に沿
った誘電体層の形成を可能にするので、キャビティ内に
形成された検出エレメントは、基板から電気的に分離さ
れる。
導電性物質でキャビティを部分的にのみ充填し、次いで
ＰＳＧのような誘電体物質でキャビティの残り部分を充
填することを必要とする既知の技術とは、本質的に異な
るものである。その結果、既知のプロセスでは、キャビ
ティの周囲に沿って誘電体物質を有するキャビティ構造
となる。本発明のプロセスは、ＰＳＧでキャビティを充
填する追加の堆積プロセスを使用する必要性をなくし、
より厚い膜を形成可能なプロセスを用いてより深いキャ
ビティ内に検出エレメントを形成することを可能にする
ので、本発明の方が一層望ましいものである。これによ
って、製造コストが削減され、しかも検出エレメントを
有する半導体素子の設計に柔軟性を与えることになる。
また、本発明は、当技術分野では既知のように、シリ
コン基板上のエピタキシャル・シリコン層内ではなく、
均一物質の半導体内に本発明のキャビティを形成するこ
とが好ましいという点で、既知の技術とは相違する。そ
の結果、本発明は、層を互いに接合する必要性、即ち、
追加のエピタキシャル堆積工程を実行してシリコン基板
上にエピタキシャル・シリコン層を形成する必要性をな
くすことになる。また、本発明は、キャビティの面に沿
った誘電体層の形成を可能にするので、キャビティ内に
形成された検出エレメントは、基板から電気的に分離さ
れる。
【００２６】尚、図示の簡略化および明確化のために、
図に示すエレメントは必ずしも同じ拡縮率で描かれてい
る訳ではないことは認められよう。例えば、明確化のた
めに、エレメントによっては、その寸法が他のエレメン
トに対して誇張されている場合もある。更に、適切であ
ると考えられる場合には、図面間で参照番号を繰り返
し、対応するエレメントまたは類似するエレメントを示
すこととした。
図に示すエレメントは必ずしも同じ拡縮率で描かれてい
る訳ではないことは認められよう。例えば、明確化のた
めに、エレメントによっては、その寸法が他のエレメン
トに対して誇張されている場合もある。更に、適切であ
ると考えられる場合には、図面間で参照番号を繰り返
し、対応するエレメントまたは類似するエレメントを示
すこととした。
【図１】本発明の製造プロセスの一工程における半導体
素子の断面図。
素子の断面図。
【図２】本発明の製造プロセスの一工程における半導体
素子の断面図。
素子の断面図。
【図３】本発明の製造プロセスの一工程における半導体
素子の断面図。
素子の断面図。
【図４】本発明の製造プロセスの一工程における半導体
素子の断面図。
素子の断面図。
【図５】本発明による検出エレメントの一部の平面図。
１０ 基板 １１ キャビティ １２ 側面 １３ 底面 １４ ハード・マスク １７ 誘電体層 １８ 導電層 １９ 検出エレメント下部 ２０ 基板上面 ２１ 一時的構造 ２５ 平面 ２７，２８ フィンガ ３６ ばね領域 ３８ 振動質量 ４０ トランジスタ ４１ 二酸化シリコン層 ４２ ポリシリコン層 ４３ ソース領域 ４４ ドレイン領域 ４９ リング ５０ 半導体素子
Claims (5)
- 【請求項１】センサを有する半導体素子（５０）であっ
て、該センサが：キャビティ（１１）を有する基板（１
０）であって、該キャビティ（１１）が、均一物質で作
られた前記基板（１０）の部分を露出させ、更に側面を
有する、基板（１０）；前記キャビティ（１１）の前記
側面の少なくとも一部に沿った導電性物質層（１８）；
および前記キャビティ（１１）内に少なくとも部分的に
配置された検出エレメント（３０）；から成ることを特
徴とする半導体素子（５０）。 - 【請求項２】前記キャビティ（１１）内に配され、前記
検出エレメント（３０）と前記基板（１１）との間に電
気的分離を備える誘電体層（１７）を更に備えることを
特徴とする請求項１記載の半導体素子（５０）。 - 【請求項３】半導体素子（５０）であって：均一物質で
作られ、該均一物質内に形成されたキャビティ（１１）
を有する基板（１０）；前記キャビティ（１１）内部に
形成された導電物質層（１８）；および前記キャビティ
（１１）内部に少なくとも部分的に配置された検出エレ
メント（３０）；から成ることを特徴とする半導体素子
（５０）。 - 【請求項４】半導体素子（５０）の製造方法であって：
上面を有する基板（１０）であって、その少なくとも一
部が均一物質から成る前記基板（１０）を用意する段
階；前記基板（１０）内に、その上面から延び、前記均
一物質（１８）の前記基板（１０）の一部を露出させる
キャビティ（１１）を形成する段階；導電性物質（１
８）で前記キャビティ（１１）を充填する段階；および
キャビティ（１１）内に検出エレメント（３０）を形成
する段階であって、前記検出エレメント（３０）の少な
くとも一部を前記導電性物質（１８）で形成する段階；
から成ることを特徴とする方法。 - 【請求項５】前記キャビティ（１１）内に犠牲物質を形
成する段階；および前記導電性物質（１８）で前記キャ
ビティ（１１）を充填する前に、前記犠牲物質にパター
ニングを行う段階；を更に含むことを特徴とする請求項
４記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US997615 | 1997-12-23 | ||
| US08/997,615 US6087701A (en) | 1997-12-23 | 1997-12-23 | Semiconductor device having a cavity and method of making |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261079A true JPH11261079A (ja) | 1999-09-24 |
Family
ID=25544214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10351719A Pending JPH11261079A (ja) | 1997-12-23 | 1998-12-10 | 半導体素子およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6087701A (ja) |
| JP (1) | JPH11261079A (ja) |
| DE (1) | DE19859627A1 (ja) |
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| KR100712517B1 (ko) * | 2005-07-14 | 2007-04-30 | 삼성전자주식회사 | 에어 갭 구조를 갖는 반도체 소자의 인터포저 |
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1998
- 1998-12-10 JP JP10351719A patent/JPH11261079A/ja active Pending
- 1998-12-23 DE DE19859627A patent/DE19859627A1/de not_active Withdrawn
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