JPH11259454A - フーリエ変換装置 - Google Patents
フーリエ変換装置Info
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- JPH11259454A JPH11259454A JP10057128A JP5712898A JPH11259454A JP H11259454 A JPH11259454 A JP H11259454A JP 10057128 A JP10057128 A JP 10057128A JP 5712898 A JP5712898 A JP 5712898A JP H11259454 A JPH11259454 A JP H11259454A
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Abstract
(57)【要約】
【課題】 演算処理を高速にかつ高精度に実現すること
ができ、かつ演算回数が少なくて、低消費電力のフーリ
エ変換装置を提供する 【解決手段】 正余弦波信号発生部１は、アナログの直
流信号及び（２Ｎ−２）個のアナログの正余弦波信号si
n(ωt)，cos(ωt)，……を発生し、これらの信号を出力
する。フーリエ係数変換部２は、各フーリエ係数に対応
する各可変抵抗部ｒr0，ｒi1，ｒr1，ri2，…，ｒr(N-
1)を有しており、各フーリエ係数の変化に応答して、各
可変抵抗部の抵抗を変更する。加算部３は、加算回路３
-1と抵抗ｒfを備えており、フーリエ係数変換部２にお
ける各フーリエ係数に対応する各可変抵抗部からの出力
を加算し、この加算結果を示すアナログ信号を出力す
る。
ができ、かつ演算回数が少なくて、低消費電力のフーリ
エ変換装置を提供する 【解決手段】 正余弦波信号発生部１は、アナログの直
流信号及び（２Ｎ−２）個のアナログの正余弦波信号si
n(ωt)，cos(ωt)，……を発生し、これらの信号を出力
する。フーリエ係数変換部２は、各フーリエ係数に対応
する各可変抵抗部ｒr0，ｒi1，ｒr1，ri2，…，ｒr(N-
1)を有しており、各フーリエ係数の変化に応答して、各
可変抵抗部の抵抗を変更する。加算部３は、加算回路３
-1と抵抗ｒfを備えており、フーリエ係数変換部２にお
ける各フーリエ係数に対応する各可変抵抗部からの出力
を加算し、この加算結果を示すアナログ信号を出力す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、信号の分析、信号
の圧縮や復号等の処理に用いられるフーリエ変換を行う
フーリエ変換装置に関する。
の圧縮や復号等の処理に用いられるフーリエ変換を行う
フーリエ変換装置に関する。
【０００２】
【従来の技術】フーリエ変換は、信号の分析、信号の圧
縮や復号等の処理に欠かせない存在である。その考え方
は、“任意の周期関数は三角関数の和として表せる。”
ということである。周期を持たない信号は、無限大の周
期を持つ関数と考える。
縮や復号等の処理に欠かせない存在である。その考え方
は、“任意の周期関数は三角関数の和として表せる。”
ということである。周期を持たない信号は、無限大の周
期を持つ関数と考える。
【０００３】近年、良く使われているのは、離散的フー
リエ変換である。ｔ＝０からｔ＝（Ｎ−１）の合計Ｎ個
のサンプル値から与えられたサンプル信号の周期は、Ｔ
＝Ｎとなる。この信号の周波数ｆNは、次式（２）から
求められる。
リエ変換である。ｔ＝０からｔ＝（Ｎ−１）の合計Ｎ個
のサンプル値から与えられたサンプル信号の周期は、Ｔ
＝Ｎとなる。この信号の周波数ｆNは、次式（２）から
求められる。
【０００４】
【数４】
【０００５】この周波数ｆNの成分が基本波成分とな
り、その整数倍ｋ／Ｎの高調波成分が求められる。これ
らの周波数成分を用いてフーリエ変換の定義式から、以
下のような離散的フーリエ変換式とその逆変換式を定め
る。
り、その整数倍ｋ／Ｎの高調波成分が求められる。これ
らの周波数成分を用いてフーリエ変換の定義式から、以
下のような離散的フーリエ変換式とその逆変換式を定め
る。
【０００６】・フーリエ変換式（正弦波成分と余弦波成
分による表示）
分による表示）
【０００７】
【数５】
【０００８】・フーリエ逆変換式（正弦波成分と余弦波
成分による表示）
成分による表示）
【０００９】
【数６】
【００１０】ただし、ｇ（ｎ）はサンプル信号、ａ（ｎ
／Ｎ）、ｂ（ｎ／Ｎ）はフーリエ係数である。
／Ｎ）、ｂ（ｎ／Ｎ）はフーリエ係数である。
【００１１】上記各式（３），（１）は、正弦波成分と
余弦波成分を分離して表示したフーリエ展開式である。
余弦波成分を分離して表示したフーリエ展開式である。
【００１２】また、次式（４）を用いて上記各フーリエ
展開式の複素数表示を求める。
展開式の複素数表示を求める。
【００１３】
【数７】
【００１４】・フーリエ変換式（複素数による表示）
【００１５】
【数８】
【００１６】・フーリエ逆変換式（複素数による表
示）：
示）：
【００１７】
【数９】
【００１８】更に、Ｇ（ｎ／Ｎ）をＧn、ｇ（ｎ）をｇn
と略記し、次式（７）に示す回転子Ｔを用いて、上記各
フーリエ変換式を回転子で表示する。
と略記し、次式（７）に示す回転子Ｔを用いて、上記各
フーリエ変換式を回転子で表示する。
【００１９】
【数１０】
【００２０】・フーリエ変換式（回転子による表示）
【００２１】
【数１１】
【００２２】・フーリエ逆変換式（回転子による表示）
【００２３】
【数１２】
【００２４】ところで、上記各フーリエ変換式は、計算
量が膨大である。このため、これらのフーリエ変換式を
実際的な演算に直接適用するのは困難であり、より実用
的な高速フーリエ変換（以下ＦＦＴと称す）が用いられ
る。
量が膨大である。このため、これらのフーリエ変換式を
実際的な演算に直接適用するのは困難であり、より実用
的な高速フーリエ変換（以下ＦＦＴと称す）が用いられ
る。
【００２５】このＦＦＴは、変換式のサンプル信号ｇk
と回転子Ｔnkの乗算、及びΣで表される加減算回数を大
幅に減少させたアルゴリズムである。
と回転子Ｔnkの乗算、及びΣで表される加減算回数を大
幅に減少させたアルゴリズムである。
【００２６】このＦＦＴは、幅広い領域で応用され、そ
のアルゴリズムとして、極めて多くの方式が提案されて
いる。各アルゴリズムの方式には、アルゴリズムの容易
さ、演算速度、ソフトウェアプログラムの構成、ハード
ウェアを実現する上での有利性などの面においてそれぞ
れに特徴がある。それらの中で、最も典型的に良く使わ
れているのは、基数２の高速フーリエ変換である。
のアルゴリズムとして、極めて多くの方式が提案されて
いる。各アルゴリズムの方式には、アルゴリズムの容易
さ、演算速度、ソフトウェアプログラムの構成、ハード
ウェアを実現する上での有利性などの面においてそれぞ
れに特徴がある。それらの中で、最も典型的に良く使わ
れているのは、基数２の高速フーリエ変換である。
【００２７】この基数２の高速フーリエ変換は、次の様
なものである。まず、サンプル値の数Ｎが冪乗であると
する。
なものである。まず、サンプル値の数Ｎが冪乗であると
する。
【００２８】
【数１３】
【００２９】係数１／Ｎを省略すると、フーリエ変換式
が次のようになる。
が次のようになる。
【００３０】
【数１４】
【００３１】
【数１５】
【００３２】ただし、
【００３３】
【数１６】
【００３４】例えば、Ｎ＝２n0とすると、このアルゴリ
ズムをｎ0回利用できることになり、この様子を図７に
示す。
ズムをｎ0回利用できることになり、この様子を図７に
示す。
【００３５】図７において、ＤＦＴは離散フーリエ変換
を示しており、例えばＮ＝２4とすると、アルゴリズム
を４回繰り返す。
を示しており、例えばＮ＝２4とすると、アルゴリズム
を４回繰り返す。
【００３６】アルゴリズムは、バタフライ（butterfl
y）演算という基本演算を中心として構成される。バタ
フライ演算を実現するには、入力データと係数のビット
入れ換え（bit reversal）操作を使用する。
y）演算という基本演算を中心として構成される。バタ
フライ演算を実現するには、入力データと係数のビット
入れ換え（bit reversal）操作を使用する。
【００３７】ここでは、高速フーリエ変換だけを紹介し
た。高速フーリエ逆変換についてはＧkとｇnを互換すれ
ばやり方はほぼ同じであるので、説明を省略する。
た。高速フーリエ逆変換についてはＧkとｇnを互換すれ
ばやり方はほぼ同じであるので、説明を省略する。
【００３８】更なる具体例として、特開平５−１８９４
７０号公報、特開平５−１７４０４６号公報及び特開平
５−１８９４７１号公報に示される技術を挙げることが
できる。
７０号公報、特開平５−１７４０４６号公報及び特開平
５−１８９４７１号公報に示される技術を挙げることが
できる。
【００３９】特開平５−１８９４７０号公報は、時系列
データ入力型フーリエ変換方式に関し、ディジタル方式
によるフーリエ変換を開示している。前述のＦＦＴアル
ゴリズムを利用し、多数の演算器とバッファを使って実
時間でフーリエ変換を行なう。Ｎ個のデータを集め終る
前に、処理に入ることがこの方式の特徴である。
データ入力型フーリエ変換方式に関し、ディジタル方式
によるフーリエ変換を開示している。前述のＦＦＴアル
ゴリズムを利用し、多数の演算器とバッファを使って実
時間でフーリエ変換を行なう。Ｎ個のデータを集め終る
前に、処理に入ることがこの方式の特徴である。
【００４０】特開平５−１７４０４６号公報は、演算回
路として乗算器などを用い、ディジタル方式でバタフラ
イ演算を行なう回路構成を示している。
路として乗算器などを用い、ディジタル方式でバタフラ
イ演算を行なう回路構成を示している。
【００４１】特開平５−１８９４７１号公報は、パタフ
ライ形演算装置がパイプラン方式で、ビット入れ換えア
ドレッシング技術などを利用してＦＦＴを行なう。これ
は典型的なＦＦＴプロセッサの実現方法である。
ライ形演算装置がパイプラン方式で、ビット入れ換えア
ドレッシング技術などを利用してＦＦＴを行なう。これ
は典型的なＦＦＴプロセッサの実現方法である。
【００４２】
【発明が解決しようとする課題】前述のＦＦＴアルゴリ
ズムは、オフラインの高級言語によるデータ分析では特
に問題がない。しかし、オンラインで、ＤＳＰ（Degita
l Signal Processer）を用いてデータ処理を行う場合に
は、つまり、例えば実時間で、フーリエ変換によって圧
縮された音声データや画像データを再生する場合には、
いくつかの問題点がある。
ズムは、オフラインの高級言語によるデータ分析では特
に問題がない。しかし、オンラインで、ＤＳＰ（Degita
l Signal Processer）を用いてデータ処理を行う場合に
は、つまり、例えば実時間で、フーリエ変換によって圧
縮された音声データや画像データを再生する場合には、
いくつかの問題点がある。
【００４３】（１）アルゴリズムはハードにより左右さ
れる。
れる。
【００４４】ソフトウエアはハードに依存するために、
ハードが変わればソフトとそのアルゴリズムを改めて作
らなければならない。開発期間は長くなる。
ハードが変わればソフトとそのアルゴリズムを改めて作
らなければならない。開発期間は長くなる。
【００４５】（２）特殊な演算を行なうためにＦＦＴ以
外のデータ処理に悪影響を与える。
外のデータ処理に悪影響を与える。
【００４６】バタフライ演算のビット入れ換え操作を実
現するには、特別なアドレッシングをハード化しなけれ
ばならない。このため、同じハードで同時に汎用処理を
させると、命令コードが長くなり、これによって使用率
が悪く、インストラクションメモリサイズが大きくなっ
てしまう。これは、ＬＳＩのコストアップ原因の一つに
なる。
現するには、特別なアドレッシングをハード化しなけれ
ばならない。このため、同じハードで同時に汎用処理を
させると、命令コードが長くなり、これによって使用率
が悪く、インストラクションメモリサイズが大きくなっ
てしまう。これは、ＬＳＩのコストアップ原因の一つに
なる。
【００４７】（３）精度は速度に制限される。
【００４８】処理精度を上げるために、ビット数をある
程度まで増やす必要がある。ＦＦＴアルゴリズムでは、
乗算や加算を多く行うので、それらの演算のキャリア処
理を保証するのに速度（クロック）制限を生じる。
程度まで増やす必要がある。ＦＦＴアルゴリズムでは、
乗算や加算を多く行うので、それらの演算のキャリア処
理を保証するのに速度（クロック）制限を生じる。
【００４９】（４）消耗電力はクロックアップにより増
える。
える。
【００５０】ＤＳＰによるオンラインデータ処理では、
高速化が要求される。アルゴリズムを高速化するため
に、クロック周波数を上昇させるのはよく使う手法であ
る。ところが、ディジタル回路では、クロック周波数に
比例して、消耗電力は上昇する。これは、電池をなるべ
く長時間使用するために、低消費電力が望まれる携帯用
機器に不向きである。
高速化が要求される。アルゴリズムを高速化するため
に、クロック周波数を上昇させるのはよく使う手法であ
る。ところが、ディジタル回路では、クロック周波数に
比例して、消耗電力は上昇する。これは、電池をなるべ
く長時間使用するために、低消費電力が望まれる携帯用
機器に不向きである。
【００５１】例えば、Ｔｉ社の汎用ＤＳＰであるＴＭＳ
320Ｃ50は、サンプル値の数Ｎ＝６４のときのＦＦＴ演
算に28951サイクル（クロック周波数が４０ＭＨｚの場
合は７２．３８μｓに相当する）を要する。同様に、Ｎ
＝２５６のときのＦＦＴ演算には15890サイクル、Ｎ＝
１０２４のときのＦＦＴ演算には82761サイクルを必要
とする。この様に演算に多くのサイクル数を要する場合
は、演算を速やかに遂行するために、高いクロック周波
数を採用せねばならなず、これによって消費電力が上昇
する。このため、汎用ＤＳＰを携帯用機器に用いること
はできない。
320Ｃ50は、サンプル値の数Ｎ＝６４のときのＦＦＴ演
算に28951サイクル（クロック周波数が４０ＭＨｚの場
合は７２．３８μｓに相当する）を要する。同様に、Ｎ
＝２５６のときのＦＦＴ演算には15890サイクル、Ｎ＝
１０２４のときのＦＦＴ演算には82761サイクルを必要
とする。この様に演算に多くのサイクル数を要する場合
は、演算を速やかに遂行するために、高いクロック周波
数を採用せねばならなず、これによって消費電力が上昇
する。このため、汎用ＤＳＰを携帯用機器に用いること
はできない。
【００５２】前述の特開平５−１８９４７０号公報、特
開平５−１７４０４６号公報及び特開平５−１８９４７
１号公報のいずれも、ＦＦＴ専用のディジタルプロセッ
サを用いるため、上記汎用ＤＳＰと同様の問題点があ
る。
開平５−１７４０４６号公報及び特開平５−１８９４７
１号公報のいずれも、ＦＦＴ専用のディジタルプロセッ
サを用いるため、上記汎用ＤＳＰと同様の問題点があ
る。
【００５３】そこで、本発明は、上記従来の技術に鑑み
なされたものであり、演算処理を高速にかつ高精度に実
現することができ、かつ演算回数が少なくて、低消費電
力のフーリエ変換装置を提供することを目的とする。
なされたものであり、演算処理を高速にかつ高精度に実
現することができ、かつ演算回数が少なくて、低消費電
力のフーリエ変換装置を提供することを目的とする。
【００５４】
【課題を解決するための手段】上記課題を課題を解決す
るために、本発明のフーリエ変換装置は、複数の正弦波
信号及び複数の余弦波信号を発生する信号発生手段と、
フーリエ係数に対応する回路パラメータをそれぞれ有
し、前記信号発生手段によって発生された前記各正弦波
信号及び前記各余弦波信号をそれぞれ入力する複数のア
ナログ回路と、前記各アナログ回路の出力に対する演算
を行い、これによって得られたアナログ信号を出力する
演算手段とを備えている。
るために、本発明のフーリエ変換装置は、複数の正弦波
信号及び複数の余弦波信号を発生する信号発生手段と、
フーリエ係数に対応する回路パラメータをそれぞれ有
し、前記信号発生手段によって発生された前記各正弦波
信号及び前記各余弦波信号をそれぞれ入力する複数のア
ナログ回路と、前記各アナログ回路の出力に対する演算
を行い、これによって得られたアナログ信号を出力する
演算手段とを備えている。
【００５５】この様な構成によれば、信号発生手段によ
って、各正弦波信号及び各余弦波信号を発生し、該各正
弦波信号及び該各余弦波信号を各アナログ回路に入力し
ている。これらのアナログ回路は、各フーリエ級数に対
するそれぞれの回路パラメータを有しており、該各フー
リエ級数に基づく演算を該各正弦波信号及び該各余弦波
信号に対して施す。演算手段は、各アナログ回路の出力
に対する演算を行い、アナログ信号を出力する。
って、各正弦波信号及び各余弦波信号を発生し、該各正
弦波信号及び該各余弦波信号を各アナログ回路に入力し
ている。これらのアナログ回路は、各フーリエ級数に対
するそれぞれの回路パラメータを有しており、該各フー
リエ級数に基づく演算を該各正弦波信号及び該各余弦波
信号に対して施す。演算手段は、各アナログ回路の出力
に対する演算を行い、アナログ信号を出力する。
【００５６】各正弦波信号及び各余弦波信号が上式
（１）における正弦波成分と余弦波成分とすると、演算
手段から出力されたアナログ信号は、上式（１）におけ
る信号ｇ（ｎ）である。
（１）における正弦波成分と余弦波成分とすると、演算
手段から出力されたアナログ信号は、上式（１）におけ
る信号ｇ（ｎ）である。
【００５７】すなわち、本発明のフーリエ変換装置は、
少なくとも一部分で、アナログ回路を利用しており、次
式（１）のフーリエ逆変換を行う。
少なくとも一部分で、アナログ回路を利用しており、次
式（１）のフーリエ逆変換を行う。
【００５８】
【数１７】
【００５９】１実施形態では、前記信号発生手段は、前
記各正弦波信号及び前記各余弦波信号と共に、直流信号
をも発生し、前記各アナログ回路は、フーリエ係数に対
応する回路パラメータをそれぞれ有し、前記信号発生手
段によって発生された前記各正弦波信号、前記各余弦波
信号及び前記直流信号をそれぞれ入力し、前記演算手段
は、前記各アナログ回路の出力に対する演算を行い、こ
れによって得られたアナログ信号を出力する。ここで
は、上式（１）における直流成分をも処理の対象として
いる。
記各正弦波信号及び前記各余弦波信号と共に、直流信号
をも発生し、前記各アナログ回路は、フーリエ係数に対
応する回路パラメータをそれぞれ有し、前記信号発生手
段によって発生された前記各正弦波信号、前記各余弦波
信号及び前記直流信号をそれぞれ入力し、前記演算手段
は、前記各アナログ回路の出力に対する演算を行い、こ
れによって得られたアナログ信号を出力する。ここで
は、上式（１）における直流成分をも処理の対象として
いる。
【００６０】１実施形態では、前記信号発生手段は、離
散的信号処理回路からなる。例えば、前記信号発生手段
は、１周期の正弦波上の複数ポイントの値を記憶した記
憶手段と、前記記憶手段内の各ポイントの値をそれぞれ
の信号に変換する変換手段と、前記変換手段によって変
換された各信号を保持する保持手段と、前記保持手段に
よって保持されている各信号を相互に異なる各１周期の
間に順次出力することを繰り返して、それぞれの周期の
正弦波信号及び余波信号を発生する信号形成手段とを備
えている。
散的信号処理回路からなる。例えば、前記信号発生手段
は、１周期の正弦波上の複数ポイントの値を記憶した記
憶手段と、前記記憶手段内の各ポイントの値をそれぞれ
の信号に変換する変換手段と、前記変換手段によって変
換された各信号を保持する保持手段と、前記保持手段に
よって保持されている各信号を相互に異なる各１周期の
間に順次出力することを繰り返して、それぞれの周期の
正弦波信号及び余波信号を発生する信号形成手段とを備
えている。
【００６１】この様に前記信号発生手段が離散的信号処
理回路である場合、離散的信号処理回路によって、多様
な正弦波信号及び余弦波信号を高精度で再生することが
できる。
理回路である場合、離散的信号処理回路によって、多様
な正弦波信号及び余弦波信号を高精度で再生することが
できる。
【００６２】また、各アナログ回路は、それぞれの入力
（各正弦波信号、各余弦波信号及び直流信号）に対して
それぞれの出力を直ちに発生するので、離散的信号処理
回路（例えばデジタル回路）の利点である高精度並びに
柔軟性と、アナログ回路の利点である高速性を十分に発
揮することができる。
（各正弦波信号、各余弦波信号及び直流信号）に対して
それぞれの出力を直ちに発生するので、離散的信号処理
回路（例えばデジタル回路）の利点である高精度並びに
柔軟性と、アナログ回路の利点である高速性を十分に発
揮することができる。
【００６３】１実施形態では、前記信号発生手段は、次
式（１）の右辺第１項における定数１に対応する直流信
号、次式（１）の右辺第２項におけるcos（２πｋｎ／
Ｎ）に対応する複数の余弦波信号、及び次式（１）の右
辺第３項におけるsin（２πｋｎ／Ｎ）に対応する複数
の正弦波信号を発生する。
式（１）の右辺第１項における定数１に対応する直流信
号、次式（１）の右辺第２項におけるcos（２πｋｎ／
Ｎ）に対応する複数の余弦波信号、及び次式（１）の右
辺第３項におけるsin（２πｋｎ／Ｎ）に対応する複数
の正弦波信号を発生する。
【００６４】
【数１８】
【００６５】１実施形態では、前記各アナログ回路は、
次式（１）の右辺第１項におけるフーリエ係数ａ(0)に
対応する回路パラメータ、次式（１）の右辺第２項にお
けるフーリエ係数ａ（ｋ／Ｎ）に対応する複数の回路パ
ラメータ、及び次式（１）の右辺第３項におけるフーリ
エ係数ｂ（ｋ／Ｎ）に対応する複数の回路パラメータを
それぞれ有する。
次式（１）の右辺第１項におけるフーリエ係数ａ(0)に
対応する回路パラメータ、次式（１）の右辺第２項にお
けるフーリエ係数ａ（ｋ／Ｎ）に対応する複数の回路パ
ラメータ、及び次式（１）の右辺第３項におけるフーリ
エ係数ｂ（ｋ／Ｎ）に対応する複数の回路パラメータを
それぞれ有する。
【００６６】
【数１９】
【００６７】１実施形態では、前記演算手段は、前記各
アナログ回路の出力を加算し、これによって次式（１）
の左辺のｇ（ｎ）に対応するアナログ信号を出力する。
アナログ回路の出力を加算し、これによって次式（１）
の左辺のｇ（ｎ）に対応するアナログ信号を出力する。
【００６８】
【数２０】
【００６９】１実施形態では、前記各アナログ回路の回
路パラメータが抵抗である。
路パラメータが抵抗である。
【００７０】１実施形態では、前記各アナログ回路の抵
抗が可変抵抗であって、該各アナログ回路の可変抵抗を
変更する変更手段を備えている。
抗が可変抵抗であって、該各アナログ回路の可変抵抗を
変更する変更手段を備えている。
【００７１】ここでは、変更手段によって、各アナログ
回路の回路パラメータ、つまり抵抗の変更を容易に行え
るので、柔軟性に優れている。
回路の回路パラメータ、つまり抵抗の変更を容易に行え
るので、柔軟性に優れている。
【００７２】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して説明する。図１は、本発明のフーリエ変換
装置の一実施形態を示している。本実施形態のフーリエ
変換装置は、上式（１）に示すフーリエ逆変換に相当す
る処理を行うものであり、正余弦波信号発生部１、フー
リエ係数変換部２及び加算部３を備えている。
面を参照して説明する。図１は、本発明のフーリエ変換
装置の一実施形態を示している。本実施形態のフーリエ
変換装置は、上式（１）に示すフーリエ逆変換に相当す
る処理を行うものであり、正余弦波信号発生部１、フー
リエ係数変換部２及び加算部３を備えている。
【００７３】正余弦波信号発生部１は、アナログの直流
信号及び（２Ｎ−２）個のアナログの正余弦波信号sin
(ωt)，cos(ωt)，……を発生し、これらの信号を出力
する。
信号及び（２Ｎ−２）個のアナログの正余弦波信号sin
(ωt)，cos(ωt)，……を発生し、これらの信号を出力
する。
【００７４】フーリエ係数変換部２は、各フーリエ係数
に対応する各可変抵抗部ｒr0，ｒi1，ｒr1，ri2，…，
ｒr(N-1)を有しており、各フーリエ係数の変化に応答し
て、各可変抵抗部の抵抗を変更する。
に対応する各可変抵抗部ｒr0，ｒi1，ｒr1，ri2，…，
ｒr(N-1)を有しており、各フーリエ係数の変化に応答し
て、各可変抵抗部の抵抗を変更する。
【００７５】加算部３は、加算回路３-1と抵抗ｒfを備
えており、フーリエ係数変換部２における各フーリエ係
数に対応する各可変抵抗部からの出力を加算し、この加
算結果を示すアナログ信号を出力する。
えており、フーリエ係数変換部２における各フーリエ係
数に対応する各可変抵抗部からの出力を加算し、この加
算結果を示すアナログ信号を出力する。
【００７６】本実施形態のフーリエ変換装置では、アナ
ログの直流信号とアナログの正余弦波信号を発生し、フ
ーリエ係数変換部２における各可変抵抗部の抵抗を段階
的に変化させ、つまり各フーリエ係数をデジタルで変化
させている。このため、このフーリエ変換装置をアナロ
グディジタル混在回路と称する。
ログの直流信号とアナログの正余弦波信号を発生し、フ
ーリエ係数変換部２における各可変抵抗部の抵抗を段階
的に変化させ、つまり各フーリエ係数をデジタルで変化
させている。このため、このフーリエ変換装置をアナロ
グディジタル混在回路と称する。
【００７７】さて、この様な構成において、次式（１
４）に示す様に、正余弦波信号の主周波数ｆが式（２）
に示すサンプル信号の基本波の周波数ｆNに等しいもの
とする。
４）に示す様に、正余弦波信号の主周波数ｆが式（２）
に示すサンプル信号の基本波の周波数ｆNに等しいもの
とする。
【００７８】
【数２１】
【００７９】この場合、図２のタイミングチャートに示
す様に、ｔ＝０の時点で、正余弦波信号発生部１によっ
て、直流信号及び正余弦波信号が発生されると同時に、
フーリエ係数変換部２によって、各フーリエ係数に対応
するそれぞれの可変抵抗の抵抗値を設定する。この後、
所定の周期Ｔ＝１／ｆ毎に、フーリエ係数変換部２によ
って、各フーリエ係数に対応するそれぞれの可変抵抗の
抵抗値を逐次更新していけば、このフーリエ変換装置
は、フーリエ逆変換を連続的に行ない、加算部３から
は、次式（１５）に示す信号Ｖ0(t)が出力される。
す様に、ｔ＝０の時点で、正余弦波信号発生部１によっ
て、直流信号及び正余弦波信号が発生されると同時に、
フーリエ係数変換部２によって、各フーリエ係数に対応
するそれぞれの可変抵抗の抵抗値を設定する。この後、
所定の周期Ｔ＝１／ｆ毎に、フーリエ係数変換部２によ
って、各フーリエ係数に対応するそれぞれの可変抵抗の
抵抗値を逐次更新していけば、このフーリエ変換装置
は、フーリエ逆変換を連続的に行ない、加算部３から
は、次式（１５）に示す信号Ｖ0(t)が出力される。
【００８０】
【数２２】
【００８１】ただし、抵抗ｒfの抵抗値をＲfとし、各可
変抵抗部ｒr0，ｒi0，ｒr1，ri12，…，ｒr1(N-1)の抵
抗値をＲr0，Ｒi0，Ｒr1，Ｒi12，…，Ｒr1(N-1)とす
る。
変抵抗部ｒr0，ｒi0，ｒr1，ri12，…，ｒr1(N-1)の抵
抗値をＲr0，Ｒi0，Ｒr1，Ｒi12，…，Ｒr1(N-1)とす
る。
【００８２】上記各式（１）及び（１５）を比較すると
明らかな様に、各フーリエ係数ａ，ａ／（ｋ／Ｎ），ｂ
（ｋ／Ｎ）は、Ｒf／Ｒr0，Ｒf／Ｒrn，Ｒf／inに対応
している。このことから、本実施形態のフーリエ変換装
置は、逆フーリエ変換を行うものであると言える。
明らかな様に、各フーリエ係数ａ，ａ／（ｋ／Ｎ），ｂ
（ｋ／Ｎ）は、Ｒf／Ｒr0，Ｒf／Ｒrn，Ｒf／inに対応
している。このことから、本実施形態のフーリエ変換装
置は、逆フーリエ変換を行うものであると言える。
【００８３】また、次式（１６）に示す様に、正余弦波
信号の主周波数ｆが式（２）に示すサンプル信号の基本
波の周波数ｆNより高く、フーリエ係数の更新を前と同
じ間隔Ｔで行なうものとする。
信号の主周波数ｆが式（２）に示すサンプル信号の基本
波の周波数ｆNより高く、フーリエ係数の更新を前と同
じ間隔Ｔで行なうものとする。
【００８４】
【数２３】
【００８５】この場合は、図３のタイミングチャートに
示す様に、間隔Ｔ毎に、正余弦波信号発生部１によって
発生される正余弦波信号をリセットする必要がある。加
算部３の出力信号Ｖ0(t)は、時間ｔ＝ｉＴ〜（ｉＴ−Δ
Ｔ）の期間のみ有効となる（ただし、ｉＴは各周期Ｔの
開始時刻）。ΔＴの間に、別の処理を実効することがで
きる。
示す様に、間隔Ｔ毎に、正余弦波信号発生部１によって
発生される正余弦波信号をリセットする必要がある。加
算部３の出力信号Ｖ0(t)は、時間ｔ＝ｉＴ〜（ｉＴ−Δ
Ｔ）の期間のみ有効となる（ただし、ｉＴは各周期Ｔの
開始時刻）。ΔＴの間に、別の処理を実効することがで
きる。
【００８６】
【数２４】
【００８７】上記各式（１５），（１７）のいずれを用
いるにしても、フーリエ逆変換の結果により得られた信
号Ｖ0は、アナログ信号として、そのまま用いても、デ
ィジタル信号に変換してから用いても構わない。
いるにしても、フーリエ逆変換の結果により得られた信
号Ｖ0は、アナログ信号として、そのまま用いても、デ
ィジタル信号に変換してから用いても構わない。
【００８８】図４は、正余弦波信号発生部１の具体例を
示すブロック図である。ここでは、Shannonサンプリン
グ定理を適用しており、これによってフーリエ逆変換に
必要な正余弦波信号の個数を低減している。これに伴っ
て、フーリエ係数変換部２の各可変抵抗部の個数も低減
される。
示すブロック図である。ここでは、Shannonサンプリン
グ定理を適用しており、これによってフーリエ逆変換に
必要な正余弦波信号の個数を低減している。これに伴っ
て、フーリエ係数変換部２の各可変抵抗部の個数も低減
される。
【００８９】Shannonサンプリング定理によれば、復元
できる信号の周波数はサンプリング周波数の半分以下で
ある。そして、上式（１）は次式（１８）のように書き
換えられ、上式（１）の変数ｎの上限がＮ−１からＮ／
２−１に減少する。
できる信号の周波数はサンプリング周波数の半分以下で
ある。そして、上式（１）は次式（１８）のように書き
換えられ、上式（１）の変数ｎの上限がＮ−１からＮ／
２−１に減少する。
【００９０】
【数２５】
【００９１】正余弦波信号発生部１は、正弦波上のＮ点
の各電圧値をＲＯＭ１１に記憶している。尚、上記Ｎ点
の数は、Ｎは２の冪乗とするのが望ましい。そうするこ
とにより、Ｎ点の各電圧値が正弦波のピークに対して左
右対称（左右で同じ値）になり、このために正弦波の半
周期分の値を省略することができ、ＲＯＭ１１の容量及
び各サンプルホールド回路１４の数を半減することがで
きる。
の各電圧値をＲＯＭ１１に記憶している。尚、上記Ｎ点
の数は、Ｎは２の冪乗とするのが望ましい。そうするこ
とにより、Ｎ点の各電圧値が正弦波のピークに対して左
右対称（左右で同じ値）になり、このために正弦波の半
周期分の値を省略することができ、ＲＯＭ１１の容量及
び各サンプルホールド回路１４の数を半減することがで
きる。
【００９２】正余弦の値は、ｋｎが０〜（Ｎ−１）の範
囲から外れるときに、ｋｎをＮで割った余りの値に一致
する。
囲から外れるときに、ｋｎをＮで割った余りの値に一致
する。
【００９３】
【数２６】
【００９４】三角関数は次の関係式がある。
【００９５】
【数２７】
【００９６】デジタルアナログ変換器１２は、正余弦波
信号発生部１から正弦波上の各値を取り出して、これら
の値をアナログ信号に変換し、それぞれのアナログ信号
を出力する。これらのアナログ信号は、アナログデマル
チプレクサ１３を介してＮ個の各サンプルホールド回路
１４に分配される。
信号発生部１から正弦波上の各値を取り出して、これら
の値をアナログ信号に変換し、それぞれのアナログ信号
を出力する。これらのアナログ信号は、アナログデマル
チプレクサ１３を介してＮ個の各サンプルホールド回路
１４に分配される。
【００９７】Ｎ／２−１個の各マルチプレクサ１５は、
それぞれの正余弦波がそれぞれのタイミングでとる電圧
値を出力するように予め設定された順序で、各サンプル
ホールド回路１４内のアナログ信号を順次取り出して出
力し、これによってＮ／２−１個の各正弦波信号を発生
させる。また、他のＮ／２−１個の各マルチプレクサ１
５は、それぞれの周期で、各サンプルホールド回路１４
内のアナログ信号を順次取り出して出力し、これによっ
てＮ／２−１個の各余弦波信号を発生させる。
それぞれの正余弦波がそれぞれのタイミングでとる電圧
値を出力するように予め設定された順序で、各サンプル
ホールド回路１４内のアナログ信号を順次取り出して出
力し、これによってＮ／２−１個の各正弦波信号を発生
させる。また、他のＮ／２−１個の各マルチプレクサ１
５は、それぞれの周期で、各サンプルホールド回路１４
内のアナログ信号を順次取り出して出力し、これによっ
てＮ／２−１個の各余弦波信号を発生させる。
【００９８】こうして各マルチプレクサ１５は、各サン
プルホールド回路１４内のアナログ信号を順次取り出し
て出力し、２（Ｎ／２−１）個の各正余弦波信号を形成
する。
プルホールド回路１４内のアナログ信号を順次取り出し
て出力し、２（Ｎ／２−１）個の各正余弦波信号を形成
する。
【００９９】図４に示す正余弦波信号発生部１では、正
余弦波信号の周波数に特に制限がない。直流信号は、別
系統で生成されて出力される。また、Ｓ1は、各サンプ
ルホールド回路１４をリフレッシュするための同期信号
を示す。Ｓ2は、各マルチプレクサ１５の同期信号を示
す。
余弦波信号の周波数に特に制限がない。直流信号は、別
系統で生成されて出力される。また、Ｓ1は、各サンプ
ルホールド回路１４をリフレッシュするための同期信号
を示す。Ｓ2は、各マルチプレクサ１５の同期信号を示
す。
【０１００】同期信号Ｓ2を式（２）に示すサンプル信
号の基本波の周波数ｆNに同期させて、基本波の周波数
ｆNを正余弦波信号の主周波数ｆに等しくする。この場
合、図２のタイミングチャートに示した様に、正余弦波
信号発生部１によって、直流信号及び正余弦波信号が発
生される。
号の基本波の周波数ｆNに同期させて、基本波の周波数
ｆNを正余弦波信号の主周波数ｆに等しくする。この場
合、図２のタイミングチャートに示した様に、正余弦波
信号発生部１によって、直流信号及び正余弦波信号が発
生される。
【０１０１】また、同期信号Ｓ2の周期を速めることに
よって、サンプル信号の基本波の周波数ｆNよりも正余
弦波信号の主周波数ｆを短くする。この場合は、図３の
タイミングチャートに示す様に、加算部３の出力信号Ｖ
0(t)は、時間ｔ＝ｉＴ〜（ｉＴ−ΔＴ）の期間のみ有効
となる（ただし、ｉＴは各周期Ｔの開始時刻）。このた
め、同期信号Ｓ2に同期して、ｉＴ〜（ｉＴ−ΔＴ）の
期間のみ、加算部３の出力信号Ｖ0(t)を受け側（図示せ
ず）で受けて用いれば、これによってサンプル信号と同
じ周波数スペクトルの信号を復元することができる。こ
の結果、受け側では、ΔＴの間に、別の処理を実効する
ことが可能となる。
よって、サンプル信号の基本波の周波数ｆNよりも正余
弦波信号の主周波数ｆを短くする。この場合は、図３の
タイミングチャートに示す様に、加算部３の出力信号Ｖ
0(t)は、時間ｔ＝ｉＴ〜（ｉＴ−ΔＴ）の期間のみ有効
となる（ただし、ｉＴは各周期Ｔの開始時刻）。このた
め、同期信号Ｓ2に同期して、ｉＴ〜（ｉＴ−ΔＴ）の
期間のみ、加算部３の出力信号Ｖ0(t)を受け側（図示せ
ず）で受けて用いれば、これによってサンプル信号と同
じ周波数スペクトルの信号を復元することができる。こ
の結果、受け側では、ΔＴの間に、別の処理を実効する
ことが可能となる。
【０１０２】上記の例では、各正余弦波信号をタイミン
グ信号Ｓ2に同期して離散的に出力する構成を示した
が、連続するアナログ波形としての正余弦波信号を用い
ても、本発明を実現可能である。
グ信号Ｓ2に同期して離散的に出力する構成を示した
が、連続するアナログ波形としての正余弦波信号を用い
ても、本発明を実現可能である。
【０１０３】図５は、フーリエ係数変換部２の各可変抵
抗部の具体例を示すブロック図である。
抗部の具体例を示すブロック図である。
【０１０４】この可変抵抗部は、電流加算型のものであ
り、ｌ個の抵抗ｒ0，ｒ1，……，ｒ(l-1)と、ｌ個のス
イッチＳ0とを備えている。各スイッチＳ0は、フーリエ
係数Ｑmを示すｌビットの各ビットＱl-1，Ｑl-2，…，
Ｑ0をそれぞれ入力し、ビットの値に応じてオン及びオ
フのいずれかに設定される。各スイッチＳ0の選択的な
オンによって、フーリエ係数Ｑmに対応する可変抵抗部
の抵抗値が設定される。
り、ｌ個の抵抗ｒ0，ｒ1，……，ｒ(l-1)と、ｌ個のス
イッチＳ0とを備えている。各スイッチＳ0は、フーリエ
係数Ｑmを示すｌビットの各ビットＱl-1，Ｑl-2，…，
Ｑ0をそれぞれ入力し、ビットの値に応じてオン及びオ
フのいずれかに設定される。各スイッチＳ0の選択的な
オンによって、フーリエ係数Ｑmに対応する可変抵抗部
の抵抗値が設定される。
【０１０５】ここで、フーリエ係数Ｑmを示すｌビット
のデータが可変抵抗部に与えられるとき、可変抵抗部の
各抵抗ｒ0，ｒ1，……，ｒ(l-1)の抵抗値２0Ｒ0，２1Ｒ
0，……，２(l-1)Ｒ0、及びフーリエ係数Ｑmとその等価
抵抗との関係は。次式（２１）で表される。
のデータが可変抵抗部に与えられるとき、可変抵抗部の
各抵抗ｒ0，ｒ1，……，ｒ(l-1)の抵抗値２0Ｒ0，２1Ｒ
0，……，２(l-1)Ｒ0、及びフーリエ係数Ｑmとその等価
抵抗との関係は。次式（２１）で表される。
【０１０６】
【数２８】
【０１０７】ただし、Ｑmはフーリエ係数であって、ｍ
＝０，１，…，ｌ−１である。
＝０，１，…，ｌ−１である。
【０１０８】図６は、フーリエ係数変換部２の各可変抵
抗部の他の具体例を示すブロック図である。
抗部の他の具体例を示すブロック図である。
【０１０９】この可変抵抗部は、電圧加算型のものであ
り、ｌ個の抵抗ｒ0と、（ｌ＋１）個の抵抗２ｒ0と、ｌ
個のスイッチＳ0とを備えている。フーリエ係数Ｑmを示
すｌビットの各ビットＱl-1，Ｑl-2，…，Ｑ0に応答し
て、各スイッチＳ0がオン及びオフのいずれかに設定さ
れる。各スイッチＳ0の選択的なオンによって、フーリ
エ係数Ｑmに対応する可変抵抗部の抵抗値が設定され
る。
り、ｌ個の抵抗ｒ0と、（ｌ＋１）個の抵抗２ｒ0と、ｌ
個のスイッチＳ0とを備えている。フーリエ係数Ｑmを示
すｌビットの各ビットＱl-1，Ｑl-2，…，Ｑ0に応答し
て、各スイッチＳ0がオン及びオフのいずれかに設定さ
れる。各スイッチＳ0の選択的なオンによって、フーリ
エ係数Ｑmに対応する可変抵抗部の抵抗値が設定され
る。
【０１１０】ここで、フーリエ係数Ｑmを示すｌビット
のデータが可変抵抗部に与えられるとき、可変抵抗部の
各抵抗ｒ0，２ｒ0の抵抗値Ｒ0，２Ｒ0（Ｒ0＝２Ｒ0／
２）、及びフーリエ係数Ｑmとその等価抵抗との関係
は、次式（２２）で表される。
のデータが可変抵抗部に与えられるとき、可変抵抗部の
各抵抗ｒ0，２ｒ0の抵抗値Ｒ0，２Ｒ0（Ｒ0＝２Ｒ0／
２）、及びフーリエ係数Ｑmとその等価抵抗との関係
は、次式（２２）で表される。
【０１１１】
【数２９】
【０１１２】ただし、Ｑmはフィルタ係数であって、ｍ
＝０，１，…，ｌ−１である。
＝０，１，…，ｌ−１である。
【０１１３】尚、本願発明は、上記実施形態に限定され
るものでなく、多様に変形することができる。例えば、
フーリエ係数変換部２内の各可変抵抗部の代わりに、他
の種類の回路（例えばフーリエ係数を容量結合でキャパ
シタンスに変換する回路）を配置する構成であっても良
い。ただし、キャパシタンスやインダクタンスを用いる
と、慣性（残存電圧など）が大きいために、演算の高速
性や高精度を十分に実現することができない。このた
め、可変抵抗を適用するのが望ましい。
るものでなく、多様に変形することができる。例えば、
フーリエ係数変換部２内の各可変抵抗部の代わりに、他
の種類の回路（例えばフーリエ係数を容量結合でキャパ
シタンスに変換する回路）を配置する構成であっても良
い。ただし、キャパシタンスやインダクタンスを用いる
と、慣性（残存電圧など）が大きいために、演算の高速
性や高精度を十分に実現することができない。このた
め、可変抵抗を適用するのが望ましい。
【０１１４】
【発明の効果】以上の説明から明らかな様に、本発明の
フーリエ変換装置は、少なくとも一部分で、アナログ回
路を利用しており、上式（１）のフーリエ逆変換を行う
ことができる。
フーリエ変換装置は、少なくとも一部分で、アナログ回
路を利用しており、上式（１）のフーリエ逆変換を行う
ことができる。
【０１１５】その構成においては、ソフトウェアに依存
する部分がないので、フーリエ変換を専用のハードのみ
で実現することができ、ソフトウェアの開発を必要とせ
ず、これによる開発期間の長期化を招かずに済む。
する部分がないので、フーリエ変換を専用のハードのみ
で実現することができ、ソフトウェアの開発を必要とせ
ず、これによる開発期間の長期化を招かずに済む。
【０１１６】また、特殊な演算を行わないので、装置の
コストを低減することができる。
コストを低減することができる。
【０１１７】更に、演算を繰り返さないので、処理精度
を挙げるためのクロックアップを必要とせず、消費電力
が増大することもない。
を挙げるためのクロックアップを必要とせず、消費電力
が増大することもない。
【０１１８】本発明によれば、サンプル値の数Ｎ＝６４
のときのＦＦＴ演算に要するサイクル数は６４サイクル
である。同様にサンプル値の数Ｎ＝２５６のときのＦＦ
Ｔ演算に要するサイクル数は２５６、サンプル値の数Ｎ
＝１０２４のときのＦＦＴ演算に要するサイクル数は１
０２４である。これは、先に示した汎用ＤＳＰと比較し
て、１／４５〜１／８０のサイクル数の低減に相当す
る。このため、消耗電力の大幅な低減が可能である。
のときのＦＦＴ演算に要するサイクル数は６４サイクル
である。同様にサンプル値の数Ｎ＝２５６のときのＦＦ
Ｔ演算に要するサイクル数は２５６、サンプル値の数Ｎ
＝１０２４のときのＦＦＴ演算に要するサイクル数は１
０２４である。これは、先に示した汎用ＤＳＰと比較し
て、１／４５〜１／８０のサイクル数の低減に相当す
る。このため、消耗電力の大幅な低減が可能である。
【図１】本発明のフーリエ変換装置の一実施形態を示す
ブロック図である。
ブロック図である。
【図２】図１の装置の動作を説明するために用いた各信
号のタイミングチャートを示す図である。
号のタイミングチャートを示す図である。
【図３】図１の装置の他の動作を説明するために用いた
各信号のタイミングチャートを示す図である。
各信号のタイミングチャートを示す図である。
【図４】図１の装置における正余弦波信号発生部の構成
を示すブロック図である。
を示すブロック図である。
【図５】図１の装置におけるフーリエ係数変換部の各可
変抵抗部の一例を示すブロック図である。
変抵抗部の一例を示すブロック図である。
【図６】図１の装置におけるフーリエ係数変換部の各可
変抵抗部の他の例を示すブロック図である。
変抵抗部の他の例を示すブロック図である。
【図７】従来のＦＦＴ演算を行う装置を概略的に示すブ
ロック図である。
ロック図である。
１ 正余弦波信号発生部 ２ フーリエ係数変換部 ３ 加算部 １１ ＲＯＭ １２ デジタルアナログ変換器 １３ アナログデマルチプレクサ １４ サンプルホールド回路 １５ マルチプレクサ
Claims (9)
- 【請求項１】 複数の正弦波信号及び複数の余弦波信号
を発生する信号発生手段と、 フーリエ係数に対応する回路パラメータをそれぞれ有
し、前記信号発生手段によって発生された前記各正弦波
信号及び前記各余弦波信号をそれぞれ入力する複数のア
ナログ回路と、 前記各アナログ回路の出力に対する演算を行い、これに
よって得られたアナログ信号を出力する演算手段とを備
えるフーリエ変換装置。 - 【請求項２】 前記信号発生手段は、前記各正弦波信号
及び前記各余弦波信号と共に、直流信号をも発生し、 前記各アナログ回路は、フーリエ係数に対応する回路パ
ラメータをそれぞれ有し、前記信号発生手段によって発
生された前記各正弦波信号、前記各余弦波信号及び前記
直流信号をそれぞれ入力し、 前記演算手段は、前記各アナログ回路の出力に対する演
算を行い、これによって得られたアナログ信号を出力す
る請求項１に記載のフーリエ変換装置。 - 【請求項３】 前記信号発生手段は、離散的信号処理回
路からなる請求項１に記載のフーリエ変換装置。 - 【請求項４】 前記信号発生手段は、 １周期の正弦波上の複数ポイントの値を記憶した記憶手
段と、 前記記憶手段内の各ポイントの値をそれぞれの信号に変
換する変換手段と、 前記変換手段によって変換された各信号を保持する保持
手段と、 前記保持手段によって保持されている各信号を相互に異
なる各１周期の間に順次出力することを繰り返して、そ
れぞれの周期の正弦波信号及び余波信号を発生する信号
形成手段とを備える請求項３に記載のフーリエ変換装
置。 - 【請求項５】 前記信号発生手段は、次式（１）の右辺
第１項における定数１に対応する直流信号、次式（１）
の右辺第２項におけるcos（２πｋｎ／Ｎ）に対応する
複数の余弦波信号、及び次式（１）の右辺第３項におけ
るsin（２πｋｎ／Ｎ）に対応する複数の正弦波信号を
発生する請求項２に記載のフーリエ変換装置。 【数１】 - 【請求項６】 前記各アナログ回路は、次式（１）の右
辺第１項におけるフーリエ係数ａ(0)に対応する回路パ
ラメータ、次式（１）の右辺第２項におけるフーリエ係
数ａ（ｋ／Ｎ）に対応する複数の回路パラメータ、及び
次式（１）の右辺第３項におけるフーリエ係数ｂ（ｋ／
Ｎ）に対応する複数の回路パラメータをそれぞれ有する
請求項２に記載のフーリエ変換装置。 【数２】 - 【請求項７】 前記演算手段は、前記各アナログ回路の
出力を加算し、これによって次式（１）の左辺のｇ
（ｎ）に対応するアナログ信号を出力する請求項２に記
載のフーリエ変換装置。 【数３】 - 【請求項８】 前記各アナログ回路の回路パラメータが
抵抗である請求項１及び２のいずれかに記載のフーリエ
変換装置。 - 【請求項９】 前記各アナログ回路の抵抗が可変抵抗で
あって、該各アナログ回路の可変抵抗を変更する変更手
段を備える請求項８に記載のフーリエ変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10057128A JPH11259454A (ja) | 1998-03-09 | 1998-03-09 | フーリエ変換装置 |
| US09/263,484 US6295547B1 (en) | 1998-03-09 | 1999-03-08 | Fourier transform apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10057128A JPH11259454A (ja) | 1998-03-09 | 1998-03-09 | フーリエ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11259454A true JPH11259454A (ja) | 1999-09-24 |
Family
ID=13046936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10057128A Pending JPH11259454A (ja) | 1998-03-09 | 1998-03-09 | フーリエ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6295547B1 (ja) |
| JP (1) | JPH11259454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030926A (ja) * | 2011-07-27 | 2013-02-07 | Sanyo Electric Co Ltd | 送信装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MXPA03000874A (es) * | 2000-08-09 | 2003-06-06 | Astrazeneca Ab | Compuestos quimicos. |
| US6977162B2 (en) * | 2002-03-01 | 2005-12-20 | Ravgen, Inc. | Rapid analysis of variations in a genome |
| US6954423B2 (en) * | 2003-01-21 | 2005-10-11 | Tinker Frank A | Analog implementation of linear transforms |
| US7119588B2 (en) * | 2005-01-28 | 2006-10-10 | James Wayne Kelley | Circuit for multiplying continuously varying signals |
| US8909946B2 (en) * | 2005-11-15 | 2014-12-09 | Microsoft Corporation | Efficient power management of a system with virtual machines |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5058049A (en) * | 1989-09-06 | 1991-10-15 | Motorola Inc. | Complex signal transformation using a resistive network |
| US5038311A (en) | 1990-08-10 | 1991-08-06 | General Electric Company | Pipelined fast fourier transform processor |
| JPH05174046A (ja) | 1991-12-20 | 1993-07-13 | Ricoh Co Ltd | 演算回路 |
| JPH05189470A (ja) | 1992-01-09 | 1993-07-30 | Toshiba Corp | 時系列データ入力型フーリエ変換方式 |
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