JPH11252036A - 信号多重化装置 - Google Patents
信号多重化装置Info
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- JPH11252036A JPH11252036A JP5218798A JP5218798A JPH11252036A JP H11252036 A JPH11252036 A JP H11252036A JP 5218798 A JP5218798 A JP 5218798A JP 5218798 A JP5218798 A JP 5218798A JP H11252036 A JPH11252036 A JP H11252036A
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- terminating
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Abstract
(57)【要約】
【課題】 共通バスを有効に使用して、データ伝送効率
を上げる。 【解決手段】 それぞれ任意の伝送速度を有する複数の
デジタル信号を複数の終端装置１２ａ〜１２ｃで受信
し、この各終端装置で受信した各デジタル信号を複数の
信号線からなる共通バス１４を介して多重化回路１５へ
送出して、この多重化回路で各デジタル信号を多重化し
て一つの時分割の多重化信号とする信号多重化装置にお
いて、各終端装置１２ａ〜１２ｃに対して該当終端装置
に入力されるデジタル信号の伝送速度に応じて該当終端
装置が使用する共通バスの信号線数を割当てる制御部１
７を備え、各終端装置は入力されたデジタル信号の各デ
ータを制御部から割当てられた共通バスの各信号線へ分
配していく手段を有し、多重化回路は共通バスの各信号
線から同一タイミングで受信した並列データを直列デー
タに変換する手段を有する。
を上げる。 【解決手段】 それぞれ任意の伝送速度を有する複数の
デジタル信号を複数の終端装置１２ａ〜１２ｃで受信
し、この各終端装置で受信した各デジタル信号を複数の
信号線からなる共通バス１４を介して多重化回路１５へ
送出して、この多重化回路で各デジタル信号を多重化し
て一つの時分割の多重化信号とする信号多重化装置にお
いて、各終端装置１２ａ〜１２ｃに対して該当終端装置
に入力されるデジタル信号の伝送速度に応じて該当終端
装置が使用する共通バスの信号線数を割当てる制御部１
７を備え、各終端装置は入力されたデジタル信号の各デ
ータを制御部から割当てられた共通バスの各信号線へ分
配していく手段を有し、多重化回路は共通バスの各信号
線から同一タイミングで受信した並列データを直列デー
タに変換する手段を有する。
Description
【０００１】
【発明の属する技術分野】本発明はそれぞれ任意の伝送
速度を有するデジタル信号を多重化する信号多重化装置
に関する。
速度を有するデジタル信号を多重化する信号多重化装置
に関する。
【０００２】
【従来の技術】一般に、通信ネットワークの伝送路を有
効に使用するために、各加入者端末から出力された低速
のデジタル信号を信号多重化装置で多重化して、通信ネ
ットワークに接続する。さらに、各端末に対して入出力
されるデジタル信号の速度は各端末の仕様や用途によっ
て異なる場合が多い。
効に使用するために、各加入者端末から出力された低速
のデジタル信号を信号多重化装置で多重化して、通信ネ
ットワークに接続する。さらに、各端末に対して入出力
されるデジタル信号の速度は各端末の仕様や用途によっ
て異なる場合が多い。
【０００３】この場合、信号多重化装置は各端末から出
力されたそれぞれ異なる伝送速度を有した複数のデジタ
ル信号を多重化する必要がある。この複数の信号を多重
化する信号多重化方式としては種々の方式が実用化され
ている（例えば特開平６−８５７７６号公報）。
力されたそれぞれ異なる伝送速度を有した複数のデジタ
ル信号を多重化する必要がある。この複数の信号を多重
化する信号多重化方式としては種々の方式が実用化され
ている（例えば特開平６−８５７７６号公報）。
【０００４】図５は従来のデジタル信号を多重化する低
速多重化装置の一例を示す図である。各端末１ａ，１
ｂ，１ｃから出力された各デジタル信号はそれぞれの終
端装置２ａ，２ｂ，２ｃで制御ビットが付加されベアラ
信号ａ1 ，ａ2 ，ａ3 に変換されて、それぞれ終端パッ
ケージ（ＰＫＧ）３ａ，３ｂ，３ｃに入力される。
速多重化装置の一例を示す図である。各端末１ａ，１
ｂ，１ｃから出力された各デジタル信号はそれぞれの終
端装置２ａ，２ｂ，２ｃで制御ビットが付加されベアラ
信号ａ1 ，ａ2 ，ａ3 に変換されて、それぞれ終端パッ
ケージ（ＰＫＧ）３ａ，３ｂ，３ｃに入力される。
【０００５】各終端パッケージ（ＰＫＧ）３ａ，３ｂ．
３ｃは、共通バス５ａの任意のフレームに対して、自己
に入力されたベアラ信号ａ1 ，ａ2 ，ａ3 をバースト出
力する。ＴＳｉ（タイムスロット交換）手段４は、共通
バス５ａ上にバースト出力された各終端パッケージ（Ｐ
ＫＧ）３からの信号をそれぞれタイムスロットに組込ん
で、共通バス５ｂにユニバーサル信号ｂとして送出す
る。多重化パッケージ（ＰＫＧ）６は、共通バス５ｂ上
のユニバーサル信号ｂを受けて多重化して、一つの時分
割された多重化信号ｃとして出力する。
３ｃは、共通バス５ａの任意のフレームに対して、自己
に入力されたベアラ信号ａ1 ，ａ2 ，ａ3 をバースト出
力する。ＴＳｉ（タイムスロット交換）手段４は、共通
バス５ａ上にバースト出力された各終端パッケージ（Ｐ
ＫＧ）３からの信号をそれぞれタイムスロットに組込ん
で、共通バス５ｂにユニバーサル信号ｂとして送出す
る。多重化パッケージ（ＰＫＧ）６は、共通バス５ｂ上
のユニバーサル信号ｂを受けて多重化して、一つの時分
割された多重化信号ｃとして出力する。
【０００６】このような、信号多重化装置において、各
端末１ａ，１ｂ，１ｃから出力されるデジタル信号の伝
送速度がそれぞれ異なる場合の信号多重化手順を図６を
用いて説明する。
端末１ａ，１ｂ，１ｃから出力されるデジタル信号の伝
送速度がそれぞれ異なる場合の信号多重化手順を図６を
用いて説明する。
【０００７】今、仮に、端末１ｂの伝送速度が端末１ａ
の伝送速度の２倍であり、端末１ｃの伝送速度が端末１
ａの伝送速度の４倍であるとする。そして、端末１ａの
伝送周期がＴとする。したがって、終端２ａから周期Ｔ
毎に各データ（ビットデータ）Ｐ0 ，Ｐ1 ，Ｐ2 ，Ｐ
3 ，Ｐ4 ，…を有するベアラ信号ａ1 が出力さる。ま
た、終端２ｂから周期Ｔ／２毎に各データ（ビットデー
タ）Ｑ0 ，Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，…を有するベアラ
信号ａ2 が出力さる。同様に、終端２ｃから周期Ｔ／４
毎に各データ（ビットデータ）Ｒ0 ，Ｒ1 ，Ｒ2 ，Ｒ
3 ，Ｒ4 ，…を有するベアラ信号ａ3 が出力さる。
の伝送速度の２倍であり、端末１ｃの伝送速度が端末１
ａの伝送速度の４倍であるとする。そして、端末１ａの
伝送周期がＴとする。したがって、終端２ａから周期Ｔ
毎に各データ（ビットデータ）Ｐ0 ，Ｐ1 ，Ｐ2 ，Ｐ
3 ，Ｐ4 ，…を有するベアラ信号ａ1 が出力さる。ま
た、終端２ｂから周期Ｔ／２毎に各データ（ビットデー
タ）Ｑ0 ，Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，…を有するベアラ
信号ａ2 が出力さる。同様に、終端２ｃから周期Ｔ／４
毎に各データ（ビットデータ）Ｒ0 ，Ｒ1 ，Ｒ2 ，Ｒ
3 ，Ｒ4 ，…を有するベアラ信号ａ3 が出力さる。
【０００８】したがって、図示するように、多重化パッ
ケージ（ＰＫＧ）６から出力される多重化信号ｃの周期
Ｔを有する１フレームには３個のベアラ信号ａ1 ，ａ
2 ，ａ3 が時分割多重されるので、各ベアラ信号ａ1 ，
ａ2 ，ａ3 の各データは１フレームの周期Ｔの１／３の
バースト期間Ｔ1 （＝Ｔ／３）内にバースト的に収納さ
れる。
ケージ（ＰＫＧ）６から出力される多重化信号ｃの周期
Ｔを有する１フレームには３個のベアラ信号ａ1 ，ａ
2 ，ａ3 が時分割多重されるので、各ベアラ信号ａ1 ，
ａ2 ，ａ3 の各データは１フレームの周期Ｔの１／３の
バースト期間Ｔ1 （＝Ｔ／３）内にバースト的に収納さ
れる。
【０００９】このように、たとえ各端末１ａ，１ｂ，１
ｃの伝送速度が異なっていたとしても、各端末１ａ，１
ｂ，１ｃに対して入出力される各デジタル信号は正常に
時分割多重化されて多重化信号ｃとして出力される。
ｃの伝送速度が異なっていたとしても、各端末１ａ，１
ｂ，１ｃに対して入出力される各デジタル信号は正常に
時分割多重化されて多重化信号ｃとして出力される。
【００１０】
【発明が解決しようとする課題】しかしながら、図５に
示す信号多重化装置においても、まだ改良すべき次のよ
うな課題があった。すなわち、この信号多重化装置から
出力される多重化信号ｃにおける同一のバースト期間Ｔ
1 に、各端末１ａ，１ｂ，１ｃの伝送速度に応じた数の
データ（ビットデータ）が挿入される。その結果、多重
化信号ｃの伝送速度はバースト期間Ｔ1 に３端末からの
データが挿入された状態の速度で定まるので、１個又は
２個のデータしか含まれないバースト期間Ｔ1 において
は、データが存在しない空き状態が発生する。その結果
として、データが間欠的に伝送されるので、信号の伝送
効率が低下して、共通バス５ａ，５ｂの使用効率も低下
する。
示す信号多重化装置においても、まだ改良すべき次のよ
うな課題があった。すなわち、この信号多重化装置から
出力される多重化信号ｃにおける同一のバースト期間Ｔ
1 に、各端末１ａ，１ｂ，１ｃの伝送速度に応じた数の
データ（ビットデータ）が挿入される。その結果、多重
化信号ｃの伝送速度はバースト期間Ｔ1 に３端末からの
データが挿入された状態の速度で定まるので、１個又は
２個のデータしか含まれないバースト期間Ｔ1 において
は、データが存在しない空き状態が発生する。その結果
として、データが間欠的に伝送されるので、信号の伝送
効率が低下して、共通バス５ａ，５ｂの使用効率も低下
する。
【００１１】また、このような間欠的に各デジタル信号
の各データが組込まれた多重化信号ｃを受信して、この
多重化信号ｃから元の各ベアラ信号ａ1 ，ａ2 ，ａ3 を
復調する受信側装置が複雑化する問題がある。
の各データが組込まれた多重化信号ｃを受信して、この
多重化信号ｃから元の各ベアラ信号ａ1 ，ａ2 ，ａ3 を
復調する受信側装置が複雑化する問題がある。
【００１２】なお、異なる伝送速度を有した複数のデジ
タル信号を効率的に伝送する伝送モードとしてＡＴＭ
（非同期転送モード）が実用化されているが、このＡＴ
Ｍを実装するためには高速でかつ複雑な回路構成及び制
御手段が各終端ＰＫＧに必要であり、設備コストが増大
する懸念がある。
タル信号を効率的に伝送する伝送モードとしてＡＴＭ
（非同期転送モード）が実用化されているが、このＡＴ
Ｍを実装するためには高速でかつ複雑な回路構成及び制
御手段が各終端ＰＫＧに必要であり、設備コストが増大
する懸念がある。
【００１３】本発明はこのような事情に鑑みてなされた
ものであり、たとえ異なる伝送速度を有したデジタル信
号を時分割多重化する場合であっても、回路を複雑化す
ることなく、出力される多重化信号に空きビットが含ま
れるのが極力防止され、共通バスを有効に使用できる信
号多重化装置を提供することを目的とする。
ものであり、たとえ異なる伝送速度を有したデジタル信
号を時分割多重化する場合であっても、回路を複雑化す
ることなく、出力される多重化信号に空きビットが含ま
れるのが極力防止され、共通バスを有効に使用できる信
号多重化装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、それぞれ任意
の伝送速度を有する複数のデジタル信号を複数の終端装
置で受信し、この各終端装置で受信した各デジタル信号
を複数の信号線からなる共通バスを介して多重化回路へ
送出して、この多重化回路で各デジタル信号を多重化し
て一つの時分割の多重化信号とする信号多重化装置に適
用される。
の伝送速度を有する複数のデジタル信号を複数の終端装
置で受信し、この各終端装置で受信した各デジタル信号
を複数の信号線からなる共通バスを介して多重化回路へ
送出して、この多重化回路で各デジタル信号を多重化し
て一つの時分割の多重化信号とする信号多重化装置に適
用される。
【００１５】そして、上記課題を解消するために、本発
明においては、各終端装置に対して該当終端装置に入力
されるデジタル信号の伝送速度に応じて該当終端装置が
使用する共通バスの信号線数を割当てる制御部を備えて
いる。さらに、各終端装置に対して、入力されたデジタ
ル信号の各データを制御部から割当てられた共通バスの
各信号線へ分配していく手段を付加し、多重化回路に対
して、共通バスの各信号線から同一タイミングで受信し
た並列データを直列データに変換する手段を付加してい
る。
明においては、各終端装置に対して該当終端装置に入力
されるデジタル信号の伝送速度に応じて該当終端装置が
使用する共通バスの信号線数を割当てる制御部を備えて
いる。さらに、各終端装置に対して、入力されたデジタ
ル信号の各データを制御部から割当てられた共通バスの
各信号線へ分配していく手段を付加し、多重化回路に対
して、共通バスの各信号線から同一タイミングで受信し
た並列データを直列データに変換する手段を付加してい
る。
【００１６】このように構成された信号多重化装置にお
いては、各終端装置は複数の信号線からなる共通バスに
おける各信号線のうち、制御部にて自己が使用する１つ
また複数の信号線が割当てられる。各終端装置における
各信号線の割当数は各終端装置に入力されるデジタル信
号の伝送速度に対応している。したがって、任意の終端
装置に入力されるデジタル信号に対して倍の速度のデジ
タル信号が入力される終端装置に対しては、倍の数の信
号線が割付けられる。
いては、各終端装置は複数の信号線からなる共通バスに
おける各信号線のうち、制御部にて自己が使用する１つ
また複数の信号線が割当てられる。各終端装置における
各信号線の割当数は各終端装置に入力されるデジタル信
号の伝送速度に対応している。したがって、任意の終端
装置に入力されるデジタル信号に対して倍の速度のデジ
タル信号が入力される終端装置に対しては、倍の数の信
号線が割付けられる。
【００１７】割付けられる信号線が倍になると、単位時
間当たりのデータ伝送量は倍になるので、各終端装置に
対して、入力されたデジタル信号の各データを制御部か
ら割当てられた共通バスの各信号線へ順番に分配してい
くことによって、共通バスを構成する各信号線を有効に
使用できる。
間当たりのデータ伝送量は倍になるので、各終端装置に
対して、入力されたデジタル信号の各データを制御部か
ら割当てられた共通バスの各信号線へ順番に分配してい
くことによって、共通バスを構成する各信号線を有効に
使用できる。
【００１８】そして、多重化回路において、共通バスの
各信号線から同一タイミングで受信した並列データを直
列データに変換することによって、空きビットが極力抑
制された時分割の多重化信号が得られる。
各信号線から同一タイミングで受信した並列データを直
列データに変換することによって、空きビットが極力抑
制された時分割の多重化信号が得られる。
【００１９】
【発明の実施の形態】以下本発明の一実施形態を図面を
用いて説明する。図１は本発明の実施形態の信号多重化
装置の概略構成を示すブロック図である。図示するよう
に、この実施形態の信号多重化装置は、３台の終端装置
１２ａ，１２ｂ，１２ｃと、７本の信号線１４ａ〜１４
ｇからなる共通バス１４と、１台の多重化回路１５と、
１台のタイムスロット回路１６と、１台の制御部１７ｓ
とで構成されている。
用いて説明する。図１は本発明の実施形態の信号多重化
装置の概略構成を示すブロック図である。図示するよう
に、この実施形態の信号多重化装置は、３台の終端装置
１２ａ，１２ｂ，１２ｃと、７本の信号線１４ａ〜１４
ｇからなる共通バス１４と、１台の多重化回路１５と、
１台のタイムスロット回路１６と、１台の制御部１７ｓ
とで構成されている。
【００２０】各端末１０ａ，１０ａ，１０ｂから出力さ
れる各デジタル信号ｄ1 ，ｄ2 ，ｄ3 はそれぞれ通信回
線１１ａ，１１ｂ，１１ｃを孵して介して終端装置１２
ａ，２ｂ，１２ｃへ入力される。
れる各デジタル信号ｄ1 ，ｄ2 ，ｄ3 はそれぞれ通信回
線１１ａ，１１ｂ，１１ｃを孵して介して終端装置１２
ａ，２ｂ，１２ｃへ入力される。
【００２１】各端末１０ａ，１０ａ，１０ｂから出力さ
れる各デジタル信号ｄ1 ，ｄ2 ，ｄ3 の伝送速度はそれ
ぞれ異なり、前述した図６に示す各ベアラ信号ａ1 ，ａ
2 ，ａ3 と同様に、端末１０ｂの伝送速度が端末１０ａ
の伝送速度の２倍であり、端末１０ｃの伝送速度が端末
１０ａの伝送速度の４倍であるとする。
れる各デジタル信号ｄ1 ，ｄ2 ，ｄ3 の伝送速度はそれ
ぞれ異なり、前述した図６に示す各ベアラ信号ａ1 ，ａ
2 ，ａ3 と同様に、端末１０ｂの伝送速度が端末１０ａ
の伝送速度の２倍であり、端末１０ｃの伝送速度が端末
１０ａの伝送速度の４倍であるとする。
【００２２】端末１０ａのデジタル信号ｄ1 の伝送周期
をＴとすと、端末１０から周期Ｔ毎に各データ（ビット
データ）Ｐ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 ，…を有するデ
ジタル信号ｄ1 が出力さる。また、端末１０ｂから周期
Ｔ／２毎に各データ（ビットデータ）Ｑ0 ，Ｑ1 ，Ｑ
2 ，Ｑ3 ，Ｑ4 ，…を有するデジタル信号ｄ2 が出力さ
る。同様に、終端１０ｃから周期Ｔ／４毎に各データ
（ビットデータ）Ｒ0 ，Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 ，…を
有するテジタル信号ｄ3 が出力さる。
をＴとすと、端末１０から周期Ｔ毎に各データ（ビット
データ）Ｐ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 ，Ｐ4 ，…を有するデ
ジタル信号ｄ1 が出力さる。また、端末１０ｂから周期
Ｔ／２毎に各データ（ビットデータ）Ｑ0 ，Ｑ1 ，Ｑ
2 ，Ｑ3 ，Ｑ4 ，…を有するデジタル信号ｄ2 が出力さ
る。同様に、終端１０ｃから周期Ｔ／４毎に各データ
（ビットデータ）Ｒ0 ，Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 ，…を
有するテジタル信号ｄ3 が出力さる。
【００２３】制御部１７は、オペレータが操作するため
の操作部が設けられており、各終端装置１２ａ，１２
ｂ，１２ｃに対して、オペレータの操作に従って該当終
端装置１２ａ，１２ｂ，１２ｃに入力される各デジタル
信号ｄ1 ，ｄ2 ，ｄ3 の伝送速度に応じた共通バス１４
の使用信号線数と、具体的に７本の信号線１４ａ〜１４
ｆのうち実際に使用する信号線とを割付ける。
の操作部が設けられており、各終端装置１２ａ，１２
ｂ，１２ｃに対して、オペレータの操作に従って該当終
端装置１２ａ，１２ｂ，１２ｃに入力される各デジタル
信号ｄ1 ，ｄ2 ，ｄ3 の伝送速度に応じた共通バス１４
の使用信号線数と、具体的に７本の信号線１４ａ〜１４
ｆのうち実際に使用する信号線とを割付ける。
【００２４】この実施形態装置においては、端末１０ａ
に対して共通バス１４の１本の信号線１４ａを割付け、
端末１０ｂに対して共通バス１４の２本の信号線１４
ｂ，１４ｃを割付け、端末１０ｃに対して共通バス１４
の４本の信号線１４ｄ，１４ｅ，１４ｆ，１４ｇを割付
けている。そして、制御部１７は、各終端装置１２ａ，
１２ｂ，１２ｃに対して最も遅い伝送速度の周期Ｔ及び
前記割付結果を割付制御信号ｅとして送出する。
に対して共通バス１４の１本の信号線１４ａを割付け、
端末１０ｂに対して共通バス１４の２本の信号線１４
ｂ，１４ｃを割付け、端末１０ｃに対して共通バス１４
の４本の信号線１４ｄ，１４ｅ，１４ｆ，１４ｇを割付
けている。そして、制御部１７は、各終端装置１２ａ，
１２ｂ，１２ｃに対して最も遅い伝送速度の周期Ｔ及び
前記割付結果を割付制御信号ｅとして送出する。
【００２５】各終端装置１２ａ，１２ｂ，１２ｃのう
ち、例えば終端装置１２ｃは、図２に示すように構成さ
れている。図２において、端末１０ｃから入力されたデ
ジタル信号ｄ3 は受信部１８で受信されて次のマルチプ
レクサ回路１９へ転送される。
ち、例えば終端装置１２ｃは、図２に示すように構成さ
れている。図２において、端末１０ｃから入力されたデ
ジタル信号ｄ3 は受信部１８で受信されて次のマルチプ
レクサ回路１９へ転送される。
【００２６】また、分配制御部２１は、制御部１７から
入力された割付制御信号ｅが指定する信号線１４ｄ，１
４ｅ，１４ｆ，１４ｇをマルチプレクサ回路１９へ印加
するとともに、割付制御信号ｅに含まれる周期Ｔを発振
器２２へ送出する。
入力された割付制御信号ｅが指定する信号線１４ｄ，１
４ｅ，１４ｆ，１４ｇをマルチプレクサ回路１９へ印加
するとともに、割付制御信号ｅに含まれる周期Ｔを発振
器２２へ送出する。
【００２７】発振器２２は周期Ｔを有する同期信号ｆを
作成して、７本の各信号線１４ａ〜１４ｇが接続された
７個の各出力バッファ２０ａ〜２０ｇへ送出する。マル
チプレクサ回路１９に対して前記７個の各出力バッファ
２０ａ〜２０ｇが接続されている。そして、マルチプレ
クサ回路１９は、受信部１８から順次入力されるデジタ
ル信号ｄ3 を構成する各データＲ0 ，Ｒ1 ，Ｒ2 ，Ｒ
3 ，Ｒ4 ，…を、指定された４本の信号線１４ｄ，１４
ｅ，４ｆ，１４ｇの各出力バッファ２０ｄ，２０ｅ，２
０ｆ，２０ｇへ順番に振分けていく。
作成して、７本の各信号線１４ａ〜１４ｇが接続された
７個の各出力バッファ２０ａ〜２０ｇへ送出する。マル
チプレクサ回路１９に対して前記７個の各出力バッファ
２０ａ〜２０ｇが接続されている。そして、マルチプレ
クサ回路１９は、受信部１８から順次入力されるデジタ
ル信号ｄ3 を構成する各データＲ0 ，Ｒ1 ，Ｒ2 ，Ｒ
3 ，Ｒ4 ，…を、指定された４本の信号線１４ｄ，１４
ｅ，４ｆ，１４ｇの各出力バッファ２０ｄ，２０ｅ，２
０ｆ，２０ｇへ順番に振分けていく。
【００２８】各出力バツファ２０ｄ，２０ｅ，２０ｆ，
２０ｇは発振器２２から周期Ｔを有する同期信号ｆが入
力される毎に、マルチプレクサ回路１９から振分けられ
た各データＲ0 ，Ｒ1 ，Ｒ2 ．Ｒ3 を一斉に共通バス１
４の各信号線１４ｄ，１４ｅ，４ｆ，１４ｇへ送出す
る。
２０ｇは発振器２２から周期Ｔを有する同期信号ｆが入
力される毎に、マルチプレクサ回路１９から振分けられ
た各データＲ0 ，Ｒ1 ，Ｒ2 ．Ｒ3 を一斉に共通バス１
４の各信号線１４ｄ，１４ｅ，４ｆ，１４ｇへ送出す
る。
【００２９】その結果、この終端装置１２ｃに割付けら
れた共通バス１４の４本の各信号線１４ｄ，１４ｅ，１
４ｆ，１４ｇには、図４に示すように、周期Ｔ毎に、こ
の終端装置１２ｃに入力されるデジタル信号ｄ3 の各デ
ータ［Ｒ0 ，Ｒ1 ，Ｒ2 ，Ｒ3 ］，［Ｒ4 ，Ｒ5 ，Ｒ
6 ，Ｒ7 ］、…が４個づつまとめて出力されていく。
れた共通バス１４の４本の各信号線１４ｄ，１４ｅ，１
４ｆ，１４ｇには、図４に示すように、周期Ｔ毎に、こ
の終端装置１２ｃに入力されるデジタル信号ｄ3 の各デ
ータ［Ｒ0 ，Ｒ1 ，Ｒ2 ，Ｒ3 ］，［Ｒ4 ，Ｒ5 ，Ｒ
6 ，Ｒ7 ］、…が４個づつまとめて出力されていく。
【００３０】他の終端装置１２ｂも図２に示す終端装置
１２ｃと同一構成を有している。但し、終端装置１２ｂ
には制御部７から２本の信号線１４ｂ，１４ｃの割付と
周期Ｔの割付制御信号ｅが入力されるので、この終端装
置１２ｂから共通バス１４の２本の各信号線１４ｂ、１
４ｃに対して、図４に示すように、この終端装置１２ｂ
に入力されるデジタル信号ｄ2 の各データ［Ｑ0 ，Ｑ
1 ］，［Ｑ2 ，Ｑ3 ］，［Ｑ4 ，Ｑ5 ］，…が２個づつ
まとめて出力されていく。
１２ｃと同一構成を有している。但し、終端装置１２ｂ
には制御部７から２本の信号線１４ｂ，１４ｃの割付と
周期Ｔの割付制御信号ｅが入力されるので、この終端装
置１２ｂから共通バス１４の２本の各信号線１４ｂ、１
４ｃに対して、図４に示すように、この終端装置１２ｂ
に入力されるデジタル信号ｄ2 の各データ［Ｑ0 ，Ｑ
1 ］，［Ｑ2 ，Ｑ3 ］，［Ｑ4 ，Ｑ5 ］，…が２個づつ
まとめて出力されていく。
【００３１】最後の終端装置１２ａ図２に示す終端装置
１２ｃと同一構成を有している。但し、終端装置１２ａ
には制御部７から１本の信号線１４ａの割付と周期Ｔの
割付制御信号ｅが入力されるので、この終端装置１２ａ
から共通バス１４の１本の信号線１４ａに対して、図４
に示すように、この終端装置１２ａに入力されるデジタ
ル信号ｄ1 の各データＰ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 ．Ｐ4 ，
…が１個づつ出力されていく。
１２ｃと同一構成を有している。但し、終端装置１２ａ
には制御部７から１本の信号線１４ａの割付と周期Ｔの
割付制御信号ｅが入力されるので、この終端装置１２ａ
から共通バス１４の１本の信号線１４ａに対して、図４
に示すように、この終端装置１２ａに入力されるデジタ
ル信号ｄ1 の各データＰ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 ．Ｐ4 ，
…が１個づつ出力されていく。
【００３２】したがって、図４に示すように、共通バス
１４の７本の各信号線１４ａ〜１４ｇには、各周期Ｔ毎
に、合計７個ずづの各データが含まれる。共通バス１４
の各信号線１４ａ〜１４ｇへ周期Ｔの同期信号ｆに同期
して出力された各デジタル信号ｄ1 〜ｄ3 の各データは
多重化回路１５へ入力される。
１４の７本の各信号線１４ａ〜１４ｇには、各周期Ｔ毎
に、合計７個ずづの各データが含まれる。共通バス１４
の各信号線１４ａ〜１４ｇへ周期Ｔの同期信号ｆに同期
して出力された各デジタル信号ｄ1 〜ｄ3 の各データは
多重化回路１５へ入力される。
【００３３】多重化回路１５は例えば図３に示すように
構成されている。共通バス１４の各信号線１４ａ〜１４
ｇから周期Ｔで入力された各データは入力ポート２３ａ
〜２３ｇを介してＰ／Ｓ（パラレル／シリアル）変換部
２４へ入力される。Ｐ／Ｓ変換部２４は、各入力ポート
２３ａ〜２３ｇから周期Ｔで入力された７個のデータか
らなるパラレルデータを周期Ｔを有するシリアルデータ
ｈに変換して次のタイムスロット回路１６へ送出する。
構成されている。共通バス１４の各信号線１４ａ〜１４
ｇから周期Ｔで入力された各データは入力ポート２３ａ
〜２３ｇを介してＰ／Ｓ（パラレル／シリアル）変換部
２４へ入力される。Ｐ／Ｓ変換部２４は、各入力ポート
２３ａ〜２３ｇから周期Ｔで入力された７個のデータか
らなるパラレルデータを周期Ｔを有するシリアルデータ
ｈに変換して次のタイムスロット回路１６へ送出する。
【００３４】タイムスロット回路１６は、多重化回路１
５から受領した各シリアルデータｈを周期Ｔを有するタ
イムスロット内に組込んで、図４に示すように、時系列
の一つの多重化信号ｊとしてこの信号多重化装置の外部
へ送出する。
５から受領した各シリアルデータｈを周期Ｔを有するタ
イムスロット内に組込んで、図４に示すように、時系列
の一つの多重化信号ｊとしてこの信号多重化装置の外部
へ送出する。
【００３５】このように構成された信号多重化装置にお
いては、それぞれ端末１０ａ，１０ｂ．１０ｃからデジ
タルデータ信号ｄ1 ，ｄ2 ，ｄ3 が入力される各終端装
置１２ａ，１２ｂ，１２ｃは、制御部１７からの割当制
御信号ｅにて、７本の信号線１４ａ〜１４ｇからなる共
通バス１３のうち、自己が使用する１つまた複数の信号
線１４ａ〜１４ｇが割当てられる。この場合、各終端装
置１２ａ〜１２ｃにおける各信号線の割当数は各終端装
置１２ａ〜１２ｃに入力されるデジタル信号ｄ1 〜ｄ3
の伝送速度に対応している。
いては、それぞれ端末１０ａ，１０ｂ．１０ｃからデジ
タルデータ信号ｄ1 ，ｄ2 ，ｄ3 が入力される各終端装
置１２ａ，１２ｂ，１２ｃは、制御部１７からの割当制
御信号ｅにて、７本の信号線１４ａ〜１４ｇからなる共
通バス１３のうち、自己が使用する１つまた複数の信号
線１４ａ〜１４ｇが割当てられる。この場合、各終端装
置１２ａ〜１２ｃにおける各信号線の割当数は各終端装
置１２ａ〜１２ｃに入力されるデジタル信号ｄ1 〜ｄ3
の伝送速度に対応している。
【００３６】割当てられる信号線数に比例して、単位時
間当たりのデータ伝送量は増加するので、図４に示すよ
うに、同一周期Ｔ内に含まれる、各デジタルデータ信号
ｄ1，ｄ2 ，ｄ3 のデータ値を共通バス１４における同
一周期Ｔ内に組込むことができる。
間当たりのデータ伝送量は増加するので、図４に示すよ
うに、同一周期Ｔ内に含まれる、各デジタルデータ信号
ｄ1，ｄ2 ，ｄ3 のデータ値を共通バス１４における同
一周期Ｔ内に組込むことができる。
【００３７】したがって、各終端装置１２ａ〜１２ｃに
おいて、入力されたデジタル信号ｄ1 ，ｄ2 ，ｄ3 の各
データＰ0 ，Ｐ1 ，…、Ｑ0 ，Ｑ1 ，…、Ｒ0 ，Ｒ1 ，
…を制御部から割当てられた共通バス１４の各信号線１
４ａ〜１４ｇへ順番に分配していっている。したがっ
て、図示するように、各信号線１４ａ〜１４ｇに対し
て、各データを隙間なく配設することができるので、共
通バス１４を構成する各信号線１４ａ〜１４ｇを有効に
使用できる。そして、多重化回路１５において、共通バ
ス１４の各信号線１４ａ〜１４ｇから同一タイミングで
受信した並列データを直列データに変換することによっ
て、タイムスロット回路１６にて空きビットが極力抑制
された時分割の多重化信号ｊが得られる。
おいて、入力されたデジタル信号ｄ1 ，ｄ2 ，ｄ3 の各
データＰ0 ，Ｐ1 ，…、Ｑ0 ，Ｑ1 ，…、Ｒ0 ，Ｒ1 ，
…を制御部から割当てられた共通バス１４の各信号線１
４ａ〜１４ｇへ順番に分配していっている。したがっ
て、図示するように、各信号線１４ａ〜１４ｇに対し
て、各データを隙間なく配設することができるので、共
通バス１４を構成する各信号線１４ａ〜１４ｇを有効に
使用できる。そして、多重化回路１５において、共通バ
ス１４の各信号線１４ａ〜１４ｇから同一タイミングで
受信した並列データを直列データに変換することによっ
て、タイムスロット回路１６にて空きビットが極力抑制
された時分割の多重化信号ｊが得られる。
【００３８】なお、本発明は上述した実施形態に限定さ
れるものではない。図１に示す実施形態装置において
は、各端末１０ａ，１０ｂ，１０ｃから出力されるデジ
タル信号ｄ1 、ｄ2 、ｄ3 の伝送速度が１：２：４の関
係を有する場合を想定したが、特に１：２：４に限定す
る必要はなく、他の速度関係を有してもよい。この場
合、各終端装置１２ａ〜１２ｃに対して割当てる信号線
数が異なるのみである。また、各デジタル信号ｄ1 、ｄ
2 、ｄ3 は同一の伝送速度を有していてもよい。この場
合は、各終端装置１２ａ〜１２ｃに対して等しい数の信
号線数を割付ければよい。
れるものではない。図１に示す実施形態装置において
は、各端末１０ａ，１０ｂ，１０ｃから出力されるデジ
タル信号ｄ1 、ｄ2 、ｄ3 の伝送速度が１：２：４の関
係を有する場合を想定したが、特に１：２：４に限定す
る必要はなく、他の速度関係を有してもよい。この場
合、各終端装置１２ａ〜１２ｃに対して割当てる信号線
数が異なるのみである。また、各デジタル信号ｄ1 、ｄ
2 、ｄ3 は同一の伝送速度を有していてもよい。この場
合は、各終端装置１２ａ〜１２ｃに対して等しい数の信
号線数を割付ければよい。
【００３９】さらに、終端装置１２ａ〜１２ｃの設置数
も３個に限定されるものではなく、端末１０ａ〜１０ｃ
の設置数に応じて、任意に変更できる。また、共通バス
１４の信号線数も７本（ビット）に限定されるものでは
なく、任意の本数に設定可能である。
も３個に限定されるものではなく、端末１０ａ〜１０ｃ
の設置数に応じて、任意に変更できる。また、共通バス
１４の信号線数も７本（ビット）に限定されるものでは
なく、任意の本数に設定可能である。
【００４０】
【発明の効果】以上説明したように、本発明の信号多重
化装置においては、各端末からのデジタル信号が入力さ
れる終端装置に対して、該当終端装置に入力されるデジ
タル信号の伝送速度に応じて該当終端装置が使用する共
通バスの信号線数を割当て、かつ各終端装置は入力され
たデジタル信号の各データを制御部から割当てられた共
通バスの各信号線へ順番に分配するようにしている。
化装置においては、各端末からのデジタル信号が入力さ
れる終端装置に対して、該当終端装置に入力されるデジ
タル信号の伝送速度に応じて該当終端装置が使用する共
通バスの信号線数を割当て、かつ各終端装置は入力され
たデジタル信号の各データを制御部から割当てられた共
通バスの各信号線へ順番に分配するようにしている。
【００４１】したがって、たとえ異なる伝送速度を有し
たデジタル信号を時分割多重化する場合であっても、回
路構成を複雑化することなく、出力される多重化信号に
空きビットが含まれるのが極力防止され、共通バスを有
効に使用できる。したがって、結果的にデータ伝送効率
を向上できる。
たデジタル信号を時分割多重化する場合であっても、回
路構成を複雑化することなく、出力される多重化信号に
空きビットが含まれるのが極力防止され、共通バスを有
効に使用できる。したがって、結果的にデータ伝送効率
を向上できる。
【図１】 本発明の一実施形態の信号多重化装置の概略
構成を示すブロック図
構成を示すブロック図
【図２】 同信号多重化装置における終端装置の詳細構
成を示すブロック図
成を示すブロック図
【図３】 同信号多重化装置における多重化回路の詳細
構成を示すブロック図
構成を示すブロック図
【図４】 同信号多重化装置における信号の多重化処理
動作を示すタイムチャート
動作を示すタイムチャート
【図５】 従来の信号多重化装置の概略構成を示すブロ
ック図
ック図
【図６】 同従来の信号多重化装置における信号の多重
化処理動作を示すタイムチャート
化処理動作を示すタイムチャート
１０ａ，１０ｂ，１０ｃ…端末 １１ａ，１１ｂ，１１ｃ…通信回線 １２ａ，１２ｂ，１２ｃ…終端装置 １４ａ、１４ｂ，１４ｃ…信号線 １４…共通バス １５…多重化回路 １６…タイムスロット回路 １７…制御部 １８…受信部 １９…マルチプレクサ回路 ２０ａ〜２０ｇ…出力バッファ ２３ａ〜２３ｇ…入力ポート ２４…Ｐ／Ｓ変換部
Claims (1)
- 【請求項１】 それぞれ任意の伝送速度を有する複数の
デジタル信号を複数の終端装置(12a〜12c)で受信し、こ
の各終端装置で受信した各デジタル信号を複数の信号線
(14a〜14g)からなる共通バス(14)を介して多重化回路(1
5)へ送出して、この多重化回路で各デジタル信号を多重
化して一つの時分割の多重化信号とする信号多重化装置
において、 前記各終端装置(14a〜14g)に対して該当終端装置に入力
されるデジタル信号の伝送速度に応じて該当終端装置が
使用する前記共通バスの信号線数を割当てる制御部(17)
を備え、 前記各終端装置(14a〜14g)は入力されたデジタル信号の
各データを前記制御部(17)から割当てられた共通バスの
各信号線へ分配していく手段(19)を有し、 前記多重化回路(15)は前記共通バスの各信号線から同一
タイミングで受信した並列データを直列データに変換(2
4)する手段を有することを特徴とする信号多重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5218798A JPH11252036A (ja) | 1998-03-04 | 1998-03-04 | 信号多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5218798A JPH11252036A (ja) | 1998-03-04 | 1998-03-04 | 信号多重化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11252036A true JPH11252036A (ja) | 1999-09-17 |
Family
ID=12907812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5218798A Pending JPH11252036A (ja) | 1998-03-04 | 1998-03-04 | 信号多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11252036A (ja) |
-
1998
- 1998-03-04 JP JP5218798A patent/JPH11252036A/ja active Pending
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