JPH11238830A - 半導体パッケージ及びその製造方法 - Google Patents
半導体パッケージ及びその製造方法Info
- Publication number
- JPH11238830A JPH11238830A JP4038298A JP4038298A JPH11238830A JP H11238830 A JPH11238830 A JP H11238830A JP 4038298 A JP4038298 A JP 4038298A JP 4038298 A JP4038298 A JP 4038298A JP H11238830 A JPH11238830 A JP H11238830A
- Authority
- JP
- Japan
- Prior art keywords
- plastic molded
- molded body
- pattern layer
- semiconductor package
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 大規模な製造設備を必要とせず、リードフレ
ームに起因する諸問題を解決した半導体パッケージ及び
その製造方法を提供する。 【解決手段】 プラスチック成形体１は、実装面に対し
て内向きの傾斜面を側面に有している。このプラスチッ
ク成形体１には、一端がチップ搭載領域１０ａに隣接
し、他端がプリント基板等の実装面に及ぶように導体パ
ターン層２を設ける。チップ搭載領域１０ａに半導体チ
ップ３を搭載する。半導体チップ３と導体パターン２と
の接続は、金線４を用いたワイヤボンディングとし、こ
の接続部及び半導体チップ３を覆うようにして封止材６
を充填する。これにより、金属リードを用いない半導体
パッケージが得られる。
ームに起因する諸問題を解決した半導体パッケージ及び
その製造方法を提供する。 【解決手段】 プラスチック成形体１は、実装面に対し
て内向きの傾斜面を側面に有している。このプラスチッ
ク成形体１には、一端がチップ搭載領域１０ａに隣接
し、他端がプリント基板等の実装面に及ぶように導体パ
ターン層２を設ける。チップ搭載領域１０ａに半導体チ
ップ３を搭載する。半導体チップ３と導体パターン２と
の接続は、金線４を用いたワイヤボンディングとし、こ
の接続部及び半導体チップ３を覆うようにして封止材６
を充填する。これにより、金属リードを用いない半導体
パッケージが得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
及びその製造方法に関するものである。
及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体の実装方法として、従来より、主
に金属リードを使った各種のパッケージが使われてお
り、広く普及している。また、金属リードを使わない構
造のＬＣＣ（リードレス チップ キャリア）パッケー
ジも用いられている。このＬＣＣパッケージは、そのパ
ッケージ材料にセラミック─ガラス系が使用され、金属
リードの代わりに印刷配線を形成した構造である。更
に、金属リードを使わない実装方法として、バンプ接続
を用いたプラスチック実装などもある。
に金属リードを使った各種のパッケージが使われてお
り、広く普及している。また、金属リードを使わない構
造のＬＣＣ（リードレス チップ キャリア）パッケー
ジも用いられている。このＬＣＣパッケージは、そのパ
ッケージ材料にセラミック─ガラス系が使用され、金属
リードの代わりに印刷配線を形成した構造である。更
に、金属リードを使わない実装方法として、バンプ接続
を用いたプラスチック実装などもある。
【０００３】
【発明が解決しようとする課題】しかし、従来の半導体
パッケージの製造方法によると、金属リードを使う場
合、金属リードの製造に大規模な製造設備が必要にな
る。例えば、リードフレーム材料の製造では、原料の溶
解・鋳造、熱間加工、熱間圧延、冷間圧延・焼鈍などの
設備を必要とし、リードフレームを所定の形状に打ち抜
き加工する場合には、超硬合金製の高価な打ち抜き金型
が必要になる。また、トランスファモールドによりプラ
スチックで封止した後、リード部分の切断加工及び曲げ
加工が必要であり、そのための型が必要になる。更に
は、リードが存在するので、根本的に、リードが曲がっ
たり、捩じれたり、反ったり等の変形が生じ、品質に影
響を与える可能性がある。
パッケージの製造方法によると、金属リードを使う場
合、金属リードの製造に大規模な製造設備が必要にな
る。例えば、リードフレーム材料の製造では、原料の溶
解・鋳造、熱間加工、熱間圧延、冷間圧延・焼鈍などの
設備を必要とし、リードフレームを所定の形状に打ち抜
き加工する場合には、超硬合金製の高価な打ち抜き金型
が必要になる。また、トランスファモールドによりプラ
スチックで封止した後、リード部分の切断加工及び曲げ
加工が必要であり、そのための型が必要になる。更に
は、リードが存在するので、根本的に、リードが曲がっ
たり、捩じれたり、反ったり等の変形が生じ、品質に影
響を与える可能性がある。
【０００４】また、セラミック─ガラス系のＬＬＣは、
セラミックのためにパッケージコストが高くなるという
欠点がある。一方、プラスチック実装は技術的課題が多
く、金属リードを使った実装方式に比べて、それほど普
及していない。加えて、バンプが半導体チップの下に隠
れてしまうため、実装状況を容易に観察できないという
問題もある。
セラミックのためにパッケージコストが高くなるという
欠点がある。一方、プラスチック実装は技術的課題が多
く、金属リードを使った実装方式に比べて、それほど普
及していない。加えて、バンプが半導体チップの下に隠
れてしまうため、実装状況を容易に観察できないという
問題もある。
【０００５】したがって、本発明の目的は、大規模な製
造設備を必要とせず、リードフレームに起因する諸問題
を解決した半導体パッケージ及びその製造方法を提供す
ることにある。
造設備を必要とせず、リードフレームに起因する諸問題
を解決した半導体パッケージ及びその製造方法を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、第１の特徴として、半導体チップが搭載
されるチップ搭載領域を有する第１の面、プリント基板
等の実装基板に対面し、前記第１の面と反対側に位置す
る第２の面、及び前記第１の面と前記第２の面の間に側
面を有するプラスチック成形体と、前記第１の面の前記
チップ搭載領域に隣接する位置から前記側面を経て前記
第２の面の所定の位置まで伸びる導体パターン層と、前
記第１の面の前記チップ搭載領域に搭載され、前記導体
パターン層にボンディングワイヤで接続された半導体チ
ップと、前記半導体チップ及び前記ボンディングワイヤ
の接続部を覆う封止材とを有することを特徴とする半導
体パッケージを提供する。
達成するため、第１の特徴として、半導体チップが搭載
されるチップ搭載領域を有する第１の面、プリント基板
等の実装基板に対面し、前記第１の面と反対側に位置す
る第２の面、及び前記第１の面と前記第２の面の間に側
面を有するプラスチック成形体と、前記第１の面の前記
チップ搭載領域に隣接する位置から前記側面を経て前記
第２の面の所定の位置まで伸びる導体パターン層と、前
記第１の面の前記チップ搭載領域に搭載され、前記導体
パターン層にボンディングワイヤで接続された半導体チ
ップと、前記半導体チップ及び前記ボンディングワイヤ
の接続部を覆う封止材とを有することを特徴とする半導
体パッケージを提供する。
【０００７】本発明は第２の特徴として、平板状のプラ
スチック成形体を成形加工により製造し、前記プラスチ
ック成形体の表面を粗化し、前記プラスチック成形体の
粗化面にめっき触媒を付着させ、前記プラスチック成形
体の全面に無電解めっき等により金属層を形成し、前記
金属層にエッチングレジストを施して導体パターン層を
形成し、前記レジストを除去し、前記プラスチック成形
体に半導体チップを搭載し、前記半導体チップを前記導
体パターン層に接続し、所定の部分を樹脂封止すること
を特徴とする半導体パッケージの製造方法を提供する。
スチック成形体を成形加工により製造し、前記プラスチ
ック成形体の表面を粗化し、前記プラスチック成形体の
粗化面にめっき触媒を付着させ、前記プラスチック成形
体の全面に無電解めっき等により金属層を形成し、前記
金属層にエッチングレジストを施して導体パターン層を
形成し、前記レジストを除去し、前記プラスチック成形
体に半導体チップを搭載し、前記半導体チップを前記導
体パターン層に接続し、所定の部分を樹脂封止すること
を特徴とする半導体パッケージの製造方法を提供する。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。図１は本発明に係る半導体パッ
ケージの製造方法を示す。まず、（ａ）に示すように、
側面にＶ字形の断面を有するようにトランスファ成形等
で加工を施したプラスチック成形体１のチップ搭載領域
１０ａ及び実装面（裏面）のパターン不要領域１０ｂを
除いた部分に所定のパターンの導体パターン層２（電気
回路）が設けられる。ついで、（ｂ）に示すように、チ
ップ搭載領域１０ａに半導体チップ３が接着剤を用いて
搭載される。この後、（ｃ）に示すように、半導体チッ
プ３の電極部分と、半導体チップ３の周辺の導体パター
ン層２の所定部分とが金線４がワイヤボンディングによ
り接続される。ついで、（ｄ）に示すように、ボンディ
ングワイヤ４が接続された近傍の導体パターン層２上に
は、高粘度の液状封止材５が円環状に設けられる。この
後、（ｅ）に示すように、液状封止材５の内側を埋める
ように低粘度の液状封止材６が充填される。液状封止材
５は高粘度であるため、流れ出たりすることがなく、封
止部分の外枠形状に形崩れを生じない。したがって、液
状封止材５の内側に低粘度の液状封止材６を充填すれ
ば、封止部分の形状を所望の形にしたまま封止が行われ
る。
て図面を基に説明する。図１は本発明に係る半導体パッ
ケージの製造方法を示す。まず、（ａ）に示すように、
側面にＶ字形の断面を有するようにトランスファ成形等
で加工を施したプラスチック成形体１のチップ搭載領域
１０ａ及び実装面（裏面）のパターン不要領域１０ｂを
除いた部分に所定のパターンの導体パターン層２（電気
回路）が設けられる。ついで、（ｂ）に示すように、チ
ップ搭載領域１０ａに半導体チップ３が接着剤を用いて
搭載される。この後、（ｃ）に示すように、半導体チッ
プ３の電極部分と、半導体チップ３の周辺の導体パター
ン層２の所定部分とが金線４がワイヤボンディングによ
り接続される。ついで、（ｄ）に示すように、ボンディ
ングワイヤ４が接続された近傍の導体パターン層２上に
は、高粘度の液状封止材５が円環状に設けられる。この
後、（ｅ）に示すように、液状封止材５の内側を埋める
ように低粘度の液状封止材６が充填される。液状封止材
５は高粘度であるため、流れ出たりすることがなく、封
止部分の外枠形状に形崩れを生じない。したがって、液
状封止材５の内側に低粘度の液状封止材６を充填すれ
ば、封止部分の形状を所望の形にしたまま封止が行われ
る。
【０００９】こうして完成した半導体パッケージは、プ
リント基板７などに実装される。その実装方法は、プラ
スチック成形体１の側面に延伸している導体パターン層
２を用い、はんだ部８によりはんだ接続することにより
行われる。プラスチック成形体１の材料としては、熱可
塑性樹脂や熱硬化性樹脂を用いることができる。熱可塑
性樹脂は耐熱性を備えていることが望ましく、具体的に
は、芳香族ポリエステル、芳香族ポリアミド、結晶性ポ
リスチレン、ポリフェニレンスルフィド（ＰＰＳ）、ポ
リエーテルイミド（ＰＥＩ）などがある。また、熱硬化
性樹脂としては、エポキシ樹脂、ポリエステル、フェノ
ール樹脂、メラミン樹脂、ジアリルフタレート樹脂など
がある。プラスチック成形体１の加工には、トランスフ
ァ成形のほか、射出成形、圧縮成形、注型などがある。
リント基板７などに実装される。その実装方法は、プラ
スチック成形体１の側面に延伸している導体パターン層
２を用い、はんだ部８によりはんだ接続することにより
行われる。プラスチック成形体１の材料としては、熱可
塑性樹脂や熱硬化性樹脂を用いることができる。熱可塑
性樹脂は耐熱性を備えていることが望ましく、具体的に
は、芳香族ポリエステル、芳香族ポリアミド、結晶性ポ
リスチレン、ポリフェニレンスルフィド（ＰＰＳ）、ポ
リエーテルイミド（ＰＥＩ）などがある。また、熱硬化
性樹脂としては、エポキシ樹脂、ポリエステル、フェノ
ール樹脂、メラミン樹脂、ジアリルフタレート樹脂など
がある。プラスチック成形体１の加工には、トランスフ
ァ成形のほか、射出成形、圧縮成形、注型などがある。
【００１０】液状封止材５，６には、エポキシ系あるい
はシリコン系などの熱硬化性の液状封止剤と、溶剤を含
んだ熱可塑性の液状封止剤を用いることができる。図２
はプラスチック成形体に導体パターンを形成する方法を
示す。まず、（ａ）に示すように、側面に交差する平
面、すなわちＶ字状の傾斜面１ａ，１ｂを有するように
樹脂成形によりプラスチック成形体１を製作する。つい
で、（ｂ）に示すように、プラスチック成形体１の表面
にチップ搭載領域１０ａを除いて導体パターン層２を形
成するほか、周辺から裏面の縁に伸びるように導体パタ
ーン層２を形成する。プラスチック成形体１の裏面の導
体パターン層２は、プリント基板７上の導体パターンに
接続する部分まででよく、全域に設ける必要はない。
はシリコン系などの熱硬化性の液状封止剤と、溶剤を含
んだ熱可塑性の液状封止剤を用いることができる。図２
はプラスチック成形体に導体パターンを形成する方法を
示す。まず、（ａ）に示すように、側面に交差する平
面、すなわちＶ字状の傾斜面１ａ，１ｂを有するように
樹脂成形によりプラスチック成形体１を製作する。つい
で、（ｂ）に示すように、プラスチック成形体１の表面
にチップ搭載領域１０ａを除いて導体パターン層２を形
成するほか、周辺から裏面の縁に伸びるように導体パタ
ーン層２を形成する。プラスチック成形体１の裏面の導
体パターン層２は、プリント基板７上の導体パターンに
接続する部分まででよく、全域に設ける必要はない。
【００１１】図３はプラスチック成形体に導体パターン
を形成する他の方法を示す。まず、（ａ）に示すよう
に、側面にＶ字状の傾斜面１ａ，１ｂを有するように樹
脂成形によりプラスチック成形体１を製作する。次に、
（ｂ）に示すように、プラスチック成形体１の上下面と
側面の全面に導電層９を形成する。ついで、（ｃ）に示
すように、エッチング等により、表面においてはチップ
搭載領域１０ａが形成されるように当該部分を除去し、
裏面においてはパターン不要領域１０ｂが形成されるよ
うに当該部分を除去する。以上により、図１の（ａ）に
示した形状のプラスチック成形体１が完成する。
を形成する他の方法を示す。まず、（ａ）に示すよう
に、側面にＶ字状の傾斜面１ａ，１ｂを有するように樹
脂成形によりプラスチック成形体１を製作する。次に、
（ｂ）に示すように、プラスチック成形体１の上下面と
側面の全面に導電層９を形成する。ついで、（ｃ）に示
すように、エッチング等により、表面においてはチップ
搭載領域１０ａが形成されるように当該部分を除去し、
裏面においてはパターン不要領域１０ｂが形成されるよ
うに当該部分を除去する。以上により、図１の（ａ）に
示した形状のプラスチック成形体１が完成する。
【００１２】図２及び図３における導体パターン層２の
形成は、金属箔（銅箔）のラミネートであってもよい
し、無電解めっき、無電解めっきと電解めっき、蒸着、
スパッタリング等を用いて形成することもできる。或い
は、導電性ペーストを塗布する方法、細い平角状の金属
線を埋め込む方法、レジスト・レーザ（例えば、炭酸ガ
スレーザ）を用いて形成する方法などでもよい。
形成は、金属箔（銅箔）のラミネートであってもよい
し、無電解めっき、無電解めっきと電解めっき、蒸着、
スパッタリング等を用いて形成することもできる。或い
は、導電性ペーストを塗布する方法、細い平角状の金属
線を埋め込む方法、レジスト・レーザ（例えば、炭酸ガ
スレーザ）を用いて形成する方法などでもよい。
【００１３】図４は導体パターンを形成後のプラスチッ
ク成形体を示す。プラスチック成形体１の表面の中央部
にはチップ搭載領域１０ａが確保され、この四辺から多
数本の導体パターン層２が放射状に延びるように形成さ
れている。この導体パターン層２は、プラスチック成形
体１の側面に設けられたＶ字状の傾斜面１ａ，１ｂの表
面を伝って裏面へ延びている。
ク成形体を示す。プラスチック成形体１の表面の中央部
にはチップ搭載領域１０ａが確保され、この四辺から多
数本の導体パターン層２が放射状に延びるように形成さ
れている。この導体パターン層２は、プラスチック成形
体１の側面に設けられたＶ字状の傾斜面１ａ，１ｂの表
面を伝って裏面へ延びている。
【００１４】図５は本発明に係る半導体パッケージの製
造方法の第２の実施の形態を示す。本実施の形態におい
ては、プラスチック成形体１が、半導体チップ３を搭載
するスペース、つまりチップ搭載領域１０ａの部分に凹
部１１を形成（成形加工による）したところに特徴があ
る。凹部１１は、半導体チップ３の厚み程度の深さを有
している。（ａ）のように凹部１１が形成されたプラス
チック成形体１に対し、（ｂ）のように、凹部１１内に
半導体チップ３が搭載される。ついで、（ｃ）に示すよ
うに、凹部１１の端部に位置する導体パターン層２と、
半導体チップ３上の電極部とが金線４でホイヤボンディ
ングされる。この後、図１の（ｄ），（ｅ）に示したよ
うに、半導体チップ３の上部が樹脂で封止される。更
に、図１の（ｆ）のように、プリント基板７への実装が
行われる。
造方法の第２の実施の形態を示す。本実施の形態におい
ては、プラスチック成形体１が、半導体チップ３を搭載
するスペース、つまりチップ搭載領域１０ａの部分に凹
部１１を形成（成形加工による）したところに特徴があ
る。凹部１１は、半導体チップ３の厚み程度の深さを有
している。（ａ）のように凹部１１が形成されたプラス
チック成形体１に対し、（ｂ）のように、凹部１１内に
半導体チップ３が搭載される。ついで、（ｃ）に示すよ
うに、凹部１１の端部に位置する導体パターン層２と、
半導体チップ３上の電極部とが金線４でホイヤボンディ
ングされる。この後、図１の（ｄ），（ｅ）に示したよ
うに、半導体チップ３の上部が樹脂で封止される。更
に、図１の（ｆ）のように、プリント基板７への実装が
行われる。
【００１５】図６は本発明に係る半導体パッケージの製
造方法の導体パターンの形成工程を示す。まず、（ａ）
に示すように、トランスファ成形等により、側面にＶ字
状の傾斜面１ａ，１ｂを形成したプラスチック成形体１
を製作する。次に、（ｂ）のように、プラスチック成形
体１の表面を粗化し、（ｃ）のように、粗化面にめっき
触媒１２を塗布する。ついで、レジスト１３を塗布した
後、（ｄ）のように、露光及びレジスト現像を行い、導
体パターンを設けるべき部分以外のレジストを除去し、
（ｅ）に示すように、レジスト１３ａ（半導体チップ搭
載領域１０ａに相当）とレジスト１３ｂ（パターン不要
領域１０ｂに相当）を残す。更に、（ｆ）のように、レ
ジスト１３ａ，１３ｂ以外の部分に無電解銅めっき１４
を施して導体パターン層２を形成する。ついで、レジス
ト１３ａ，１３ｂを剥離した後、（ｇ）のように、導体
パターン層２に保護めっきを施せば、図１の（ａ）に示
す導体パターン層２付きのプラスチック成形体１が完成
する。
造方法の導体パターンの形成工程を示す。まず、（ａ）
に示すように、トランスファ成形等により、側面にＶ字
状の傾斜面１ａ，１ｂを形成したプラスチック成形体１
を製作する。次に、（ｂ）のように、プラスチック成形
体１の表面を粗化し、（ｃ）のように、粗化面にめっき
触媒１２を塗布する。ついで、レジスト１３を塗布した
後、（ｄ）のように、露光及びレジスト現像を行い、導
体パターンを設けるべき部分以外のレジストを除去し、
（ｅ）に示すように、レジスト１３ａ（半導体チップ搭
載領域１０ａに相当）とレジスト１３ｂ（パターン不要
領域１０ｂに相当）を残す。更に、（ｆ）のように、レ
ジスト１３ａ，１３ｂ以外の部分に無電解銅めっき１４
を施して導体パターン層２を形成する。ついで、レジス
ト１３ａ，１３ｂを剥離した後、（ｇ）のように、導体
パターン層２に保護めっきを施せば、図１の（ａ）に示
す導体パターン層２付きのプラスチック成形体１が完成
する。
【００１６】無電解銅めっき１４の形成方法について説
明すると、以下の組成の無電解めっき液に浸漬し、銅の
厚みが２０μｍになるようにした。 硫酸銅・五水和物・・・・・・・・・・・・・１０ｇ／ｌ エチレンジアミン四酢酸・・・・・・・・・・３０ｇ／ｌ ポリエチレングリコール（Ｍｗ６００）・・０．８ｇ／ｌ ２、２′−ジビリジル・・・・・・・・・・３０ｍｌ／ｌ ３７％ホルムアルデヒド・・・・・・・・・・３ｍｌ／ｌ ｐＨ（水酸化ナトリウムで調整）・・・・・・１２．５ 液温・・・・・・・・・・・・・・・・・・・７０℃ そして、銅めっきの上に保護めっきとして、厚さ５μｍ
のニッケルめっきと、厚さ０．５μｍの金めっきを設け
た。
明すると、以下の組成の無電解めっき液に浸漬し、銅の
厚みが２０μｍになるようにした。 硫酸銅・五水和物・・・・・・・・・・・・・１０ｇ／ｌ エチレンジアミン四酢酸・・・・・・・・・・３０ｇ／ｌ ポリエチレングリコール（Ｍｗ６００）・・０．８ｇ／ｌ ２、２′−ジビリジル・・・・・・・・・・３０ｍｌ／ｌ ３７％ホルムアルデヒド・・・・・・・・・・３ｍｌ／ｌ ｐＨ（水酸化ナトリウムで調整）・・・・・・１２．５ 液温・・・・・・・・・・・・・・・・・・・７０℃ そして、銅めっきの上に保護めっきとして、厚さ５μｍ
のニッケルめっきと、厚さ０．５μｍの金めっきを設け
た。
【００１７】図７は本発明に係る半導体パッケージの製
造方法の導体パターンの他の形成工程を示す。この製造
工程の（ａ）〜（ｃ）は、図６の（ａ）〜（ｃ）と同じ
であるので説明を省略する。（ｄ）で全面に無電解銅め
っき１５を施す。ついで、無電解銅めっき１５の全面に
レジスト１３を塗布する。次に、（ｅ）に示すように、
半導体チップの搭載領域と裏面の導体不要部分にのみ露
光及びレジスト現像を行い、（ｆ）に示すように、導体
パターン部分にのみレジスト１３ａ，１３ｂを残す。こ
の後、（ｇ）に示すように、無電解銅めっき１５が露出
している部分をエッチングして除去し、更に、（ｈ）の
ように、レジスト１３ａ，１３ｂを剥離する。最後に、
（ｉ）のように、無電解銅めっき１５（２）に保護めっ
きを施せば、導体パターン層２付きのプラスチック成形
体１が完成する。
造方法の導体パターンの他の形成工程を示す。この製造
工程の（ａ）〜（ｃ）は、図６の（ａ）〜（ｃ）と同じ
であるので説明を省略する。（ｄ）で全面に無電解銅め
っき１５を施す。ついで、無電解銅めっき１５の全面に
レジスト１３を塗布する。次に、（ｅ）に示すように、
半導体チップの搭載領域と裏面の導体不要部分にのみ露
光及びレジスト現像を行い、（ｆ）に示すように、導体
パターン部分にのみレジスト１３ａ，１３ｂを残す。こ
の後、（ｇ）に示すように、無電解銅めっき１５が露出
している部分をエッチングして除去し、更に、（ｈ）の
ように、レジスト１３ａ，１３ｂを剥離する。最後に、
（ｉ）のように、無電解銅めっき１５（２）に保護めっ
きを施せば、導体パターン層２付きのプラスチック成形
体１が完成する。
【００１８】図８は本発明に係るプラスチック成形体の
変形例を示す。プラスチック成形体１の底面（プリント
基板に接する面）には、突起状（又は溝状）の凹凸部１
６が設けられている。この凹凸部１６により、プリント
基板との間に生じる空隙により放熱効果を高めたり、或
いは、回路パターンの一部に用いることができる。図９
は図８の凹凸部１６を回路パターンに用いた例である。
（ａ）は半円球の凹凸部１６ａの例、（ｂ）は矩形の凹
凸部１６ｂの例、（ｃ）は波形の凹凸部１６ｃの例、
（ｄ）は矩形の凹凸部１６ｄの例であり、それぞれの先
端面には導体パターン１７が設けられている。
変形例を示す。プラスチック成形体１の底面（プリント
基板に接する面）には、突起状（又は溝状）の凹凸部１
６が設けられている。この凹凸部１６により、プリント
基板との間に生じる空隙により放熱効果を高めたり、或
いは、回路パターンの一部に用いることができる。図９
は図８の凹凸部１６を回路パターンに用いた例である。
（ａ）は半円球の凹凸部１６ａの例、（ｂ）は矩形の凹
凸部１６ｂの例、（ｃ）は波形の凹凸部１６ｃの例、
（ｄ）は矩形の凹凸部１６ｄの例であり、それぞれの先
端面には導体パターン１７が設けられている。
【００１９】図１０はプラスチック成形体の側面の他の
形状例を示す。上記実施の形態においては、Ｖ字状の傾
斜面１ａ，１ｂのみを示したが、例えば、図１０の
（ａ），（ｂ）のようにプリント基板等の実装面に対し
て内向きの傾斜面１８が、はんだ部（図１の（ｆ））を
形成できる程度に確保された形状であってもよい。ま
た、（ｃ）のように、はんだ部８以外の部分が曲面部１
９を有していてもよい。或いは、（ｄ）のように、側面
の全体が１つの傾斜面２０を有する形状であってもよ
い。
形状例を示す。上記実施の形態においては、Ｖ字状の傾
斜面１ａ，１ｂのみを示したが、例えば、図１０の
（ａ），（ｂ）のようにプリント基板等の実装面に対し
て内向きの傾斜面１８が、はんだ部（図１の（ｆ））を
形成できる程度に確保された形状であってもよい。ま
た、（ｃ）のように、はんだ部８以外の部分が曲面部１
９を有していてもよい。或いは、（ｄ）のように、側面
の全体が１つの傾斜面２０を有する形状であってもよ
い。
【００２０】図１１（ａ）は本発明に係る半導体パッケ
ージの他の構成例を示す。上記各実施の形態において
は、いずれもプラスチック成形体の側面の全面或いはプ
リント基板に対面する部分に傾斜面を有していたのに対
し、側面を垂直の形状にしている。したがって、導体パ
ターン層２は“コ”の字形の断面形状を有するように形
成される。この場合、側面の導体パターン部ａ11，ａ12
がプリント基板等との接続部になる。
ージの他の構成例を示す。上記各実施の形態において
は、いずれもプラスチック成形体の側面の全面或いはプ
リント基板に対面する部分に傾斜面を有していたのに対
し、側面を垂直の形状にしている。したがって、導体パ
ターン層２は“コ”の字形の断面形状を有するように形
成される。この場合、側面の導体パターン部ａ11，ａ12
がプリント基板等との接続部になる。
【００２１】図１１（ｂ）は図１１（ａ）の変形であ
り、プラスチック成形体１は底面の両側にはんだ部を形
成する凹部１ｃを有し、その部分まで導体パターン２が
伸びている。
り、プラスチック成形体１は底面の両側にはんだ部を形
成する凹部１ｃを有し、その部分まで導体パターン２が
伸びている。
【００２２】
【発明の効果】以上より明らかな如く、本発明の半導体
パッケージによれば、プラスチック成形体の側面に、一
端がチップ搭載領域に隣接し、他端がプリント基板等の
実装面に及ぶように導体パターン層を設け、チップ搭載
領域に半導体チップを搭載し、これと前記導体パターン
層との接続をボンディングワイヤで行い、前記半導体チ
ップ及び接続部を覆うように封止材を充填した構成にし
たので、金属リードを用いることなく半導体パッケージ
を構成できる。したがって、原料の溶解・鋳造、熱間加
工、熱間圧延、冷間圧延・焼鈍などの設備や、高価な打
ち抜き金型が不必要になるほか、リード部分の切断加工
及び曲げ加工も不必要になるため、設備コスト及び製品
コストを低減することができる。更に、リードが存在し
ないので、リードが曲がったり、捩じれたり、反ったり
等の変形の問題は発生せず、品質の向上及び安定化を図
ることができる。また、実装状況を容易に観察できるよ
うになる。また、基材にプラスチック成形体を用いてい
るため、セラミック─ガラス系のＬＬＣのように、パッ
ケージコストを高くなることもない。
パッケージによれば、プラスチック成形体の側面に、一
端がチップ搭載領域に隣接し、他端がプリント基板等の
実装面に及ぶように導体パターン層を設け、チップ搭載
領域に半導体チップを搭載し、これと前記導体パターン
層との接続をボンディングワイヤで行い、前記半導体チ
ップ及び接続部を覆うように封止材を充填した構成にし
たので、金属リードを用いることなく半導体パッケージ
を構成できる。したがって、原料の溶解・鋳造、熱間加
工、熱間圧延、冷間圧延・焼鈍などの設備や、高価な打
ち抜き金型が不必要になるほか、リード部分の切断加工
及び曲げ加工も不必要になるため、設備コスト及び製品
コストを低減することができる。更に、リードが存在し
ないので、リードが曲がったり、捩じれたり、反ったり
等の変形の問題は発生せず、品質の向上及び安定化を図
ることができる。また、実装状況を容易に観察できるよ
うになる。また、基材にプラスチック成形体を用いてい
るため、セラミック─ガラス系のＬＬＣのように、パッ
ケージコストを高くなることもない。
【００２３】本発明の半導体パッケージの製造方法によ
れば、側面を有する平板状のプラスチック成形体を樹脂
加工し、このプラスチック成形体の表面を粗化し、この
粗化面にめっき触媒を付着させ、この付着面にレジスト
を設け、このレジストに所定のパターンの露光および現
像を施して不要な部分を除去し、前記レジストが設けら
れていない部分に無電解めっき等により導体パターン層
を形成し、前記プラスチック成形体に残留したレジスト
を除去する工程を含む方法、或いは、上記の様にめっき
触媒を付着させた後、前記プラスチック成形体の全面に
無電解めっき等により金属層を形成し、前記金属層にエ
ッチングレジストを施して導体パターン層を形成し、前
記レジストを除去する工程を含む方法にしたので、原料
の溶解・鋳造、熱間加工、熱間圧延、冷間圧延・焼鈍な
どの設備や、高価な打ち抜き金型が不必要になるほか、
リード部分の切断加工及び曲げ加工も不必要になるた
め、設備コスト及び製品コストを低減することができ
る。
れば、側面を有する平板状のプラスチック成形体を樹脂
加工し、このプラスチック成形体の表面を粗化し、この
粗化面にめっき触媒を付着させ、この付着面にレジスト
を設け、このレジストに所定のパターンの露光および現
像を施して不要な部分を除去し、前記レジストが設けら
れていない部分に無電解めっき等により導体パターン層
を形成し、前記プラスチック成形体に残留したレジスト
を除去する工程を含む方法、或いは、上記の様にめっき
触媒を付着させた後、前記プラスチック成形体の全面に
無電解めっき等により金属層を形成し、前記金属層にエ
ッチングレジストを施して導体パターン層を形成し、前
記レジストを除去する工程を含む方法にしたので、原料
の溶解・鋳造、熱間加工、熱間圧延、冷間圧延・焼鈍な
どの設備や、高価な打ち抜き金型が不必要になるほか、
リード部分の切断加工及び曲げ加工も不必要になるた
め、設備コスト及び製品コストを低減することができ
る。
【図１】本発明の半導体パッケージの製造方法の第１の
実施の形態を示す工程図である。
実施の形態を示す工程図である。
【図２】プラスチック成形体に導体パターンを形成する
方法を示す工程図である。
方法を示す工程図である。
【図３】プラスチック成形体に導体パターンを形成する
方法の他の例を示す工程図である。
方法の他の例を示す工程図である。
【図４】導体パターンを形成後のプラスチック成形体を
示す平面図である。
示す平面図である。
【図５】本発明の半導体パッケージの製造方法の第２の
実施の形態を示す工程図である。
実施の形態を示す工程図である。
【図６】本発明に係る導体パターンの形成工程を示す工
程図である。
程図である。
【図７】本発明に係る導体パターンの他の形成工程を示
す工程図である。
す工程図である。
【図８】本発明に係るプラスチック成形体の変形例を示
す正面図である。
す正面図である。
【図９】図８の凹凸部の詳細を示す断面図である。
【図１０】本発明に係るプラスチック成形体の他の側面
形状例を示す断面図である。
形状例を示す断面図である。
【図１１】本発明に係る半導体パッケージの他の構成例
を示す断面図である。
を示す断面図である。
１ プラスチック成形体 １ａ，１ｂ Ｖ字状の傾斜面 ２，１７ 導体パターン層 ３ 半導体チップ ４ 金線 ５ 高粘度の液状封止材 ６ 低粘度の液状封止材 ７ プリント基板 ８ はんだ部 ９ 導電層 １０ａ チップ搭載領域 １０ｂ パターン不要領域 １１ 凹部 １２ めっき触媒 １３ レジスト １４，１５ 無電解銅めっき １６，１６ａ，１６ｂ，１６ｃ，１６ｄ 凹凸部 １８，２０ 傾斜面
Claims (6)
- 【請求項１】 半導体チップが搭載されるチップ搭載領
域を有する第１の面、プリント基板等の実装基板に対面
し、前記第１の面と反対側に位置する第２の面、および
前記第１の面と前記第２の面の間に側面を有するプラス
チック成形体と、 前記第１の面の前記チップ搭載領域に隣接する位置から
前記側面を経て前記第２の面の所定の位置まで伸びる導
体パターン層と、 前記第１の面の前記チップ搭載領域に搭載され、前記導
体パターン層にボンディングワイヤで接続された半導体
チップと、 前記半導体チップ及び前記ボンディングワイヤの接続部
を覆う封止材と、を有することを特徴とする半導体パッ
ケージ。 - 【請求項２】 前記プラスチック成形体は、前記第１の
面の前記チップ搭載領域が凹部に加工されていることを
特徴とする請求項１記載の半導体パッケージ。 - 【請求項３】 前記プラスチック成形体は、前記第２の
面に形成された凹凸部を有し、その突出部に導体層を有
することを特徴とする請求項１記載の半導体パッケー
ジ。 - 【請求項４】 前記封止材は、前記凹部に充填される液
状封止材の硬化によって構成されることを特徴とする請
求項２記載の半導体パッケージ。 - 【請求項５】 平板状のプラスチック成形体を成形加工
により製造し、 前記プラスチック成形体の表面を粗化し、 前記プラスチック成形体の粗化面にめっき触媒を付着さ
せ、 前記めっき触媒の付着面にレジストを設け、 前記レジストに所定のパターンの露光および現像を施し
て不要な部分を除去し、 前記レジストが設けられていない部分に無電解めっき等
により導体パターン層を形成し、 前記プラスチック成形体に残留したレジストを除去し、
前記プラスチック成形体に半導体チップを搭載し、前記
半導体チップを前記導体パターン層に接続し、所定の部
分を樹脂封止することを特徴とする半導体パッケージの
製造方法。 - 【請求項６】 平板状のプラスチック成形体を成形加工
により製造し、 前記プラスチック成形体の表面を粗化し、 前記プラスチック成形体の粗化面にめっき触媒を付着さ
せ、 前記プラスチック成形体の全面に無電解めっき等により
金属層を形成し、 前記金属層にエッチングレジストを施して導体パターン
層を形成し、 前記レジストを除去し、前記プラスチック成形体に半導
体チップを搭載し、前記半導体チップを前記導体パター
ン層に接続し、所定の部分を樹脂封止することを特徴と
する半導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038298A JPH11238830A (ja) | 1998-02-23 | 1998-02-23 | 半導体パッケージ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038298A JPH11238830A (ja) | 1998-02-23 | 1998-02-23 | 半導体パッケージ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238830A true JPH11238830A (ja) | 1999-08-31 |
Family
ID=12579115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038298A Pending JPH11238830A (ja) | 1998-02-23 | 1998-02-23 | 半導体パッケージ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11238830A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756666B2 (en) | 1999-12-24 | 2004-06-29 | Nec Corporation | Surface mount package including terminal on its side |
| WO2006013731A1 (ja) * | 2004-08-06 | 2006-02-09 | A. L. M. T. Corp. | 集合基板、半導体素子搭載部材、半導体装置、撮像装置、発光ダイオード構成部材、および発光ダイオード |
-
1998
- 1998-02-23 JP JP4038298A patent/JPH11238830A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756666B2 (en) | 1999-12-24 | 2004-06-29 | Nec Corporation | Surface mount package including terminal on its side |
| WO2006013731A1 (ja) * | 2004-08-06 | 2006-02-09 | A. L. M. T. Corp. | 集合基板、半導体素子搭載部材、半導体装置、撮像装置、発光ダイオード構成部材、および発光ダイオード |
| KR100765945B1 (ko) | 2004-08-06 | 2007-10-10 | 가부시끼가이샤 아라이도 마테리아루 | 집합기판, 반도체소자 탑재부재, 반도체장치, 촬상장치,발광다이오드 구성부재, 및 발광다이오드 |
| US7649270B2 (en) | 2004-08-06 | 2010-01-19 | A. L. M. T. Corp. | Collective substrate, semiconductor element mount, semiconductor device, imaging device, light emitting diode component and light emitting diode |
| US7737562B2 (en) | 2004-08-06 | 2010-06-15 | A. L. M. T. Corp. | Semiconductor element mount, semiconductor device, imaging device, light emitting diode component and light emitting diode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101640625B1 (ko) | 반도체 소자 기판, 그 제조 방법 및 반도체 장치 | |
| KR100553281B1 (ko) | 반도체 장치 및 반도체 소자 탑재용 기판 및 이들의 제조 방법 | |
| US5652461A (en) | Semiconductor device with a convex heat sink | |
| US5859471A (en) | Semiconductor device having tab tape lead frame with reinforced outer leads | |
| KR101602982B1 (ko) | 리드 프레임 기판과 그 제조 방법, 및 반도체 장치 | |
| KR101609405B1 (ko) | 리드 프레임 기판 및 그 제조 방법 | |
| KR101604154B1 (ko) | 리드 프레임 기판과 그 제조 방법 및 반도체 장치 | |
| CN103367300A (zh) | 引线框、半导体装置以及引线框的制造方法 | |
| JPH0722474A (ja) | 半導体パッケージおよびその製造方法 | |
| JPH05129473A (ja) | 樹脂封止表面実装型半導体装置 | |
| JPS63188964A (ja) | 集積回路パツケ−ジ | |
| US20080174005A1 (en) | Electronic device and method for manufacturing electronic device | |
| JP2001345414A (ja) | リードフレーム、半導体装置及びその製造方法、回路基板並びに電子機器 | |
| US6853060B1 (en) | Semiconductor package using a printed circuit board and a method of manufacturing the same | |
| US20080174981A1 (en) | Pre-molded lead frame and process for manufacturing the same | |
| JPH11238830A (ja) | 半導体パッケージ及びその製造方法 | |
| JP2004247613A (ja) | 半導体装置およびその製造方法 | |
| JP2003197663A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2012182207A (ja) | Ｌｅｄ素子用リードフレームおよびその製造方法 | |
| JP2001223295A (ja) | 半導体素子支持基板及びその製造方法並びにそれを用いた半導体装置 | |
| KR101025775B1 (ko) | 리드 프레임 및 이를 이용한 반도체 패키지의 제조 방법 | |
| JP4021115B2 (ja) | 樹脂封止型半導体装置とその製造方法 | |
| JP2001144390A (ja) | 立体回路基板およびその製造方法 | |
| KR0148110B1 (ko) | 리드프레임 및 그것을 사용한 반도체장치 | |
| JP2000091458A (ja) | 半導体装置及びその製造方法 |