JPH11238398A - 半導体メモリ - Google Patents
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- JPH11238398A JPH11238398A JP10328995A JP32899598A JPH11238398A JP H11238398 A JPH11238398 A JP H11238398A JP 10328995 A JP10328995 A JP 10328995A JP 32899598 A JP32899598 A JP 32899598A JP H11238398 A JPH11238398 A JP H11238398A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】半導体メモリの最適な動作タイミングを短時間
で認知し得る半導体メモリを提供するものである。 【解決手段】ロー動作及びコラム動作に関わる各ブロッ
クの内部制御信号を外部から印加して、半導体メモリの
動作タイミングをチェックし、各内部制御信号のタイミ
ングマージンを短時間で正確に測定し得る動作タイミン
グテスト手段を備えた半導体メモリを製造する。
で認知し得る半導体メモリを提供するものである。 【解決手段】ロー動作及びコラム動作に関わる各ブロッ
クの内部制御信号を外部から印加して、半導体メモリの
動作タイミングをチェックし、各内部制御信号のタイミ
ングマージンを短時間で正確に測定し得る動作タイミン
グテスト手段を備えた半導体メモリを製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリに係
るもので、詳しくは、半導体メモリの重要な内部制御信
号を外部から印加して、最適の動作タイミングを認知し
得るように動作タイミングテスト手段を設けた半導体メ
モリに関するものである。
るもので、詳しくは、半導体メモリの重要な内部制御信
号を外部から印加して、最適の動作タイミングを認知し
得るように動作タイミングテスト手段を設けた半導体メ
モリに関するものである。
【０００２】
【従来の技術】一般に、半導体メモリにおける動作信号
タイミング調整ブロックは、図３に示したように、ロー
レベルでアクティブ状態となるローアドレスストローブ
信号/RAS（Row Address Strobe Bar）を受けて、Ｘ−ア
ドレスバッファー２及びワードラインの駆動に必要な制
御信号を発生する／ＲＡＳバッファー１と、該／ＲＡＳ
バッファー１の制御信号によって、入力されるＸ−アド
レス信号Ｘ−Add を出力するＸ−アドレスバッファー２
と、該Ｘ−アドレス信号X-Add をデコーディングするＸ
−アドレスプリデコーダ３と、多段のＣＭＯＳゲートを
備え、前記Ｘ−アドレスプリデコーダ３から出力される
デコーディング信号及び前記／ＲＡＳバッファー１から
出力される制御信号の入力を受けて、実際のワードライ
ン信号の発生タイミングと合わせるために、所定の遅延
時間後にワードラインモデル信号WLMODEL を発生するワ
ードラインモデル信号発生部４と、該ワードラインモデ
ル信号発生部４から発生されるワードラインモデル信号
WLMODEL 及び前記Ｘ−アドレスプリデコーダ３のデコー
ディング信号の入力を受けて、所定の遅延時間後にセン
スアンプを駆動するための信号を発生するセンスアンプ
駆動信号発生部５と、多段のＣＭＯＳゲートを備え、前
記／ＲＡＳバッファー１の制御信号及び前記ワードライ
ンモデル信号発生部４から発生されるワードラインモデ
ル信号WLMODELの入力を受けて、所定の遅延時間後にコ
ラムアドレスパルスイネーブル信号CAPEN を発生するコ
ラムアドレスパルスイネーブル信号発生部６と、Ｙ−ア
ドレス信号Y-Add の入力を受け、ローレベルでアクティ
ブ状態となるコラムアドレスストローブ信号/CAS（Colu
mn Address Strobe Bar ）によって前記Ｙ−アドレス信
号Y-Add を出力するＹ−アドレスバッファー７と、該Ｙ
−アドレスバッファー７の出力信号及び前記コラムアド
レスパルスイネーブル信号CAPEN の入力を受けて、最終
アドレス信号の入力を示すアドレス遷移検出信号ATD
（Address TransitionDetection）を発生するアドレス
遷移検出信号発生部８と、該アドレス遷移検出信号ATD
を所定時間遅延させた後、遅延信号PYCbを発生する遅延
信号発生部９と、前記Ｙ−アドレスバッファー７の出力
信号の入力を受けてデコーディングするＹ−アドレスプ
リデコーダ１０と、該Ｙ−アドレスプリデコーダ１０の
出力信号及び前記遅延信号発生部９の遅延信号PYCbの入
力を受けて、ビットライン選択信号YSELを発生するビッ
トライン選択信号発生部１１と、前記センスアンプ駆動
信号発生部５から出力されたセンスアンプ駆動信号によ
って該当ワードラインのデータを増幅させ、前記ビット
ライン選択信号発生部１１から出力されるビットライン
選択信号YSELによって、該当ビットラインのデータを出
力するセンスアンプ部１２と、を備えて構成されてい
た。
タイミング調整ブロックは、図３に示したように、ロー
レベルでアクティブ状態となるローアドレスストローブ
信号/RAS（Row Address Strobe Bar）を受けて、Ｘ−ア
ドレスバッファー２及びワードラインの駆動に必要な制
御信号を発生する／ＲＡＳバッファー１と、該／ＲＡＳ
バッファー１の制御信号によって、入力されるＸ−アド
レス信号Ｘ−Add を出力するＸ−アドレスバッファー２
と、該Ｘ−アドレス信号X-Add をデコーディングするＸ
−アドレスプリデコーダ３と、多段のＣＭＯＳゲートを
備え、前記Ｘ−アドレスプリデコーダ３から出力される
デコーディング信号及び前記／ＲＡＳバッファー１から
出力される制御信号の入力を受けて、実際のワードライ
ン信号の発生タイミングと合わせるために、所定の遅延
時間後にワードラインモデル信号WLMODEL を発生するワ
ードラインモデル信号発生部４と、該ワードラインモデ
ル信号発生部４から発生されるワードラインモデル信号
WLMODEL 及び前記Ｘ−アドレスプリデコーダ３のデコー
ディング信号の入力を受けて、所定の遅延時間後にセン
スアンプを駆動するための信号を発生するセンスアンプ
駆動信号発生部５と、多段のＣＭＯＳゲートを備え、前
記／ＲＡＳバッファー１の制御信号及び前記ワードライ
ンモデル信号発生部４から発生されるワードラインモデ
ル信号WLMODELの入力を受けて、所定の遅延時間後にコ
ラムアドレスパルスイネーブル信号CAPEN を発生するコ
ラムアドレスパルスイネーブル信号発生部６と、Ｙ−ア
ドレス信号Y-Add の入力を受け、ローレベルでアクティ
ブ状態となるコラムアドレスストローブ信号/CAS（Colu
mn Address Strobe Bar ）によって前記Ｙ−アドレス信
号Y-Add を出力するＹ−アドレスバッファー７と、該Ｙ
−アドレスバッファー７の出力信号及び前記コラムアド
レスパルスイネーブル信号CAPEN の入力を受けて、最終
アドレス信号の入力を示すアドレス遷移検出信号ATD
（Address TransitionDetection）を発生するアドレス
遷移検出信号発生部８と、該アドレス遷移検出信号ATD
を所定時間遅延させた後、遅延信号PYCbを発生する遅延
信号発生部９と、前記Ｙ−アドレスバッファー７の出力
信号の入力を受けてデコーディングするＹ−アドレスプ
リデコーダ１０と、該Ｙ−アドレスプリデコーダ１０の
出力信号及び前記遅延信号発生部９の遅延信号PYCbの入
力を受けて、ビットライン選択信号YSELを発生するビッ
トライン選択信号発生部１１と、前記センスアンプ駆動
信号発生部５から出力されたセンスアンプ駆動信号によ
って該当ワードラインのデータを増幅させ、前記ビット
ライン選択信号発生部１１から出力されるビットライン
選択信号YSELによって、該当ビットラインのデータを出
力するセンスアンプ部１２と、を備えて構成されてい
た。
【０００３】そして、半導体メモリの動作信号タイミン
グに影響を与える内部動作信号発生ブロックであるワー
ドラインモデル信号発生部４及びコラムアドレスパルス
イネーブル信号発生部６は、図３に詳細に示されたよう
に、多段のＣＭＯＳゲートにより構成され、ＣＭＯＳゲ
ート間には、メタルマスクにより修正可能な複数個のス
イッチが設けられていた。
グに影響を与える内部動作信号発生ブロックであるワー
ドラインモデル信号発生部４及びコラムアドレスパルス
イネーブル信号発生部６は、図３に詳細に示されたよう
に、多段のＣＭＯＳゲートにより構成され、ＣＭＯＳゲ
ート間には、メタルマスクにより修正可能な複数個のス
イッチが設けられていた。
【０００４】以下、前記各部の動作信号のタイミングに
ついて、図４に基づいて説明する。先ず、図４（Ａ）に
示したように、／ＲＡＳバッファー１により、ローアド
レスストローブ信号/RASがロー（low ）レベルに活性化
されると、Ｘ−アドレスバッファー２及びワードライン
を駆動するために必要な制御信号が発生される。前記Ｘ
−アドレスバッファー２は、入力されるＸ−アドレス信
号X-Add を所定時間ラッチして出力する。該出力される
Ｘ−アドレス信号X-Add をＸ−アドレスプリデコーダ３
がデコーディングして、該当のワードラインを駆動す
る。
ついて、図４に基づいて説明する。先ず、図４（Ａ）に
示したように、／ＲＡＳバッファー１により、ローアド
レスストローブ信号/RASがロー（low ）レベルに活性化
されると、Ｘ−アドレスバッファー２及びワードライン
を駆動するために必要な制御信号が発生される。前記Ｘ
−アドレスバッファー２は、入力されるＸ−アドレス信
号X-Add を所定時間ラッチして出力する。該出力される
Ｘ−アドレス信号X-Add をＸ−アドレスプリデコーダ３
がデコーディングして、該当のワードラインを駆動す
る。
【０００５】ワードラインモデル信号発生部４は、前記
／ＲＡＳバッファー１から出力される制御信号及びＸ−
アドレスプリデコーダ３からの出力信号が入力されて、
実際のワードラインの駆動タイミングと合わせるため
に、所定遅延時間後に、図４（Ｂ）に示したようなワー
ドラインモデル信号WLMODEL を発生する。次いで、該ワ
ードラインモデル信号WLMODEL 及び前記Ｘ−アドレスプ
リデコーダ３の出力信号の一部が入力されたセンスアン
プ駆動信号発生部５も、所定の遅延時間後にセンスアン
プ部１２を駆動するために、図４（Ｃ）に示すセンスア
ンプイネーブル信号SAENを発生して、センスアンプ部１
２に出力する。これにより、センスアンプ部１２の動作
が開始され、駆動されたワードラインの全メモリセルの
データは、センスアンプ部１２により増幅されてメモリ
セルに再貯蔵され、ビットライン選択信号YSELの印加を
待機するようになる。
／ＲＡＳバッファー１から出力される制御信号及びＸ−
アドレスプリデコーダ３からの出力信号が入力されて、
実際のワードラインの駆動タイミングと合わせるため
に、所定遅延時間後に、図４（Ｂ）に示したようなワー
ドラインモデル信号WLMODEL を発生する。次いで、該ワ
ードラインモデル信号WLMODEL 及び前記Ｘ−アドレスプ
リデコーダ３の出力信号の一部が入力されたセンスアン
プ駆動信号発生部５も、所定の遅延時間後にセンスアン
プ部１２を駆動するために、図４（Ｃ）に示すセンスア
ンプイネーブル信号SAENを発生して、センスアンプ部１
２に出力する。これにより、センスアンプ部１２の動作
が開始され、駆動されたワードラインの全メモリセルの
データは、センスアンプ部１２により増幅されてメモリ
セルに再貯蔵され、ビットライン選択信号YSELの印加を
待機するようになる。
【０００６】一方、ビットラインを選択するためのコラ
ム動作は次のように行われている。先ず、Ｙ−アドレス
バッファー７は、コラムアドレスストローブ信号/CASに
よって、入力されるＹ−アドレス信号Y-Add を出力させ
る。該出力されたＹ−アドレス信号Y-Add は、Ｙ−アド
レスプリデコーダ１０によりデコーディングされて、ビ
ットライン選択信号発生部１１に入力される。
ム動作は次のように行われている。先ず、Ｙ−アドレス
バッファー７は、コラムアドレスストローブ信号/CASに
よって、入力されるＹ−アドレス信号Y-Add を出力させ
る。該出力されたＹ−アドレス信号Y-Add は、Ｙ−アド
レスプリデコーダ１０によりデコーディングされて、ビ
ットライン選択信号発生部１１に入力される。
【０００７】このとき、前記ビットライン選択信号YSEL
を発生するタイミングを決定するために、コラムアドレ
スパルスイネーブル信号発生部６は、前記ワードライン
モデル信号WLMODEL 及び前記／ＲＡＳバッファー１の制
御信号が入力され、所定の遅延時間後に、図４（Ｄ）に
示したように、コラムアドレスパルスイネーブル信号CA
PEN を発生して、次段のアドレス遷移検出信号発生部８
を制御する。
を発生するタイミングを決定するために、コラムアドレ
スパルスイネーブル信号発生部６は、前記ワードライン
モデル信号WLMODEL 及び前記／ＲＡＳバッファー１の制
御信号が入力され、所定の遅延時間後に、図４（Ｄ）に
示したように、コラムアドレスパルスイネーブル信号CA
PEN を発生して、次段のアドレス遷移検出信号発生部８
を制御する。
【０００８】前記アドレス遷移検出信号発生部８は、Ｙ
−アドレスバッファー７のＹ−アドレス信号Y-Add 及び
前記コラムアドレスパルスイネーブル信号CAPEN の入力
を受けて、図４（Ｅ）に示したようなアドレス遷移検出
信号ATD のパルスを発生させる。該アドレス遷移検出信
号ATD のパルスは、遅延信号発生部９により所定時間遅
延されて、該遅延信号PYCbが、図４（Ｆ）に示したよう
に発生される。
−アドレスバッファー７のＹ−アドレス信号Y-Add 及び
前記コラムアドレスパルスイネーブル信号CAPEN の入力
を受けて、図４（Ｅ）に示したようなアドレス遷移検出
信号ATD のパルスを発生させる。該アドレス遷移検出信
号ATD のパルスは、遅延信号発生部９により所定時間遅
延されて、該遅延信号PYCbが、図４（Ｆ）に示したよう
に発生される。
【０００９】前記ビットライン選択信号発生部１１は、
前記遅延信号PYCb及び前記Ｙ−アドレスプリデコーダ１
０の出力信号の入力を受けて、図４（Ｇ）に示したよう
に、ビットライン選択信号YSELを出力させる。該ビット
ライン選択信号YSELは前記センスアンプ部１２に印加さ
れて、最終的に該当ビットラインのデータが出力され
る。
前記遅延信号PYCb及び前記Ｙ−アドレスプリデコーダ１
０の出力信号の入力を受けて、図４（Ｇ）に示したよう
に、ビットライン選択信号YSELを出力させる。該ビット
ライン選択信号YSELは前記センスアンプ部１２に印加さ
れて、最終的に該当ビットラインのデータが出力され
る。
【００１０】ここで、前記各内部制御信号を発生する各
部は、複数個のＣＭＯＳゲートとそれらの間の抵抗又は
キャパシタとにより構成された遅延回路を備えて、入力
される信号を所定時間遅延して出力するように構成され
ている。各遅延時間は、回路シミュレーション結果によ
り、大略的な動作タイミングで調整されている。但し、
殆どの製品において、設計時の回路シミュレーション結
果と、実際に工程が完了された製品の動作タイミング結
果とは、製品開発時の工程条件及び素子特性の変化によ
り、相当の部分が不一致となる。そこで、メタルマスク
を修正することにより、部分的な回路修正が可能なよう
に構成されている。
部は、複数個のＣＭＯＳゲートとそれらの間の抵抗又は
キャパシタとにより構成された遅延回路を備えて、入力
される信号を所定時間遅延して出力するように構成され
ている。各遅延時間は、回路シミュレーション結果によ
り、大略的な動作タイミングで調整されている。但し、
殆どの製品において、設計時の回路シミュレーション結
果と、実際に工程が完了された製品の動作タイミング結
果とは、製品開発時の工程条件及び素子特性の変化によ
り、相当の部分が不一致となる。そこで、メタルマスク
を修正することにより、部分的な回路修正が可能なよう
に構成されている。
【００１１】例えば、図３に示したワードラインモデル
信号発生部４及びコラムアドレスパルスイネーブル信号
発生部６においては、備えられた複数個のスイッチに、
メタルマスク修正を数回反復することにより、動作タイ
ミングを調整するようになっていた。
信号発生部４及びコラムアドレスパルスイネーブル信号
発生部６においては、備えられた複数個のスイッチに、
メタルマスク修正を数回反復することにより、動作タイ
ミングを調整するようになっていた。
【００１２】
【発明が解決しようとする課題】然るに、このような従
来の半導体メモリにおいては、最適な動作タイミングを
確保するための所要時間が長く、正確性も低下されると
いう不都合な点があった。本発明は、このような従来の
課題に鑑みてなされたもので、半導体メモリの動作テス
トを行うとき、短時間で動作タイミングを最適化し得る
ようにした半導体メモリを提供することを目的とする。
来の半導体メモリにおいては、最適な動作タイミングを
確保するための所要時間が長く、正確性も低下されると
いう不都合な点があった。本発明は、このような従来の
課題に鑑みてなされたもので、半導体メモリの動作テス
トを行うとき、短時間で動作タイミングを最適化し得る
ようにした半導体メモリを提供することを目的とする。
【００１３】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に記載の発明においては、ロ
ーアドレスストローブ信号によりＸ−アドレス信号をデ
コーディングし、該当のワードラインを駆動させるロー
制御部と、コラムアドレスストローブ信号によりＹ−ア
ドレス信号をデコーディングし、該当のビットラインを
駆動させるコラム制御部と、前記ロー制御部及びコラム
制御部により駆動された該当のワードライン及びビット
ラインに貯蔵されたデータを増幅して出力するセンスア
ンプ部と、を包含して構成される半導体メモリにおい
て、テストモード設定信号を発生するテストモード設定
部と、前記テストモード設定部からテストモード設定信
号が発生されてテストモードが設定されたときに、前記
ロー制御部及び前記コラム制御部内で発生する内部制御
信号のうち、テスト対象の内部制御信号に対応するテス
ト用内部制御信号を外部から入力するテスト信号入力部
と、一方の端子には前記内部制御信号を入力し、他方の
端子には前記テスト信号入力部からのテスト用内部制御
信号を入力して、前記テストモード設定部からテストモ
ード設定信号が入力されるときには、前記テスト用内部
制御信号を選択し、前記テストモード設定部からテスト
モード設定信号が入力されないときには、前記内部制御
信号を選択して出力するスイッチング部と、を有する動
作タイミングテスト手段を備えて構成する。
るため、本発明の請求項１に記載の発明においては、ロ
ーアドレスストローブ信号によりＸ−アドレス信号をデ
コーディングし、該当のワードラインを駆動させるロー
制御部と、コラムアドレスストローブ信号によりＹ−ア
ドレス信号をデコーディングし、該当のビットラインを
駆動させるコラム制御部と、前記ロー制御部及びコラム
制御部により駆動された該当のワードライン及びビット
ラインに貯蔵されたデータを増幅して出力するセンスア
ンプ部と、を包含して構成される半導体メモリにおい
て、テストモード設定信号を発生するテストモード設定
部と、前記テストモード設定部からテストモード設定信
号が発生されてテストモードが設定されたときに、前記
ロー制御部及び前記コラム制御部内で発生する内部制御
信号のうち、テスト対象の内部制御信号に対応するテス
ト用内部制御信号を外部から入力するテスト信号入力部
と、一方の端子には前記内部制御信号を入力し、他方の
端子には前記テスト信号入力部からのテスト用内部制御
信号を入力して、前記テストモード設定部からテストモ
ード設定信号が入力されるときには、前記テスト用内部
制御信号を選択し、前記テストモード設定部からテスト
モード設定信号が入力されないときには、前記内部制御
信号を選択して出力するスイッチング部と、を有する動
作タイミングテスト手段を備えて構成する。
【００１４】請求項２に記載の発明では、前記スイッチ
ング部は、前記テストモード設定信号を反転させるイン
バータと、前記テストモード設定信号及び前記インバー
タの出力信号によって、前記内部制御信号及び前記テス
ト用内部制御信号のいずれかを選択して出力する伝送ゲ
ートと、から構成される。
ング部は、前記テストモード設定信号を反転させるイン
バータと、前記テストモード設定信号及び前記インバー
タの出力信号によって、前記内部制御信号及び前記テス
ト用内部制御信号のいずれかを選択して出力する伝送ゲ
ートと、から構成される。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本実施形態に係る半導体メ
モリは、図１に示したように、ロー制御部、コラム制御
部及びセンスアンプ部１２からなる一般の半導体メモリ
に、動作タイミングテスト手段を包含して構成されてい
る。
し、図面を用いて説明する。本実施形態に係る半導体メ
モリは、図１に示したように、ロー制御部、コラム制御
部及びセンスアンプ部１２からなる一般の半導体メモリ
に、動作タイミングテスト手段を包含して構成されてい
る。
【００１６】前記ロー制御部は、ローレベルでアクティ
ブ状態となるローアドレスストローブ信号/RAS（Row Ad
dress Strobe Bar）を受けて、Ｘ−アドレスバッファー
２及びワードラインの駆動に必要な制御信号を発生する
／ＲＡＳバッファー１と、該／ＲＡＳバッファー１の制
御信号によって、入力されるＸ−アドレス信号Ｘ−Add
をラッチして出力するＸ−アドレスバッファー２と、該
Ｘ−アドレス信号X-Add をデコーディングするＸ−アド
レスプリデコーダ３と、多段のＣＭＯＳゲートを備え、
前記Ｘ−アドレスプリデコーダ３から出力されるデコー
ディング信号及び前記／ＲＡＳバッファー１から出力さ
れる制御信号の入力を受けて、実際のワードライン信号
の発生タイミングと合わせるために、所定の遅延時間後
にワードラインモデル信号WLMODEL を発生するワードラ
インモデル信号発生部４と、該ワードラインモデル信号
発生部４から発生されるワードラインモデル信号WLMODE
L及び前記Ｘ−アドレスプリデコーダ３のデコーディン
グ信号の入力を受けて、所定の遅延時間後にセンスアン
プを駆動するための信号を発生するセンスアンプ駆動信
号発生部５と、を備えて構成されている。
ブ状態となるローアドレスストローブ信号/RAS（Row Ad
dress Strobe Bar）を受けて、Ｘ−アドレスバッファー
２及びワードラインの駆動に必要な制御信号を発生する
／ＲＡＳバッファー１と、該／ＲＡＳバッファー１の制
御信号によって、入力されるＸ−アドレス信号Ｘ−Add
をラッチして出力するＸ−アドレスバッファー２と、該
Ｘ−アドレス信号X-Add をデコーディングするＸ−アド
レスプリデコーダ３と、多段のＣＭＯＳゲートを備え、
前記Ｘ−アドレスプリデコーダ３から出力されるデコー
ディング信号及び前記／ＲＡＳバッファー１から出力さ
れる制御信号の入力を受けて、実際のワードライン信号
の発生タイミングと合わせるために、所定の遅延時間後
にワードラインモデル信号WLMODEL を発生するワードラ
インモデル信号発生部４と、該ワードラインモデル信号
発生部４から発生されるワードラインモデル信号WLMODE
L及び前記Ｘ−アドレスプリデコーダ３のデコーディン
グ信号の入力を受けて、所定の遅延時間後にセンスアン
プを駆動するための信号を発生するセンスアンプ駆動信
号発生部５と、を備えて構成されている。
【００１７】前記コラム制御部は、多段のＣＭＯＳゲー
トを備え、前記／ＲＡＳバッファー１の制御信号及び前
記ワードラインモデル信号発生部４から発生されるワー
ドラインモデル信号WLMODEL の入力を受けて、所定の遅
延時間後にコラムアドレスパルスイネーブル信号CAPEN
を発生するコラムアドレスパルスイネーブル信号発生部
６と、Ｙ−アドレス信号Y-Add の入力を受け、ローレベ
ルでアクティブ状態となるコラムアドレスストローブ信
号/CAS（Column Address Strobe Bar ）によって前記Ｙ
−アドレス信号Y-Add を出力するＹ−アドレスバッファ
ー７と、該Ｙ−アドレスバッファー７の出力信号及び前
記コラムアドレスパルスイネーブル信号CAPEN の入力を
受けて、最終アドレスの入力を示すアドレス遷移検出信
号ATD （Address Transition Detection）のパルスを発
生するアドレス遷移検出信号発生部８と、該アドレス遷
移検出信号ATD のパルスを所定時間遅延させた後、遅延
信号PYCbを発生する遅延信号発生部９と、前記Ｙ−アド
レスバッファー７の出力信号の入力を受けてデコーディ
ングするＹ−アドレスプリデコーダ１０と、該Ｙ−アド
レスプリデコーダ１０の出力信号及び前記遅延信号発生
部９の遅延信号PYCbの入力を受けて、ビットライン選択
信号YSELを発生するビットライン選択信号発生部１１
と、を備えて構成されている。
トを備え、前記／ＲＡＳバッファー１の制御信号及び前
記ワードラインモデル信号発生部４から発生されるワー
ドラインモデル信号WLMODEL の入力を受けて、所定の遅
延時間後にコラムアドレスパルスイネーブル信号CAPEN
を発生するコラムアドレスパルスイネーブル信号発生部
６と、Ｙ−アドレス信号Y-Add の入力を受け、ローレベ
ルでアクティブ状態となるコラムアドレスストローブ信
号/CAS（Column Address Strobe Bar ）によって前記Ｙ
−アドレス信号Y-Add を出力するＹ−アドレスバッファ
ー７と、該Ｙ−アドレスバッファー７の出力信号及び前
記コラムアドレスパルスイネーブル信号CAPEN の入力を
受けて、最終アドレスの入力を示すアドレス遷移検出信
号ATD （Address Transition Detection）のパルスを発
生するアドレス遷移検出信号発生部８と、該アドレス遷
移検出信号ATD のパルスを所定時間遅延させた後、遅延
信号PYCbを発生する遅延信号発生部９と、前記Ｙ−アド
レスバッファー７の出力信号の入力を受けてデコーディ
ングするＹ−アドレスプリデコーダ１０と、該Ｙ−アド
レスプリデコーダ１０の出力信号及び前記遅延信号発生
部９の遅延信号PYCbの入力を受けて、ビットライン選択
信号YSELを発生するビットライン選択信号発生部１１
と、を備えて構成されている。
【００１８】また、前記動作タイミングテスト手段は、
前記ローアドレスストローブ信号/RAS，コラムアドレス
ストローブ信号/CAS，ライトイネーブル信号/WE 及びア
ドレス信号を用いて、テストモード設定信号TM1,TM2 を
発生するテストモード設定部２１と、前記テストモード
設定部２１からテストモード設定信号TM1,TM2 が発生さ
れてテストモードが設定されたときに、前記ロー制御部
及び前記コラム制御部内で発生する内部制御信号のう
ち、テスト対象の内部制御信号としてのワードラインモ
デル信号WLMODEL 及びコラムアドレスパルスイネーブル
信号CAPEN に対応するテスト用ワードラインモデル信号
TTWLMODEL 及びテスト用コラムアドレスパルスイネーブ
ル信号TCAPENが外部から入力されて内部に伝達するテス
ト用信号入力部２２と、前記テストモード設定部２１か
らのテストモード設定信号TM1 が入力したか否かによっ
て、前記ワードラインモデル信号発生部４から入力され
るワードラインモデル信号WLMODEL 及び前記テスト信号
入力部２２から入力されるテスト用ワードラインモデル
信号TWLMODELのどちらか１つを選択して、センスアンプ
駆動信号発生部５及びコラムアドレスパルスイネーブル
信号発生部６に出力するスイッチング部２３と、前記テ
ストモード設定部２１からのテストモード設定信号TM2
が入力したか否かによって、前記コラムアドレスパルス
イネーブル信号発生部６から入力されるコラムアドレス
パルスイネーブル信号CAPEN 及び前記テスト信号入力部
２２から入力されるテスト用コラムアドレスパルスイネ
ーブル信号TCAPENのどちらか１つを選択して、アドレス
遷移検出信号発生部８に出力するスイッチング部２４
と、を備えて構成されている。
前記ローアドレスストローブ信号/RAS，コラムアドレス
ストローブ信号/CAS，ライトイネーブル信号/WE 及びア
ドレス信号を用いて、テストモード設定信号TM1,TM2 を
発生するテストモード設定部２１と、前記テストモード
設定部２１からテストモード設定信号TM1,TM2 が発生さ
れてテストモードが設定されたときに、前記ロー制御部
及び前記コラム制御部内で発生する内部制御信号のう
ち、テスト対象の内部制御信号としてのワードラインモ
デル信号WLMODEL 及びコラムアドレスパルスイネーブル
信号CAPEN に対応するテスト用ワードラインモデル信号
TTWLMODEL 及びテスト用コラムアドレスパルスイネーブ
ル信号TCAPENが外部から入力されて内部に伝達するテス
ト用信号入力部２２と、前記テストモード設定部２１か
らのテストモード設定信号TM1 が入力したか否かによっ
て、前記ワードラインモデル信号発生部４から入力され
るワードラインモデル信号WLMODEL 及び前記テスト信号
入力部２２から入力されるテスト用ワードラインモデル
信号TWLMODELのどちらか１つを選択して、センスアンプ
駆動信号発生部５及びコラムアドレスパルスイネーブル
信号発生部６に出力するスイッチング部２３と、前記テ
ストモード設定部２１からのテストモード設定信号TM2
が入力したか否かによって、前記コラムアドレスパルス
イネーブル信号発生部６から入力されるコラムアドレス
パルスイネーブル信号CAPEN 及び前記テスト信号入力部
２２から入力されるテスト用コラムアドレスパルスイネ
ーブル信号TCAPENのどちらか１つを選択して、アドレス
遷移検出信号発生部８に出力するスイッチング部２４
と、を備えて構成されている。
【００１９】以下、上記のように構成される本実施形態
の半導体メモリの動作に対し、図２の動作信号タイミン
グを用いて説明する。先ず、半導体メモリは、通常モー
ドのときは、一般の半導体メモリと同様に動作する。即
ち、／ＲＡＳバッファー１により、ローアドレスストロ
ーブ信号/RASがロー（low ）レベルに活性化されると、
Ｘ−アドレスバッファー２及びワードラインを駆動する
ために必要な制御信号が発生される。
の半導体メモリの動作に対し、図２の動作信号タイミン
グを用いて説明する。先ず、半導体メモリは、通常モー
ドのときは、一般の半導体メモリと同様に動作する。即
ち、／ＲＡＳバッファー１により、ローアドレスストロ
ーブ信号/RASがロー（low ）レベルに活性化されると、
Ｘ−アドレスバッファー２及びワードラインを駆動する
ために必要な制御信号が発生される。
【００２０】前記Ｘ−アドレスバッファー２は、入力さ
れるＸ−アドレス信号X-Add を所定時間ラッチして出力
する。該出力されるＸ−アドレス信号X-Add をＸ−アド
レスプリデコーダ３がデコーディングして、該当のワー
ドラインを駆動する。ワードラインモデル信号発生部４
は、前記／ＲＡＳバッファー１から出力される制御信号
及びＸ−アドレスプリデコーダ３からの出力信号の一部
が入力されて、実際のワードラインの駆動タイミングと
合わせるために、所定遅延時間後に、図４（Ｂ）に示し
たようなワードラインモデル信号WLMODEL を発生する。
れるＸ−アドレス信号X-Add を所定時間ラッチして出力
する。該出力されるＸ−アドレス信号X-Add をＸ−アド
レスプリデコーダ３がデコーディングして、該当のワー
ドラインを駆動する。ワードラインモデル信号発生部４
は、前記／ＲＡＳバッファー１から出力される制御信号
及びＸ−アドレスプリデコーダ３からの出力信号の一部
が入力されて、実際のワードラインの駆動タイミングと
合わせるために、所定遅延時間後に、図４（Ｂ）に示し
たようなワードラインモデル信号WLMODEL を発生する。
【００２１】次いで、該ワードラインモデル信号WLMODE
L 及び前記Ｘ−アドレスプリデコーダ３の出力信号の一
部が入力されたセンスアンプ駆動信号発生部５も、所定
の遅延時間後にセンスアンプ部１２を駆動するために、
図４（Ｃ）に示すセンスアンプイネーブル信号SAENを発
生して、センスアンプ部１２に出力する。これにより、
センスアンプ部１２の動作が開始され、駆動されたワー
ドラインの全メモリセルのデータは、センスアンプ部１
２により増幅されてメモリセルに再貯蔵され、ビットラ
イン選択信号YSELの印加を待機するようになる。
L 及び前記Ｘ−アドレスプリデコーダ３の出力信号の一
部が入力されたセンスアンプ駆動信号発生部５も、所定
の遅延時間後にセンスアンプ部１２を駆動するために、
図４（Ｃ）に示すセンスアンプイネーブル信号SAENを発
生して、センスアンプ部１２に出力する。これにより、
センスアンプ部１２の動作が開始され、駆動されたワー
ドラインの全メモリセルのデータは、センスアンプ部１
２により増幅されてメモリセルに再貯蔵され、ビットラ
イン選択信号YSELの印加を待機するようになる。
【００２２】一方、ビットラインを選択するためのコラ
ム動作は次のように行われる。先ず、Ｙ−アドレスバッ
ファー７は、コラムアドレスストローブ信号/CASによっ
て、入力されるＹ−アドレス信号Y-Add を出力させる。
該出力されたＹ−アドレス信号Y-Add は、Ｙ−アドレス
プリデコーダ１０によりデコーディングされて、ビット
ライン選択信号発生部１１に入力される。
ム動作は次のように行われる。先ず、Ｙ−アドレスバッ
ファー７は、コラムアドレスストローブ信号/CASによっ
て、入力されるＹ−アドレス信号Y-Add を出力させる。
該出力されたＹ−アドレス信号Y-Add は、Ｙ−アドレス
プリデコーダ１０によりデコーディングされて、ビット
ライン選択信号発生部１１に入力される。
【００２３】このとき、前記ビットライン選択信号YSEL
を発生するタイミングを決定するために、コラムアドレ
スパルスイネーブル信号発生部６は、前記ワードライン
モデル信号WLMODEL 及び前記／ＲＡＳバッファー１の制
御信号が入力され、所定の遅延時間後に、図４（Ｄ）に
示したように、コラムアドレスパルスイネーブル信号CA
PEN を発生させて、次段のアドレス遷移検出信号発生部
８を制御する。
を発生するタイミングを決定するために、コラムアドレ
スパルスイネーブル信号発生部６は、前記ワードライン
モデル信号WLMODEL 及び前記／ＲＡＳバッファー１の制
御信号が入力され、所定の遅延時間後に、図４（Ｄ）に
示したように、コラムアドレスパルスイネーブル信号CA
PEN を発生させて、次段のアドレス遷移検出信号発生部
８を制御する。
【００２４】前記アドレス遷移検出信号発生部８は、Ｙ
−アドレスバッファー７のＹ−アドレス信号Y-Add 及び
前記コラムアドレスパルスイネーブル信号CAPEN の入力
を受けて、図４（Ｅ）に示したようなアドレス遷移検出
信号ATD のパルスを発生させる。該アドレス遷移検出信
号ATD のパルスは、遅延信号発生部９により所定時間遅
延されて、該遅延信号PYCbが、図４（Ｆ）に示したよう
に発生される。
−アドレスバッファー７のＹ−アドレス信号Y-Add 及び
前記コラムアドレスパルスイネーブル信号CAPEN の入力
を受けて、図４（Ｅ）に示したようなアドレス遷移検出
信号ATD のパルスを発生させる。該アドレス遷移検出信
号ATD のパルスは、遅延信号発生部９により所定時間遅
延されて、該遅延信号PYCbが、図４（Ｆ）に示したよう
に発生される。
【００２５】前記ビットライン選択信号発生部１１は、
前記遅延信号PYCb及び前記Ｙ−アドレスプリデコーダ１
０の出力信号の入力を受けて、図４（Ｇ）に示したよう
に、ビットライン選択信号YSELを出力させる。該ビット
ライン選択信号YSELは前記センスアンプ部１２に印加さ
れて、最終的に該当ビットラインのデータが出力され
る。
前記遅延信号PYCb及び前記Ｙ−アドレスプリデコーダ１
０の出力信号の入力を受けて、図４（Ｇ）に示したよう
に、ビットライン選択信号YSELを出力させる。該ビット
ライン選択信号YSELは前記センスアンプ部１２に印加さ
れて、最終的に該当ビットラインのデータが出力され
る。
【００２６】このように動作する半導体メモリの重要な
内部動作タイミングのマージンを検証するためのテスト
モードは、次のように遂行される。前記テスト信号入力
部２２に、テスト用ワードラインモデル信号TWLMODEL及
びテスト用コラムアドレスパルスイネーブル信号TCAPEN
が入力されると、それらの信号は、スイッチング部２
３，２４にそれぞれ印加される。
内部動作タイミングのマージンを検証するためのテスト
モードは、次のように遂行される。前記テスト信号入力
部２２に、テスト用ワードラインモデル信号TWLMODEL及
びテスト用コラムアドレスパルスイネーブル信号TCAPEN
が入力されると、それらの信号は、スイッチング部２
３，２４にそれぞれ印加される。
【００２７】一方、テストモード設定部２１は、図２
（Ａ），（Ｂ），（Ｃ），（Ｄ）に示したような、ロー
アドレスストローブ信号/RAS，コラムアドレスストロー
ブ信号/CAS，ライトイネーブル信号/WE ，及びアドレス
信号AiAjAkのコード値CODE1,CODE2 に基づいて、図２
（Ｅ），（Ｆ）に示したような、テストモード設定信号
TM1 ，TM2 をそれぞれ出力する。各テストモード設定信
号TM1,TM2 は、図２（Ｄ）のアドレス信号AiAjAkの組合
せによって決定される。尚、図２（Ａ）〜（Ｃ）の各信
号の動作タイミングは、ＪＥＤＥＣ（Joint Electron D
evice EngineeringCouncil ）標準の、ＤＲＡＭにおい
て一般に使用される/WE,/CAS Before /RAS Cycle (WCBR
Cycle) である。
（Ａ），（Ｂ），（Ｃ），（Ｄ）に示したような、ロー
アドレスストローブ信号/RAS，コラムアドレスストロー
ブ信号/CAS，ライトイネーブル信号/WE ，及びアドレス
信号AiAjAkのコード値CODE1,CODE2 に基づいて、図２
（Ｅ），（Ｆ）に示したような、テストモード設定信号
TM1 ，TM2 をそれぞれ出力する。各テストモード設定信
号TM1,TM2 は、図２（Ｄ）のアドレス信号AiAjAkの組合
せによって決定される。尚、図２（Ａ）〜（Ｃ）の各信
号の動作タイミングは、ＪＥＤＥＣ（Joint Electron D
evice EngineeringCouncil ）標準の、ＤＲＡＭにおい
て一般に使用される/WE,/CAS Before /RAS Cycle (WCBR
Cycle) である。
【００２８】このとき、前記テストモード設定部２１か
ら、‘ハイ’レベルのテストモード設定信号TM1 が発生
されると、該テストモード設定信号TM1 は、前記第１ス
イッチング部２３のＣＭＯＳ伝送ゲートT0の制御端子に
印加されると共に、インバータI0により‘ロー’レベル
に反転されて、前記ＣＭＯＳ伝送ゲートT0の反転制御端
子に印加されている。よって、前記ワードラインモデル
信号発生部４から印加されるワードラインモデル信号WL
MODEL は遮断されて、前記テスト信号入力部２２から出
力されるテスト用ワードラインモデル信号TWLMODELが選
択され、該選択されたテスト用ワードラインモデル信号
TWLMODELが前記センスアンプ駆動信号発生部５及びコラ
ムアドレスパルスイネーブル信号発生部６に印加され
て、半導体メモリのテストモード時のロー動作が遂行さ
れる。
ら、‘ハイ’レベルのテストモード設定信号TM1 が発生
されると、該テストモード設定信号TM1 は、前記第１ス
イッチング部２３のＣＭＯＳ伝送ゲートT0の制御端子に
印加されると共に、インバータI0により‘ロー’レベル
に反転されて、前記ＣＭＯＳ伝送ゲートT0の反転制御端
子に印加されている。よって、前記ワードラインモデル
信号発生部４から印加されるワードラインモデル信号WL
MODEL は遮断されて、前記テスト信号入力部２２から出
力されるテスト用ワードラインモデル信号TWLMODELが選
択され、該選択されたテスト用ワードラインモデル信号
TWLMODELが前記センスアンプ駆動信号発生部５及びコラ
ムアドレスパルスイネーブル信号発生部６に印加され
て、半導体メモリのテストモード時のロー動作が遂行さ
れる。
【００２９】反対に、前記テストモード設定部２１よ
り、前記テストモード設定信号TM1 が‘ロー’レベルで
出力される状態では、該‘ロー’レベルのテストモード
設定信号TM1 がスイッチング部２３のＣＭＯＳ伝送ゲー
トT0の制御端子に印加されると共に、インバータI0によ
り‘ハイ’レベルの信号に反転されて、前記ＣＭＯＳ伝
送ゲートT0の反転制御端子に印加される。よって、前記
ワードラインモデル信号発生部４から入力されるワード
ラインモデル信号WLMODEL が選択され、該選択されたワ
ードラインモデル信号WLMODEL が前記センスアンプ駆動
信号発生部５及びコラムアドレスパルスイネーブル信号
発生部６に印加されて、通常モードにおける半導体メモ
リと同様に動作するようになっている。
り、前記テストモード設定信号TM1 が‘ロー’レベルで
出力される状態では、該‘ロー’レベルのテストモード
設定信号TM1 がスイッチング部２３のＣＭＯＳ伝送ゲー
トT0の制御端子に印加されると共に、インバータI0によ
り‘ハイ’レベルの信号に反転されて、前記ＣＭＯＳ伝
送ゲートT0の反転制御端子に印加される。よって、前記
ワードラインモデル信号発生部４から入力されるワード
ラインモデル信号WLMODEL が選択され、該選択されたワ
ードラインモデル信号WLMODEL が前記センスアンプ駆動
信号発生部５及びコラムアドレスパルスイネーブル信号
発生部６に印加されて、通常モードにおける半導体メモ
リと同様に動作するようになっている。
【００３０】一方、前記テストモード設定部２１から、
‘ハイ’レベルのテストモード設定信号TM2 が発生され
ると、該テストモード設定信号TM2 は、スイッチング部
２４のＣＭＯＳ伝送ゲートT1の制御端子に印加されると
共に、インバータI1により‘ロー’レベルに反転され
て、前記ＣＭＯＳ伝送ゲートT1の反転制御端子に印加さ
れる。よって、前記コラムアドレスパルスイネーブル信
号発生部６から印加されるコラムアドレスイネーブル信
号CAPEN は遮断されて、前記テスト信号入力部２２から
出力されるテスト用コラムアドレスパルスイネーブル信
号TCAPENが選択され、該選択されたテスト用コラムアド
レスパルスイネーブル信号TCAPENが前記アドレス遷移検
出信号発生部８に印加されて、半導体メモリのテストモ
ード時のコラム動作が遂行される。
‘ハイ’レベルのテストモード設定信号TM2 が発生され
ると、該テストモード設定信号TM2 は、スイッチング部
２４のＣＭＯＳ伝送ゲートT1の制御端子に印加されると
共に、インバータI1により‘ロー’レベルに反転され
て、前記ＣＭＯＳ伝送ゲートT1の反転制御端子に印加さ
れる。よって、前記コラムアドレスパルスイネーブル信
号発生部６から印加されるコラムアドレスイネーブル信
号CAPEN は遮断されて、前記テスト信号入力部２２から
出力されるテスト用コラムアドレスパルスイネーブル信
号TCAPENが選択され、該選択されたテスト用コラムアド
レスパルスイネーブル信号TCAPENが前記アドレス遷移検
出信号発生部８に印加されて、半導体メモリのテストモ
ード時のコラム動作が遂行される。
【００３１】反対に、前記テストモード設定部２１よ
り、前記テストモード設定信号TM2 が‘ロー’レベルで
出力される状態では、該‘ロー’レベルのテストモード
設定信号TM2 がスイッチング部２４のＣＭＯＳ伝送ゲー
トT1の制御端子に印加されると共に、インバータI1によ
り‘ハイ’レベルの信号に反転されて、前記ＣＭＯＳ伝
送ゲートT1の反転制御端子に印加される。よって、前記
コラムアドレスパルスイネーブル信号発生部６から入力
されるコラムアドレスパルスイネーブル信号CAPEN が選
択され、該選択されたコラムアドレスパルスイネーブル
信号CAPEN が前記アドレス遷移検出信号発生部８に印加
されて、通常モードにおける半導体メモリと同様に動作
するようになっている。
り、前記テストモード設定信号TM2 が‘ロー’レベルで
出力される状態では、該‘ロー’レベルのテストモード
設定信号TM2 がスイッチング部２４のＣＭＯＳ伝送ゲー
トT1の制御端子に印加されると共に、インバータI1によ
り‘ハイ’レベルの信号に反転されて、前記ＣＭＯＳ伝
送ゲートT1の反転制御端子に印加される。よって、前記
コラムアドレスパルスイネーブル信号発生部６から入力
されるコラムアドレスパルスイネーブル信号CAPEN が選
択され、該選択されたコラムアドレスパルスイネーブル
信号CAPEN が前記アドレス遷移検出信号発生部８に印加
されて、通常モードにおける半導体メモリと同様に動作
するようになっている。
【００３２】以上のように、本実施形態では、ワードラ
インモデル信号WLMODEL 及びコラムアドレスパルスイネ
ーブル信号CAPEN のテストモード時には、テスト用ワー
ドラインモデル信号TWLMODEL及びテスト用コラムアドレ
スパルスイネーブル信号TCAPENを所定のタイミングで外
部から入力し、選択して使用することにより、ワードラ
インモデル信号発生部４及びコラムアドレスパルスイネ
ーブル信号発生部６の動作タイミングのマージンを迅
速、かつ、正確に検証できる。尚、本実施形態の半導体
メモリのテストモード時には、上述したように、ワード
ラインモデル信号WLMODEL 及びコラムアドレスパルスイ
ネーブル信号CAPEN の２つを同時に検証する必要はな
く、ワードラインモデル信号WLMODEL 及びコラムアドレ
スパルスイネーブル信号CAPEN のどちらか一方の動作タ
イミングを検証してもよい。
インモデル信号WLMODEL 及びコラムアドレスパルスイネ
ーブル信号CAPEN のテストモード時には、テスト用ワー
ドラインモデル信号TWLMODEL及びテスト用コラムアドレ
スパルスイネーブル信号TCAPENを所定のタイミングで外
部から入力し、選択して使用することにより、ワードラ
インモデル信号発生部４及びコラムアドレスパルスイネ
ーブル信号発生部６の動作タイミングのマージンを迅
速、かつ、正確に検証できる。尚、本実施形態の半導体
メモリのテストモード時には、上述したように、ワード
ラインモデル信号WLMODEL 及びコラムアドレスパルスイ
ネーブル信号CAPEN の２つを同時に検証する必要はな
く、ワードラインモデル信号WLMODEL 及びコラムアドレ
スパルスイネーブル信号CAPEN のどちらか一方の動作タ
イミングを検証してもよい。
【００３３】尚、本発明に係る半導体メモリでは、上述
したワードラインモデル信号WLMODEL 及びコラムアドレ
スパルスイネーブル信号CAPEN の動作タイミングのみに
限定されず、ロー動作及びコラム動作に関わる全ての内
部制御信号について、対応するテスト用の内部制御信号
を外部から入力することにより、該内部制御信号の動作
タイミングを短時間で最適化し得るように検証すること
ができる。
したワードラインモデル信号WLMODEL 及びコラムアドレ
スパルスイネーブル信号CAPEN の動作タイミングのみに
限定されず、ロー動作及びコラム動作に関わる全ての内
部制御信号について、対応するテスト用の内部制御信号
を外部から入力することにより、該内部制御信号の動作
タイミングを短時間で最適化し得るように検証すること
ができる。
【００３４】
【発明の効果】以上説明したように、本発明にかかる半
導体メモリにおいては、製品の特性を左右する重要な内
部制御信号を外部から印加してテストし、製品の最適動
作タイミングを認知して、マスクの修正に反映するよう
になっているため、短時間で回路を最適化し得るという
効果がある。
導体メモリにおいては、製品の特性を左右する重要な内
部制御信号を外部から印加してテストし、製品の最適動
作タイミングを認知して、マスクの修正に反映するよう
になっているため、短時間で回路を最適化し得るという
効果がある。
【図１】本発明にかかる半導体メモリの一実施形態の回
路図である。
路図である。
【図２】図１の半導体メモリの動作信号タイミングを示
した図である。
した図である。
【図３】従来の半導体メモリを示した回路図である。
【図４】図３の半導体メモリの動作信号タイミングを示
した図である。
した図である。
１ ／ＲＡＳバッファー ２ Ｘ−アドレスバッファー ３ Ｘ−アドレスプリデコーダ ４ ワードラインモデル信号発生部 ５ センスアンプ駆動信号発生部 ６ コラムアドレスパルスイネーブル信号発生部 ７ Ｙ−アドレスバッファー ８ アドレス遷移検出信号発生部 ９ 遅延信号発生部 １０ Ｙ−アドレスプリデコーダ １１ ビットライン選択信号発生部 １２ センスアンプ部 ２１ テストモード設定部 ２２ テスト信号入力部 ２３，２４ スイッチング部
Claims (2)
- 【請求項１】ローアドレスストローブ信号によりＸ−ア
ドレス信号をデコーディングし、該当のワードラインを
駆動させるロー制御部と、 コラムアドレスストローブ信号によりＹ−アドレス信号
をデコーディングし、該当のビットラインを駆動させる
コラム制御部と、 前記ロー制御部及びコラム制御部により駆動された該当
のワードライン及びビットラインに貯蔵されたデータを
増幅して出力するセンスアンプ部と、を包含して構成さ
れる半導体メモリにおいて、 テストモード設定信号を発生するテストモード設定部
と、 前記テストモード設定部からテストモード設定信号が発
生されてテストモードが設定されたときに、前記ロー制
御部及び前記コラム制御部内で発生する内部制御信号の
うち、テスト対象の内部制御信号に対応するテスト用内
部制御信号を外部から入力するテスト信号入力部と、 一方の端子には前記内部制御信号を入力し、他方の端子
には前記テスト信号入力部からのテスト用内部制御信号
を入力して、前記テストモード設定部からテストモード
設定信号が入力されるときには、前記テスト用内部制御
信号を選択し、前記テストモード設定部からテストモー
ド設定信号が入力されないときには、前記内部制御信号
を選択して出力するスイッチング部と、を有する動作タ
イミングテスト手段を備えて構成することを特徴とする
半導体メモリ。 - 【請求項２】前記スイッチング部は、 前記テストモード設定信号を反転させるインバータと、 前記テストモード設定信号及び前記インバータの出力信
号によって、前記内部制御信号及び前記テスト用内部制
御信号のいずれかを選択して出力する伝送ゲートと、か
ら構成されることを特徴とする請求項１に記載の半導体
メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR61443/1997 | 1997-11-20 | ||
| KR1019970061443A KR100253354B1 (ko) | 1997-11-20 | 1997-11-20 | 반도체 메모리의 동작 검사장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238398A true JPH11238398A (ja) | 1999-08-31 |
| JP3079376B2 JP3079376B2 (ja) | 2000-08-21 |
Family
ID=19525160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10328995A Expired - Fee Related JP3079376B2 (ja) | 1997-11-20 | 1998-11-19 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6144596A (ja) |
| JP (1) | JP3079376B2 (ja) |
| KR (1) | KR100253354B1 (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
| KR100304709B1 (ko) * | 1999-07-23 | 2001-11-01 | 윤종용 | 외부에서 데이터 입출력 모드를 제어할 수 있는 반도체 메모리장치 |
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