JPH11233718A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 差動増幅回路の負荷抵抗のように抵抗値のペ
ア性が重要視される抵抗素子の、抵抗値のペア性の劣化
を抑制する。 【解決手段】 エピタキシャル層をＰ＋分離領域３とＬ
ＯＣＯＳ酸化膜５とによって素子分離し、多数のアイラ
ンド４ａ〜４ｆを形成する。アイランド４ａに差動増幅
回路の負荷抵抗を構成する為の第１の抵抗素子となる拡
散領域８を形成する。別のアイランド４ｆには別用途の
第２の抵抗素子となる拡散領域１０を形成する。そし
て、拡散領域８の線幅Ｗ３は拡散領域１０の線幅Ｗ４よ
りも太くする。更に、素子分離と拡散領域との距離Ｌ２
を、選択拡散するときのレジスト膜の膜厚が、素子分離
の段差による影響を受けない程度の距離まで遠ざけて配
置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、差動増幅回路を構
成する負荷抵抗等のように、抵抗値のペア性がばらつく
ことによって回路特性が劣化する現象を防止した半導体
集積回路に関する。

【０００２】

【従来の技術】バイポーラリニア集積回路において多用
される差動増幅回路は、図２に示すように、第１と第２
のトランジスタＴＲ１、ＴＲ２のエミッタを共通にして
定電流トランジスタＴＲ３に接続し、各トランジスタＴ
Ｒ１、ＴＲ２の各コレクタを各々負荷抵抗Ｒ１、Ｒ２を
介して電源電位Ｖｃｃに接続した構成を基本構造とす
る。入力端子である各トランジスタＴＲ１、ＴＲ２のベ
ース間に印加される信号の差を増幅してトランジスタＴ
Ｒ１、ＴＲ２のコレクタから出力信号を取り出すことに
より、各トランジスタの変動要因を相殺してその出力に
は影響を出さないようにすることが可能である。

【０００３】このような差動増幅回路は、２つの素子の
バランスが崩れると出力の中点電位がシフトし、所望の
回路特性が得られなくなるので、トランジスタＴＲ１、
ＴＲ２の特性のペア性及び負荷抵抗Ｒ１、Ｒ２の特性の
ペア性には最大限の注意を払う必要がある（例えば、特
開昭６０−２００５６３号）。尚、深い手校Ｒ１、Ｒ２
のペア性とは、負荷抵抗Ｒ１の抵抗値と負荷抵抗Ｒ２の
抵抗値とが設計した比（例えば、１対１）に対してどの
程度ばらついているかを言う。

【０００４】図３（Ａ）に、上記負荷抵抗Ｒ１、Ｒ２を
収納した、バイポーラ型集積回路の断面図を示した。す
なわち、１はＰ型の半導体基板であり、基板１上に形成
したＮ型エピタキシャル層２をＰ＋分離領域３で分離し
てアイランド４を形成し、更に分離領域３の上部にＬＯ
ＣＯＳ酸化膜５を配置してある。６はＮ＋埋め込み層あ
る。そして、アイランド４内に抵抗素子として拡散抵抗
を形成する場合は、エピタキシャル層２の上にホトレジ
スト層７を形成し、該レジスト層７にホトマスクで所望
のパターンを露光し、これを現像してレジスト層７に開
口部を形成し、該開口部を通してボロンなどの不純物を
選択的にアイランド４表面に導入し、導入した不純物を
熱拡散して拡散領域８を形成することにより、抵抗素子
を形成している。

【０００５】

【発明が解決しようとする課題】抵抗領域８の抵抗値
は、製造上のばらつきによってある程度変動することは
避けられない状況にある。その中にあって、ホトレジス
ト層７の加工精度や拡散ばらつきに起因する線幅のばら
つきが、抵抗値を変動させる大きな要因となっている。
通常は、抵抗素子Ｒ１、Ｒ２共に同程度の変動を受ける
ように両者を近接配置しているが、ばらつきの程度によ
っては受ける変動量に差が生じて抵抗素子Ｒ１、Ｒ２の
ペア性を損なうという欠点があった。

【０００６】加えて、素子分離としてＬＯＣＯＳ酸化膜
技術を併用した場合、ＬＯＣＯＳ酸化膜がアイランド４
の周囲に高い表面段差を形成する。このような段差が存
在する箇所にスピンオン塗布法でレジスト膜７を形成す
ると、ＬＯＣＯＳ酸化膜５の近傍で膜厚ｔ１が設計値よ
り厚くなり、ＬＯＣＯＳ酸化膜５から離れたアイランド
４中央付近では膜厚ｔ２が薄くなる（設計値に等しくな
る）という現象が生じる。通常、レジスト膜７の膜厚は
露光に用いる光の１／４・λ（λは波長）の整数倍の膜
厚で設計するが、この膜厚より厚くても薄くてもその定
在波効果によって光量が不足し、現像後の開口部の線幅
が設計値より細くなる方向に作用する。

【０００７】そのため、図３（Ｂ）に示したように、Ｌ
ＯＣＯＳ酸化膜５近傍にレイアウトした拡散領域８の線
幅Ｗ１は細くなり、ＬＯＣＯＳ酸化膜５から遠方にレイ
アウトした拡散領域８の線幅Ｗ２はあまり細くならず
に、上記のペア性の悪化を拡大するという欠点がある。
尚、定在波現象によるばらつきの発生は、微細化を追求
するためにレジスト膜７の膜厚を薄くしたプロセス設計
にした際に顕在化する。

【０００８】

【課題を解決するための手段】本発明は上述した従来の
課題に鑑み成されたもので、一導電型の拡散領域からな
り、ペア性が要求される第１の抵抗素子と、ペア性が要
求されない第２の抵抗素子とを同一基板上に集積化した
半導体集積回路において、前記第１の抵抗素子を構成す
る拡散領域の線幅を、前記第２の抵抗素子を構成する拡
散領域の線幅より大であることを特徴とする半導体集積
回路。

【０００９】

【発明の実施の形態】以下に本発明の１実施の形態を詳
細に説明する。図１は、差動増幅回路を構成するための
回路素子を配置した個所のパターンを示す平面図であ
る。基本的な断面構造は図３と同様で、エピタキシャル
層２をＰ＋分離領域３とＬＯＣＯＳ酸化膜５からなる素
子分離で囲むことによりアイランド４ａ、４ｂ、４ｃ、
４ｄ、４ｅ、４ｆを形成したものである。

【００１０】アイランド４ａには差動増幅回路の負荷抵
抗Ｒ１、Ｒ２（第１の抵抗素子）を構成するためのＰ型
の拡散領域８が複数本、平行に配置される。ペアとなる
拡散領域８は近接して隣に配置される。拡散領域８の両
端はコンタクトホール９を配置するために拡張されてい
る。アイランド４ｂ、４ｃ、４ｄ、４ｅには各々、Ｐ型
のベース領域Ｂ、Ｎ＋型のエミッタ領域Ｅ、およびＮ＋
型コレクタコンタクト領域Ｃが選択拡散によって形成さ
れ、アイランド４をコレクタとする縦型のＮＰＮトラン
ジスタが構成されている。アイランド４ｂ、４ｃのトラ
ンジスタが対になって一つの差動対を構成し、アイラン
ド４ｄ、４ｅのトランジスタが対になってもう一つの差
動対を構成する。他のアイランド４ｆには、Ｐ型の拡散
領域１０によって、ペア性が要求されない、他の用途と
しての第２の抵抗素子が収納されている、アイランド４
ａに形成した拡散領域８の一端は、回路図に従って電源
電位ＶＣＣに接続される電極配線１１にコンタクトホー
ル９を通してオーミック接続される。拡散領域８の他端
は、同じくコンタクトホール９を通して電極配線にオー
ミックコンタクトし、該電極配線によって対応するＮＰ
Ｎトランジスタの各コレクタＣに接続されている。ま
た、図示していないが、差動増幅回路に対する入出力用
の電極配線なども配置されている。

【００１１】そして、アイランド４ａに形成した拡散領
域８（第１の抵抗素子）は線幅Ｗ３を太くし、アイラン
ド４ｆに形成した拡散領域１０（第２の抵抗素子）は線
幅Ｗ４を細く形成してある。尚、同一の設計ルールであ
れば抵抗素子を形成するための線幅はあらかじめ任意の
線幅に設定されているのが一般的であり、該設定線幅で
形成した抵抗素子が拡散領域１０である。一例として、
線幅Ｗ４が４μの設計ルールの時に、線幅Ｗ３を８μと
して設計した。誠意幅Ｗ３と線幅Ｗ４との比は、少なく
とも倍以上とする。

【００１２】抵抗領域８、１０の線幅がばらつくときは
大体一定の幅で線幅が変動する。この変動量を片側でマ
イナス０．５μと仮定すると、拡散領域１０では線幅Ｗ
４が４μから３μに縮小する。この変化比率は線幅の２
５％にも相当する。これに対して拡散領域８では、同じ
く片側でマイナス０．５μ変動してもその変化比率は１
２．５％にすぎない。線幅の変化は素子の抵抗値と密接
に関係するので、変化比率が少ないことは、線幅のばら
つきに対して抵抗値の変化が小さいことを意味する。

【００１３】従って、拡散領域８の線幅の変動が個々で
相違しても抵抗値に対する影響の差が小さくなり、抵抗
値の変化量の差は従来のもの（上記設定線幅Ｗ４で負荷
抵抗Ｒ１、Ｒ２を構成した場合）より小さくなる。よっ
て負荷抵抗Ｒ１、Ｒ２のペア性の悪化を小さくすること
ができるのである。以下に、本願請求項３、４の構成を
説明する。同じく図１を参照して、アイランド４ａが図
３（Ａ）に示したＬＯＣＯＳ酸化膜５を併用した素子分
離で分離されているものとする。そして、アイランド４
ａに形成した拡散領域８の端とアイランド４ａの端との
距離Ｌ１（ＣＡＤ図面上における拡散領域８の端とＬＯ
ＣＯＳ酸化膜５の端との距離）を、アイランド４ｆに形
成した拡散領域１０の端とアイランド４ｆの端との距離
Ｌ２に比較して大きく設計した。この距離Ｌ１は、素子
分離端に最も近い拡散領域８の上部で、レジスト膜７の
膜厚（図３（Ａ）のｔ３）がアイランド４の中心付近の
平坦面で形成されるレジスト膜７の膜厚（図３（Ａ）の
ｔ２）にほぼ一致するような距離まで遠ざける。プロセ
スとしてレジスト膜厚を１．１μとして設計し、ＬＯＣ
ＯＳ酸化膜５が形成する段差の高さが６０００Åあった
ときに、拡散領域８との距離Ｌ１を１５μ以上で設計し
た。ペア性を考慮しないアイランド４ｆの拡散領域で
は、距離Ｌ２を５μで設計した。距離Ｌ１と距離Ｌ２と
の比は、少なくとも倍以上とする。

【００１４】これにより、拡散領域８を形成するときの
レジスト膜７の膜厚に差異が生じないので、露光時の定
在波効果による影響を回避することができる。斯かる設
計によれば、拡散領域８のペア性のばらつきを、プラス
マイナス１％以内にまで維持することが可能になった。
尚、上記実施例はＮＰＮトランジスタを例に説明した
が、ＰＮＰトランジスタを用いた差動増幅回路でも同様
である、更に、差動増幅回路のみならず、抵抗値のペア
性が重要視される他の回路、例えば電流ミラー回路の負
荷抵抗やレベルシフト回路の負荷抵抗等にも応用できる
ものである。

【００１５】

【発明の効果】以上に説明したとおり、差動増幅回路の
負荷抵抗Ｒ１、Ｒ２の様に、互いの抵抗値のペア性が重
要視される抵抗素子について、他の用途で用いられる抵
抗素子に比べて意図的に線幅を太くしたパターンで構成
したので、線幅のばらつきの差による抵抗値の変化の差
が小さくなり、従来よりペア性の劣化を小さくすること
ができる。

【００１６】更に、素子分離の端から意図的に離間して
配置したパターン設計とすることにより、ホトレジスト
膜７の定在波効果によるばらつきの発生をも抑制して、
前記ペア性の劣化を更に小さくすることができる。よっ
て、集積回路に組み込まれた回路の特性の劣化を防止す
ることができる利点を有するものである。

【図面の簡単な説明】

【図１】本発明を説明する為の平面図である。

【図２】差動増幅回路の一例を示す回路図である。

【図３】抵抗素子を示す（Ａ）断面図、（Ｂ）平面図で
ある。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 一導電型の拡散領域からなり、ペア性が
   要求される第１の抵抗素子と、前記負荷抵抗とは別の用
   途で前記ペア性が要求されない第２の抵抗素子とを同一
   基板上に集積化した半導体集積回路であって、 前記第１の抵抗素子を構成する拡散領域の線幅を、前記
   第２の抵抗素子を構成する拡散領域の線幅より太くした
   ことを特徴とする半導体集積回路。
2. 【請求項２】 前記ペア性が要求される第１の抵抗素子
   が、差動増幅回路を構成する一対のトランジスタに接続
   される負荷抵抗であることを特徴とする請求項１記載の
   半導体集積回路。
3. 【請求項３】 前記アイランドが、表面段差を有する素
   子分離によって分離されており、前記第１の抵抗素子を
   構成する拡散領域と、前記アイランドを区画する素子分
   離との距離が、前記第２の抵抗素子を構成する拡散領域
   と前記アイランドを区画する素子分離との距離に比べて
   大であることを特徴とする請求項１記載の半導体集積回
   路。
4. 【請求項４】 前記素子分離がＬＯＣＯＳ酸化膜である
   ことを特徴とする請求項３記載の半導体集積回路